KR19980080069A - 퇴적 막 형성 방법, 퇴적 막 형성 장치 및 반도체 소자 제조 방법 - Google Patents

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야스시 후지오까
쇼따로 오까베
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히로까즈 오또시
아끼라 사까이
다다시 사와야마
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미따라이 후지오
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Abstract

퇴적 막을 형성하는 공정과, 반도체 소자를 제조하는 공정과, 광전 변환 소자를 제조하는 공정이 개시되어 있는데, 그 공정들 각각은, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계와, 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계와, 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계와, 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 형성하는 단계를 포함한다. 또한, 퇴적 막을 형성하는 공정과, 반도체 소자를 제조하는 공정과, 광전 변환 소자를 제조하는 공정이 개시되어 있는데, 그 공정들 각각은, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계와, 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계와, 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계와, 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함한다. 그에 의해서, 높은 광전 변환 효율을 갖는 광전 변환 소자를 높은 생산성으로 얻을 수 있다.

Description

퇴적 막 형성 방법, 퇴적 막 형성 장치 및 반도체 소자 제조 방법
본 발명은 퇴적 막 형성 방법, 퇴적 막 형성 장치, 및 반도체 소자 제조 방법에 관한 것으로, 특히 미결정(microcrystal)을 포함하는 반도체 층을 가진 광전 변환 소자를 제조하기 위한 방법에 관한 것이다.
광전 소자, 센서 등과 같은 광전 소자들로서는, ZnO 또는 Ag으로 대표되는 재료로 된 후면 반사층을 스테인레스 스틸(stainless steel) 기판 상에 형성하고; 이 위에 핀(pin) 또는 닙(nip) 접합을 가지는 비정질 실리콘막과 같은 비단결정 반도체막을 형성하며; 이 위에 ITO 또는 SnO2로 대표되는 재료로 된 투명 전극을 적층한다고 공지되어 있다.
비단결정 반도체로 구성된 광전 변환 소자에서는 광전 변환 효율을 향상시키는 것이 중요한 과제이다. 종래의 비정질 실리콘 광전 변환 소자에 있어서는, 광 입사측 전극과 특정 도전형(P- 또는 N-형 반도체 층)의 반도체 층 간의 높은 계면 저항이 곡성 인자(fill factor; F.F.)의 향상을 방해하여, 광전 변환 효율(Eff.)의 현저한 향상을 얻을 수 없었다. 따라서, 미결정 반도체를 사용하여 광 입사측 전극과 특정 도전형의 반도체 층 간의 계면 저항을 감소시키고 미결정화로 인해 감소된 저항값에 의해 F.F.의 향상이 달성된다. 또한, 이 미결정화는 광투과율을 개선시킨다.
그러나, 비정질층은 일반적으로 SiH4, H2등의 혼합 가스를 글로우(glow) 방전 분해하는 것에 의해 형성되기 때문에, 미결정으로 구성된 특정 도전형의 반도체 층을 형성하는데 있어서, 글로우 방전 전극에 인가된 더 큰 고주파 전력에 의해 실리콘의 미결정화가 진행되기 때문에, 비정질 실리콘을 형성할 때 보다 수 배 이상인 고주파 전력에 의해 미결정층이 형성된다. 이 때문에, 미결정층의 형성시, i형 반도체 층 표면, 즉, i형 반도체 층과 p-형 또는 n-형 반도체 층 간의 계면이 글로우 방전에 의해 생성되는 것과 같이 플라즈마의 고속 충전된 입자들의 충돌로 인한 손상을 입게 됨으로써, i형 반도체 층과 p-형 또는 n-형 반도체 층의 접합은 불완전하게 되고; 계면 준위가 증가하여 광전 변환 효율이 저하되는 문제점이 발생된다.
따라서, 이러한 문제를 해결하기 위하여, 일본 특허 공개 공보 제 62-209871호에는 i형 반도체 층의 미결정화의 정도를 특정 도전형의 반도체 층 방향으로 연속적으로 증가시키는 방법이 개시되어 있다. 이 방법은 전술된 바와 같이, 미결정화의 정도를 연속적으로 변화시키기 위하여 고주파 전력을 변화시키는 방법 또는 H2의 유량을 변화시키는 방법을 포함한다. 그러나, 도 3에 나타난 바와 같이 수직 방향의 방전 챔버를 가진 막 형성 챔버를 사용하는 경우에 도 4에 나타난 바와 같이 띠형 기판을 연속적으로 운반하여 반도체 층을 형성하는 경우에는 전술된 방법의 수행이 곤란하다.
따라서, i형 반도체 층의 일부를 미결정층으로 형성하는 것이 고려되고 있다. 미결정화를 하기 위해서는, 고주파 전력을 증가시키고 H2희석률을 상승시키는 방법이 이용될 수 있다. 그러나, H2희석률의 상승은 막 형성 속도를 0.1-5Å/sec와 같이 매우 작게 하여, 충분한 두께를 가진 미결정 i형 층은 작은 길이를 가진 방전 챔버 내에서 얻을 수 없게 되며 충분한 두께를 가진 미결정 i형 층을 형성하는데에는 장시간이 필요하게 되어 양산화는 곤란하다.
H2희석률을 감소시키거나 고주파 전력을 증가시키는 방법이 막 형성 속도를 증가시키기 위하여 사용될 경우, 미결정 i형 반도체 층의 최외각 표면의 미결정화의 정도는 저하될 것이기 때문에, i형 반도체 층(이하, 제2 도전형 반도체 층으로서 참조됨)상에 형성된 특정 도전형의 반도체 층과의 계면에서 계면 준위를 증가시키게 된다. 또한 이것은 제2 도전형 반도체 층이 비정질일 경우에도 문제가 된다.
또한, 제2 도전형 반도체 층이 미결정 실리콘으로 형성될 경우, i형층의 표면의 미결정화의 정도가 높고, 이 위에 적층된 제2 도전형 반도체 층의 미결정화의 정도가 낮다는 것은 p/i 계면의 계면 준위를 증가시키는 요인이 되기 때문에, 광전 변환 효율의 향상을 방해한다. 미결정화의 정도를 증가시키기 위해서는, 고주파 전력을 증가시키고, H2희석률을 상승시키는 것 등이 적용될 수 있지만 막 형성 속도는 작아지고 그에 따라 충분한 두께의 제2 도전형 반도체 층의 형성하는데 긴 시간이 요구되기 때문에, 충분한 두께의 제2 도전형 반도체 층을 얻기 위하여 매우 긴 방전 챔버가 필요하게 되고 전술된 바와 같은 미결정 i형 반도체 층의 경우에서 처럼, 광전 소자의 양산화에 결정적인 문제가 존재하게 된다.
본 발명은 미결정화의 정도를 낮추기 않고도 막 형성 속도를 향상시킨 미결정 i형 반도체 층을 제조하기 위한 방법을 제공함에 있다.
그러한 미결정 i형 반도체 층은 i형 반도체 층과 접합된 특정 도전형층과의 계면 접합을 향상시킨다. 또한, i형 반도체 층과 접합된 특정 도전형 반도체 층이 미결정 반도체 층일 경우, 특정 도전형의 미결정 반도체 층의 형성에 수반되는 i형 층의 손상은 억제된다.
또한, 본 발명은 미결정화의 정도를 저하시키지 않고도 막 형성 속도를 향상시킨 미결정의 특정 도전형 반도체 층을 제조하기 위한 방법을 제공함에 있다.
그러한 미결정의 특정 도전형 반도체 층은 특정 도전형 반도체 층과 접합되는 전극과의 계면 접합을 향상시킨다. 또한, 광 투과율이 향상됨으로써 광전 소자의 FF를 향상시킬 수 있다.
본 발명은 피착된 막을 형성하는 방법, 반도체 소자를 제조하기 위한 방법 및 광전 변환 소자를 제조하기 위한 방법을 제공하는데, 이들 각각은 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계와; 이 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계와; 비정질 반도체를 포함하는 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계와; 미결정 반도체를 포함하는 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 형성하는 단계를 포함한다.
또한, 본 발명은 피착된 막을 형성하기 위한 방법, 반도체 소자를 제조하기 위한 방법, 및 광전 변환 소자를 제조하기 위한 방법을 제공하는데, 이들 각각은 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계와; 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계와; 비정질 반도체를 포함하는 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계와; 미결정 반도체를 포함하는 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함한다.
또한, 본 발명은 피착된 막을 형성하는 방법, 반도체 소자를 제조하는 방법, 및 광전 변환 소자를 제조하기 위한 방법을 제공하는데, 이들 각각은 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계와; 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계와; 비정질 반도체를 포함하는 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 비율을 감소시키면서 형성하는 단계와; 미결정 반도체를 포함하는 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 비율을 증가시키면서 형성하는 단계를 포함한다.
부가적으로, 본 발명은 긴 길이의 기판 상에 피착된 막을 형성하기 위하여 원료 가스를 글로우 방전에 의해 분해하는 피착된 막 형성 장치를 제공하는데, 이 장치는 원료 가스를 공급하기 위한 복수개의 원료 가스 공급 포트들을 포함하며, 이 원료 가스 공급 포트들은 원료 가스 공급 포트들 간의 간격들이 기판의 수직 방향으로 변화되도록 장치 내에 제공된다.
도 1은 본 발명에 따른 제조 방법에 의해 제조된 광전 변환 장치의 일 실시예를 개략적으로 나타낸 단면도.
도 2a는 미결정 i형 반도체 층의 형성 시간과 그 막 형성 속도 간의 관계를 개략적으로 나타낸 그래프, 도 2b는 제2 도전형 반도체 층의 형성 시간과 막 형성 속도 간의 관계를 개략적으로 나타낸 그래프.
도 3은 본 발명에 따른 막 형성 챔버의 일 실시예를 개략적으로 나타낸 단면도.
도 4는 본 발명에 따른 광전 변환 소자를 연속적으로 제조하기 위한 장치의 일 실시예를 개략적으로 나타낸 단면도.
도 5는 본 발명에 따른 미결정 i형 반도체 층 형성 챔버에 있어서의 막 형성 속도 분포의 일 실시예를 나타낸 그래프.
도 6은 본 발명에 따라 제조된 광전 변환 장치의 다른 실시예를 개략적으로 나타낸 단면도.
도 7은 본 발명에 따른 광전 변환 소자를 연속적으로 제조하기 위한 장치의 일 실시예를 개략적으로 나타낸 단면도.
도 8은 본 발명에 따른 막 형성 챔버의 다른 실시예를 개략적으로 나타낸 단면도.
도 9는 제2 도전형 반도체 층 형성 챔버에 있어서의 막 형성 속도 분포의 일 실시예를 나타낸 그래프.
도 10은 본 발명에 따른 막 형성 챔버의 또 다른 실시예를 개략적으로 나타낸 단면도.
도 11은 본 발명에 따른 막 형성 챔버의 또 다른 실시예를 개략적으로 나타낸 단면도.
도 12는 본 발명에 따른 막 형성 챔버에 있어서의 막 형성 속도 분포의 다른 실시예를 나타낸 그래프.
도면의 주요 부분에 대한 부호의 설명
101 : 기판
102 : 제1 도전형 반도체 층
103 : 비정질 i형 반도체 층
104 : 미결정 i형 반도체 층
105 : 제2 도전형 반도체 층
106 : 투광성 또는 비투광성 도전막(전극)
107 : 집전 전극
이하, 도 1과 도 2a를 참조하여, 본 발명을 상세히 기술할 것이다. 도 1은 본 발명에 따른 제조 공정에 의해 형성된 광전 변환 소자의 개략적인 단면도이다. 도 2a는 본 발명에서의 i형 미결정 반도체 층을 형성할 때의 막 형성 시간과 막 형성 속도 간의 관계 그래프이다.
기판(101) 상에는, 제1 도전형 반도체 층(102), 비정질 i형 반도체 층(103), 미결정 i형 반도체 층(104), 제2 도전형 반도체 층(105), 투광성 또는 비투광성 도전막(전극)(106), 및 집전 전극(107)이 적층된다. 제1 및 제2 도전형 반도체 층들은 각기 n형과 p형 반도체 층들일 수 있거나, 그 역일 수 있다.
제2 도전형 반도체 층은 바람직하기로는 미결정 반도체를 포함한다. 이에 의해, 투광성이 개선되어 입사광측 전극(106)과의 계변 저항이 감소될 수 있기 때문에, FF를 향상시킬 수 있다.
명세서와 청구범위에 사용된 용어 실질적인 i형 반도체 층은 i형으로 실질적으로 이루어질 수 있는 층, 바꾸어 말하자면 층의 i형 반도체 특성이 손상을 입지 않는 범위 내에서 불순물을 도펀트(dopant)로서 함유할 수 있는 층을 의미한다.
(미결정 i형 반도체 층)
본 발명에 있어서, 비정질 i형 반도체 층(103)과 제2 도전형 반도체 층(105) 간에 형성된 미결정 i형 반도체 층(104)의 막 형성 속도는 초기 단계에서 높은 막 형성 속도로 설정되어 도 2a의 곡선(201)으로 나타난 바와 같이, 시간 경과에 따라 연속적으로 감소된다. 바꾸어 말하자면, 비정질 i형 반도체 층으로 부터 제2 도전형 반도체로의 막 형성 속도는 높은 막 형성로 부터 낮은 막 형성 속도로 연속적으로 감소됨으로써 막이 형성된다.
실리콘 원자들이 비정질 i형 반도체 층(103)의 표면 상에 랜덤하게 배열되어, 미결정 i형 반도체 층(104)의 막 형성의 초기 단계에서는, 미결정들이 비교적 막 형성 속도와는 무관하게 형성되기 쉽다. 그러나, 미결정 i형 반도체 층의 형성하는 과정에서, 도 2a의 점선(203)으로 나타난 바와 같이, 높은 막 형성 속도로 결정성을 유지하기가 어렵기 때문에, 고품질의 미결정 반도체 층을 형성하기는 곤란하다.
한편, 도 2a의 라인(202)로 나타난 바와 같이, 초기 막 형성 단계로 부터 충분한 두께를 얻을 때 까지 낮은 막 형성 속도로 고결정성과 고품질의 i형 미결정 반도체 층을 얻을 수 있지만, 장시간이 요구되어 양산화에는 적합하지 않다.
따라서, 도 2a의 라인(201)으로 나타난 바와 같이, 미결정 반도체 층의 형성의 진행과 함께 막 형성 속도를 순차적으로 감소시키는 경우, 양산화가 실현 가능한 짧은 시간에도 고결정성을 가진 높은 품질의 미결정 반도체 층을 얻을 수 있게 되고, i형 미결정 반도체 층(104)의 막 품질의 저하와, 제2 도전형 반도체 층(105)와 i형 미결정 반도체 층 간의 계면 준위의 증가 등으로 인한 광전 변환 효율의 저하를 방지할 수 있게 된다.
(미결정 특정 도전형 층)
본 발명에서는, 미결정 i형 반도체 층 상에 형성된 제2 도전형 반도체 층의 막 형성 속도는 도 2b의 라인(204)으로 나타난 바와 같이, 초기 막 형성 단계에서는 낮게 설정하여 시간 경과에 따라 순차적으로 증가시킨다. 바꾸어 말하자면, 미결정 i형 반도체 층(104)와 제2 도전형 반도체 층(105) 간의 계면으로 부터, 제2 도전형 반도체 층(105)의 막 형성 속도를 낮은 막 형성 속도로 부터 높은 막 형성 속도로 순차적으로 증가시킴으로써 막을 형성한다.
도 2b의 라인(206)으로 나타난 바와 같이, 초기 막 형성 단계로 부터 막 형성 완료 단계까지 높은 막 형성 속도로 제2 도전형 반도체 층을 형성할 경우, 제2 도전형 반도체 층은 양산화가 실현 가능한 짧은 시간에도 형성될 수 있게 되어, 미결정 i형 반도체 층(104)와 제2 도전형 반도체 층(105) 간의 계면에서, 미결정성은 성장되기 어려우며 계면 준위는 증가하게 될 것이다.
실리콘 원자들이 미결정 i형 반도체 층(104)의 표면 상에 부분적으로 정렬되어 있기 때문에, 제2 도전형 반도체 층(105)의 초기 막 형성 단계는 높은 막 형성 속도로 수행될 때, 미결정은 형성되기 어렵다.
한편, 도 2b의 라인(205)로 나타난 바와 같이, 제2 도전형 반도체 층이 낮게 유지된 막 형성 속도로 형성될 경우, 고결정성과 고품질을 가진 미결정 반도체 층을 얻게 되지만, 이는 장시간을 요하며 양산화에는 적합하지 않다.
따라서, 도 2b의 라인(204)로 나타난 바와 같이, 제2 도전형 반도체 층의 형성이 진행됨에 따라 막 형성 속도를 순차적으로 증가시킬 경우, 양산화가 실현 가능한 짧은 시간에도 미결정 i형 반도체 층(104)와 제2 도전형 반도체 층(105) 간의 계면 준위의 증가를 억제하면서, 제2 도전형 반도체 층을 얻게 되어, 계면 준위의 증가로 인한 광전 변환 효율의 저하를 방지할 수 있게 된다. 또한, 제2 도전형 반도체 층의 미결정화는 전극(106)과의 접합 뿐만 아니라 투과율을 향상시키기 때문에, 광전 소자의 FF가 상승된다.
본 발명에 있어서, 낮은 막 형성 속도로 부터 높은 막 형성 속도로 막 형성 속도를 증가시킬 경우, 막 형성 속도의 증가 속도를 순차적으로 증가시키는 것이 바람직하다. 바꾸어 말하자면, 제2 도전형 반도체 층의 초기 형성 단계에서 막 형성 속도를 낮게 설정하고 나서 이를 급속도로 증가시킴으로써, 제2 도전형 반도체 층의 막 형성 시간은 짧아지면서, 미결정 i형 반도체 층과의 계면에서의 계면 준위는 증가된다.
또한, 막 형성 속도가 변화되는 부분의 막 두께는 양산화가 가능한 형성 시간 동안 해당 층이 형성될 수 있는 범위 내에서 존재하는 한 해당 층의 많은 부분을 점유하는 것이 바람직하다.
또한, 막 형성 속도가 변화되는 부분의 최대 막 형성 속도 Rmax와 최소 막 형성 속도 Rmin의 비 Rmax/Rmin은 양산화가 가능한 형성 시간 동안 해당 층이 바람직하게 형성될 수 있는 범위 내에 존재하기만 한다면, 가급적 큰 것이 바람직하다.
(막 형성 속도를 제어하기 위한 방법)
반도체 층들을 형성하는 것은 플라즈마 CVD 공정에 의해 이루어질 수 있다. 미결정 i형 반도체 층 및/또는 미결정 p형 반도체 층의 막 형성 속도를 제어하는 것은 원료 가스의 공급량을 제어함으로써 이루어지는 것이 바람직하다. 원료 가스의 공급 속도를 제어하여 막 형성 속도를 높게 유지함과 동시에 미결정성을 유지할 수 있다. 배치(batch) 처리 또는 길이가 긴 기판을 반송 정지하여 이 상태에서 막을 형성하는 경우에 있어서, 원료 가스의 공급량은 감소하거나 시간 경과에 따라 증가하게 된다. 한편, 길이가 긴 기판을 반송하는 동안 막을 형성하는 경우에 있어서, 길이가 긴 기판의 반송 방향에 원재료 가스를 공간적으로 감소시키거나 증가시킨다. 원재료 가스의 공급율이 일정하게 유지된다고 할지라도, 이 가스는 확산 또는 퇴적막 형성에 이용되어 공간적으로 농도 기울기를 발생시킨다. 또한, 원재료 가스의 공급량은 기판의 반송 방향에서 공간적으로 감소되거나 증가될 수 있다.
[실시예]
(실시예 1)
일반적인 다이오우드 평행 평판 용량 결합형 시스템의 고주파 플라즈마 CVD 장치(도시되지 않음)를 사용하여, 도 1에 나타난 광전 변환 소자를 다음과 같이 제조한다.
스테인레스 스틸로 이루어진 기판(사이즈: 50mm×100mm) 상에, n-형 반도체 층(102), 비정질 i형 반도체 층(103), 미결정 i형 반도체 층(p/i 버퍼층; 104) 및 p-형 반도체 층(105)를 표 1의 조건하에서 순차적으로 형성시킨다.
p/i 버퍼층(104)의 경과 시간에 따른 막 형성 속도의 변화는 도 2a의 단면도에서와 같이 나타난다. 실시예 1에서, SiH4의 유량을 표 1에 나타난 최대치로 부터 최소치로 감소시킴으로써, 막 형성 속도는 커브(201)의 형태로 변경된다.
[표 1]
반도체층 102 103 104 105
형성된 반도체층의 종류 및 두께 n형 비정질 실리콘 20nm i형 비정질 실리콘100nm i형 미결정 실리콘 10nm p형 미결정 실리콘 10nm
퇴적 시간(초) 70 320 30 50
원료 가스 및 유량(sccm) SiH4: 70PH3: 0.7H2: 350 SiH4: 70H2: 500 SiH4: 1-15H2: 1000 SiH4: 5BF3: 0.7H2: 500
막 형성 챔버 내압(Pa) 130 130 130 130
기판 온도(℃) 300 250 250 200
방전 전력(W) 100 120 400 120
모든 반도체 층들이 적층된 기판을 면적 50㎠로 절취하고, 진공 증착법에 의해 ITO(In2O3+ SnO2)막으로 이루어진 87nm의 두께와 0.25㎠의 면적을 가진 50개의 투명 도전층을 상부 전극으로서 형성하여 50개의 소면적 셀들을 형성한다(이하, SC-1으로서 참조된다).
이들 셀들에 AM 1.5(100mW/㎠)의 인공적인 태양광을 조사하여 광전 변환 특성을 평가한다.
(비교 실시예 1-1)
또한, 비교를 위하여, SiH4의 최소 유량, 예를 들면, 표 1에 나타난 막 형성 조건의 1 Sccm의 SiH4의 조건하에서, 막 형성 시간(퇴적 시간)을 조절하여 전술된 막이 실시예 1에서와 같은 두께에 도달하게 하여, 도 2a의 라인(202)의 형태로 나타난 바와 같이 막 형성 속도를 일정하게 유지하면서 p/i 버퍼층(104)를 형성시킨다. 전술된 것 이외의 것들도 SC-1의 진행 절차에 따라서, 50개의 소면적 셀들(이하 SC-2로서 참조됨)을 준비하여 실시예 1에서와 같은 측정을 수행한다.
(비교 실시예 1-2)
또한, 비교를 위하여, SC-1에서와 같은 막 형성 시간에서 SiH4의 유량을 8sccm으로 조절하여, 전술된 두께가 SC-1에서와 같은 두께에 도달하게 하여, 도 2a의 라인(203)의 형태 처럼 막 형성 속도를 일정하게 유지하면서 p/i 버퍼층(104)를 형성한다. 전술된 것 이외의 것들도 SC-1의 진행 절차에 따라서, 50개의 소면적 셀들(이하 SC-3로서 참조됨)을 준비하여 실시예 1에서와 같은 측정을 수행한다.
표 2는 이들 평가된 결과를 나타낸다. 이 표 2에서, Eff., Voc, Jsc 및 F.F.은 각기 광전 변환 효율, 개방 회로 전압, 단락 회로 전류 밀도 및 곡성 인자를 나타낸다. 이 실시예를 포함하는 모든 실시예들에 있어서, 측정 결과는 모든 셀들에 대한 평균 값들이다. p/i 버퍼층이 짧은 막 형 시간 동안 형성된다고 할지라도 양호한 광전 변환 효율이 제공되는 SC-1은 SC-2의 광전 변환 효율과 등가라는 것을 확인할 수 있었다. 또한, SC-2의 값의 측면에서 규격화된 SC-3의 광전 변환 효율은 0.98이고 막 형성 속도를 일정하게 유지하면서 짧은 막 형성 시간 동안 p/i 버퍼층을 형성하는 SC-3의 경우에 광전 변환 효율이 저하된다는 것을 확인할 수 있었다.
[표 2]
Eff.(%) Voc(V) Jsc(mA/㎠) F.F. 막 형성 시간(초)
SC-1 7.20 0.970 10.20 0.727 30
SC-2 7.22 0.972 10.15 0.732 200
SC-3 6.93 0.969 10.22 0.700 30
(실시예 2)
이 실시예는 광전 변환 소자의 층 구조 면에서 실시예 1과 동일하고 도 4에 나타난 바와 같이 띠형 기판 상에 반도체막들을 연속적으로 적층할 수 있는 롤 투 롤(roll to roll) 시스템의 장치를 사용한다는 점에서 실시예 1과 다르다. 이하에서는, 제조 진행 절차에 따라 설명을 한다.
(1) SUS430BA로 이루어진 띠형 스테인레스 스틸 평판(폭 12cm × 길이 200m × 두께 0.15)을 기판(101)으로서 사용한다. 이 띠형 기판의 표면 상에는, 약 1㎛의 ZnO 투명 도전층이 스퍼터링에 의해 적층되어 미소한 요철형 표면을 가진 띠형 기판을 형성한다.
(2) 전술된 (1)에서 제조된 기판은 보빈(bobbin; 408) 둘레를 감싸는 상태로 띠형 기판용 전송 챔버(401) 내에 세트된다.
(3) 띠형 기판은 각각의 가스 게이트(409)들을 매개로 하여 막 형성 챔버들(402)-(405)를 관통시켜서 띠형 기판용 와인딩 챔버(406)까지 전송하여 기판이 느슨하게 되지 않을 정도로 장력을 인가한다. 띠형 기판을 세팅한 후, 모든 챔버들(401)-(406)은 진공 상태로 배기된다.
(4) 진공 배기하면서 He 가스를 도입하여 약 200Pa의 He의 분위기에서 각 막 형성 챔버들의 내부를 약 350℃로 가열하여 베이크한다.
(5) 가열하여 베이크한 후, 500sccm의 H2는 각 가스 게이트(409)에 게이트 가스로서 도입되고, 각 원료 가스들은 선정된 유량으로 각각의 막 형성 챔버들(402)-(405)에 도입되며, 각 챔버의 내압은 선정된 압력으로 설정된다.
(6) 띠형 기판 와인딩 챔버(406)의 와인딩 보빈(410)을 회전시켜 막 형성 챔버(402)로 부터 막 형성 챔버(405)로 신장되는 방향에 일정한 속도 120 cm/min로 연속적으로 띠형 기판(407)을 이동시킨다. 또한, 모든 개별 막 형성 챔버들(402)-(405) 내에 제공된 온도 제어 장치(도시되지 않음)에 의해, 이동하는 띠형 기판이 각 막 형성 챔버의 막 형성 공간 내에서 선정된 온도를 유지하도록 온도를 제어한다.
(7) 띠형 기판의 온도가 안정화된 후, 병렬 평판 전극으로 부터 13.56 MHz의 고주파 전력을 막 형성 챔버들(402)-(405) 각각에 전력원(도시되지 않음)으로 부터의 매칭 장치를 매개로 하여 인가한다. 방전 전력을 인가함으로써, 막 형성 챔버들(402)-(405) 각각의 원료 가스는 플라즈마화하여 각 막 형성 챔버들 내에서 연속적으로 이동하는 띠형 기판(407)의 표면 상에 반도체막들을 형성한다.
부수적으로, 막 형성 챔버들(402)-(405) 각각은 도 3에 나타난 바와 같은 구조를 가지는데, 클로져(312)를 가지는 챔버 내에서 연속적으로 이동하는 띠형 기판(301)의 상류측에 원료 가스를 가스 공급 파이프(307)을 관통시켜 공급하여, 기판 전송 방향의 하류측에 배기 파이프(308)을 통하여 배기 포트(310)으로 배기시킨다. 각각의 막 형성 챔버들은 가스 게이트(303)들과 상호 분리되어 있다. 이 게이트 가스는 가스 게이트 내의 게이트 가스 도입 파이프(320)들로 부터 분리 루트(319)로 도입된다. 기판(301)의 온도는 서머커플(315)들을 사용하여 모니터되고 히더(313)들에 의해 제어된다. 기판은 롤러(318)들에 의해 지지된다. 원료 가스는 히터(309)에 의해 데워지면서 기판의 상류측에 공급된다. 방전 챔버(305)에서는, 원료 가스를 플라즈마화하기 위한 방전 전극(306)이 제공되는데, 참조 부호들 (311)과 (317)은 조절 평판을 개구한 막 형성 영역과 반사기를 지칭한다. 각각의 막 형성 챔버들 내에서는, n-형 반도체 층, 비정질 i형 반도체 층, 미결정 i형 반도체 층(p/i 버퍼층) 및 p형 반도체 층이 표 3의 조건하에서 순차적으로 형성된다.
[표 3]
막 형성 챔버 402 403 404 405
형성된 반도체층의 종류 및 두께 n형 비정질 실리콘 20nm i형 비정질 실리콘100nm i형 미결정 실리콘 p/i 버퍼층 10nm p형 미결정 실리콘 10nm
반도체 막 형성 영역의 길이(cm) 70 320 30 50
원료 가스 및 유량(sccm) SiH4: 150PH3: 6H2: 500 SiH4: 160H2: 500 SiH4: 10H2: 1000 SiH4: 10BF3: 0.1H2: 1000
막 형성 챔버 내압(Pa) 130 140 140 130
띠형 기판 온도(℃) 300 250 250 200
방전 전력(W) 150 200 500 200
(8) 띠형 기판은 반송의 개시로 부터 연속적으로 180분 동안 이동된다. 이 반송 동안에는, 반도체 적층막의 형성이 연속적으로 170분 동안 수행된다.
(9) 약 170m 이상 까지 반도체 적층막을 형성한 후, 방전 전력을 인가하고, 원료 가스들을 도입하며 띠형 기판과 막 형성 챔버의 가열시키는 것을 정지시키고 막 형성 챔버들의 내부를 퍼지(purge)시킨다. 다음으로, 띠형 기판과 장치의 내부가 충분히 냉각된 후, 이 장치를 열어서 보빈(410)의 주위를 감싸는 띠형 기판을 기판 와인딩 챔버(406)으로 부터 빠깥으로 꺼낸다.
(10) 띠형 기판을 연속적인 모듈 형성 장치에 의해 연속적으로 프로세싱함으로써, 본 발명에 다른 장치에 의해 형성된 반도체 적층막 상의 전면에 70nm 두께의 ITO(In2O3+ SnO2) 박막이 투명 전극으로서 형성된다. 미세한 배선의 Ag 전극을 집전 전극으로서 일정 간격으로 형성하여 단위 소자를 직렬로 접속하는 것과 같은 모듈화를 행하는 것에 의해 단일 태양 전지들 구성된 10개의 35cm × 35cm 태양 전지 모듈(이하, SC-4로서 참조됨)을 연속적으로 생산한다. 생산된 태양 전지 모듈들에 있어서, 특성의 평가는 AM 1.5(100 mV/㎠)의 인공적인 태양광 조사에 의해 달성된다.
전술된 막 형성과는 별도로, i형 미결정 반도체 층(p/i 버퍼층)의 막품질을 조사하기 위하여, 막 형성 챔버(404)에서 띠형 기판의 반송을 일단 정지시키고 표 3에 나타난 바와 같이 p/i 버퍼층의 막 형성 조건하에서 막을 형성한다.
막 두께로 부터 막 형성 속도를 결정하여 막 형성 챔버(404) 내부의 기판 반송 방향에서의 막 형성 속도 분포를 조사하고 이 조사된 결과들은 도 5의 라인(501)로 나타난다. 도 5는 도 3에서의 방전 챔버(305)의 내벽의 좌측 끝단을 기점으로 하는 기판 반송 방향의 위치와, 그 위치에서의 막 형성 속도 간의 관계를 나타내고 있다. 이에 따라, 막 형성 속도가 p형 층 방향으로 감소된다는 것을 알 수 있다. 한편, 막 형성 영역 상의 전면에 양호한 미결정 실리콘이 형성되는 것을 RHEED(Reflection High Energy Electron Diffraction)로 부터 확인되었다.
(비교 실시예 2)
또한, 비교를 위하여, 전술된 p/i 버퍼 층(104)를 막 형성 챔버(404) 내에서 형성할 시 일정한 막 형성 속도로 충분한 두께의 i형 미결정 반도체 층을 형성하기 위하여, 표 4에 나타난 막 형성 조건하에서 p/i 버퍼층(104)를 형성한다. 이 때 막 형성 챔버(404)내의 막 형성 속도 분포는 도 5의 라인(502)로서 나타난다. 전술된 것과는 별도로 SC-4에서와 유사한 방법으로, 10개의 35cm × 35cm 태양 전지 모듈(이하, SC-5로서 참조됨)을 생산하여 실시예 2에서의 방법과 유사한 방법으로 측정한다.
표 5는 이들 소자들에 대한 평가 결과의 평균치를 나타낸다. SC-4의 값으로 규격화시킨 SC-5의 광전 변환 효율은 0.96이고 막 형성 속도를 일정하게 유지하면서 형성된 p/i 버퍼층을 가지는 SC-5의 광전 변환 효율이 낮아진다는 것을 확인할 수 있었다.
미결정 실리콘을 형성시키는 것과 같은 조건, 예를 들면, 고주파 전력이 크고 H2 희석률이 높은 조건하에서, 원료 가스는 큰 고주파 전력에 의해 방전 챔버(305)의 가스 분출부 근처에서 급속도로 분해되어 띠형 기판(301) 상에 미결정 실리콘막으로서 높은 막 형성 속도로 두껍게 피착된다. 또한, 가스 분출부 근처에서 분해되지 않은 원료 가스는 순차적으로 도면의 좌측에서 우측으로 이동하여, 방전 챔버(305) 내의 배기 포트(310) 방향으로 흐르면서 분해되고 띠형 기판(301) 상에 미결정 실리콘 막으로서 퇴적된다. 그러나, 원료 가스가 순차적으로 고갈되기 때문에, 형성된 막의 두께는 점차적으로 원료 가스의 이동과 함께 얇아지게 된다. 즉, 막 형성 속도는 점진적으로 배기 포트 방향으로 감소되게 된다.
[표 4]
반도체층 반도체층의 종류 및 두께 반도체 형성 영역의 길이 원료 가스와 유량(sccm) 막 형성 챔버 내압(Pa) 띠형 기판 온도(Pa) 방전 전력(W)
SiH4 H2
104 i형 미결정 실리콘 10nm 70cm 20 2000 140 250 500
[표 5]
Eff.(%) Voc(V) Jsc(mA/㎠) F.F.
SC-4 6.80 0.953 10.10 0.707
SC-5 6.56 0.943 10.00 0.695
(실시예 3)
이 실시예에서는, 도 6에 나타난 바와 같은 층 구조의 광전 변환 소자들을 형성한다. 특히, 비정질 i형 반도체 층(603)을 실리콘 게르마늄으로 형성하여 비정질 i형 반도체 층(604)(버퍼층 1)이 비정질 i형 반도체 층(603)과 미결정 i형 반도체 층(605)(버퍼층 2) 간에 제공되는 것을 제외하고는, 도 1의 구조와 유사하다. 즉, 참조 부호들(601, 602, 606)은 각기 기판, 제1 도전형 반도체 층, 및 제2 도전형 반도체 층을 나타낸다.
띠형 기판 상에 연속적으로 반도체막들을 적층할 수 있는 롤 투 롤 시스템의 막 형성 장치는, 도 7에 나타난 바와 같이 이용된다. 이하, 제조 진행 절차에 따라 설명한다.
(1) 기판(601)으로서는, SUS430BA로 이루어진 띠형 스테인레스 스틸 평판(폭 12cm × 길이 200m × 두께 0.15mm)이 사용된다. 이 띠형 기판의 표면 상에는, Ag 400nm의 두께를 가진 반사성 도전층을 DC 스퍼터링에 의해 퇴적하고 이 상부에 ZnO 1㎛의 버퍼층을 피착하여 미소한 요철형 표면을 가진 띠형 기판을 형성한다. 이후, 실시예 2의 (2)-(10)에서와 같이, 표 6의 조건 하에서 막을 형성하여 10개의 태양 전지 모듈(이하, SC-6으로서 참조됨)을 생산한다.
[표 6]
막 형성 챔버 702 703 711 704 705
형성된 반도체층의 종류 및 두께 n형 비정질 실리콘 20nm i형 비정질 실리콘 게르마늄100nm i형 비정질 실리콘 10nm i형 미결정 실리콘 10nm p형 미결정 실리콘 10nm
반도체 막 형성 영역의 길이(cm) 70 100 70 70 70
원료 가스 및 유량(sccm) SiH4: 150PH3: 6H2: 500 SiH4: 100GeH4: 60H2: 500 SiH4: 30H2: 1000 SiH4: 10H2: 1000 SiH4: 10BF3: 2H2: 1000
막 형성 챔버 내압(Pa) 130 140 140 140 130
띠형 기판 온도(℃) 300 250 250 250 200
방전 전력(W) 150 150 120 500 200
(비교 실시예 3)
또한, 비교를 위하여, 전술된 p/i 버퍼 층(605)를 막 형성 챔버(704) 내에서 형성할 시 일정한 막 형성 속도로 충분한 두께의 i형 미결정 반도체 층을 형성하기 위하여, 표 4에 나타난 바와 같이, 비교 실시예 2에서의 막 형성 조건과 유사한 조건하에서 p/i 버퍼층(605)를 형성한다. 이 때 막 형성 챔버(704)내의 막 형성 속도 분포는 도 5의 점선(502)로서 나타난다. 전술된 것과는 별도로 SC-6에서와 유사한 방법으로, 10개의 35cm × 35cm 태양 전지 모듈(이하, SC-7로서 참조됨)을 생산하여 실시예 3에서의 방법과 유사한 방법으로 측정한다.
표 7은 이 성분들의 추정 결과의 평균치들을 나타낸다. SC-6의 값에 의해 표준화된(normalized) SC-7의 광전 변환 효율(photoelectric conversion efficiency)는 0.96이고, 막 형성 속도 상수를 유지하는 동안 형성된 p/i 버퍼 층을 갖는 SC-7에 대해 광전 변환 효율이 낮아지는 것이 확실해 진다.
[표 7]
Eff. (%) Voc (V) Jsc (mA/㎠) F. F.
SC-6 8.09 0.584 21.82 0.635
SC-7 7.73 0.573 21.84 0.618
(실시예 4)
일반적인 다이오드 병렬 평판 용량성 연결형 시스템의 도시되지 않은 고주파 플라즈마 CVD 장치를 사용하면, 도 1에 도시된 광전 변환 소자가 다음과 같이 제조된다.
스테인레스 스틸로 만들어진 50mm × 100mm 크기의 기판(101) 상에, n-형 반도체 층(102)과, 비정질 i-형 반도체 층(103)과, 미결정 i-형 반도체 층(p/i 버퍼층, 104)과, p-형 반도체 층(105)가 표 8의 조건에서 연속적으로 형성된다.
p-형 반도체 층(105)의 막 형성 속도의 시간에 따른 변화는 도 2B의 개략도에서와 같이 된다. 예 4에서, SiH4와 BF3의 유량을 도 8에 나타낸 최소값으로부터 최대값까지 증가함에 의해, 막 형성 속도가 라인(204) 모양으로의 변화가 허용된다.
[표 8]
반도체 층 102 103 104 105
형성된 반도체 층의 종류와 두께 n-형 비정질 실리콘 20nm i-형 비정질 실리콘 20nm i-형 미결정 실리콘10nm p-형 미결정 실리콘 10nm
피착 시간 (초) 70 320 140 50
원료 가스와 유량(sccm) SiH4 : 70PH3 : 0.7H2 :350 SiH4 : 70H2 : 500 SiH4 : 1H2 : 1000 SiH4 : 2-20BF3 : 0.1-1.0H2 : 500
막 형성 챔버 내압 (Pa) 130 130 130 130
기판 온도 (℃) 300 250 250 200
방전 전력 (W) 100 120 400 300
기판 상에 모든 반도체 층들이 50 ㎠의 면적으로 잘려지고 진공 피착 공정에 의해 ITO (In2 + SnO2) 막으로 만들어진 두께가 87nm이고 면적이 0.25 ㎠인 50개의 투명한 도전형 층들이 이하, SC-8로서 참조되는 50개 소형 영역 셀들을 생성하기 위해 상부 전극들로서 형성되었다.
이 셀들은 광전 변환 특성을 평가하기 위해 AM 1.5 (100 mW/㎠)의 인공 태양 빛으로 쪼여진다.
(실시예 4-1)
그밖에, 비교를 위해, 도 8에 나타낸 막 형성 조건들 중 SiH4와 BF3의 최소 플로우 비율들의 조건 하에서, 그리고 두께가 예 4에서와 같은 두께로 되도록 조절된 막 형성 시간을 가지고, 도 2B의 라인(205) 모양과 같은 막 형성 속도 상수를 유지하는 동안 p-형 반도체 층(105)이 형성된다. 위에서 설명한 바를 제외하고 SC-8에 대한 처리를 따름으로써, 이하, SC-9으로 참조된 50개 소형 영역 셀들이 생성되고 예 4와 같은 측정이 수행된다. (실시예 4-2)
또한, 비교를 위해, 두께가 SC-8에서와 같은 막 형성 시간에 SC-8고 같은 두께로 되도록 조절된 플로우 비율 10 sccm의 SiH4와 0.5 sccm의 BF3를 가지고, 막 형성 속도 상수가 도 2B의 파선(206) 모양과 같이 유지되는 동안 p-형 반도체 층(105)이 형성된다. 위에서 설명한 바를 제외하고는 SC-8에 대한 처리를 따름으로써, 이하 SC-10으로 참조된 50개 소형 영역 셀들이 생성되고 예 4에서와 같은 측정이 수행된다.
표 9는 이 평가된 결과들을 나타낸다. 이것은 비록 p-형 반도체 층이 짧은 막 형성 시간 동안 형성되었음에도 불구하고 SC-8이 SC-9와 동등한 좋은 광전 변환 효율을 제공했음을 확실하게 해준다. 게다가, SC-9의 값에 대해 표준화된 SC-10의 광전 변환 효율이 0.96였고, 막 형성 속도 상수를 유지하면서 짧은 막 형성 시간 동안 p-형 층이 형성된 경우에 광전 변환 효율이 낮아졌음을 확인할 수 있다.
[표 9]
Eff. (%) Voc (V) Jsc(mA/㎠) F. F. 막 형성 시간 (초)
SC-8 7.45 0.982 10.29 0.738 50
SC-9 7.45 0.976 10.29 0.743 250
SC-10 7.09 0.967 10.29 0.717 50
(실시예 5)
이 예는 광전 변환 소자의 막 구조에 있어서 예 4와 동일하고 반도체 막들을 도 4에 도시된 띠 모양의 기판 상에 연속적으로 적층할 수 있는 롤 투 롤 시스템 장치를 사용함에 있어서는 예 4와 다르다. 예 2에서와 같이, 이하, SC-11로 참조된 10개 태양 전지 모듈들(solar cell modules)을 생성하기 위한 표 10의 조건들 아래서 막이 형성되었다.
[표 10]
막 형성 챔버 402 403 404 405
형성된 반도체 층의 종류와 두께 n-형 비정질 실리콘 20nm i-형 비정질 실리콘 100nm i-형 미결정 실리콘 10nm p-형 미결정 실리콘 10nm
반도체 형성 영역의 길이 (cm) 70 100 70 70
원료 가스와 유량(sccm) SiH4 : 150PH3 : 6H2 : 500 SiH4 : 160H2 : 500 SiH4 : 1H2 : 1000 SiH4 : 10BF3 : 0.1H2 : 1000
막 형성 챔버 내압(Pa) 130 140 140 130
띠형 기판 온도 (℃) 300 250 250 200
방전 전력 (W) 150 200 500 500
같은 방법으로, 막 형성 챔버들(402 내지 404) 각각은 도 3에 도시된 바와 같은 구조를 갖고, 원료 가스가 일정하게 움직이는 기판의 상류에서 공급되고 배출 파이프(308)를 통해 기판 반송 방향의 하류에서 배출된다. 막 형성 챔버(405)는 도 8에 도시된 바와 같은 구조를 갖는데, 원료 물질 가스가 방전 챔버(805) 내에 일정하게 움직이는 띠형 기판 하류의 가스 공급 파이프(807)를 통해 공급되고 배출 파이프(808)를 통해 기판 반송 방향의 상류로부터 배출된다.
생성된 태양 전지 모듈들은 광전 변환 특성을 평가하기 위해 AM 1.5 (100mW/㎠)의 인공 태양 빛으로 쪼여진다.
상술한 막 형성과 별개로, p-형 반도체 층의 막 질(film quality)을 검사하기 위하여, 띠형 기판의 반송(carrying)이 한번 중단되고, 표 10에 나타낸 p-형 반도체 층에 대한 조건하에서 40분 동안 막이 형성된다.
막 형성 속도은 막 형성 챔버(405) 내부에 기판 반송 방향에서 막 형성 속도 분포를 검사하기 위해 막 두께로부터 결정되었고, 검사된 결과들이 도 9의 라인(901)에 의해 도시되어 있다. 도 9는 도 8의 방전 챔버(805)의 내부 벽의 좌단을 원점으로 하여 캐링 방향으로의 기판의 위치와 그 위치에서의 막 형성 속도 사이의 관계를 나타낸다. 이에 따라, 막 형성 속도가 기판 반송 방향의 하류쪽에서 증가함을 알 수 있다. 반면, RHEED 패턴으로부터 좋은 미결정 실리콘이 막 형성 영역 전면에 형성되었음을 확인할 수 있었다.
예 2에서와 같이, 미결정 실리콘을 형성할 수 있는 조건 하에서, 즉, 큰 고주파 전력와 높은 H2 희석율의 막 형성 조건 하에서, 원료 가스가 큰 고주파 전력에 의해 방전 챔버(805)의 가스 분출 부분 근처에서 급속하게 분해되고 높은 막 형성 속도로 띠형 기판(801) 상에 미결정 실리콘 막으로서 두껍게 피착된다. 또한, 가스 분출 부분 근처에서 분해되지 않은 원료 가스는 형태 상 오른쪽으로부터 왼쪽으로 연속하여 이동하고 방전 챔버(805) 내의 배출 포트로 흐르는 동안 분해되어 띠 모양의 기판(801) 상에 미결정 실리콘 막으로서 피착된다. 그러나, 원료 가스가 연속적으로 사용되어 버리기 때문에, 원료 가스의 이동에 따라 형성된 막의 두께는 점차 얇아지게 된다. 즉, 막 형성 속도가 분출 구멍쪽으로 점차 줄어든다.
또한, 비교하면, 막 형성 챔버(404)에 p-형 반도체 층(105)의 형성시에 일정한 막 형성 속도로 충분히 두꺼운 반도체 층을 형성하도록, p-형 반도체 층(105)은 표 11에 도시된 막 형성 조건하에서 형성된다. 그 때, 막 형성 챔버(404)에서의 막 형성 속도 분포는 도 9의 점선(902)으로써 도시된다. 상술한 것을 제외하면, SC-11과 동일한 방식으로, 35 cm × 35 cm 태양 전지 모듈들(이하 SC-12로 인용) 10 개는 실시예 5와 유사한 방식으로 측정된다.
표 12는 상기 소자들에 대한 평가 결과의 평균치를 도시한다. SC-11의 값으로 환산하여 규격화된 SC-12의 광전 변환 효율은 0.96이며, 막 형성 속도를 일정하게 유지하는 동안 형성된 p-형 반도체 층을 갖는 SC-12를 위해 광전 변환 효율이 저하된다는 것이 확인될 수 있다.
[표 11]
반도체 층 형성된 반도체 층의 종류 및 두께 반도체 형성 영역의 길이 원료 가스 및 유량(sccm) 막 형성 챔버 내압(Pa) 띠형 기판 온도(℃) 방전 전력(W)
SiH4 BF3 H2
105 p-형 미결정 실리콘10nm 70cm 20 0.2 2000 130 200 500
[표 12]
Eff.(％) Voc(V) Jsc(mA/cm2) F.F.
SC-11 7.14 0.973 10.10 0.727
SC-12 6.86 0.968 10.08 0.703
(실시예 6)
비정질 i-형 반도체 층(103)이 실리콘 게르마늄으로 형성되는 것을 제외하면, 상기 실시예는 층 구성에서 SC-11과 유사하다.
실시예 2에서 보인 바와 같이, 도 4에 도시된 띠형 기판 상에 반도체 층들을 연속적으로 적층할 수 있는 롤-투-롤(roll-to-roll) 방식의 장치를 사용하여, 막은 10 개의 태양 전지 모듈들(이하, SC-13으로 인용)을 생성하기 위하여 표 13의 조건하에서 형성되었다.
태양 전지 모듈들의 생성시에, 특성들의 평가는 AM 1.5 (100 mW/cm2)의 인공 태양광의 조사(irradiation) 하에서 실행되었다.
[표 13]
막 형성실 402 403 404 405
형성된 반도체 층의 종류 및 두께 n-형 비정질 실리콘20 nm i-형 비정질 실리콘 게르마늄100 nm i-형 미결정 실리콘 게르마늄10 nm p-형 미결정 실리콘 게르마늄10 nm
반도체 형성 영역의 길이(cm) 70 100 70 70
원료 가스 및 유량(sccm) SiH4: 150PH3: 6H2: 500 SiH4: 100GeH4: 60H2: 500 SiH4: 8GeH4: 2H2: 1000 SiH4: 10BF3: 0.1H2: 1000
막 형성 챔버 내압(Pa) 130 140 140 130
띠형 기판 온도(℃) 300 250 250 200
방전 전력(W) 150 200 500 500
(비교 실시예 6)
또한, 비교하면,상술한 p-형 반도체 층(105)을 형성하는데 일정한 막 형성 속도로 충분히 두꺼운 p-형 반도체 층을 형성하기 위하여, p-형 반도체 층(105)은 표 11에 도시된 비교 실시예 5와 유사한 막 형성 조건들 하에서 형성된다. 다른 점들은 실시예 6과 동일하게 만들어 진다. 그 때, 막 형성 챔버(405)에서의 막 형성 속도 분포는 도 9의 점선(902)에 의해 도시된다. 상술한 것을 제외하고 SC-13과 유사한 방법으로, 35 cm × 35 cm 태양 전지 모듈들(이하 SC-14로 인용) 10 개는 실시예 5와 유사한 방법으로 측정된다.
표 14는 상기 소자들에 대한 평가 결과의 평균치를 도시한다. SC-13의 값으로 환산하여 규격화된 SC-14의 광전 변환 효율은 0.97이며, 광전 변환 효율은 막 형성 속도를 일정하게 유지하는 동안 형성된 p-형 반도체 층을 갖는 SC-14를 위해 저하된다는 것이 확인될 수 있다.
[표 14]
Eff.(％) Voc(V) Jsc(mA/cm2) F.F.
SC-13 8.39 0.597 21.89 0.642
SC-14 8.12 0.586 21.89 0.633
(실시예 7)
실시예 2를 위한 막 형성 챔버(404)에 상술한 p/i 버퍼층(104)을 형성하는데 막 형성 속도의 분포를 허용하기 위해, 원료 가스를 공급용 다수의 소구멍들(1021)이 도 10에 도시된 바와 같이 방전 챔버(1005)의 측벽에 제공되어, 그 결과 원료 가스가 공급된다. 상기 원료 가스 공급용 소구멍들(1021)이 설치되어 기판 반송 방향의 상류 또는 i-형 반도체 층 막 형성 챔버(403) 측상의 큰 밀도 상태로부터 상기 기판 반송 방향의 하류의 적은 밀도 상태까지 그 수가 변화하여, 도 2a의 선 201로써 도시된 바와 같이 본 발명에 따른 제조 공정에서 사용된 막 형성 속도 분포가 용이하게 획득된다. 표 15에 도시된 바와 같은 막 형성 조건하에서, p/i 버퍼층(104)이 형성되었다. 그 때, 상기 막 형성 챔버(404)에서의 막 형성 속도 분포는 도 12의 실선으로써 도시된다. 상술한 것을 제외하고 SC-4와 동일한 방식으로, 35 cm × 35 cm 태양 전지 모듈들(이하 SC-15로 인용) 10 개는 실시예 5와 유사한 방법으로 측정된다.
표 16은 상기 소자들에 대한 평가 결과의 평균치들을 도시한다. SC-5의 값으로 규격화된 SC-15의 광전 변환 효율은 1.035이며, 도 10에 도시된 바와 같은 방전실 구조에 형성된 p/i 버퍼층(104)을 구비한 SC-15를 위한 광전 변환 효율은 종래의 방전실 구조에서 막 형성 속도를 일정하게 유지하는 동안 형성된 p/i 버퍼층을 구비한 SC-5와 비교해 향상되었다. 또한, 고주파 전력은 실시예 2와 비교해 더 저하될 수 있다.
부수적으로, 상기 장치에서 상술한 댄스-투-코스(dense-to-coarse) 순서에 대한 원료 가스 공급용 소구멍들의 역 배치는 미결정 p-형 반도체 층의 막 형성에 또한 적용될 수 있다.
[표 15]
반도체 층 형성된 반도체 층의 종류 및 두께 반도체 형성 영역의 길이 원료 가스 및 유량(sccm) 막형성 챔버의 내압(Pa) 띠형 기판 온도(℃) 방전 전력(W)
SiH4 H2
104 i-형 미결정 실리콘10nm 70cm 10 1000 140 250 350
[표 16]
Eff.(％) Voc(V) Jsc(mA/cm2) F.F.
SC-15 6.79 0.951 10.12 0.705
SC-16 6.82 0.953 10.08 0.710
SC-5 6.56 0.943 10.08 0.695
(실시예 8)
실시예 7에서와 같이, 실시예 2를 위한 막 형성 챔버에서 상술한 p/i 버퍼층(104)을 형성하는 막 형성 속도의 분포를 허용하기 위하여, 원료 가스 공급용 소구멍의 다수가 도 11에 도시된 바와 같이 방전 챔버(1105)의 방전 전극(1106)에 제공되어, 원료 가스가 공급된다. 상기 원료 가스 공급용 소구멍들(1121)이 설치되어 기판 반송 방향의 상류 또는 i-형 반도체 층 막 형성 챔버(403) 측상의 큰 밀도 상태로부터 상기 기판 반송 방향의 하류의 적은 밀도 상태까지 그 수가 변화하여, 도 2a의 선 201로써 도시된 바와 같이 본 발명에 따른 제조 공정에서 사용된 막 형성 속도 분포가 용이하게 획득된다. 표 15에 도시된 바와 같은 막 형성 조건하에서, p/i 버퍼층(104)이 형성되었다. 그 때, 상기 막 형성 챔버(404)에서의 막 형성 속도 분포는 도 12의 점선으로써 도시된다. 상술한 것을 제외하고 SC-4와 동일한 방식으로, 35 cm × 35 cm 태양 전지 모듈들(이하 SC-16으로 인용) 10 개는 실시예 2와 유사한 방법으로 측정된다.
표 16은 상기 소자들에 대한 평가 결과의 평균치들을 도시한다. SC-5의 값으로 규격화된 SC-16의 광전 변환 효율은 1.040이며, 도 11에 도시된 바와 같은 방전 챔버 구조에 형성된 p/i 버퍼층(104)을 구비한 SC-16을 위한 광전 변환 효율은 종래의 방전 챔버 구조에서 막 형성 속도를 일정하게 유지하는 동안 형성된 p/i 버퍼층을 구비한 SC-5와 비교해 향상되었다. 또한, 고주파 전력은 실시예 7과 비교해 더 저하될 수 있다.
본 발명에 따라서, 비정질 i-형 반도체 층과 제2 전도형 반도체 층 사이에 제공되는 미결정 i-형 반도체 층 그리고/또는 미결정 i-형 반도체 층 상에 형성되는 제2 전도형 반도체 층은 양산화가 실현 가능하도록 시간을 단축하면서도 결정성을 유지하며 충분한 막 두께를 얻을 수 있으므로, 고 광전 변환 효율을 갖는 광전 변환 소자를 형성할 수 있다.

Claims (37)

  1. 퇴적 막을 형성하는 방법에 있어서, 기판 상에 비단결정(non-monocrystalline) 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질(amorphous) 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정(microcrystalline) 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 퇴적 막 형성 방법.
  2. 제1항에 있어서, 상기 기판은 큰 길이를 갖는 것을 특징으로 하는 퇴적 막 형성 방법.
  3. 제1항에 있어서, 상기 막 형성 속도는 시간의 경과에 따라 원료 가스의 공급 속도를 감소시킴으로써 감소되는 것을 특징으로 하는 퇴적 막 형성 방법.
  4. 제1항에 있어서, 상기 반도체 층들은 상기 기판을 반송하면서 연속적으로 형성되는 것을 특징으로 하는 퇴적 막 형성 방법.
  5. 제4항에 있어서, 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층을 형성하는 단계에서, 상기 막 형성 속도는 상기 막 형성 챔버 내에 존재하는 상기 원료 가스의 양을 상기 기판 반송 방향으로 공간적으로 감소시킴으로써 감소되는 것을 특징으로 하는 퇴적 막 형성 방법.
  6. 제1항에 있어서, 상기 막 형성 속도의 감소율은 점차적으로 감소되는 것을 특징으로 하는 퇴적 막 형성 방법.
  7. 퇴적 막을 형성하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함하는 것을 특징으로 하는 퇴적 막 형성 방법.
  8. 제7항에 있어서, 상기 기판은 큰 길이를 갖는 것을 특징으로 하는 퇴적 막 형성 방법.
  9. 제7항에 있어서, 상기 막 형성 속도는 시간의 경과에 따라 원료 가스의 공급 속도를 증가시킴으로써 증가되는 것을 특징으로 하는 퇴적 막 형성 방법.
  10. 제7항에 있어서, 상기 반도체 층들은 상기 기판을 반송하면서 연속적으로 형성되는 것을 특징으로 하는 퇴적 막 형성 방법.
  11. 제10항에 있어서, 상기 비단결정 반도체를 포함하는 상기 제2 도전형 반도체 층을 형성하는 단계에서, 상기 막 형성 속도는 상기 막 형성 챔버 내에 존재하는 상기 원료 가스의 양을 상기 기판 반송 방향으로 공간적으로 증가시킴으로써 증가되는 것을 특징으로 하는 퇴적 막 형성 방법.
  12. 반도체 소자를 제조하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제12항에 있어서, 상기 기판은 큰 길이를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제12항에 있어서, 상기 막 형성 속도는 시간의 경과에 따라 원료 가스의 공급 속도를 감소시킴으로써 감소되는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제12항에 있어서, 상기 반도체 층들은 상기 기판을 반송하면서 연속적으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제15항에 있어서, 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층을 형성하는 단계에서, 상기 막 형성 속도는 상기 막 형성 챔버 내에 존재하는 상기 원료 가스의 양을 상기 기판 반송 방향으로 공간적으로 감소시킴으로써 감소되는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제12항에 있어서, 상기 막 형성 속도의 감소율은 점차적으로 감소되는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 반도체 소자를 제조하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제18항에 있어서, 상기 기판은 큰 길이를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제18항에 있어서, 상기 막 형성 속도는 시간의 경과에 따라 원료 가스의 공급 속도를 증가시킴으로써 증가되는 것을 특징으로 하는 반도체 소자 제조 방법.
  21. 제18항에 있어서, 상기 반도체 층들은 상기 기판을 반송하면서 연속적으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  22. 제21항에 있어서, 상기 비단결정 반도체를 포함하는 상기 제2 도전형 반도체 층을 형성하는 단계에서, 상기 막 형성 속도는 상기 막 형성 챔버 내에 존재하는 상기 원료 가스의 양을 상기 기판 반송 방향으로 공간적으로 증가시킴으로써 증가되는 것을 특징으로 하는 반도체 소자 제조 방법.
  23. 광전 변환 소자를 제조하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  24. 제23항에 있어서, 상기 기판은 큰 길이를 갖는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  25. 제23항에 있어서, 상기 막 형성 속도는 시간의 경과에 따라 원료 가스의 공급 속도를 감소시킴으로써 감소되는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  26. 제23항에 있어서, 상기 반도체 층들은 상기 기판을 반송하면서 연속적으로 형성되는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  27. 제26항에 있어서, 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층을 형성하는 단계에서, 상기 막 형성 속도는 상기 막 형성 챔버 내에 존재하는 상기 원료 가스의 양을 상기 기판 반송 방향으로 공간적으로 감소시킴으로써 감소되는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  28. 제23항에 있어서, 상기 막 형성 속도의 감소율은 점차적으로 감소되는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  29. 광전 변환 소자를 제조하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함하는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  30. 제29항에 있어서, 상기 기판은 큰 길이를 갖는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  31. 제29항에 있어서, 상기 막 형성 속도는 시간의 경과에 따라 원료 가스의 공급 속도를 증가시킴으로써 증가되는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  32. 제29항에 있어서, 상기 반도체 층들은 상기 기판을 반송하면서 연속적으로 형성되는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  33. 제32항에 있어서, 상기 비단결정 반도체를 포함하는 상기 제2 도전형 반도체 층을 형성하는 단계에서, 상기 막 형성 속도는 상기 막 형성 챔버 내에 존재하는 상기 원료 가스의 양을 상기 기판 반송 방향으로 공간적으로 증가시킴으로써 증가되는 것을 특징으로 하는 광전 변환 소자 제조 방법.
  34. 글로 방전에 의해 원료 가스를 분해하여 큰 길이의 기판 상에 퇴적 막을 형성하기 위한 퇴적 막 형성 장치에 있어서, 상기 원료 가스를 공급하기 위한 복수의 원료 가스 공급 포트들을 포함하고, 상기 원료 가스 공급 포트들은 상기 원료 가스 공급 포트들 사이의 간격들이 상기 기판의 길이 방향으로 변화하도록 상기 장치 내에 구비되는 것을 특징으로 하는 퇴적 막 형성 장치.
  35. 퇴적 막을 형성하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함하는 것을 특징으로 하는 퇴적 막 형성 방법.
  36. 반도체 소자를 제조하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  37. 광전 변환 소자를 제조하는 방법에 있어서, 기판 상에 비단결정 반도체를 포함하는 제1 도전형 반도체 층을 형성하는 단계; 상기 제1 도전형 반도체 층 상에 비정질 반도체를 포함하는 실질적인 i형 반도체 층을 형성하는 단계; 상기 비정질 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 미결정 반도체를 포함하는 실질적인 i형 반도체 층을 그 막 형성 속도를 감소시키면서 형성하는 단계; 및 상기 미결정 반도체를 포함하는 상기 실질적인 i형 반도체 층 상에 비단결정 반도체를 포함하는 제2 도전형 반도체 층을 그 막 형성 속도를 증가시키면서 형성하는 단계를 포함하는 것을 특징으로 하는 광전 변환 소자 제조 방법.
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