KR100374263B1 - 광기전력 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 광기전력 소자는 주성분으로서 Ⅳ족 원소를 함유한 비단결정 재료를 각각 포함하는 p형 반도체층, i형 반도체층 및 n형 반도체층으로 각각 형성된 다수의 pin 접합을 포함하는 광기전력 소자로서, 광기전력 소자는 i형 반도체층의 주성분으로서 미결정 실리콘 카바이드(이하 미결정 SiC라 칭함)를 함유한 제1 pin 접합과, i형 반도체층의 주성분으로서 미결정 실리콘(이하 미결정 Si라 칭함)을 함유한 제2 pin 접합을 포함하고, 제1 pin 접합은 제2 pin 접합보다 광 입사측에 근접하게 제공된다. 이로써 저 비용이고, 광 열화를 거의 나타내지 않고, 높은 광전 변환 효율을 갖는 광기전력 소자가 제공되고, i형 미결정 실리콘 및 미결정 SiC를 실용 상의 피착율로 형성할 수 있는 광기전력 소자의 제조 방법이 제공된다.

Description

광기전력 소자 및 그 제조 방법{PHOTOVOLTAIC ELEMENT AND METHOD OF PRODUCING SAME}
본 발명은 광기전력 소자 및 그 제조 방법에 관한 것으로, 특히 낮은 제조 비용으로 생산할 수 있고 높은 광전 변환 효율을 나타내며 광 열화가 거의 없는 광기전력 소자 및 그 제조 방법에 관한 것이다.
광기전력 소자를 전력 발생에 실제적으로 응용하기 위해서는 제조 비용을 절감시키고 면적을 증대시키는 것이 중요한 기술적 문제로서, 이전에는 저 비용의 재료와 고 변환 효율에 대해 연구를 행해 왔다.
광기전력 소자의 재료로서는, 예를 들어, 비정질 실리콘(이하 비정질 Si 또는 a-Si라 칭함), 비정질 실리콘 게르마늄(이하 비정질 SiGe 또는 a-SiGe라 칭함), 비정질 실리콘 카바이드(이하 비정질 SiC 또는 a-SiC라 칭함) 등과 같은 정사면체형의 Ⅳ족 비정질 반도체와; CdS, Cu2S 등의 Ⅱ-Ⅵ족 화합물 반도체와; CuInSe2, CuInGaSe 등의 Ⅰ-Ⅲ-Ⅵ2족 화합물 반도체가 포함될 수 있다.
그 중에서 특히, 광기전력 에너지 발생층으로서 비정질 반도체를 사용하는 박막 광기전력 소자는 단결정 광기전력 소자에 비해 박막을 넓은 면적으로 형성할 수 있고, 작은 두께로 형성할 수 있고, 임의 기판 재료 상에 형성할 수 있어 실용화할 수 있다.
그러나, 비정질 반도체를 사용하는 상기 광기전력 소자를 전력 소자에 실제 응용할 경우에는, 광전 변환 효율의 증가와 광 열화에 대한 개선 등이 좀더 연구해야할 사항이다.
이들 중에서, 광전 변환 효율에 대해서는 다음과 같은 보고가 있다.
(a) 13% 이상의 광전 변환 효율을 나타낸 (단지 하나의 pin접합을 갖는 타입의) 단일 셀이 얻어졌다(Miyaji et al, Extended Abstracts(The 53th Autumn Meeting, 1992); The Japan Society of Applied physics, 17p-B-5, p. 746).
(b) 광전 변환 효율을 증가시키는 수단 중 하나는 p형 반도체층, n형 반도체층 등의 소위 도핑층을 개선시키는 것이다. 도핑층은 소량의 활성 에너지를가져야 하고 광을 거의 흡수하지 않아야 한다. 미국 특허 제4,109,271호에서는 도핑층의 광 대역갭을 확장시키기 위해 비정질 실리콘 카바이드(a-SiC)를 사용하여 광의 흡수를 감소시키는 기술에 대해 개시하고 있다.
(c) 활성 에너지와 광의 흡수를 감소시키기 위해 도핑층으로서 미결정의 SiC를 사용한 것이 보고되었다(Y. Hattori et. al, 3rd International Photovoltaic Science and Engineering Conference, 1987, p. 171).
(d) 미국 특허 제4,816,082호에서는 i형 반도체층의 대역갭에 대해 층 두께 방향으로 경도를 제공하는 기술에 대해 개시되어 있다.
반면, 광 열화를 개선시키는 방법으로서는 다음과 같은 것이 포함될 수 있다.
(e) 비정질 반도체층의 국부화된 상태를 감소시키는 방법.
(f) 비정질 반도체층으로서 Ⅳ족 원소의 합금을 사용하고 그 조성비를 적정값으로 조절하는 방법.
(g) 적층형의 광기전력 소자를 형성하여 단위 셀 당 광의 흡수를 감소시키고 i형 반도체층의 두께를 감소시키는 방법.
그 결과, 최근에는 광 입사측으로부터 a-Si 막의 pin 접합, a-SiGe 막의 pin 접합 및 a-SiGe 막의 pin 접합이 기술된 순서대로 적층되어 있고 광 열화율이 10.4%를 나타내었고 안정화 효율이 11.83%를 나타낸 3층의 적측형 광기전력 소자를 얻었다는 보고가 있다(S. Guha, 25th IEEE Photovoltaic Specialists Conference, 1996, p. 1017). 그러나, 광 열화율을 더 감소시키고 안정화 효율을 더 증가시키려는 열망은 계속 남아 있다.
이에 반해, 최근에는 i형 반도체층으로서 미결정 실리콘을 사용하여 거의 광 열화를 나타내지 않는 광기전력 소자가 보고되어 있다(J. Meier et al., IEEE First World Conference on Photovoltaic Energy Conversion, 1994, p. 409). 이 광기전력 소자는 통 상의 비정질형 광기전력 소자의 제조 공정과 동일하게 글로우 방전에 의해 플라즈마 CVD를 사용하여 제조하였으므로, 통상의 비정질형 광기전력 소자에 비해 넓은 면적의 광기전력 소자를 저 비용의 제조 공정으로 제조할 수 있는 가능성이 있다. 그러나, 이러한 광기전력 소자의 광전 변환 효율은 최근의 보고서(D. Fischer et al., 25th IEEE Photovoltaic Specialists Conference, 1996, p. 1053)에서 단지 7.7%로서, 이는 통상의 비정질 실리콘 단일 셀의 광전 변환 효율(∼13 %)보다 떨어진다. 그러므로, i형 반도체층으로서 미결정 실리콘을 사용하는 광기전력 소자는 광전 변환 효율을 개선해야 한다는 중요한 기술적 과제를 갖고 있다.
또한, i형 반도체층으로서 미결정 실리콘을 사용하는 광기전력 소자는 미결정 실리콘의 대역갭이 협소하고 광기전력 소자의 개방 회로 전압(Voc)은 약 0.4 내지 0.5 V 정도로 낮다는 본질적인 문제도 갖고 있다.
이러한 문제를 해결하기 위한 방법으로서, i형 반도체층으로서 미결정 실리콘을 사용하는 광기전력 소자의 단일 셀을 이용하는 대신에, i형 반도체층으로서 미결정 실리콘을 사용하는 광기전력 소자와 i형 반도체층으로서 비정질 실리콘을 사용하는 광기전력 소자를 적층하여 적층형 광기전력 소자를 형성함으로써, 광기전력 소자의 개방 회로 전압(Voc)을 증가시키고 광전 변환 효율을 개선시키는 방법을 연구 중에 있다. 그 결과, 최근에는 상기 적층형 광기전력 소자에서 13.1%의 광전 변환 효율이 달성되었다(D. Fischer et al., 25th IEEE Photovoltaic Specialists Conference, 1996, p. 1053), 그러나, 또한 i형 반도체층으로서 비정질 실리콘을 사용하는 광기전력 소자의 적층은 본질적으로 광 열화를 초래하고 광 열화 후 145 시간동안 광전 변환 효율은 10 %이었고 광 열화율은 12%인 것으로 보고되었다.
광 열화가 12 %라는 이러한 수치는 단지 비정질 반도체만을 사용하는 광기전력 소자(예를 들어, 상술한 바와 같이 광 열화율이 10.4 %이고 안정화 효율이 11.83 %를 나타내는 광기전력 소자)의 광 열화율과 비교하여 작다라고 말할 수 없다. 게다가, Fischer에서 기술된 광기전력 소자는 안정화 효율도 떨어진다. 이와 같은 결과는 비정질 실리콘에서 발생되는 전류와 미결정 실리콘에서 발생되는 전류를 정합시키기 위해 큰 대역갭을 갖지만 흡수 계수가 작은 비정질 실리콘의 막 두께를 약 210 ㎚로 크게 설정함으로써 비정질 실리콘 부분의 광 열화가 커지게 된다라는 사실에 기인한다.
종래에는 미결정 실리콘의 제조 방법으로서, 예를 들어, 13.56 ㎒ 내지 110 ㎒ 범위 내의 주파수를 사용하여 고주파 플라즈마 CVD 공정을 사용하였지만(J. Meier et al., IEEE First World Conference on Photovoltaic Energy Conversion, 1994, p. 409), 이 제조 방법에서는 미세결정의 피착율이 약 0.1 ㎚/sec로 매우 낮아 광기전력 소자의 제조에 실제로 응용하기가 곤란하였다.
또한, 도핑된 미결정 SiC의 제조 방법으로서, 예를 들어, 자계를 인가하여2.45㎓의 주파수를 사용하는 ECR 플라즈마 CVD 공정이 보고되어 있지만(Y. Hattori et. al., 3rd International Photovoltaic Science and Engineering Conference, 1987, p. 171), 이 방법은 아래의 반도체층이 손상된다라는 문제를 갖고 있다. 그러므로, 이 방법으로는 결코 i형 미결정 SiC를 제조하지 않고 있다.
따라서, 본 발명의 제1 목적은 상술한 문제를 해결함으로써, 실용에 적합한 저 비용으로 제조할 수 있고, 광 열화를 거의 나타내지 않고, 또한 광전 변환 효율이 높은 광기전력 소자를 제공하는 데 있다.
본 발명의 제2 목적은 i형 미결정 실리콘 및 미결정 SiC를 실용 상의 피착율로 형성할 수 있는 광기전력 소자를 제조하는 방법을 제공하는 데 있다.
본 발명의 발명자들은 상기 문제들을 예견하여 큰 개방 회로 전압(Voc) 및 높은 광전 변환 효율을 갖는 광기전력 소자를 얻기 위한 새로운 소자 구조 및 제조 방법을 연구하여 다음과 같은 구조를 갖는 본 발명의 광기전력 소자에 의해 상기한 목적들을 달성하였다.
보다 상세히 기술하자면, 본 발명의 광기전력 소자는 주성분으로서 Ⅳ족 원소를 함유한 비단결정 재료를 각각 포함하는 p형 반도체층, i형 반도체층 및 n형 반도체층으로 각각 형성된 다수의 pin 접합을 갖는 광기전력 소자로서, 이 광기전력 소자는 i형 반도체층의 주성분으로서 미결정 실리콘 카바이드를 함유한 제1 pin 접합과, i형 반도체층의 주성분으로서 미결정 실리콘을 함유한 제2 pin 접합을 구비하고, 제1 pin 접합은 제2 pin 접합보다 광 입사측에 더 근접하게 제공된다.
본 발명에 따른 광기전력 소자의 제조 방법은 미결정 반도체 박막을 포함한 광기전력 소자를 제조하는 방법으로서, 상기 미결정 반도체 박막을 형성할 시에, 성막 공간 내로 도입된 성막 가스의 압력을 50 mTorr 또는 그 이하로 설정하는 단계와; 성막 공간 내에 플라즈마를 생성하도록 0.1 ㎓ 이상의 고주파를 사용하여 성막 가스를 분해하는 단계와; 성막 공간에 제공된 고주파 전극에 -50 V 이하의 자기 바이어스를 인가하는 한편, 미결정 반도체 박막이 피착되어질 기판 및/또는 고주파 전극에 DC 전압을 인가하는 단계와; 성막 가스의 분해에 의해 생성된 양이온이 기판으로 주입되는 주입량을 제어하는 단계를 포함한다.
도 1은 본 발명에 따른 광기전력 소자의 일례를 도시하는 개략 단면도.
도 2는 본 발명에 따른 광기전력 소자의 다른 예를 도시하는 개략 단면도.
도 3은 본 발명에 따른 광기전력 소자의 또 다른 예를 도시하는 개략 단면도.
도 4a는 본 발명에 따른 광기전력 소자의 반도체층을 형성하기 위한 장치의 일례를 도시하는 개략도.
도 4b는 피착실의 내부를 개략적으로 확대하여 도시한 도면.
도 5a, 도 5b, 도 5c, 및 도 5d는 실시예 2에 따른 광기전력 소자를 형성하는 미결정 SiC-i층에 있어서 탄소의 조성비, 미결정의 평균 입자 직경, 미결정의 체적율, 및 라만(Raman) 강도비 각각에 대해 막 두께 방향에서의 변화량을 조사한 결과를 도시한 그래프.
도 6a 및 도 6b는 본 발명에 따른 광기전력 소자의 제조에 적합한 롤-롤(roll-to-roll) 방법에 의한 형성 장치의 일례를 도시한 개략도.
도 7a, 도 7b 및 도 7c는 실시예 4에 다른 광기전력 소자를 형성하는 미결정 SiC-i층에 있어서 탄소의 조성비, 미결정의 평균 입자 직경, 및 미결정의 체적율각각에 대해 막 두께 방향에서의 변화량을 조사한 결과를 도시한 그래프.
도 8a, 도 8b 및 도 8c는 실시예 4에 다른 광기전력 소자를 형성하는 미결정 SiGe-i층에 있어서 Ge의 조성비, 미결정의 평균 입자 직경, 및 미결정의 체적율 각각에 대해 막 두께 방향에서의 변화량을 조사한 결과를 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301, 490, 617 : 기판
102, 202, 302 : 이면 전극
103, 203 : 투명 도전층
104, 107, 204, 207, 210, 308, 311 : n형 반도체층
105, 208, 307 : 미결정 Si를 함유하는 i형 반도체층
106, 109, 206, 209, 212, 306, 309 : p형 반도체층
108, 211, 310 : 미결정 SiC를 함유하는 i형 반도체층
110, 213, 312 : 투명 전극
111, 214, 313 : 콜렉터 전극
112, 215, 314 : 제1 pin 접합
113, 216, 315 : 제2 pin 접합
205 : 미결정 SiGe를 함유하는 i형 반도체층
217, 316 : 제3 pin 접합
303 : Ⅰ족과 Ⅲ족과 Ⅵ족의 화합물 반도체로 이루어진 p형 반도체층
304 : 버퍼층
305 : Ⅱ족과 Ⅵ족의 화합물 반도체로 이루어진 n형 반도체층
400 : 피착 시스템
401 : 기판 반입실
402 : n형층
403 : MW-i 또는 RF-i층 반송실
404 : p형층 반송실
405, 601 : 기판 반출실
406 ∼ 409 : 게이트 밸브
410 ∼ 412 : 기판 가열용 히터
413 : 기판 반송용 레일
417 : n형층 피착실
418 : MW-i 또는 RF-i층 피착실
419 : p형층 피착실
422, 423 : RF 전원
424 : 바이어스 인가 전원
425 : MW 도입용 창
426 : MW 도입용 도파관
427 : MW-i층 피착용 셔터
428 : 바이어스 전극
429, 449, 469 : 가스 공급관
602 ∼ 614 : 피착실
615 : 기판 권취실
616 : 분리 통로
618 : 램프 히터
619 : 원리 가스 입구
620 : 배기구
621 : RF 전극
622 : MW 도입부
624 : 소기 가스 입구
625 : 전달 롤
626, 628 : 가이드 롤
627 : 권취 롤
본 발명의 작용 효과에 대해 기술하기로 한다.
광기전력 소자를 i형 반도체층의 주성분으로서 미결정 실리콘 카바이드를 함유한 제1 pin 접합이 i형 반도체층의 주성분으로서 미결정 실리콘을 함유한 제2 pin 접합보다 광 입사측에 더 근접하게 위치되는 구조로 구성하면, 다음과 같은 작용 효과가 달성된다.
(1) 전체 광기전력 소자의 개방 회로 전압(Voc)은 증가되고, pin 접합 당 광 흡수는 감소되고, 필 팩터(fill factor; FF)는 향상되고, 광전 변환 효율은 증가된다.
(2) 다수의 미결정 실리콘을 적층시킨 적층형 광기전력 소자에 비해, 본 발명의 광기전력 소자는 i형 반도체층의 주성분으로서 미결정 SiC를 함유함으로써, i형 반도체층의 대역갭이 확장되어 pin 접합의 내장(built-in) 전위가 증가된다.그러므로, 광기전력 소자의 개방 회로 전압(Voc)이 증가되고 단파장의 광을 효율적으로 사용할 수 있으므로, 광기전력 소자의 광전 변환 효율이 증가된다.
(3) 비정질 실리콘의 i형 반도체층을 사용하는 pin 접합을 미결정 실리콘 셀의 광 입사측 상에 적층시킨 적층형 광기전력 소자에 비해, 본 발명의 광기전력 소자는 i형 반도체층의 주성분으로서 미결정 SiC를 함유함으로써, 광기전력 소자의 광 열화율을 감소시킬 수 있어 광 열화 후의 안정화 효율이 개선된다. 이것은 i형 반도체층의 주성분으로서 미결정 SiC를 함유함으로써 i형 반도체층의 대역갭이 확장되고 Staebler-Wronski 효과로 인해 광 유도 결함의 발생이 억제되기 때문인 것으로 여겨진다.
(4) 광기전력 소자의 필링 오프(peeling off)의 감소 및 반도체층에서의 결함의 감소로 인해 광기전력 소자의 제조 수율 및 광기전력 소자의 내구성이 증가하였다. 이러한 작용에 대한 상세한 메카니즘(mechanism)은 아직 불확실하지만, 고려할 수 있는 이유로서는 다음과 같은 것이 있다. 미결정 실리콘과 비정질 실리콘 간에는 피착막의 응력차가 상당하기 때문에, 이러한 응력차로 인해 비정질 실리콘이 미결정 실리콘 셀 상에 피착되는 구조의 광기전력 소자의 경우에 비정질 실리콘에서 균열(cracks)과 같은 결함이 초래되는 경향이 있다. 그러나, 본 발명의 광기전력 소자에서는, i형 반도체층의 주성분으로서 미결정 SiC를 함유함으로써 미결정 실리콘 셀로부터의 응력차를 작게 할 수 있어 i형 반도체층에서의 균열과 같은 결함이 감소된다. 또한, 본 발명에 따른 광기전력 소자에서는, i형 반도체층의 주성분으로서 미결정 SiC를 함유함으로써 i형 반도체층에서 가전자 제어제(valenceelectron controller) 또는 금속 원자 등의 확산이 억제된다.
상술한 미결정 SiC를 함유한 i형 반도체층이 i형 반도체층의 다른 주성분으로서 미결정 SiC 이외에 미결정 Si를 함유하면, 광기전력 소자의 광 열화율을 더 감소시킬 수 있다. 그 결과, 광 열화 후의 안정화 효율은 더 증가되고 광기전력 소자의 제조 수율 및 광기전력 소자의 내구성이 더 개선된다.
광기전력 소자가 i형 반도체층의 주성분으로서 미결정 SiGe를 함유한 제3 pin 접합을 포함하고, 제2 pin 접합을 사이에 두고 제1 pin 접합 및 제3 pin 접합을 배치할 경우에는, 제3 pin 접합은 제2 pin 접합을 형성하는 미결정 실리콘 셀에서 흡수하지 못한 광을 흡수할 수 있어 제3 pin 접합이 광기전력 에너지를 발생시킬 수 있다. 그러므로, 전체 광기전력 소자의 개방 회로 전압(Voc)은 더욱 증가되고, 광전 변환 효율도 더욱 증가된다.
광기전력 소자가 화합물 반도체의 p형 반도체층 및 화합물 반도체의 n형 반도체층으로 형성된 pn 접합을 포함하고, 제2 pin 접합을 사이에 두고 제1 pin 접합 및 pn 접합이 배치되면, pn 접합은 제2 pin 접합을 형성하는 미결정 실리콘 셀에서 흡수하지 못한 광을 흡수하여 pn 접합은 광기전력 에너지를 발생시킬 수 있다. 그러므로, 전체 광기전력 소자의 개방 회로 전압(Vcc)은 더욱 향상되어 광전 변환 효율이 더욱 증가된다.
미결정 SiC를 함유한 상기 i형 반도체층에서의 탄소의 조성비가 막 두께 방향으로 변화하고 탄소의 조성비의 최소치가 p형 반도체층측 상의 i형 반도체층의 두께의 절반 이내에 속하면, p형 반도체층측 상에서의 광 캐리어 발생이 많아지고이동도가 작은 정공의 주행 거리는 더 짧아진다. 또한 대역갭의 경사에 의해 n형 반도체층측의 i형 반도체층에서의 광 캐리어의 주행도 촉진되어 광 캐리어의 수집 효율이 증가된다. 그러므로, 광기전력 소자의 개방 회로 전압(Voc) 및 필 팩터(FF)가 향상되어, 광전 변환 효율이 더욱 증가된다.
i형 반도체층을 형성하는 미결정 반도체의 평균 입자 직경 및/또는 체적율이 미결정 SiC를 함유한 i형 반도체층에서의 탄소의 조성비의 변화에 따라 변화하면, 다음과 같은 작용 효과가 달성된다.
(1) 막에서의 미결정 반도체의 평균 입자 직경 및/또는 체적율이 미결정 SiC를 함유한 i형 반도체층에서의 탄소의 조성비의 감소에 따라 증가하면, 대역갭의 경사가 더 커지게 되어 광 캐리어의 주행이 촉진되고 광 흡수가 증가된다. 그러므로, 광기전력 소자의 단락 전류(Jsc) 및 필 팩터(FF)가 증가하여 광전 변환 효율이 증가된다. 이러한 변화 방식은 n형 반도체층 부근에서 i형 반도체층의 막 두께의 중심 부근까지의 범위에 속하는 i형 반도체층에 적합하다.
(2) 막 두께에서의 미결정 반도체의 평균 입자 직경 및/또는 체적율이 미결정 SiC를 함유한 i형 반도체층에서의 탄소의 조성비의 증가에 따라 증가할 때, 탄소의 조성비의 증가로 인한 광 흡수 및 광 캐리어의 이동도 감소는 미결정의 평균 입자 직경 및/또는 체적율의 증가에 의해 보상될 수 있다. 이로써 광기전력 소자의 단락 전류(Jsc) 및 필 팩터(FF)가 증가되고 개방 회로 전압이 대역갭의 증가와 p층으로의 전자의 역방향 확산 감소로 인해 증가되어짐으로써, 광전 변환 효율이 증가된다. 이러한 변화 방식은 p형 반도체층 부근의 i형 반도체층에 적합하다.
미결정 SiC를 함유한 i형 반도체층에서의 미결정 반도체의 평균 입자 직경이 3 ㎚ 이상 50 ㎚ 이하일 경우, 광기전력 소자의 광전 변환 효율은 훨씬 더 증가되고 광 열화율은 감소된다. 또한, 광기전력 소자의 제조 수율이 향상되어 광기전력 소자의 내구성도 향상된다. 미결정의 평균 입자 직경이 3㎚ 미만일 때는 비정질 특성이 미정질 특성보다 강하게 나타나 광 열화율이 증가되고, 미결정의 평균 입자 직경이 50 ㎚ 이상일 때는 실리콘의 광 흡수가 간접 천이에 의해 지배되어, 광 흡수가 감소하여 광기전력 소자의 단락 전류(Jsc)가 감소된다.
미결정 SiC를 함유한 i형 반도체층에서의 미결정 반도체의 체적율이 30% 이상일때, 미세결정 특성이 비정질 특성보다 강하게 나타나, 광 열화율이 감소된다. 그 결과, 광기전력 소자의 광전 변환 효율은 훨씬 더 증가된다.
i형 반도체층을 형성하는 미결정 반도체의 평균 입자 직경 및/또는 체적율이 미결정 SiGe를 함유한 i형 반도체층에서의 게르마늄의 조성비 변화에 따라 변화하면, 다음과 같은 작용 효과가 달성된다.
(1) 막에서의 미결정 반도체의 평균 입자 직경 및/또는 체적율이 미결정 SiGe를 함유한 i형 반도체층에서의 게르마늄의 조성비의 증가에 따라 증가하면, 대역갭의 경사가 더 커지게 되어 광 캐리어의 주행이 촉진되고 광 흡수가 증가된다. 그러므로, 광기전력 소자의 단락 전류(Jsc) 및 필 팩터(FF)가 증가하여 광전 변환 효율이 증가된다. 이러한 변화 방식은 n형 반도체층 부근에서 i형 반도체층의 막 두께의 중심 부근까지의 범위에 속하는 i형 반도체층에 적합하다.
(2) 막에서의 미결정 반도체의 평균 입자 직경 및/또는 체적율이 미결정SiGe를 함유한 i형 반도체층에서의 게르마늄의 조성비의 감소에 따라 증가할 때, 게르마늄의 조성비의 감소로 인한 광 흡수의 감소는 미결정의 평균 입자 직경 및/또는 체적율의 증가에 의해 보상될 수 있다. 이로써 광기전력 소자의 단락 전류(Jsc)가 증가되고, 개방 회로 전압 및 필 팩터가 대역갭의 증가와 p층으로의 전자의 역방향 확산 감소로 인해 증가되어짐으로써, 광전 변환 효율이 증가된다. 이러한 변화 방식은 p형 반도체층 부근의 i형 반도체층에 적합하다.
미결정 반도체 박막을 포함한 광기전력 소자를 제조하는 방법에서, 미결정 반도체 박막을 형성할 때, 성막 공간 내로 도입된 성막 가스의 압력을 50 mTorr 또는 그 이하로 설정하는 단계와; 성막 공간 내에 플라즈마가 생성되도록 0.1 ㎓ 이상의 고주파를 사용하여 성막 가스를 분해하는 단계와; 성막 공간에 제공된 고주파 전극에 최대 -50 V의 자기 바이어스를 인가하는 한편, 미결정 반도체 박막이 피착되어질 기판 및/또는 고주파 전극에 DC 전압을 인가하는 단계와; 성막 가스의 분해에 의해 생성되어 기판으로 주입되는 양이온의 주입량을 제어하는 단계를 포함할 경우, 다음과 같은 작용 효과가 달성된다.
(1) 플라즈마가 생성되도록 0.1 ㎓ 이상의 고주파를 사용하여 성막 가스를 분해함으로써, 플라즈마의 전자 밀도가 증가되어 광기전력 소자의 제조 시에 실용 상의 피착율을 달성하기에 충분한 양의 활성종(이온, 라디칼 등)이 생성된다.
(2) 성막 가스의 압력을 50 mTorr 이하로 설정함으로써, 이와 같이 생성된 활성종이 기상 중에서 반응하여 중합되는 것을 방지시킬 수 있다.
(3) 최대 -50 V의 자기 바이어스가 인가되는 고주파 전극을 제공함으로써, 생성된 양이온이 피착막이 형성된 기판 표면으로 과도하게 주입되는 것을 방지시킬 수 있어, 과도한 이온에 의해 피착막이 손상되는 것을 방지하여 미결정의 성장이 촉진된다.
(4) 성막 가스의 분해에 의해 생성된 양이온이 기판으로 주입되는 양을 제어하기 위해 DC 전압을 기판 및/또는 고주파 전극에 인가함으로써, 실용 상의 피착율을 유지하면서 미결정의 성장을 촉진시킬 수 있다.
상기 효과 (1) 내지 (4)의 합성 작용에 의해 미결정 반도체 박막을 고 품질 및 실용 상의 피착율로 형성할 수 있다.
이하에서 본 발명의 실시예에 대해 기술하기로 한다.
(광기전력 소자의 구조)
본 발명에 따른 광기전력 소자의 구조와 그 제조 방법을 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 기술적 사상을 상세히 설명하기 위한 적층형 광기전력 소자(stacked photovoltaic element)의 한 예를 나타내는 개략적인 단면도이다. 그러나, 본 발명이 도 1에 나타난 구조의 광기전력 소자로 제한되도록 하려는 의도는 아님에 유념해야 한다. 도 1에서 참조 부호 101은 기판을 나타내고, 102는 이면 전극을, 103은 투명 도전층을, 104는 n형 반도체층을, 105는 미결정 실리콘을 포함하는 i형 반도체층을, 106은 p 형 반도체층을, 107은 n형 반도체층을, 108은 미결정 SiC를 함유하는 i형 반도체층을, 109는 p형 반도체층을, 110은 투명 전극을 나타내며, 111은 콜렉터 전극을 나타낸다. 도 1에 나타낸 본 발명의 적층형 광기전력 소자는 적층된 2개의 pin 접합부(pin junctions)를 갖는 구조로 되어 있다. 참조부호 112는 광투과측(light incidence side)에서 본 제1 pin 접합부를 나타내며, 이 제1 접합부는 SiC 를 주성분으로 포함하고 있는 i형 반도체층을 가지고 있고, 참조부호 113은 제2 pin 접합부를 나타내며, 이 제2 접합부는 미결정 실리콘을 주성분으로 포함하고 있는 i형 반도체층을 가지고 있다. 도 1은 p형 반도체층 측으로부터 광이 입사하는 구조를 나타내고 있지만, n형 반도체층 측으로부터 광이 입사하는 구조의 광기전력 소자의 경우인 참조부호 104, 107은 p형 반도체층을 나타내고 참조 부호 106과 109는 n형 반도체층을 나타내야 한다. 더욱이 도 1은 기판의 대향측으로부터 광이 입사하는 구조를 나타내고 있지만, 기판측으로부터 광이 입사하는 구조의 광기전력 소자의 경우는 기판을 제외한 층들은 도 1의 층의 순서와는 반대로 증착될 수 있다.
도 2는 본 발명에 따른 적층형 광기전력 소자의 또 다른 예를 나타내는 개략적인 단면도이다. 도 2의 광기전력 소자는 이 소자가 적층된 3개의 pin 접합부(three pin junctions)를 갖는 구조라는 점에서 도 1의 소자와는 다르다. 본 명세서에서 3개의 pin 접합부는 광 입사측에서 본 제1 pin 접합부(215)와, 제2 pin 접합부(216), 및 제3 pin 접합부(217)이다. 이면 전극(202)과 투명 도전층(203)을 기판(201) 상에 형성한 후 3개의 pin 접합부들을 추가로 적층하였다. 투명전극(213)과 콜렉터 전극(214)이 상기 3개의 pin 접합부의 상부에 형성되어 적층형 광기전력 소자를 형성한다. 각각의 pin 접합부는 n형 반도체층(204, 207, 210)과, i형 반도체층(205, 208, 211) 및 p형 반도체층(206, 209, 212)으로이루어진다. 여기서, i형 반도체층(205)은 미결정 실리콘 게르마늄(microcrystal silicon germanium)을 주성분으로 함유하고 있고, i형 반도체층(208)은 미결정 실리콘을 주성분으로 함유하고 있으며, i형 반도체층(211)은 미결정 SiC를 주성분으로 함유하고 있다. 도핑된 층들과 전극들의 위치는 광의 입사 방향등에 따라 도 1의 광기전력 소자의 경우처럼 변화될 수도 있다.
도 3은 본 발명에 따른 적층형 광기전력 소자의 또다른 예를 나타내는 개략적인 단면도이다. 도 3의 광기전력 소자는 이 소자가 2개의 pin 접합부와 하나의 pn 접합부가 적층되는 구조를 갖고 있다는 점에서 도 1의 소자와는 다르다. 여기서, 2개의 pin 접합부는 광 입사측에서 본 제1 pin 접합부(314)와 제2 pin 접합부(315)이다. 하나의 pn 접합은 pn 접합부(316)이다. 이들 접합부들은 이면 전극(302)이 기판(301) 상에 형성된 후에 추가로 적층된다. 투명전극(312)과 커렉터 전극(313)이 상기 3개의 접합부의 상부에 형성되어 적층형 광기전력 소자를 형성한다. 각각의 접합부들은 n형 반도체층(305, 308, 311), i형 반도체층(307, 310), p형 반도체층(303, 306, 309) 및 버퍼층(304)으로 이루어진다. 여기에는 n형 반도체층(305)은 II-VI족 화합물 반도체로 이루어지며, p형 반도체층(303)은 I-III-VI족 화합물 반도체로 이루어지고, i형 반도체층(307)은 미결정 실리콘을 주성분으로 함유하고 있으며, i형 반도체층(310)은 미결정 SiC를 주성분으로 함유하고 있다. 도핑된 층들과 전극들의 위치는 광의 입사 방향 등에 따라 도 1의 광기전력 소자의 경우처럼 변화될 수도 있다.
본 발명에 따른 광기전력 소자를 형성하는 각각의 층들을 상세히 설명한다.
(반도체층)
본 발명에 따른 반도체층들의 재료로는 Si, Ge 등의 IV족 원소(IV-element)를 사용하는 재료와, SiGe, SiC, SiSn 등의 IV족 합금(IV-alloy) 등을 사용하는 재료와, CdS, CdTe, ZnO 등의 II-VI족 반도체 또는, CuInSe2, Cu(InGa)Se2, CuInS2등의 I-III-VI2족 반도체 등을 사용하는 재료들이 있다.
이들 재료 중에서도 본 발명의 광기전력 소자로는 IV계 비단결정 반도체(Group IV-based non-single-crystal semiconductor) 재료들이 특히 안정적으로 사용된다. 특히, μc-Si : H(수소 화합 미결정 실리콘의 생략 부호); μc-Si : F, μc-Si : H : F 등과 같은 미결정 실리콘(이후, μc-Si라 함)과; μc-SiC : H, μc-SiC : F, μc-SiC : H : F 등의 미결정 SiC 등과; μc-SiGe : H, μc-SiGe : F, μc-SiGe : H : F 등의 미결정 실리콘 게르마늄(μc-SiGe)과; a-Si : H(수소 화합 비정질 실리콘의 생략 부호), a-Si : F, a-Si : H : F, a-SiGe : H, a-SiGe : F, a-SiGe : H : F, a-SiC : H, a-SiC : F, a-SiC : H : F 등의 비정질 재료와; 이들 재료의 혼합물이 포함될 수도 있다.
상기 반도체층들은 가전자 제어(valence electron control)와 밴드 갭 제어를 겪을 수도 있다. 이러한 제어는 반도체층의 형성시 가전자 컨트롤러(valence electron controller) 또는 밴드 갭 컨트롤러로 이루어진 원소를 함유하는 개시 화합물(starting compound)을 단독으로, 또는 상기 피착막 형성용 원료 가스 또는 희석 가스에 혼합하여 성막 공간(film forming space) 내에 도입함으로써 달성될 수도 있다.
반도체층은 가전자 제어를 당하는 경우에는 적어도 그 일부가 p형과 n형으로 도핑됨으로써 적어도 하나의 pin 접합을 제공한다. 더욱이 복수의 pin 접합부를 적층하여 소위 적층형 셀 구조(stacked cell structure)를 형성할 수 있다.
상기 반도체층들을 형성하는 방법으로는 마이크로웨이브 플라즈마 CVD 공정, RF 플라즈마 CVD 공정, 광 CVD 공정, 열 CVD 공정, 및 MOCVD 공정 등의 여러 CVD 공정과, EB 증착(evaporation), MBE, 이온 도금, 및 이온 빔공정, 스퍼터링 공정, 스프레이 공정(spraying process), 프린팅 공정 등의 여러 증착 공정이 있을 수 있다. 이중에서 산업계에서는 플라즈마에 의해 원료 가스가 분해되어 기판 상에 증착을 실행하는 플라즈마 CVD 공정이 많이 사용되고 있다. 더욱이, 상기 형성 방법에서 사용되는 리액터(reactor)로는 배치형 시스템, 연속 증착 시스템 등이 원하는 공정에 따라 사용될 수도 있다. 더욱이, 길이 방향으로 복수의 반도체층 형성실을 통해 기판을 운반하면서 긴 기판상에 복수의 반도체층을 연속적으로 적층하는 방법(소위, 롤-롤 방법)은 생산 비용을 감소시키는 효과와 막질(film quality)과 특성을 균일하게 향상시키는 효과가 있으므로 특히 적절하게 이용되고 있다.
본 발명의 반도체층을 상세히 설명한다.
(1) i형 반도체층(진성 반도체층)
i형 반도체층은 본 발명의 광기전력 소자의 특별한 양상이며, 그 특성에 영향을 미치는 중요한 층이다. 특히, IV족 또는 IV 합금계 비단결정 반도체 재료를 사용하는 광기전력 소자의 pin 접합에 사용된 i형 반도체층들은조사광(irradiation light)에 응답하여 캐리어를 생성하고 운반하는 기능을 갖는 중요한 층이다. 이러한 기능을 갖도록 요구되는 i형 반도체층의 재료로는 상기한 IV족 또는 IV 합금계 비단결정 반도체 재료로부터의 미결정 재료가 사용되는 것이 바람직하다.
i형 반도체층으로서는 광 캐리어의 통과를 용이하게 하도록 부가되는 소량의 가전자를 갖는 얇은 p형(slight p-type) 또는 n형층들이 사용될 수도 있다. 상술한 바와 같이 약하게 도핑된 i형 반도체층들은 실질적으로 진성 반도체일 것으로도 생각된다.
본 발명의 광기전력 소자들은 i형 반도체층들이 미결정 반도체를 주성분으로 함유하는 것을 특징으로 한다. i형 반도체층에서 미결정들의 체적 퍼센티지(volume percentage)는 30 % 이상, 바람직하게는 50 % 이상이며, 더욱 바람직하게는 70 % 이상이다. 더욱이, i형 반도체층들에서 미결정들의 평균 입자 직경은 3 nm 이상 50 nm 이하가 바람직하고, 4 nm 이상 40 nm 이하, 더욱 바람직하게는 6 nm 이상 30 nm 이하이다. 더욱이 반도체층 형성면에 대해 i형 반도체층들의 미결정 격자의 경우, 수직 방향에서 그 평균 직경은 수평 방향에서 평균 직경의 2배이고, 보다 바람직하게는 3배, 더욱 바람직하게는 5배이다.
이상 설명된 i형 반도체층 내의 미결정들의 체적율은 TEM (transmission electron microscope)에 의한 단부의 관측이나 라만 분광술(Raman spectroscopy)에 의한 피크비의 분석을 통해 측정된다. 이와 달리 i형 반도체층 내의 미결정의 평균 입자 직경은 라만 분광술이나 X레이 회절에 의한 피크의 절반(half width ofpeaks)으로부터 계산된다.
i형 반도체층이 상기한 범위의 미결정들을 갖는 경우, 자외선, 가시광선, 적외선의 흡수 계수(absorption coefficients)가 증가하고, 광 캐리어의 전송 특성(transit property)이 향상되며, 광기전력 소자의 광-열화(photo-deterioration)이 5% 미만으로 제어된다.
예를 들어, i형 반도체층의 반도체 재료로서 실리콘이 사용되는 경우 흡수 계수와 광양자 에너지(photon energy)의 그래프로부터 산정된 밴드 갭은 단결정 실리콘의 에너지(1.1 eV)보다 적은 1.0 eV이다. 말하자면, 미결정 SiC의 경우에는 수소 또는 플루오르의 함량이 증가함에 따라 또는 탄소의 조성비가 증가함에 따라 밴드 갭이 넓어지는 경향이 있다. 그러나, 탄소의 조성비가 너무 높으면 흡광(light absorption)을 감소시키고 광 캐리어의 전달 특성도 감소시키기 때문에 실리콘과 탄소(즉, Si1-xCx)의 합에 대한 탄소의 조성비 x는 0.05 이상 0.6 이하 그리고 보다 바람직하게는 0.1 이상 0.4 이하이다. 더욱이, 미결정 SiC 와 미결정 실리콘이 i형 반도체층에 공존하는 경우에는 미결정 SiC에 대해 대략 740 cm-1의 라만 피크와 미결정 실리콘에 대하여 대략 520 cm-1의 라만 피크로 확인될 수 있다.
본 발명에서는 미결정 SiC를 함유하는 i형 반도체층은 미결정 실리콘을 함유하는 i형 반도체층보다 광 입사측에 보다 밀접하게 위치하기 때문에 미결정 SiC를 함유하는 i형 반도체층의 밴드 갭이 미결정 실리콘을 함유하는 i형 반도체층의 밴드 갭 보다 크게 하는 것이 바람직하다. 더욱이, 미결정 SiGe를 함유하는 i형 반도체층이 미결정 실리콘을 함유하는 i형 반도체층의 광 입사측의 대향측에 위치하여 미결정 실리콘을 함유하고 있는 상기 i형 반도체층이 흡수에 실패한 광을 흡수하도록 하고 있기 때문에 미결정 SiGe를 함유하는 i형 반도체층은 미결정 실리콘을 함유하는 i형 반도체층의 밴드 갭보다 작은 밴드 갭을 갖는다. 미결정 SiGe(Si1-xGex) 내의 게르마늄의 조성비 x는 0.1 이상 0.8 이하가 바람직하고, 0.2 이상 0.7 이하가 보다 바람직하다.
스택형 광기전력 소자에서는, 광 입사측에 근접한 pin 접합의 i형 반도체층의 재료로서 밴드 갭이 넓은 재료를 사용하고, 광 입사측으로부터 떨어져 있는 pin 접합의 i형 반도체층의 재료로서 밴드 갭이 좁은 재료를 사용하는 것이 요구된다.
본 발명의 광기전력 소자에서는, 미결정 SiC를 함유하는 i형 반도체층을 갖는 pin 접합과 미결정 실리콘을 함유하는 i형 반도체층을 갖는 pin 접합 사이에, 또는 미결정 실리콘을 함유하는 i 형 반도체층을 갖는 pin 접합과 미결정 실리콘 게르마늄을 함유하는 i형 반도체층을 갖는 pin 접합 사이에, 또는 미결정 실리콘을 함유하는 i형 반도체층을 갖는 pin 접합과 화합물 반도체를 이용한 pn 접합 사이에 다른 pin 접합이나 또는 pn 접합을 개재할 수 있다.
적어도 일부가 미결정으로 이루어진 i형 반도체층의 바람직한 두께는 재료, 밴드 갭, 및 스택 셀의 층 구성에 따라 다르지만, 예를 들어 미결정 실리콘의 경우, 그 두께는 바람직하게는 0.2 ㎛ 이상 10 ㎛ 이하이고, 보다 바람직하게는 0.4 ㎛ 이상 5 ㎛ 이하이다. SiC 또는 미결정 SiGe와 같이, 조성에 따라 밴드 갭이 변화하는 재료의 경우에는, 밴드 갭이 작으면 두께를 얇게 하고, 밴드 갭이 크면 두께를 두껍게 할 필요하다.
또한, 조성에 따라 밴드 갭이 변화하는 재료를 이용하는 경우, i형 반도체층의 막 두께 방향의 조성을 변화시킴으로써 밴드 갭을 막 두께 방향으로 변화시켜, 광기전력 소자의 광전 변환 효율을 향상시킬 수 있다. 미결정 SiC를 함유하는 i형 반도체층의 경우에는, i형 반도체층의 절반 이내의 p형 반도체층측에 탄소의 조성비의 최소치가 있는 것이 바람직하다. 또한, 바람직한 프로파일은 n형 반도체층과 i형 반도체층 사이의 계면(n/i 계면)으로부터 i형 반도체층의 내면을 향하여 탄소의 조성비를 서서히 감소시켜 밴드 갭을 감소시키는 것이다. 또한, p/i 계면으로부터 i형 반도체층의 내면을 향하여 서서히 탄소의 조성비를 감소시켜, 밴드 갭을 감소시키는 것이 바람직하다. 또한, 미결정 SiGe를 함유하는 i형 반도체층의 경우에는, i형 반도체층의 두께의 절반 이내의 p형 반도체층측에 게르마늄의 조성비의 최대치가 있는 것이 바람직하다.
또한, i형 반도체층 내의 탄소의 조성비의 변화에 따라 막 내의 미결정의 평균 입자 직경 및/또는 체적율을 변화시킴으로써, 광기전력 소자의 광전 변환 효율을 향상시킬 수 있다.
또한, i형 반도체층 내의 게르마늄의 조성비의 변화에 따라 막 내의 미결정의 평균 입자 직경 및/또는 체적율을 변화시킴으로써, 광기전력 소자의 광전 변환 효율을 향상시킬 수도 있다.
미결정 반도체 내의 보이드(void), 또는 미결정간의 입자 경계(grainboundary), 또는 수소 원자(H, D) 또는 할로겐 원자(X)를 함유하는 비정질 반도체가 중요한 역할을 담당한다. 중요한 역할은 다음과 같다.
i형층 내에 함유되는 수소 원자(H, D) 또는 할로겐 원자(X)는 i형층의 언바운드 본드(unbound bond; dangling bond)를 보상하는 기능을 하고, i형층 내의 캐리어의 이동도와 수명을 향상시킨다. 또한, p형층과 i형층 사이 및 n형층과 i형층 사이의 계면의 계면 상태를 보상하는 기능도 가지며, 따라서, 광기전력 소자의 광기전력 효과, 광 전류 및 광 응답성을 향상시키는 효과를 달성할 수 있다. i형층 내의 수소 원자 및/또는 할로겐 원자의 최적 함유량은 0.1 ∼ 40 at%이다. 특히, 본 발명의 미결정을 함유하는 i형 반도체층의 경우에는, 수소 원자 및/또는 할로겐 원자의 함유량이 0.1 ∼ 15 at%인 것이 바람직하고, 미결정의 평균 입자 직경 및 체적율이 증가할수록 이들의 함유량이 감소되는 것이 바람직하다. 수소 원자 및/또는 할로겐 원자의 함유량의 바람직한 프로파일은, p형층과 i형층 사이 및 n형층과 i형층 사이의 각 계면 상에 수소 원자 및/또는 할로겐 원자가 많이 분포되어 있는 것이다. 계면 근방의 수소 원자 및/또는 할로겐 원자의 함유량은 벌크 내의 함유량의 1.1 ∼ 2배의 범위 내에 있는 것이 바람직하다. 또한, 수소 원자 및/또는 할로겐 원자의 함유량이 실리콘 원자의 함유량에 대응하여 변화하는 것이 바람직하다.
i형 반도체층 내의 산소, 탄소(SiC의 경우에는 제외), 또는 질소 등의 불순물의 밀도는 5×1019/㎤ 이하이고, 가능한 한 낮은 것이 바람직하다.
또한, 본 발명의 광기전력 소자에 적합한 i형 반도체층의 특성은 이하와 같다. 예를 들면, a-Si : H의 경우, 수소 원자(CH)의 함유량이 1.0 ∼ 25.0 %이고, AM 1.5, 100 mW/cm2의 태양광 시뮬레이터(solar simulator)의 조사 하에서의 광 전도도(σp)가 1.0×10-6S/cm 이상이며, 음 전도도(dark conductivity : σd)가 1.0×10-9S/cm 이하이고, 콘스탄트 광전류 방법(constant photocurrent method : CPM)에 의한 어바크 에너지(Urbach energy)가 55 meV 이하이며, 편재 상태 밀도(localized state density)가 1017/cm3이하인 것을 사용하는 것이 바람직하다.
μc-Si : H의 i형 반도체층의 경우에는, 수소 원자(CH)의 함유량이 0.1 ∼ 15.0 %, AM 1.5, 100 mW/cm2의 태양광 시뮬레이터의 조사 하에서의 광 전도도(σp)가 1.0×10-6S/cm 이상, 음 전도도(σd)가 1.0×10-3S/cm 이하, 콘스탄트 광전류 방법(CMP)에 의한 어바크 에너지가 57 meV 이하이며, 편재 상태 밀도가 1017/cm3이하인 것을 사용하는 것이 바람직하다.
(2) 반도체층의 형성 방법
본 발명에 따른 광기전력 소자의 반도체층에 적합한 Ⅳ족 및 Ⅴ족 합금계 비단결정 반도체층을 형성하는 방법으로서는, RF 플라즈마 CVD 처리, 마이크로파 플라즈마 CVD 처리 등과 같이, 교류(AC) 또는 고주파를 이용하는 플라즈마 CVD 처리를 들 수 있다. 이 중에서, 본 발명의 주성분으로서의 미결정을 함유하는 i형 반도체층을 형성하는 경우, 0.1 GHz 이상의 고주파를 이용한 마이크로파 플라즈마 CVD 처리가 특히 바람직하다.
마이크로파 플라즈마 CVD 처리는 감압 상태로 유지될 수 있는 피착실(deposition chamber; 진공실) 내로 원료 가스, 희석 가스(diluent gas)를 함유하는 성막 가스를 도입하고, 진공 펌프로 피착실을 배기하면서 피착실 내의 내부 압력을 일정하게 유지하며, 마이크로파 전원에 의해 발진된 마이크로파를 도파관 및 유전체 창(알루미나 세라믹 등)을 통해 피착실 내로 도입하여, 성막 가스의 플라즈마를 발생시켜 그것을 분해하고, 피착실 내에 배치된 기판 상에 요구되는 최적막을 형성하는 방법으로서, 이 방법은 넓은 피착 조건 하에서 광기전력 소자에 적용할 수 있는 최적 막을 형성할 수 있다. 또한, 주파수가 100 MHz ∼ 1 GHz로 낮은 경우, 금속 전극으로부터 인가할 수도 있다.
본 발명의 주성분으로서의 미결정을 함유하는 i형 반도체층을 마이크로파 플라즈마 CVD 처리로 피착한 경우, 피착 조건은, 피착실 내의 기판 온도가 100 ∼ 450 ℃, 내부 압력이 0.5 ∼ 50mTorr, 마이크로파의 전력이 0.01~1 W/㎤, 마이크로파의 주파수가 0.1 ∼ 1 GHz, 피착 속도가 0.05 ∼ 20 nm/sec인 것이 바람직하다. 그 때, 수소 희석율은 피착막의 구성 원소를 함유하는 원료 가스의 유량에 대한 수소 가스의 유량의 비율이며, 형성되는 피착막의 종류에 따라 적절한 범위가 다르다. 예를 들면, 피착막이 미결정을 포함하는 경우, 수소 희석율은 15배 이상이 바람직하며, 20배 이상이 보다 바람직하다. 수소 희석율의 상한은 재료 가스에 따라 큰 차이가 있기 때문에, 유일하게 결정될 수 없다.
한편, 본 발명의 주성분으로서의 미결정을 포함하는 i형 반도체층을 RF 플라즈마 CVD 처리로 피착하는 경우, 피착 조건은, RF 고주파의 주파수가 0.1 ∼ 100 MHz, 피착실 내의 기판 온도가 100 ∼ 350 ℃, 내부 압력이 0.05 ∼5 Torr, RF 전력이 0.001 ∼ 0.5 mW/cm3, 피착 속도가 0.01 ∼ 3 nm/sec인 것이 바람직하다.
또한, 본 발명의 주성분으로서의 미결정을 포함하는 i형 반도체층을 형성하는 경우, 0.1 ∼ 100 MHz의 RF 고주파를 0.1 ∼ 10 GHz의 마이크로파 플라즈마 상에 중첩하는 것이 바람직하다. 마이크로파와 RF 고주파는 공통 전극으로부터 인가될 수 있다. 특히, 바람직하게는 -50 V 이하, 보다 바람직하게는 -100 V 이하의 음(negative)의 자기 바이어스 전압을, 마이크로파 및/또는 RF 고주파가 인가되는 고주파 전극에 인가하는 것이 바람직하다. 이를 위해, 고주파의 전력 밀도와 성막 가스에 의한 내부 압력을 상기한 범위 내로 하고, 플라즈마 내의 고주파 전극의 표면적이 접지된 피착실의 내면의 플라즈마에 노출된 표면의 면적보다 작은 것이 중요하다.
또한, 음의 자기 바이어스 전압이 인가되는 고주파 전극 상에 직류(DC) 전압을 중첩할 수도 있다. 바람직하게는 -500 V 이상 -100 V 이하, 보다 바람직하게는 -400 V 이상 -150 V 이하의 바이어스 전압을 RF 전극에 인가하는 것이 바람직하다.
또한, 기판을 플로팅으로 유지하여, 그 기판에 DC 전압을 인가할 수도 있다. 바람직하게는 -30 V 이상 +30 V 이하, 보다 바람직하게는 -20 V 이상 +20 V 이하의 바이어스 전압을 기판에 인가하는 것이 바람직하다.
성막 가스의 압력(내부 압력), 고주파 전력, 및 기판 및/또는 고주파 전극에 인가되는 DC 전압을 조정함으로써, 성막 가스의 분해에 의해 발생된 양(positive) 이온의 기판으로의 입사량을 제어할 수 있다. 내부 압력, 고주파 전력, DC 전압은 모두 양 이온의 기판으로의 입사량에 영향을 주기 때문에, 바람직한 조건의 상호 관계를 고려하여 선택할 필요가 있다. 예를 들면, 내부 압력을 감소시키거나, 고주파 전력을 증가시키거나, 고주파 전극의 DC 전압을 증가시키거나, 또는 기판의 DC 전압을 감소시킴에 따라, 양 이온의 기판으로의 입사량이 증가된다. 따라서, 임의의 조건이 양 이온의 입사량을 증가시키기 위해 결정되면, 다른 조건은 양 이온의 입사량을 감소시키도록 설정되는 방법으로 조건을 균형있게 함으로써 양 이온의 입사량을 제어하는 것이 중요하다.
상술한 바와 같이 기판으로의 양 이온의 입사량을 제어함으로써, 실제 피착 속도를 유지하고, 양 이온에 의한 피착막 표면의 대미지를 방지하면서, 미결정의 성장을 촉진하여 고품질의 반도체 박막을 형성할 수 있다.
(3) 반도체층의 형성 장치
본 발명에 따른 광기전력 소자의 반도체층의 형성에 적합한 장치로서는, 예를 들면 도 4a 및 4b에 나타낸 것, 또는 도 6a 및 6b에 나타낸 것을 들 수 있다.
도 4a 및 4b는 작은 면적의 광기전력 소자의 반도체층의 형성 장치의 예를 나타낸 모식도이다. 도 4의 장치(400)는 기본적으로, 접속된 복수의 반송실(401, 402, 403, 404, 405), 반송실 아래에 배치된 반도체층의 피착실(417, 418, 419), 기판을 가열하기 위한 히터(410, 411, 412), 마이크로파 도입용 창(425), 가스 공급관(429, 449, 469), 배기구(도시하지 않음), 및 배기 시스템(도시하지 않음)으로 이루어져 있다. 도 4a 및 4b에서, 참조 번호 406, 407, 408, 409는 게이트 밸브를 나타내며, 422, 423은 RF 전력원, 424는 바이어스 인가 전원, 426은 마이크로파를 도입하기 위한 도파관, 427은 마이크로파 i층 피착용 셔터를 나타낸다.
반도체층의 피착실(417, 418, 419)은 피착되어야 하는 반도체층의 종류에 따라 분리되어 있는데, n형 반도체층은 피착실(417) 내의 RF 플라즈마 CVD 처리에 의해, i형 반도체층은 피착실(418) 내의 마이크로파(MW) 플라즈마 CVD 처리에 의해, p형 반도체층은 피착실(419) 내의 RF 플라즈마 CVD 처리에 의해, 기판 반송용 레일(413)을 따라 이동하여 기판(490) 상에 피착된다. 도 4b는 피착실(418) 내면을 확대하여 나타낸 도면으로, 마이크로파 도입용 창(425)으로부터 도입된 마이크로파 외에, 바이어스 전극(428)으로부터 RF 및/또는 DC의 바이어스 전력이 인가될 수 있다. 금속 전극으로부터 도입될 수 있는 주파수의 고주파를 이용하는 경우, 바이어스 전극(428)을 고주파 전극으로서 이용할 수도 있다. 그 경우, RF 및/또는 DC의 바이어스 전력을 바이어스 전극에 인가할 수도 있다. 또한, 도 4a 및 4b의 장치는 기판을 플로팅으로 유지하여 이 기판에 DC 전압을 인가할 수 있도록 배치되어 있다. 바이어스 전극 또는 기판으로의 DC 전압의 인가는 바이폴라 전원 등의 DC 전압 전원 또는 고 전력에 견디는 저항기를 접속함으로서 이루어질 수 있다.
도 6a 및 6b는 본 발명의 광기전력 소자의 생산에 적합한 장치를 나타낸 것으로, 복수의 반도체층 형성실을 통해 기판의 길이 방향으로 기판을 운반하면서 긴 기판 상에 복수의 반도체층을 연속해서 피착하는 방법[소위, 롤-롤 방법(roll-to-roll method)]을 이용한다. 롤-롤 방법은 제조 비용의 절감 및 막 두께, 막질 등의 균일성의 향상에 효과가 있으며, 특히 바람직하게 이용된다.
도 6a는 롤-롤 방법을 이용하는 광기전력 소자의 연속 형성 장치의 모식도이다. 이 장치는 기판 전달실(601), 복수의 피착실(602∼614), 및 기판 권취실(615)로 이루어지며, 그들 사이를 연결하기 위해 분리 통로(616)가 배치되고, 각 피착실은 배기시키는 배기구를 갖는다.
벨트 형상의 기판(617)은 이들 피착실 및 분리 통로를 통해 기판 전달실로부터 기판 권취실로 권취된다. 동시에, 각 피착실 또는 각 분리 통로의 가스 입구를 통해 가스를 도입하고, 각각의 실 또는 통로의 배기구를 통해 가스를 배기하여, 각층을 형성할 수 있게 된다. 각 피착실에는 기판을 뒤에서부터 가열하기 위한 할로겐 램프 히터(618)가 설치되고, 히터는 각 피착실 내의 기판을 선정된 온도로 가열한다.
도 6b는 피착실을 위쪽에서 본 모식도이다. 각 피착실에는 원료 가스의 입구(619)와 배기구(620)가 설치되어 있으며, RF 전극(621) 또는 마이크로파 도입부(622)가 피착실의 하부에 설치되어 있고, 원료 가스의 입구(619)에는 원료 가스 공급 시스템(도시하지 않음)이 접속되어 있다. 각 피착실의 배기구에는 오일 확산 펌프, 메카니컬 부스터 펌프(mechanical booster pump) 등의 진공 배기 펌프(도시하지 않음)가 접속되어 있고, 피착실에 접속된 분리 통로(616)에는 소기 가스(scavenging gas)를 유입시키기 위한 입구(624)가 설치되어 있다.
마이크로파 CVD 처리에 의해 i층(MW-i층)을 형성하기 위한 피착(604 및 609)에는 RF 바이어스 전극(631)이 배치되어 있고, 전원으로서 RF 전원(도시하지 않음)이 접속되어 있다. 기판 전달실(601)에는 기판을 항상 수평으로 유지하기 위해 적절한 장력(tension)을 기판에 제공하기 위한 전달 롤(625)과 가이드 롤러(626)가 있고, 기판 권취실(615)에는 권취 롤(627)과 가이드 롤러(628)가 있다.
상기한 것외에, Ⅱ-Ⅲ족 반도체 또는 Ⅰ-Ⅲ-Ⅵ2반도체를 이용하여 반도체층을 형성하는 방법으로는, 공지된 동시 증착법, 용액 성장법, 기상 셀렌화법, 스퍼터링법, CVD법 등을 적절하게 이용할 수 있다.
(4) 도핑층
본 발명에 따른 도핑용 재료[즉, 반도체층(p형층이라 함) 또는 n형 반도체층(n형층이라 함)]로서는, 비정질 재료("a-"로 표기함), 미결정 재료("μc-"로 표기함), 및 다결정 재료("poly-"로 표기함)가 이용된다.
도핑층용 비정질 재료로서는, 예를 들면 a-Si:H, a-Si:HX, a-SiC:H, a-SiC:HX, a-SiGe:H, a-SiGe:HX, a-SiGeC:H, a-SiGeC:HX, a-SiO:H, a-SiO:HX, a-SiN:H, a-SiN:HX, a-SiON:H, a-SiON:HX, a-SiOCN:H, a-SiOCN:HX(여기서, X는 할로겐 원소를 나타냄) 등에 p형 가전자 컨트롤러(주기율표의 Ⅲ족 원자; B,Al, Ga, In, Tl) 또는 n형 가전자 컨트롤러(주기율표의 Ⅴ족 원자; P, As, Sb, Bi)를 고 농도로 첨가한 재료를 들 수 있다.
도핑층용 미결정 재료로서는, 예를 들면 μc-Si:H, μc-Si:HX, μc-SiC:H, μc-SiC:HX, μc-SiO:H, μc-SiO:HX, μc-SiN:H, μc-SiN:HX, μc-SiGeC:H, μc-SiGeC:HX, μc-SiON:H, μc-SiON:HX, μc-SiOCN:H, μc-SiOCN:HX 등에 p형 가전자 컨트롤러(주기율표의 Ⅲ족 원자; B,Al, Ga, In, Tl) 또는 n형 가전자 컨트롤러(주기율표의 Ⅴ족 원자; P, As, Sb, Bi)를 고 농도로 첨가한 재료를 들 수 있다.
도핑층용 다결정 재료로서는, 예를 들면 poly-Si:H, poly-Si:HX, poly-SiC:H, poly-SiC:HX, poly-SiO:H, poly-SiO:HX, poly-SiN:H, poly-SiN:HX, poly-SiGeC:H, poly-SiGeC:HX, poly-SiON:H, poly-SiON:HX, poly-SiOCN:H, poly-SiOCN:HX 등에 p형 가전자 컨트롤러(주기율표의 Ⅲ족 원자; B,Al, Ga, In, Tl) 또는 n형 가전자 컨트롤러(주기율표의 Ⅴ족 원자; P, As, Sb, Bi)를 고 농도로 첨가한 재료를 들 수 있다.
특히, 광 입사측의 p형층 또는 n형층에는, 광 흡수가 적은 결정성 반도체층 또는 밴드 갭이 넓은 반도체층이 적합하다.
p형층 또는 n형층 내에 함유되는 수소 원자(H, D) 또는 할로겐 원자는 p형층 또는 n형층 내의 댕글링 본드를 보상하도록 기능하여, p형층 또는 n형층의 도핑 효율을 향상시키는 기능을 한다. p형층 또는 n형층에 첨가되는 수소 원자 또는 할로겐 원자의 바람직한 양은 상술한 바와 같지만, 결정성이 있는 p형층 또는 n형층의 경우, 수소 원자 또는 할로겐 원자의 최적 농도로는 0.1 ∼ 10 at%를 들 수 있다.
광기전력 소자의 p형층 또는 n형층의 전기 특성으로서는, 활성화 에너지가 0.2 eV 이하인 것이 바람직하고, 0.1 eV 이하인 것이 가장 바람직하다. 저항률은 100 Ωcm 이하인 것이 바람직하고, 1 Ωcm 이하인 것이 가장 바람직하다. 또한, p형층 및 n형층의 두께는 1 ∼50 nm인 것이 바람직하며, 3 ∼ 10 nm인 것이 보다 바람직하다.
또한, pn 접합을 형성하는 화합물 반도체의 p형층 또는 화합물 반도체의 n형층의 재료로서는, 예를 들면 Ⅱ-Ⅵ족 화합물과 Ⅰ-Ⅲ-Ⅵ2족 화합물을 들 수 있다. 구체적으로는, CdS, CdSe, CdTe, ZnO, ZnS, ZnSe, ZnTe, CuInSe2, Cu(InGa)Se2, CuInS2, CuIn(Se1-xSx)2등을 들 수 있다. 이 중에서, 광 입사측의 창층 또는 버퍼층 으로서는 ZnO 및 CdS를 이용하는 것이 특히 바람직하며, 광 흡수층으로서는 CuInSe2및 Cu(InGa)Se2를 이용하는 것이 특히 바람직하다. CuInSe2는 CIS로 약칭할 때도 있다.
(5) 성막 가스
본 발명의 광기전력 소자에 양호한 Ⅳ족 및 Ⅵ족 합금계 비단결정 반도체층의 피착에 적합한 원료 가스로서는, 실리콘 원자를 함유한 가스화할 수 있는 화합물, 게르마늄 원자를 함유한 가스화할 수 있는 화합물, 탄소 원자를 함유한 가스화할 수 있는 화합물 등, 및 하기한 화합물들의 혼합 가스를 들 수 있다.
실리콘 원자를 함유한 가스화할 수 있는 화합물로서는 사슬 형상(chain) 또는 환상(cyclic) 실란 화합물이 이용되며, 예를 들면 SiH4, SiH6, SiF4, SiFH3, SiF2H2, SiF3H, Si3H8, SiD4, SiHD3, SiH2D2, SiH3D, SiFD3, SiF2D2, SiD3H3, (SiF2)5, (SiF2)6, (SiF2)4, Si2F6, Si3F8, Si2H2F4, Si2H3F3, SiCl4, (SiCl2)5, SiBr4, (SiBr2)5,Si2Cl6, SiHCl3, SiH2Cl2, Si2Cl3F3등의 가스 상태 화합물 또는 용이하게 가스화할 수 있는 화합물을 들 수 있다.
게르마늄 원자를 함유한 가스화할 수 있는 화합물로서는, 예를 들면 GeH4, GeD4, GeF4, GeFH3, GeF2H2, GeF3H, GeHD3, GeH2D2, GeH3D, Ge2H6, Ge2D6등을 들 수 있다.
탄소 원자를 함유한 가스화할 수 있는 화합물로서는, 예를 들면 CH4, CD4, CnH2n+2(n은 정수), CnH2n(n은 정수), C2H2, C6H6, CO2, CO, Si(CH3)H3, Si(CH3)2H2, Si(CH3)3H 등을 들 수 있다.
질소 함유 가스로서는, 예를 들면 N2, NH3, ND3, NO, NO2등을 들 수 있다.
산소 함유 가스로서는, 예를 들면 O2, CO, CO2, NO, NO2, N2O, CH3CH2OH, CH3OH, H2O 등을 들 수 있다.
가전자 제어를 위해 p형층 또는 n형층 내로 도입되는 물질로서는, 주기율표의 Ⅲ족 원자 및 Ⅴ족 원자를 들 수 있다.
Ⅲ족 원자 도입용 개시 물질(starting substance)로는, 예를 들면 붕소 원자 도입용으로서, B2H6, B4H10, B5H9, B5H11, B6H10, B6H12, B6H14등의 수소화 붕소, BF3, BCl3등의 할로겐화 붕소 등이 이용된다. 이 외에, Ⅲ족 원자 주입용 개시 물질로는, 예를 들면 AlCl3, GaCl3, InCl3, TlCl3등을 들 수 있다. 이들 중에서, B2H6및 BF3이 바람직하다.
Ⅴ족 원자 도입용 개시 물질로는, 예를 들면 인 원자 도입용으로서, PH3, P2H4등의 수소화 인, 및 PH4I, PF3, PF5, PCl3, PCl5, PBr3, PBr5, PI3등의 할로겐화 인 등이 이용된다. 그 외에, Ⅴ족 원자 도입용 개시 물질로는, 예를 들면 AsH3, AsF3, AsCl3, AsBr3, AsF5, SbH3, SbF3, SbF5, SbCl3, SbCl5, BiH3, BiCl3, BiBr3등을 들 수 있다. 이들 중에서, PH3및 PF3이 바람직하다.
이들 화합물들을 H2, He, Ne, Ar, Xe, 또는 Kr 등의 가스로 적절하게 희석되어 있는 피착실 내로 도입할 수도 있다.
(기판)
본 발명에 따른 광기전력 소자에 사용되는 반도체층(104 ∼ 109, 204 ∼ 212, 및 303 ∼ 311)은 기껏해야 1 ㎛ 정도의 막 두께이기 때문에, 반도체층은 적절한 기판 상에 피착된다.
이러한 기판(101, 201, 301)의 재질은 단결정질이거나 또는 비단결정질일 수 있다. 기판의 전기 특성은 도전성이거나 절연성일 수 있다. 또한, 기판의 광학 특성은 투광성이나 또는 비투광성일 수 있다. 그러나, 기판은 변형이 적고 왜곡이 적으며 원하는 강도를 갖는 것이 바람직하다. 구체적으로는, Fe, Ni, Cr, Al, Mo, Au, Nb, Ta, V, Ti, Pt, 및 Pb 등의 금속, 또는 그 합금, 예를 들어 황동, 스테인레스 스틸 등의 박판 및 그 복합체; 폴리에스텔, 폴리에틸렌, 폴리카보네이트, 셀룰로스 아세테이드, 폴리프로필렌, 폴리 염화 비닐, 폴리 염화 비닐리덴, 폴리스티렌, 폴리아미드, 폴리이미드, 에폭시 등의 내열성 합성 수지 필름 또는 시트(sheet), 이들과 유리 화이버(glass fiber), 탄소 화이버, 붕소 화이버, 금속 화이버 등과의 복합체; 이들 금속 박판, 수지 시트 등의 표면 상에, 스퍼터링, 증착, 도금 등에 의해 상이한 재질의 금속 박막 및/또는 SiO2, Si3N4, Al2O3, AlN 등의 전기 절연막을 피착하기 위해 표면 코팅 처리를 행하여 얻어진 물질; 및 유리, 세라믹 등을 들 수 있다.
도전 특성을 갖는 금속을 기판으로 이용한 경우, 기판은 전류를 직접 취출(lead-out)하기 위한 전극으로서 이용될 수도 있다. 한편, 전기 절연성 합성 수지 등으로 기판을 구성한 경우에는, 피착막이 형성되는 표면에, 예를 들면 Al, Ag, Pt, Au, Ni, Ti, Mo, W, Fe, V, Cr, Cu, 스테인레스 스틸, 황동, 니크롬, SnO2, In2O3, ZnO, ITO(indium tin oxide) 등의 이른 바, 금속 단체(metal alone) 또는 합금 또는 투명 도전성 산화물(TCO)을 도금, 증착, 스퍼터링 등의 방법으로 표면 처리를 행하여, 전류를 취출하기 위한 전극을 미리 형성하는 것이 요구된다.
물론, 기판이 금속 등의 전기 도전성의 것이더라도, 장파장 광의 기판 표면 상에서의 반사율을 향상시키고, 기판 재질과 피착막과의 사이에서의 구성 원소의 상호 확산을 방지하기 위한 목적을 위해, 상이한 종류의 다른 금속층을 상기 기판 상의 피착막이 형성되기 전에 설치해도 된다. 기판이 비교적 투명하고, 광이 기판측으로부터 입사되는 층 구조로 광기전력 소자를 구성한 경우, 상기 투명 도전성 산화물 또는 금속 박막 등의 도전성 박막을 먼저 피착 형성하는 것이 바람직하다.
기판의 표면은 이른 바 평활면(smooth surface) 또는 미소의 凹凸면일 수도 있다. 미소의 凹凸면의 경우에는, 그 凹凸의 형상이 구형(spherical), 원뿔형(conical), 피라미드형 등으로, 그 최대 높이(Rmax)는 0.05 ㎛ ∼ 2 ㎛인 것이 바람직하다. 이에 따라, 그 표면에서의 반사광이 불규칙한 반사로 되어, 표면에서 반사된 광의 광 경로 길이가 증대한다.
기판은 용도에 따라 평활면 또는 凹凸면을 갖는 평판 형상, 긴 벨트 형상, 원통 형상 등일 수 있다. 기판의 두께는 소망하는 바와 같이 광기전력 소자를 형성할 수 있도록 적절하게 결정된다. 광기전력 소자가 가요성(flexibility)을 가질 필요가 있는 경우, 또는 기판측으로부터 광이 입사된 경우에는, 기판의 기능이 충분히 발휘되는 범위 내에서 가능한 한 두께를 얇게 설정할 수 있다. 그러나, 기판의 제조, 취급 및 기계적 강도 등의 면에서 두께는 통상 10 ㎛ 이상이다.
(이면 전극 : back surface electrode)
본 발명에 따른 광기전력 소자에 이용되는 이면 전극(102, 202, 302)은 광 입사 방향에 대해 반도체층의 이면측에 배치된 전극이다. 따라서, 도 1의층 구성의 경우에는 102의 위치에 배치되며; 반대로 기판이 투명하고, 기판을 통해 반도체층으로 광이 입사되는 경우에는, 이면 전극이 110의 위치에 배치된다. 이면 전극용 재질로서는, 예를 들면 금, 은 구리, 알루미늄, 니켈, 철, 크롬, 몰리브덴, 텅스텐, 티타늄, 코발트, 탄탈륨 니오브, 지르코늄, 등의 금속 또는 스테인레스 스틸등의 합금 등을 들 수 있다. 이들 중에서, 알루미늄, 구리, 은, 금 등의 높은 반사율을 갖는 금속이 특히 바람직하다. 반사율이 높은 금속을 이용할 경우, 이면 전극은 반도체층이 흡수하지 못한 광을 재차 반도체층을 향하여 반사하기 위한 광 반사층으로서 제공될 수도 있다. 이러한 이면 금속 반사층은 2 종류 이상의 재료를 2층 이상 적층하여 형성될 수도 있다.
이면 전극의 형상은 평탄해도 되지만, 이면 전극은 광을 스캐터링(scattering)하기 위해 凹凸 형상으로 제공되는 것이 바람직하다. 이러한 요철 형상을 제공함으로써, 반도체층에 의해 흡수되지 못한 장파장 광을 스캐터링하여, 반도체층의 광로 길이를 연장할 수 있다. 그 결과, 광기전력 소자의 장파장 감도를 향상시켜 단락 전류를 증대시켜, 광전 변환 효율을 향상시킨다. 광을 스캐터링하기 위한 凹凸 형상은 凹凸부의 상부와 하부와의 차이의 Rmax가 0.2 ㎛ ∼ 2.0 ㎛인 것이 바람직하다. 그러나, 기판이 이면 전극으로서 제공된 경우에는, 이면 전극의 형성을 필요로 하지 않는 경우도 있다.
상술한 바와 같은 이면 전극은 예를 들면, 증착, 스퍼터링, 도금, 프린팅 등으로 형성된다. 이면 전극으로 광을 스캐터링하기 위한 凹凸 형상은, 형성된 금속 또는 합금막에 건식 에칭 공정, 습식 에칭 공정, 샌드 블라스트 공정, 또는 열처리 등을 실시하여 형성된다. 또한, 기판의 가열 시에, 상기 금속 또는 합금을 증착하여 광을 스캐터링하기 위한 凹凸 형상을 형성할 수도 있다.
(투명 도전층)
본 발명에 따른 광기전력 소자에 이용되는 투명 도전층(103, 203)은 주로 다음과 같은 목적을 위해 이면 금속 반사층(102, 202)과 반도체층(104, 204) 사이에 배치된다.
(1) 광기전력 소자의 이면에서의 불규칙한 반사를 향상시키기 위해, 박막에 의한 다중 간섭에 의해 광기전력 소자 내로 광을 국한시키고, 반도체층 내의 광로 길이를 연장시키며, 광기전력 소자의 단락 전류(Jsc)를 증가시킨다.
(2) 이면 금속 반사층의 금속은 반도체층 내로의 확산 또는 이동(migration)을 방지하기 위해 제공되어, 광기전력 소자의 션트(shunt)를 방지한다.
(3) 약간의 저항치를 갖는 투명 도전층을 제공함으로써, 반도체층을 끼우도록 배치된 이면 금속 반사층(102)과 투명 전극(110, 213) 사이에, 반도체층의 핀홀(pinhole)과 같은 결함 때문에 발생하는 쇼트(short)를 방지한다.
상술한 바와 같이, 투명 도전층(103, 203)은 반도체층의 흡수가능한 파장 영역에서 높은 투과율 및 적당한 저항율이 요구된다. 650 nm 이상의 파장에서의 투과율은 바람직하게는 80 % 이상, 보다 바람직하게는 85 % 이상이며, 90 % 이상이 더욱 더 바람직하다. 저항율은 바람직하게는 1×10-4Ωcm 이상 1×106Ωcm 이하, 보다 바람직하게는 1×10-2Ωcm 이상 5×104Ωcm 이하이다.
투명 도전층(103, 203)의 재료로서는, InO3, SnO2, ITO(In2O3+SnO2), ZnO, CdO, Cd2SnO4, TiO5, Ta2O5, Bi2O3, MoO3, NaxWO3등의 도전성 산화물 또는 그 혼합물을 이용하는 것이 바람직하다. 이들 화합물에 도전율을 변화시키기 위한 원소(즉, 도펀트)를 첨가할 수도 있다.
도전율을 변화시키기 위한 원소로서는, 투명 도전층(103, 203)이 ZnO일 경우, 예를 들면 Al, In, B, Ga, Si, F 등을, 투명 도전층(103, 203)이 In2O3일 경우에는 Sn, F, Te, Tl, Sb, Pb 등을, 투명 도전층(103, 203)이 SnO2일 경우에는 F, Sb, P, As, In, Tl, Te, W, Cl, Br, I 등을 이용하는 것이 바람직하다.
투명 도전층의 형성 방법으로서는, 예를 들면 EB 증착 및 스퍼터링 증착 등의 각종의 증착법, 각종의 CVD 처리, 스프레이법, 스핀온(spin-on)법, 딥핑(dipping)법 등을 들 수 있다.
(투명 전극)
본 발명에 따른 광기전력 소자에 이용되는 투명 전극(110, 213, 312)은 광을 투과하는 광 입사측의 전극이며, 그 두께가 최적일 때에는 반사 방지막으로서 제공된다. 투명 전극(110, 213, 312)은 반도체층의 흡수가능한 파장 영역에서 높은 투과율, 및 낮은 저항율을 갖는 것이 요구된다. 550 nm의 파장에서의 투과율은 바람직하게는 80 % 이상이며, 보다 바람직하게는 85 % 이상이다. 저하율은 바람직하게는 5×10-3Ωcm 이하이며, 보다 바람직하게는 1×10-3Ωcm 이하이다. 투명 전극(110, 213, 312)의 재료로서는, 예를 들면 In2O3, SnO2, ITO(In2O3+ SnO2), ZnO, CdO, Cd2SnO4, TiO2, Ta2O5, Bi2O3, MoO3, NaxWO3등의 도전성 산화물 또는 그 혼합물을 이용하는 것이 바람직하다. 이들 화합물에 도전율을 변화시키기 위한 원소(즉, 도펀드)를 첨가할 수도 있다.
도전율을 변화시키기 위한 원소로서는, 예를 들면 투명 전극(110, 213, 312)이 ZnO일 경우에는 Al, In, B, Ga, Si, F 등을, 투명 전극(110, 213, 312)이 In2O3일 경우에는 Sn, F, Te, Tl, Sb, Pb 등을, 투명 전극(110, 213, 312)이 SnO2일 경우에는 F, Sb, P, As, In, Tl, Te, W, Cl, Br, I 등을 이용하는 것이 바람직하다.
또한, 투명 전극의 형성 방법으로서는, 예를 들면 증착법, CVD 처리, 스프레이법, 스핀온(spin-on)법, 딥핑(dipping)법 등을 이용하는 것이 바람직하다.
(콜렉터 전극)
본 발명에 따른 광기전력 소자에 이용되는 콜렉터 전극(111, 214, 313)은, 투명 전극(110, 213, 312)의 저항율이 충분히 낮지 않은 경우에, 필요에 따라 투명 전극(110, 213, 312) 상의 일부에 형성되어, 전극의 저항율을 낮추고 다음에 광기전력 소자의 직렬 저항을 낮추는 기능을 한다.
콜렉터 전극의 재료로서는, 예를 들면 금, 은, 구리, 알루미늄, 니켈, 철, 크롬, 몰리브덴, 텅스텐, 티타늄, 코발트, 탄탈륨, 니오브, 지르코늄 등의 금속 또는 스테인레스 스틸 등의 합금, 또는 분말로 된 금속을 이용하는 도전 페이스트(paste) 등을 들 수 있다. 상술한 기능이 요구되는 콜렉터 전극은 가능한 한 반도체층으로의 입사광의 차단을 피하도록, 예를 들면 브랜치 형상 또는 빗(comb) 형상으로 형성된다.
광기전력 소자의 총 면적에 대한 콜렉터 전극의 면적비는 바람직하게는 35% 이하, 보다 바람직하게는 10 % 이하이며, 5 % 이하가 가장 바람직하다.
콜렉터 전극의 패턴 형성은 마스크를 이용하여 행해지며, 그 형성 방법에는 예를 들면 증착, 스퍼터링, 도금, 프린팅 등이 있다.
본 발명의 광기전력 소자가 원하는 출력 전압 및 출력 전류를 갖는 광기전력 장치(모듈 또는 패널)를 제조하는데 이용되는 경우, 본 발명의 광기전력 소자를 직렬 또는 병렬로 접속하고, 앞면(front surface)과 이면 상에 보호층을 형성하며, 출력의 취출 전극 등을 부착한다. 본 발명의 광기전력 소자를 직렬로 접속한 경우, 역 바이어스 방지용 다이오드가 합체될 때도 있다.
<예>
비단결정 실리콘계 반도체 재료로 이루어진 광기전력 소자의 예를 이용하여 본 발명을 상세히 설명하지만, 본 발명을 이들 예에 한정하려는 것은 아니다.
(예 1) (μc-SiC/μc-Si)
이 예에서는, 도 4a 및 4b의 장치를 이용하여, 도 1에 도시한 미결정 SiC 및 미결정 Si로 이루어진 이중 셀형 광기전력 소자(μc-SiC/μc-Si)를 제조하였다.
본 예의 광기전력 소자는 이하에서 설명되는 (1) ∼ (11)의 제조 공정에 따라 제조되었다.
(1) 기판(101)의 세정
(2) 이면 전극(102)의 형성
(3) 투명 도전층(103)의 형성
(4) n형 수소화 비정질 실리콘층(a-n층 이라 약기함)과 n형 미결정 실리콘층(μc-n층이라 약기함)으로 이루어진 n형 반도체층(104)의 형성
(5) 미결정 실리콘(μc-Si)으로 이루어진 진성 반도체층(μc-i층: 105)의 형성
(6) p형 미결정 실리콘층(106)의 형성
(7) a-n층 및 μc-n층으로 이루어진 n형 반도체층(107)의 형성
(8) 미결정 SiC를 주성분으로서 함유하는 i형 반도체층의 형성
(9) p형 미결정 SiC층(109)의 형성
(10) 투명 전극(110)의 형성
(11) 콜렉터 전극(111)의 형성
이하, 상기 제조 공정에 대해 상세히 설명한다.
(1) 기판(101)의 세정
기판은 두께 0.5 mm와 면적 50×50 mm2의 스테인레스 스틸(SUS430BA)로 이루어진 지지체이다. 박막의 형성 전에, 지지체(101)를 아세톤 및 이소프로파놀(isopropanol)로 초음파 하에서 세정하고, 열기(hot air)로 건조시켰다.
(2) 이면 전극(102)의 형성
공지된 DC 마그네트론 스퍼터법을 이용하여, 실온에서 지지체(101)의 표면에 두께 0.3 ㎛의 Ag로 이루어진 이면 전극(102)을 형성하였다.
(3) 투명 도전층(103)의 형성
DC 마그네트론 스퍼터법을 이용하여, 300 ℃의 기판 온도에서 이면 전극(102) 상에 두께 1.0 ㎛의 ZnO로 이루어진 투명 도전층(103)을 형성하였다.
(4) n형 수소화 비정질 실리콘층(a-n층 이라 약기함)과 n형 미결정 실리콘층(μc-n층이라 약기함)으로 이루어진 n형 반도체층(104)의 형성
도 4a 및 4b의 장치를 이용하여, 투명 도전층(103) 상에 두께 20nm의 a-n층을 형성하였다.
피착 시스템(400)은 반입실(401)과 반출실(405)을 구비하며, 복수의 성막실 간을 감압하에서 반송하면서 복수의 반도체층을 적층하기 위해 제공된 장치이다. 이 장치는 마이크로파 플라즈마 CVD 처리와 RF 플라즈마 CVD 처리 둘다를 실행하기 위해 배치되어 있다. 이 장치를 이용하여 기판 상에 각 반도체층이 형성된다.
도시하지 않은 원료 가스 실린더가 가스 도입관을 통하여 피착 시스템에 접속되어 있다. 모든 원료 가스 실린더는 초고순도로 정제된 가스를 함유하는 것으로, SiH4가스 실린더, SiH4/H2(H2가스로 희석된 SiH4가스, SiH4의농도 :10%) 가스 실린더, CH4가스 실린더, CH4/H2가스 실린더(CH4의 농도 : 10%), GeH4가스 실린더, Si2H6가스 실린더, PH3/H2(PH3의 농도 : 2%) 가스 실린더, BF3/H2(BF3의 농도 : 2%) 가스 실린더, 및 H2가스 실린더를 접속했다.
(4-1) ZnO로 이루어진 투명 도전층(103)까지 층이 형성된 기판(490)을 반입실(401) 내의 기판 반송용 레일(413) 상에 배치한 다음, 도시하지 않은 진공 배기펌프로 반입실(401) 내를 1×10-5Torr 이하의 압력으로 배기하였다.
(4-2) 게이트 밸브(406)를 개방하여, 도시하지 않은 배기 펌프에 의해 미리 배기되어 있는 반송실(402) 및 피착실(417) 내로 기판을 반송하였다.
(4-3) 기판(490)의 이면을 기판 가열용 히터(410)에 밀착시켜 가열하여, 도시하지 않은 배기 펌프에 의해 1×10-5이하의 압력으로 피착실(417)을 배기하였다.
이렇게 해서 성막 준비가 완료된다.
RF 플라즈마 CVD 처리에 의해, a-n층을 다음과 같은 공정에 따라 형성하였다.
(4-4-1) H2가스를 가스 도입관(429)을 통해 피착실(417) 내로 도입하여, 도시하지 않은 밸브 및 도시하지 않은 매스 플로우 컨트롤러(mass flow controller)에 의해 H2가스의 유량을 50 sccm으로 조정하였다. 피착실(417) 내측의 압력을 도시하지 않은 컨덕턴스 밸브(conductance valve)에 의해 1.2 Torr로 조정하였다.
(4-4-2) 기판(490)의 온도가 350℃가 되도록 기판 가열용 히터(410)를 설정하였다, 기판 온도가 안정하게 되면, 도시하지 않은 밸브를 조절하여, 가스 도입관(429)을 통해 SiH4가스 및 PH3/H2가스를 피착실(417) 내로 도입하였다. 이 때, SiH4가스의 유량을 2 sccm으로 조정하고, H2가스의 유량을 50 sccm으로 조정하며, PH3/H2가스의 유량을 0.5 sccm으로 조정하고, 피착실 내측의 압력을 1.2Torr로 조정하였다.
(4-5) 13.56 MHz의 RF 고주파(이하, "RF"로 약기함)용 전원(422)의 전력을 8mW/cm3으로 설정하고, RF 전극인 플라즈마 형성용 컵(cup; 420)에 RF 전력을 도입하여, 글로우 방전(glow discharge)을 유도하여 기판 상에 a-n층의 형성을 개시하였다. a-n층을 20 nm 두께로 형성했을 때, RF 전원을 턴 오프하여 글로우 방전을 정지하고, a-n층의 형성을 종료하였다. a-n층의 형성시, 기판은 접지되어 있고, RF 전극(420)에는 +13 V의 자기 바이어스가 인가되어 있다.
다음에, 동일한 피착 시스템을 이용하여 15 nm 두께의 μc-n층(15)을 형성하였다.
(4-6) μc-n층의 형성 공정은 a-n층의 형성 공정과 유사하지만, 미결정 실리콘을 포함하는 n층을, SiH4/H2=4 sccm, PH3/H2=0.5 sccm, H2=100 sccm, RF 전력=55 mW/cm3, 기판 온도=300 ℃, 압력=1.0 Torr의 형성 조건 하에서 형성하였다.
(4-7) 그 후, 피착실(417) 내로의 SiH4가스 및 PH3/H2의 유입을 정지시키고, 5분동안 피착실 내로 H2가스의 유입을 유지하였다. 그 후, H2의 유입을 정지시키고, 피착실 및 가스관의 내측을 1×10-5Torr 이상으로 배기하였다.
(5) 미결정 실리콘(μc-Si)으로 이루어진 진성 반도체층(μc-i층으로 약기함; 105)의 형성
이하의 절차에 따라, μc-Si로 이루어진 i형 반도체층을 마이크로 플라즈마CVD 처리에 의해 2㎛의 두께로 형성하였다.
(5-1) 게이트 밸브(407)를 개방하여, 도시하지 않은 배기 펌프에 의해 미리 배기되어 있는 반송실(403) 및 i층 피착실(418) 내로 기판을 반송하였다.
(5-2) 기판(490)의 이면을 기판 가열용 히터(411)에 밀착시켜 가열하여, 도시하지 않은 배기 펌프에 의해 1×10-5이하의 압력으로 피착실(418)을 배기하였다.
(5-3) i층을 형성하기 위해, 기판 가열용 히터(411)를, 기판(490)의 온도가 350℃가 되도록 설정하고, 기판을 충분히 가열했을 때에 도시하지 않은 밸브를 서서히 개방하여, SiH4가스 및 H2가스를 가스 도입관(449)을 통해 i층 피착실(418) 내로 유입시켰다. 이 때, 도시하지 않은 각각의 매스 플로우 컨트롤러로 SiH4가스의 유량을 50 sccm으로, H2가스의 유량을 1500 sccm으로 조정하였다. 도시하지 않은 컨덕턴스 밸브의 개구를 조절하여, i층 피착실 내측의 압력을 25 mTorr로 조정하였다.
(5-4) 주파수 2.45 GHz의 도시하지 않은 마이크로파 전원으로부터의 50 mW/cm3의 마이크로파를 마이크로파 도입용 도파관(426) 및 마이크로파 도입용 창(425)을 통해 i층 피착실(418) 내로 도입하여 글로우 방전을 유도함과 동시에, 주파수 13.56의 RF 전원(424)으로부터의 25 mW/cm3의 RF 전력을 바이어스 바(428)에 인가하였다. RF 전력이 인가되는 바이어스바(428)는 접지된 피착실에 대해 플로팅을 유지하고, 거기에서는 220 V의 자기 바이어스가 나타난다. 기판 및 이 기판과접촉하는 기판 가열용 히터(411)를 플로팅으로 유지하고, DC 전원으로부터 -3 V의 전압을 인가하였다.
(5-5) 셔터(427)를 개방하여, n층 상에 i층의 제조를 개시하였다. i층을 2㎛로 형성했을 때, 마이크로파 글로우 방전을 정지시켜 RF 전원(424)의 출력을 턴 오프하여, i층(105)의 제조를 종료하였다.
(5-6) 도시하지 않은 밸브를 닫아 i층 피착실(418) 내로의 SiH4가스의 유입을 정지시킨다. 2분 동안 i층 피착실(418) 내로의 H2가스의 유입을 유지하였다. 그 후, 도시하지 않은 밸브를 닫고 i층 피착실(418) 및 가스관을 1×10-5Torr 이하로 배기하였다.
또한, 광기전력 소자의 형성 후, 광기전력 소자를 기판과 법선 방향으로 절단하여, 그 횡단면을 TEM으로 관찰한 결과, i형 반도체층은 미결정 실리콘이고, 미결정의 체적율은 90 %이며, 반도체층 형성 표면에 수직 방향으로의 평균 길이는 미결정의 입자 직경에 수평 방향으로의 평균 길이의 10배이었다. X-선 회절 측정으로부터, 미결정의 평균 입자 직경은 16nm로 추정되었다.
(6) p형 미결정 실리콘층(106)의 형성
미결정 실리콘으로 이루어진 p층을 이하의 절차에 따라 10nm 두께로 형성하였다.
(6-1) 게이트 밸브(408)를 개방하여, 도시하지 않은 배기 펌프에 의해 미리 배기되어 있는 반송실(404) 및 p층 피착실(419) 내로 기판(490)을 반송하였다.
(6-2) 기판(490)의 이면을 기판 가열용 히터(412)에 밀착시켜 가열하여, 도시하지 않은 배기 펌프에 의해 1×10-5이하의 압력으로 피착실(419)을 배기하였다.
(6-3) 기판(490)의 온도가 230 ℃가 되도록 기판 가열용 히터(411)를 설정하였다. 기판 온도를 안정하게 한 후, 도시하지 않은 밸브를 조절하여, 가스 도입관(469)을 통해 H2가스를 피착실(419) 내로 도입하였다. 이 때, 매스 플로우 컨트롤러에 의해 H2가스의 유량을 80 sccm으로 조정하고, 도시하지 않은 컨덕턴스 밸브의 개구를 조정하여 p층 피착실(419) 내측의 압력을 2.0Torr로 조절하였다.
(6-4) RF 전원(423)의 전력을 150 mW/cm3으로 설정하고, 플라즈마 형성용 컵(421)에 RF 전력을 도입하여, 글로우 방전을 유도하였다. 30초 동안 H2플라즈마 처리를 실행한 후, RF 전원을 턴 오프하여 글로우 방전을 정지시켜, H2플라즈마 처리를 종료하였다.
(6-5) 도시하지 않은 밸브를 조절하여, H2가스, BF3/H2, 및 SiH4/H2가스를 가스 도입관(469)을 통해 피착실(419) 내로 도입하였다. 이 때, 각각의 매스 플로우 컨트롤러를 조절하여, H2가스의 유량을 40 sccm으로 조정하고, 10% 농도의 SiH4/H2가스의 유량을 0.2sccm으로 조정하며, 2% 농도의 PH3/H2가스의 유량을 0.5 sccm으로 조정하고, 도시하지 않은 컨덕턴스 밸브의 개구를 조정하여 피착실(419) 내측의 압력을 2.0 Torr로 조절하였다.
(6-6) RF 전원(423)의 전력을 150 mW/cm3으로 설정하여 컵(421)으로 유도함으로써 글로우 방전을 유도하기 위한 플라즈마를 형성한다. 두께 10 nm의 μc-p층이 형성된 후, RF 전원이 오프되어 글로우 방전이 정지됨에 따라 μc-p층(106)의 형성이 종료된다. μc-p층이 형성되는 동안 기판은 접지되고 +130V의 자기 바이어스가 RF 전극(421)에 인가되었다.
(6-7) 이어서 도시하지 않은 밸브들을 닫아 SiH4/H2가스 및 BF3/H2가스의 p층 피착실(419)로의 유입이 정지된다. p층 피착실(419) 내로의 H2가스의 유입은 3분동안 유지되었다. 그후, 도시하지 않은 밸브와 p층 피착실(419)을 폐쇄함으로써 H2유입 역시 중지되었고 가스관은 1 × 10-5Torr 미만으로 배기되었다.
(7) a-n층과 μc-n층으로 된 n형 반도체층(107)의 형성
기판(490)은 그안에서 단계(4)에 나타낸 바와 같은 동일한 절차에 따라 15nm 두께의 a-n층과 10 nm 두께의 μc-n층으로 된 n형 반도체층(107)이 형성되는 피착실(417)로 다시 전송되었다. 그러나, 기판 온도는 300℃ 였다.
(8) 미결정 SiC를 주성분으로 함유하는 i형 반도체층(108)의 형성
기판(490)은 그 안에서 단계(5)와 동일한 절차에 따라 0.8 μm 두께의 미결정 SiC로된 i형 반도체층(108)이 형성되는 피착실(418)로 다시 전송되었다. 이때의 형성 조건은 SiH4=37 sccm, CH4=13 sccm, H2=1500 sccm, 압력=20 mTorr, 마이크로파 전력=80 mW/cm3, RF 전력=40 mW/cm3, 기판의 DC 전압=-4 V, 및 기판 온도=320 ℃였다. RF 전력이 인가되었던 바이어스바(428)에서는 -290 V의 셀프 바이어스가 나타났다.
단계(5)에서 처럼 동일한 측정이 수행되었으며, 그 결과 미결정의 체적 퍼센티지는 80 %였고, 반도체층 형성면의 수직 방향의 평균 길이는 미결정 격자의 직경에 대해서는 수평방향의 평균 길이의 6배였다. 라만 분광법의 측정으로부터 미결정 SiC와 미결정 Si의 피크는 미결정 SiC의 평균 입자 직경이 7nm 이고 미결정 Si의 평균 입자 직경이 10 nm인 것으로 추정되었다. 탄소(Si1-xCx)의 조성비는 AES(Auger electron spectroscopy)로 측정한 경우 x=0.25였다. FT-IR(Fourier transform infrared spectroscopy)로 측정한 경우, 수소량(CH)은 CH=4 % 였다.
(9) p형 미결정 SiC층(109)의 형성
(9-1) 기판(490)은 다시 피착실(419)로 전송되었고, 기판 온도가 200 ℃인 점을 제외하면 단계(6)과 동일한 절차에 따라 30초 동안 H2플라즈마 공정이 수행되었다. 그후, p형 미결정 SiC층(109)이 20nm 의 두께로 형성되었다. 이때의 형성 조건은 SiH4/H2=0.25 sccm, CH4/H2=0.1 sccm, BF3/H2=0.5 sccm, H2=50 sccm, 압력=1.5 Torr, RF 전력=170 mW/cm3, 기판 온도=200 ℃였다.
(9-2) 게이트 밸브(409)의 개방과 함께, 기판(490)은 도시되지 않은 배기 펌프에 의해 미리 배기되는 기판 반출실(405) 내로 운반되고, 도시하지 않은 누설 밸브(leak valve)가 개방되어 기판 반출실(405)에서 누설이 발생한다.
(10) 투명 전극(110)의 형성
25개의 홀(holes)을 갖는 마스크(0.25cm2의 면적을 가짐)가 p형 미결정 SiC층(109) 상에 놓여지고, 투명 도전층(110)이 저항 가열 진공 증착법(resistance heating vacuum evaporation method)에 의해 70 nm의 두께의 ITO(In2O3+ SnO2)로 제조된다.
(11) 콜렉터 전극(111)의 형성
십자형(cross shape) 홀을 갖는 마스크를 투명층 상에 배치하고, Cr(40 nm)/Ag(1000 nm)/Cr(40 nm)으로 된 십자형의 도전층(110) 및 콜렉터 전극(111)을 전자 빔 진공 증착법으로 형성하였다.
본 실시예의 광기전력 소자를 상술한 단계 (1) 내지 (11)에 따라 제작하였다. 반도체층들의 주요 형성 조건은 아래 표 1에 나열되어 있다.
층의 명칭 가스 유량 압력 전력 기판 DC전압 기판 온도 막 두께
a-n층 SiH4=2H2=50PH3/H2=0.5 1.2 Torr RF 전력8 ㎽/㎤ 0 V 350 ℃ 및300 ℃ 20 ㎚ 및15 ㎚
μc-n층 SiH4/H2=4H2=100PH3/H2=0.5 1.0 Torr RF 전력55 ㎽/㎤ 0 V 300 ℃ 15 ㎚ 및10 ㎚
μc Si-i층 SiH4=50H2=1500 25 mTorr 마이크로파전력50 ㎽/㎤RF 전력25 ㎽/㎤ -3 V 350 ℃ 2 ㎛
μc SiC-i층 SiH4=37CH4=13H2=1500 20 mTorr 마이크로파전력80 ㎽/㎤RF 전력40 ㎽/㎤ -4 V 320 ℃ 0.8 ㎛
H2플라즈마처리 H2=80 2.0 Torr RF 전력150 ㎽/㎤ 0 V 230 ℃ 및200 ℃ 시간30 sec
μc Si-p층 SiH4/H2=0.2H2=40BF3/H2=0.5 2.0 Torr RF 전력150 ㎽/㎤ 0 V 230 ℃ 10 ㎚
μc SiC-p층 SiH4/H2=0.25CH4/H2=0.1H2=50BF3/H2=0.5 1.5 Torr RF 전력170 ㎽/㎤ 0 V 200 ℃ 20 ㎚
5개의 광기전력 소자를 상기 단계에 따라 제작하였다. 그러면 각 광기전력 소자를 25개의 서브-셀로 나눈 후 다음의 측정을 실행하였다. 각 평가에 있어, 광기전력 소자의 서브-셀의 평균치를 5×25(=125)로 계산하였다.
(a) 광기전력 소자의 수율
암소(dark place)에서 광기전력 소자에 역방향 바이어스 전압 -1.0 V를 인가하여 션트 저항(shunt resistance)을 측정하였다. 이 션트 저항의 기준치를 3.0 ×104Ω㎠으로 설정하였다. 서브-셀에서 션트 저항이 기준값을 능가하는 측정 결과로 나타난 경우, 서브셀을 합격 서브-셀(acceptable sub-cell)로 하였다. 합격 서브-셀의 수를 125로 나누어 광기전력 소자의 수율을 판정하게 되었다.
(b) 초기 광전 변환 효율
태양광 시뮬레이터를 이용하여 AM 1.5, 100 mW/cm2의 광 조사량으로 광기전력 소자를 두고, 25 ℃에서 광기전력 소자의 V-I 특성을 측정하였다. 이 측정 결과 광전 변환 효율(η)을 구하고 기준값을 능가하는 션트 저항을 시험하는 서브-셀에 대한 평균값을 계산하여, 초기 광전 변환 효율을 구했다.
(C) 광조사 후 특성
제작된 광기전력 소자의 광열화성(photo-deterioration) 시험을 실시하였다. 광기전력 소자를 솔라 시뮬레이터를 이용하여 50℃에서 개방 회로 상태에서 1000 시간 동안 AM 1.5, 100 mW/cm2의 광량으로 조사한 다음 (b)에서 설명된 상태하에서 V-I 특성을 다시 측정하였다. 광 조사후, 광전 변환 효율(η), 개방 회로 전압(Voc), 단락 전류(Jsc), 및 필 팩터(FF)를 측정하였다. 광열화율은 식:(광열화율)= 1-(광조사후 광전 변환 효율/초기 광전 변환 효율)로서 계산하였다.
(d) 영구성 시험
광기전력 소자를 온도 85 ℃ 및 암소에서 습도 85 % 하에서 -0.85 V의 역방향 바이어스(HHRB 시험)로 시험을 실시하였다. 그 후, 전술한 조건하에서 광전 변환 효율을 다시 측정하였고 HHRB 열화율을 광열화율에서와 동일한 방식으로 측정하였다.
(비교예 1) (a-Si/μc-Si)
본 실시예는 실시예 1에서의 미결정 SiC-i층(108)을 공지된 RF 플라즈마 CVD 공정을 이용하여 형성한 Si:H로 된 i층으로 대체하였다는 점에서 상이하다. Si:H로 된 i층의 주요 제작 조건은 다음과 같다; 기판 온도 250℃, 피착율 0.15nm/sec, 및 막 두께 220 nm이다. 즉, i층으로서 미결정 Si를 사용한 pin 접합 상에 i층으로서 a-Si:H을 사용한 pin 접합을 갖는 적층형 (a-Si/μc-Si) 광기전력 소자를 제작했다.
다른 점들은 실시예 1에서와 동일하였다.
실시예에서 5개의 광기전력 소자를 제작하였다. 그후, 수율을 계산하였고 초기 광전 변환 효율을 25 ℃에서 측정하였다. 또한, 실시예 1에서와 동일한 방법으로 광열화 시험을 실시하였고, 광 조사 후 광전 변환 효율, 개방 회로 전압(Voc), 단락 전류(Jsc), 및 필 팩터(FF)를 측정하였다. 실시예 1에서와 동일한 방법으로 영구성 시험을 실시하였고 HHRB 열화율을 계산하였다.
표 2는 실시예 1 및 비교예 1에서의 각 특성 측정 결과를 도시한다.
초기 광전 변환 효율 및 광 조사후 광전 변환 효율을 실시예 1에서 구하고, 비교예 1에서 구한 초기 광전 변환 효율은 비교예 1에서 구한 광 조사후 평균 효율에 대해 1로서 규격화된 값을 나타낸다.
또한, 실시예 1에서 구한 개방 회로 전압(Voc), 단락 전류(Jsc), 및 필 팩터(FF)를 비교예 1에서 구한 광 조사후 각 특성의 평균치를 1로 규격화된 값으로 나타낸다.
실시예 1 비교예 1
수율 (%)초기 효율광 열화율 (%)광 조사 후 효율 921.183.51.14 731.20171
광 조사 후 Voc광 조사 후 Jsc광 조사 후 FFHHRB 열화율 (%) 1.001.021.124.0 11110
표 2로부터, 본 발명에 따른 실시예 1의 소자는 비교예 1과 비교할 때, 광 조사후 광 열화율을 상당히 감소시키고 효율을 상당히 증가시킨다는 것을 알 수 있다. 이는 주로 광 조사후 필 팩터(FF)의 증가에 따른 것이다. 또한, 광기전력 소자의 생산성에서의 수율이 상당히 증가하고 HHRB 열화율이 감소되어 광기전력 소자의 영구성을 증진시키게 된다.
(실시예 2)
본 실시예는 미결정 SiC-i층(108)의 피착에 있어서, 형성 조건 중 SiH4및 CH4의 유량(flow rate), RF 전력, 및 기판 DC 전압이 시간이 경과함에 따라 변화됨으로써, 미결정 SiC-i층에서의 탄소 조성비 x(Si1-x-Cx층)를 변화시키고, 그럼으로써 미결정 Si 또는 미결정 SiC의 입자 직경과 체적율이 막 두께 방향에 따라 변화된다는 점이 실시예 1과 상이하다.
실시예 2의 광기전력 소자는 상기 문제를 제외하고는 실시예 1에서와 동일하게 제작되었다.
미결정 SiC-i층(108)의 피착 조건은 피착 개시 시간을 A, 탄소 조성비가 피착 동안 최소로 되는 시간을 B, 및 피착 완료 시간을 C로 한다. 피착 조건은 각 피착 조건 사이에서 연속하여 변경되었다.
광기전력 소자의 제작 후, 미결정 SiC-i층(108)을 스퍼터링 하고, 오거 전자 분광(Auger Electron Spectroscopy)(AES)에 의해 조성 분석을 행하여 깊이 방향의 프로파일을 측정하였다. 미결정 SiC-i층의 총 두께는 0.8 ㎛였다. 피착 조건 A에서 피착 조건 B로부터 구한 두께는 스퍼터링 속도에 근거하여 깊이를 계산한 결과로부터 구해진다.
또한, 미결정 SiC-i층(108)의 입자 직경 및 체적율은 전송 전자 마이크로스코프(Transmission Electron Microscope)(TEM)에 의해 막단면을 관찰한 결과로부터 계산되며 각각 도 5b 및 5C에 도시한 바와 같이 막 두께 방향으로 분포되어 있음을 알 수 있다.
또한, 조건 A, B, 및 C로 스테인레스 스틸 기판 상에 미결정 SiC-i층만을 형성함으로써 샘플을 만들고, 라만 분광(Raman Spectroscopy)에 의해 측정을 행했다. 이들 샘플들에 대해서, 대략 520 cm-1의 라만 피크에 대하여 대략 740 cm-1의 라만 상대 강도(relative intensity)를 계산하였고, 도 5d에 도시한 그래프를 얻었다. 도 5d로부터 B 조건 하에서 미결정 SiC에 대한 미결정 Si의 비율은 조건 A 및 C에서 보다 더 큰 것을 알 수 있었다.
표 3은 피착 조건에서의 변화와 탄소 조성비의 변하, 미결정의 입자 직경, 이의 체적율, 및 라만 피크의 상대 강도 변화 결과를 도시한다.
피착 조건 A B C
SiH4(sccm)CH4(sccm)H2(sccm)압력 (mTorr)마이크로파 전력 (㎽/㎤)RF 전력 (㎽/㎤)DC 바이어스 (V) (bias bar)기판 DC 전압 (V)기판 온도 (℃)n층으로부터의 두께 (㎛)탄소 조성비 x미세결정 입자 직경 (㎚)체적율 (%)라만 피크비(740 ㎝-1/520 ㎝-1) 33171500308030-290-332000.358701.2 4281500305025-220-33200.60.1514.5880.2 33171500205040-220-43200.80.3515901.0
또한, 도 5a 내지 5d는 탄소 조성비, 미결정의 평균 입자 직경, 체적율, 및 각 조건 A, B 및 C 중 라만 피크의 상대 강도의 변화를 나타낸다.
이하의 점들이 표 3 및 도 5a 내지 5d로부터 분명해진다.
(1) 탄소 조성비, 미결정의 평균 입자 직경, 체적율, 및 라만 피크의 상대 강도가 피착 조건의 변화에 기인하여 변화한다.
(2) 조건 A 내지 조건 B까지 즉, n층과의 계면으로부터 탄소 조성비의 최소점에서의 두께까지는 미소 결정 SiC층의 탄소 조성비의 감소와 함께 평균 입자 직경 및 체적 변화율이 증가한다.
(3) 조건 B 내지 조건 C까지에서 즉, 최소 탄소 조성비에서의 두께로부터 p층과의 계면까지, 미결정 SiC-i층의 탄소 조성비의 증가와 함께 평균 입자 직경 및 체적 변화율이 증가한다.
5개의 광기전력 소자를 실시예 1에 의해 제작하였다. 그 후, 수율을 계산하였고 25 ℃에서 초기 광전 변환 효율을 측정하였다. 또한, 광 열화 시험을 실시예 1에서와 동일한 방법으로 수행하였고, 광 조사 후 광기전력 변화 효율, 개방 회로 전압(Voc), 단락 전류(Jsc), 및 필 팩터(FF) 측정을 행했다. 또한, 실시예 1에서와 동일한 방법으로 영구성 시험을 수행하였고 HHRB 열화율을 계산하였다.
표 4는 실시예 2의 각 특성 측정 결과를 나타낸다. 실시예 1에서의 경우와 같이, 각 특성을 비교예 1에서 구한 광 조사 후의 해당 특성의 평균치를 1로서 규정화한 값으로 나타낸다.
실시예 2
수율 (%)초기 효율광 열화율 (%)광 조사 후 효율 941.253.01.21
광 조사 후 Voc광 조사 후 Jsc광 조사 후 FFHHRB 열화율 (%) 1.031.021.154.0
표 4로부터 본 발명에 기초한 실시예 2의 소자는 비교예 1과 비교할때, 광 조사 후 광 열화성이 극히 감소되고 효율이 상당히 향상된다는 것을 알 수 있다. 이는 주로 광 조사 후의 개방 회로 전압(Voc) 및 필 팩터(FF)에 기인한다. 또한, 광기전력 소자의 생산시 수율이 상당히 향상되고 HHRB 열화율이 감소되어 광기전력 소자의 영구성을 증가시킨다. 미결정 SiC-i층의 탄소 조성비 x와 함께 미결정의 입자 직경 및 체적율을 막 두께 방향으로 변화시킴으로써 실시예 1에서 보다 좀더 나은 특성을 얻을 수 있다.
(실시예 3)
본 실시예에서, 트리플형(triple type) 광기전력 소자가 도 2에 도시한 바와 같이 적층된 3개의 pin 접합으로 제작되었다. 본 실시예의 광기전력 소자는 광 입사측에서 카운트할 경우, i형 반도체층(21)으로 된 제1 pin 접합(215)은 미결정 SiC로 구성되고, i형 반도체층(208)로 된 제2 pin 접합(216)은 미결정 Si로 구성되고, i형 반도체층(205)로 된 제3 pin 접합(217)은 미결정 SiGe로 된다.
본 실시예의 광기전력 소자는 도 6a 및 6b에 도시한 롤-롤(roll-to-roll) 방법에 의해 형성 장치를 사용하여 이하의 공정으로 제작되었다.
(1) 도 6a 및 6b의 장치 내에 기판을 세팅한다.
상기 기판으로서는 길이 100 m, 폭 30 cm, 및 두께 0.15 mm의 벨트형 스테인레스강(SUS430BA)의 시트를 이용했다. SUS430BA 시트는 진공 용기(도시 안됨) 내에서 급전 보빈(Feed bobbin)(도시 안됨) 주변에 감겨 있고, Ar 플라즈마에 의한 RF 플라즈마 에칭이 SUS430BA 시트를 급전시키기 위해 시트의 한단에 접속되어 있는 권취 보빈(wiring bobbin)을 회전시키면서 수행되었다.
(2) Al으로 된 반사층, ZnO으로 된 도전층을 롤-롤 방법으로 DC 마그네트론 스퍼터링(magnetron sputtering)에 의해 표 5에 도시한 조건하에서 형성하였다.
(3) 그러면 광기전력 소자를 표 5에 도시한 조건으로 롤-롤 방법에 의해 CVD 장치를 사용하여 생성하였다.
특히, 본 발명의 명확한 특성인 μC-SiC, 및 μC-Si, 및 μC-SiGe로 된 i층을 형성하기 위한 조건은 표 6에 도시되어 있다. 본 실시예에서, 기판에 입사된 양 이온은 기판에 DC 바이어스를 인가하지 않고 RF 바이어스 전극 상의 바이폴라DC 전력원으로부터 DC 전압을 중첩시킴으로써, 및 RF 바이어스 전극의 DC 바이어스 값을 제어함으로써 제어되었다.
(3-1) 전술한 SUS430BA 시트는 전달 롤(625) 주변에 감겨 있어(평균 곡률 반경 30 cm), 기판 송출실(substrate delivery chamber)(601) 내에서 세트되고, 각 피착실 내를 통과할 수 있다. 그 다음, 기판의 단이 기판 권취 롤(627) 상에 감겨져 있다.
(3-2) 전체 장치가 진공 펌프에 의해 배기되었고 각 피착실의 램프 히터가 턴온 됨으로써 각 피착실 내의 기판 온도를 선정된 온도로 세팅하였다.
(3-3) 전체 장치의 압력이 1 mTorr 또는 미만으로 될 경우, 소기 가스(scavening gas)가 소기 가스의 입구(619)를 통하여 흐를 수 있게 하고 기판을 도면의 화살표 방향으로 이동하여 권취 롤 상에 감기게 되었다.
(3-4) 각 피착실 내에 원료 가스(source gas)를 유입시켰다. 이 경우, 별도의 각 통로내로 유입되는 소기 가스의 유량 또는 각 피착실 내의 압력을 조정하여 각 피착실 내로 유입되는 원료 가스가 다른 피착실 내로 확산되는 것을 방지하게 된다.
(3-5) 다음에, RF 전력 또는 마이크로파 전력 및 RF 바이어스 전력을 도입함으로써 플라즈마가 각 실 내에 발생되었고 반도체층들이 표 6에 도시한 조건 하에서 다음의 절차에 따라 피착되어 3개의 pin 접합을 형성하였다.
(3-5-1) 제1 pin 접합
제1 pin 접합으로서, 제1 n층(204)이 RFCVD 공정에 의해 피착실(602) 내에a-Si로 된 n11층과, 피착실(603) 내의 μc-Si로 된 n12층을 피착함으로써 형성되었다. 다음 μc-SiGe로 된 i1층(205)이 마이크로파 CVD 공정에 의해 피착실(604) 내에 형성되었고, 그 다음 RFCVD 공정에 의해 피착실(605) 내에 a-Si로 된 매우 얇은 il2층이 형성되었다.
또한, μc-Si로 된 p1층(206)이 피착실(606) 내에 형성되었다.
(3-5-2) 제2 pin 접합
제2 pin 접합으로써, 제2 n층(207)이 RFCVD 공정에 의해 피착실(607) 내에 a-Si로 된 n21층과, 피착실(608) 내의 μc-Si로 된 n22층을 피착함으로써 형성되었다. 다음 μc-Si로 된 i2층(208)이 마이크로파 CVD 공정에 의해 피착실(609) 내에 형성된 다음 μc-Si로 된 매우 얇은 p2층이 피착실(610) 내에 형성되었다.
(3-5-3) 제3 pin 접합
제3 pin 접합으로서, 제3 n층(210)이 RFCVD 공정에 의해 피착실(611) 내에 a-Si로 n31층 및 피착실(608) 내에 μc-Si로 된 n32층을 피착함으로써 형성되었다. 다음 μc-SiC로 된 i3층(211)이 마이크로파 CVD 공정에 의해 피착실(613) 내에 형성된 다음 μc-SiC로 된 p3층(212)이 피착실(614) 내에 형성되었다.
(3-6) 모든 기판이 감겨진 다음, 모든 마이크로파 전력원 및 RF 소스로부터 전력의 공급이 중단되어 플라즈마를 소멸시키고, 원료 개스 및 소거 개스의 유입을 중단한다. 기판 권취실(substrate winding chamber)(615)에서 누설이 발생된 다음, 권취롤을 끄집어냈다.
(3-7) 반응성 스퍼터링 시스템을 사용하여 표 5에서 도시한 조건대로 투명전극(213)을 제3 pin 접합으로 제작하였다.
(3-8) 스크린 인쇄 방법에 의해 두께 5㎛ 및 라인폭 0. 5mm의 탄소 페이스트를 인쇄한 다음 10㎛ 두께 및 0.5mm 두께로 은 페이스트를 인쇄함으로써 콜렉터 전극을 형성하였다.
(3-9) 롤 형상의 광기전력 소자를 250 mm x 100 mm의 크기로 절단하였다.
상기 공정들에 의해 롤-롤 방법을 사용하여 트리플형 광기전력 소자의 제작을 완료했다.
명칭 번호 재료(피착실) 두께 주요 형성 조건
기판 표면 처리 201 스테인레스강SUS430-BA 시트 0.15 ㎚ RF 스퍼터링법RF 전력=300 W처리 시간=10 min기판 온도=실온
이면 전극 202 Al 100 ㎚ 기판 온도=실온
투명 도전층 203 ZnO 1.0 ㎛ 기판 온도=250 ℃
n11층 204 a-Si (602) 20 ㎚
n12층 204 μc-Si (603) 10 ㎚
i1층 205 μc-SiGe (604) 1.5 ㎛
i12층 a-Si (605) 10 ㎚
p1층 206 μc-Si (606) 10 ㎚
n21층 207 a-Si (607) 10 ㎚
n22층 207 μc-Si (608) 10 ㎚
i2층 208 μc-Si (609) 1.7 ㎛
p2층 209 μc-Si (610) 10 ㎚
n31층 210 a-Si (611) 10 ㎚
n32층 210 μc-Si (612) 10 ㎚
i3층 211 μc-SiC (613) 0.7 ㎛
p3층 212 μc-SiC (614) 12 ㎚
투명 전극 213 ITO 70 ㎚
콜렉터 전극 214 Ag 페이스트 10 ㎛
각 i층의 피착 조건 i1층 205 i2층 208 i3층 211
SiH4(sccm)CH4(sccm)GeH4(sccm)H2(sccm)압력 (mTorr)마이크로파 전력 (㎽/㎤)RF 전력 (㎽/㎤)DC 바이어스 (V)(DC 전원으로 제어)기판 온도 (℃)두께 (㎛)미세 결정체의 입자 직경 (㎚)체적율 (%) 42282100304525-1003501.51690 702100255025-1003201.71790 52182100208040-1503000.71385
다음, 광기전력 소자의 특성을 평가하기 위해, 상기와 같이 형성된 100 m 길이의 광기전력 소자중 매 20m 마다 5개의 광기전력 소자를 250 mm × 100 mm로 절단하여 선택하고, 각 기전력 소자의 투명 전극을 에칭하여 36개의 서브-셀로 분할하여 에칭하였다.
예 1에서와 같이, 광기전력의 수율을 구했고 25℃에서 초기 광전 변환 효율을 측정했다. 또한, 예 1에서와 동일한 조건으로 광-열화 테스트를 수행하였고, 광 조사 후의 광전 변환 효율, 개방 회로 전압(Voc), 단락 전류(Jsc), 및 필 팩터(FF), 및 광 열화율을 계산하였다. 예 1에서와 동일한 방법으로 영구성 테스트를 수행하였고 HHRB 열화율을 계산하였다.
표 7은 예 3에서의 각 특성의 측정 결과를 나타낸다. 예 1에서와 같이, 광 조사 후 각각의 특성의 평균치를 1로서 규격화한 값을 나타낸다.
실시예 3
수율 (%)초기 효율광 열화율 (%)광 조사 후 효율 961.382.01.35
광 조사 후 Voc광 조사 후 Jsc광 조사 후 FFHHRB 열화율 (%) 1.320.901.142.5
표 7로부터, 본 발명에 기초한 예 3의 소자들이 비교예 1에 비해 광열화성이 거의 없어지고 광 조사 후에는 효율이 상당히 향상된다는 것이 증명되었다. 이는 주로 광 조사 후의 개방 회로 전압(Voc) 및 필 팩터(FF)의 향상에 기인한다. 광 조사 후 Jsc가 미소하게 작아지는 이유는 트리플형 광기전력 소자의 구조로 인해 pin 접합당 광 흡수가 감소되기 때문이다. 그러나, μc-SiC/μc-Si/μc-SiGe의 트리플형 광기전력 소자의 구조를 채택함으로써 Voc 및 FF가 상당히 향상되어 예 1에서 보다 양호한 특성이 얻어짐이 확인된다. 또한 광기전력 소자의 제작에 있어 수율이 상당히 향상되고 HHRB 열화율이 감소되어 광기전력 소자의 영구성을 향상시키게 된다.
(예 4)
본 예는 미결정 SiC으로 된 i3층(211) 형성에 있어, SiH4가스와 CH4가스의 유량비, 실효 마이크로파 전력 및 실효 RF 바이어스 전력을 벨트형 기판의 전송 방향으로 변화시킴으로써 탄소의 조성비 및 입자 직경 및 미결정의 체적율이 도 7a 내지 7c에 도시한 바와 같이 막 두께 방향으로 변화된다는 점이 상이하다.
도 7a 내지 7c에서, A는 n층(210)과 i3층(211) 간의 계면을 나타내고, B는 탄소의 최소 조성비에서의 두께를 나타내며, C는 i3층(211)과 p3층(212) 간의 계면을 나타낸다. 조성비는 AES에 의한 깊이 방향에서의 분석에 의해 구해지고, 미결정의 입자 직경 및 체적율은 X-선 회절 및 TEM에 의한 관측에 의해 구해진다.
도 7a 내지 7c에서 나타난 바와 같이, 포인트 A로부터 포인트 B까지, 즉 n층과의 계면으로부터 탄소의 최소 조성비에서의 두께까지, 평균 입자 직경 및 체적율은 미결정 SiC-i층 내에서의 탄소의 조성비가 감소됨에 따라 증가한다. 또한, 포인트 B로부터 포인트 C까지, 즉 탄소의 최소 조성비에서의 두께로부터 p층과의 계면까지, 평균 입자 직경 및 체적율은 미결정 SiC-i층 내에서의 탄소의 조성비가 증가됨에 따라 증가한다.
본 발명의 예는 또한 예 3과는 다음과 같은 점에서 다른데, 즉 미결정 SiGe로 된 i1층(205)를 형성할 때 Ge의 조성비, 및 미결정의 입자 직경과 체적율은 SiH4가스와 GeH4가스의 유량비, 유효 마이크로파 전력, 및 유효 RF 바이어스 전력을 벨트형 기판의 반송 방향으로 변화시킴으로써, 도 8a 내지 8c에 도시한 바와 같이 막 두께 방향으로 변한다.
도 8a 내지 8c에서, D는 n층(204)와 i1층(205) 간의 계면을 나타내고, E는 Ge가 조성 내에서 나타나기 시작하는 두께를 나타내며, F는 Ge의 최대 조성비에서의 두께를 나타내고, G는 Ge의 조성비가 다시 0으로 되는 두께를 나타내며, H는 i1층(205)과 도시되지 않은 a-Si:H로 이루어진 i12층 간의 계면을 나타낸다. 이것이 의미하는 것은 I1층(205) 내에서, n층에 가까운 D부터 E까지의 부분, 및 p층에 가까운 G부터 H까지의 부분은 미결정 Si로 구성되어 있다는 것이다.
도 8a 내지 8c에서 나타난 바와 같이, 포인트 E로부터 포인트 F까지, 즉 n층과의 계면 근처로부터 Ge의 최대 조성비에서의 두께까지, 평균 입자 직경 및 체적율은 미결정 SiGe-i층 내에서의 Ge의 조성비가 증가됨에 따라 증가한다. 또한, 포인트 F로부터 포인트 G까지, 즉 Ge의 최대 조성비에서의 두께로부터 p층과의 계면 근처까지, 평균 입자 직경 및 체적율은 미결정 SiGe-i층 내에서의 Ge의 조성비가 감소됨에 따라 증가한다.
5개의 광기전력 소자들은 상기 포인트에 관한 것을 제외하고는 예 3에서와 동일한 방식으로 선택되었고, 각각의 광기전력 소자는 36개의 서브-셀들로 나뉘어졌다.
광기전력 소자들의 수율은 예 1에서와 동일한 방식으로 얻어지고, 초기 광전 변환 효율은 25 ℃에서 측정되었다. 더욱이, 광 열화 테스트는 예 1에서와 동일한 방식으로 행해지고, 광조사 후의 광전 변환 효율, 개방 회로 전압(Voc), 단락 전류(Jsc) 및 필 팩터(FF)의 측정이 행해지며, 광 열화율이 계산된다. 내구성 시험은 예 1에서와 동일한 방식으로 행해지고, HHRB 열화율이 계산된다.
표 8은 예 4에서의 각 특성의 측정 결과를 나타낸다. 이들 특성은 예 1에서와 동일한 방식으로 비교예 1에서 얻어진, 광 조사 후의 각 특성의 평균에 대해 1로서 규격화한 값으로 나타난다.
실시예 4
수율 (%)초기 효율광 열화율 (%)광 조사 후 효율 951.442.01.41
광 조사 후 Voc광 조사 후 Jsc광 조사 후 FFHHRB 열화율 (%) 1.340.911.152.5
표 8로부터 본 발명에 기초한 실시예 4의 소자는 비교 실시예 1에 비해 광 조사 후에 광 열화가 거의 나타나지 않았고 효율은 상당히 증가한 것을 알았다. 이것은 대부분 광 조사 후에 개방 회로 전압(Voc) 및 필 팩터(FF)가 상당히 증가한 것에 기인한다.
또한, 도 7a 내지 도 7c에서 도시한 미결정 SiC로 구성된 i3층(211)에서의 탄소의 조성비, 미결정의 입자 직경, 및 체적율을 변화시키고 도 8a 내지 도 8c에서 도시한 미결정 SiGe로 구성된 i1층(205)에서의 게르마늄의 조성비, 미결정의 입자 직경, 및 체적율을 변화시킴으로써, 실시예 3에서 보다 양호한 특성이 얻어졌음을 확인하였다. 또한, 광기전력 소자의 제조 수율이 크게 증가하였고 HHRB 열화율은 감소하여 광기전력 소자의 내구성이 향상된 것을 확인하였다.
(실시예 5)
이 실시예에서는, 2개의 pin 접합 및 하나의 pn 접합을 도 3에서와 같이 적층시킨 3층형의 광기전력 소자를 제조하였다. 이 실시예의 광기전력 소자는 광 입사측으로부터 대향될 때, 제1 pin 접합(314)은 미결정 SiC로 구성된 i형 반도체층(310)을 갖고, 제2 pin 접합(315)은 미결정 Si로 구성된 i형 반도체층(307)을 갖고, pn 접합(316)은 CuInSe2로 구성된 p형 반도체층(303)을 갖는다는 특징이 있다.
이 실시예의 광기전력 소자는 다음 단계에 따라 제조하였다.
(1) 기판(301)의 세정
실시예 1에서와 같이, 사용된 기판(301)은 두께 0.5 ㎜와 면적 50×50 ㎟인 스테인레스 강(SUS430BA)의 지지체였고, 이 지지체(301)는 아세톤과 이소프로파놀 중에서 초음파로 세정한 후 뜨거운 공기로 건조시켰다.
(2) 이면 전극(302)의 형성
1 ㎛ 두께의 몰리브덴(Mo)으로 구성된 이면 전극(302)을 공지된 DC 자석 스퍼터링법에 의해 스테인레스 강 지지체(301)의 표면 상에 형성시켰다.
(3) p형 반도체층(303)의 형성
Cu, In, 및 Se의 혼합 결정을 공지된 현재의 증발 방법에 의해 기판 온도 220℃에서 형성하고 공지의 기상 셀레나이딩 방법에 의해 60분간 셀레늄 분위기 중에서 기판 온도 500 ℃에서 보존하여, 두께 2㎛의 p형 CuInSe2박막(303)을 형성하였다.
(4) 버퍼층(304)의 형성
두께 0.15 ㎛의 CdS 버퍼층(304)을 공지의 용액 성장법에 의해 형성하였다.
(5) n형 반도체층(305)의 형성
Al을 도핑시킨 ZnO로 이루어진 n형 반도체층(305)을 공지된 DC 자석 스퍼터링법에 의해 두께 1 ㎛로 형성하였다.
(6) 반도체층의 형성
반도체층을 실시예 1의 단계(4) 및 후속 단계에서와 같은 방법으로 형성하였다. 즉, 미결정 SiC로 구성된 i층을 갖는 제2 pin 접합(315) 및 미결정 SiC로 구성된 i층을 갖는 제1 pin 접합(314)을 갖는 μc-SiC/μc-Si/CIS의 층 구조로 형성하였다.
이 때, 마이크로파 전력의 주파수는 2.45 ㎓ 대신 500 ㎒를사용하였고 유전체 윈도우 대신 금속 전극으로부터 마이크로파를 도입하였다. 미결정 SiC로 이루어진 i층(310)의 두께는 1.0 ㎛이었고, 미결정 Si로 이루어진 i층(307)의 두께는 2.5 ㎛이었고, n층 및 p층의 두께는 실시예 1에서의 것과 동일하였다. 각 접합에서의 n층 및 p층은 실시예 1에서와는 반대 순서로 형성하여, n층이 광 입사측에 위치되었다.
실시예 1에서와 같이 5개의 광기전력 소자를 준비하였고, 그 수율도 얻어졌고, 초기의 광전 변환 효율을 25 ℃에서 측정하였다. 실시예 1에서와 같은 동일한 방식으로 광 열화를 테스트하였고, 광 조사 후 광전 변환 효율, 개방 회로 전압(Voc), 단락 전류(Jsc) 및 필 팩터(FF)에 대해 측정하였고, 광 열화율을 계산하였다. 내구성에 대해서도 실시예 1에서와 동일하게 테스트하였고 HHRB 열화율을 계산하였다.
표 9에서는 실시예 5에서의 각 특성에 대한 측정 결과를 도시한다. 실시예 1에서와 같이, 특성들은 비교 실시예 1에서 얻어진 광 조사 후의 각 특성의 평균에 대해 1로 정규화된 값으로 나타내었다.
실시예 5
수율(%)초기 효율광 열화율(%)광 조사 후의 효율 921.511.51.49
광 조사 후의 Voc광 조사 후의 Jsc광 조사 후의 FFHHRB 열화율(%) 1.351.021.093.0
표 9로부터 본 발명에 기초한 실시예 5의 소자는 비교 실시예 1에 비해 광 조사 후에 광 열화가 거의 나타나지 않았고 효율은 상당히 증가한 것을 알았다. 이것은 대부분 광 조사 후에 개방 회로 전압(Voc) 및 필 팩터(FF)가 상당히 증가한 것에 기인한다.
광기전력 소자의 제조 수율은 상당히 증가하였고 HHRB 열화율은 감소하여 광기전력 소자의 내구성이 향상되었다.
또한, 미결정 Si로 이루어진 i층을 사용한 pin 접합에 대해 광 입사측과 반대측 상에 광 흡수가 높은 CuInSe2를 사용하는 pn 접합을 배치함으로써 실시예 1에서보다 양호한 특성이 달성되는데, 이는 pn 접합이 미결정 Si로 이루어진 i층을 사용한 pin 접합이 흡수하지 못한 장파장의 광을 흡수하기 때문이다
상술한 바와 같이, 본 발명에 따르면, 실용상 응용하기에 적합한 저 비용으로 제조할 수 있고, 광 열화를 거의 나타내지 않고, 또한 광전 변환 효율이 높은 광기전력 소자가 제공된다. 또한, i형 미결정 실리콘 및 미결정 SiC를 실용 상의 피착율로 형성할 수 있는 광기전력 소자의 제조 방법을 제공할 수 있다.
본 발명의 효과에 대해 이하에서 기술하기로 한다.
i형 반도체층의 주성분으로서 미결정 실리콘 카바이드를 함유한 제1 pin 접합을 i형 반도체층의 주성분으로서 미결정 실리콘을 함유한 제2 pin 접합보다 광 입사측에 근접하게 배치되도록 광기전력 소자를 구성함으로써, 초기 광전 변환 효율은 높지만 광 열화율은 낮은 광기전력 소자를 얻을 수 있다. 또한, 제조 수율이 높고 내구성이 우수한 광기전력 소자를 제공할 수 있다.
미결정 SiC를 함유한 i형 반도체층이 i형 반도체층의 주성분으로서 미결정 SiC 이외에 미결정 Si를 함유하도록 구성함으로써, 광 열화 후 보다 우수한 안정화 효율과 더욱 향상된 제조 수율 및 내구성을 갖는 광기전력 소자를 얻을 수 있다.
광기전력 소자가 i형 반도체층의 주성분으로서 미결정 실리콘 게르마늄을 함유한 제3 pin 접합을 포함하고, 제2 pin 접합을 사이에 두고 제1 pin 접합과 제3 pin 접합을 배치하도록 구성함으로써, 초기의 광전 변환 효율이 더욱 높아진 광기전력 소자를 얻을 수 있다.
광기전력 소자가 화합물 반도체로 이루어진 p형 반도체층 및 화합물 반도체로 이루어진 n형 반도체층로 구성된 pn 접합을 포함하고, 제2 pin 접합을 사이에 두고 제1 pin 접합 및 pn 접합을 배치하도록 구성함으로써, 초기의 광전 변환 효율이 더욱 높아진 광기전력 소자를 얻을 수 있다.
미결정 SiC를 함유한 i형 반도체층에서의 탄소의 조성비가 막 두께 방향으로 변화하고 탄소의 최소 조성비가 p형 반도체층측 상의 i형 반도체층 두께의 절반 내에 속하도록 구성함으로써, 광기전력 소자의 광전 변환 효율을 더욱 증가시킬 수있다.
i형 반도체층을 형성하는 미결정 반도체의 평균 입자 직경 및/또는 체적율을 미결정 SiC를 함유한 i형 반도체층에서의 탄소의 조성비의 변화에 따라 변화하도록 구성함으로써, n형 반도체층 부근에서 i형 반도체층 두께의 중심 부근까지의 i형 반도체층이나 또는 p형 반도체층 부근의 i형 반도체층에서 광전 변환 효율이 증가된다.
미결정 SiC를 함유한 i형 반도체층에서의 미결정 반도체의 평균 입자 직경이 3 ㎚ 이상 50 ㎚ 이하인 경우, 광기전력 소자의 광전 변환 효율은 증가될 수 있고 광 열화율은 감소될 수 있다. 또한, 광기전력 소자의 제조 수율이 향상되어 광기전력 소자의 내구성도 향상된다.
미결정 SiC를 함유한 i형 반도체층에서의 미결정 반도체의 체적율이 30 % 이상일 때, 광 열화율이 감소되어, 높은 광전 변환 효율을 갖는 광기전력 소자가 얻어진다.
i형 반도체층을 형성하는 미결정 반도체의 평균 입자 직경 및/또는 체적율이 미결정 SiGe를 함유한 i형 반도체층에서의 게르마늄의 조성비 변화에 따라 변화하도록 구성함으로써, n형 반도체층 부근에서 i형 반도체층 두께의 중심 부근까지의 i형 반도체층이나 또는 p형 반도체층 부근의 i형 반도체층에서 광전 변환 효율이 증가된다.
미결정 반도체 박막을, 성막 공간 내로 도입된 성막 가스의 압력을 50 mTorr 또는 그 이하로 설정하는 단계와; 성막 공간 내에 플라즈마를 생성하도록 0.1 ㎓이상의 고 주파를 사용하여 성막 가스를 분해하는 단계와; 성막 공간에 제공된 고주파 전극에 -50 V 이하의 자기 바이어스를 인가하는 한편, 미결정 반도체 박막이 피착되어질 기판 및/또는 고주파 전극에 DC 전압을 인가하는 단계와; 성막 가스의 분해에 의해 생성된 양이온이 기판으로 주입되는 주입량을 제어하는 단계를 포함하여 형성함으로써, 고 품질의 미결정 반도체 박막을 실용 상의 피착율로 형성할 수 있는 미결정 반도체 박막을 갖는 광기전력 소자의 제조 방법을 제공할 수 있다.

Claims (9)

  1. 광기전력 소자에 있어서,
    주성분으로서 ⅣA족 원소를 포함한 비단결정(non-single-crystal) 물질을 각각 포함하는 p형 반도체층, i형 반도체층 및 n형 반도체층으로 각각 형성된 복수개의 pin 접합을 포함하고, 상기 i형 반도체층의 주성분으로서 미결정(microcrystal) 실리콘 카바이드를 포함한 제1 pin 접합과, 상기 i형 반도체층의 주성분으로서 미결정 실리콘을 포함한 제2 pin 접합을 포함하며, 상기 제1 pin 접합은 상기 제2 pin 접합보다 광 입사측에 더 근접하게 제공되는 것을 특징으로 하는 광기전력 소자.
  2. 제1항에 있어서, 미결정 실리콘 카바이드를 포함한 상기 i형 반도체층은 상기 i형 반도체층의 다른 주성분으로서 미결정 실리콘 카바이드 외에 미결정 실리콘을 포함하는 것을 특징으로 하는 광기전력 소자.
  3. 제1항에 있어서, 상기 i형 반도체층의 주성분으로서 미결정 실리콘 게르마늄을 포함한 제3 pin 접합을 더 포함하고, 상기 제1 pin 접합 및 상기 제3 pin 접합은 상기 제2 pin 접합을 사이에 두고 배치되는 것을 특징으로 하는 광기전력 소자.
  4. 제1항에 있어서, 화합물 반도체를 포함한 p형 반도체층과 화합물 반도체를포함한 n형 반도체층으로 형성된 pn 접합을 더 포함하고, 상기 제1 pin 접합 및 상기 pn 접합은 상기 제2 pin 접합을 사이에 두고 배치되는 것을 특징으로 하는 광기전력 소자.
  5. 제1항에 있어서, 미결정 실리콘 카바이드를 포함한 상기 i형 반도체층에서의 탄소의 조성비는 막 두께 방향으로 변화하고, 상기 탄소 조성비의 최소값은 상기 p형 반도체층 측 상의 상기 i형 반도체층의 두께의 절반 이내에 존재하는 것을 특징으로 하는 광기전력 소자.
  6. 제1항에 있어서, 상기 i형 반도체층을 형성하는 상기 미결정 반도체의 평균 입자 직경 및 체적율 중의 적어도 하나는 미결정 실리콘 카바이드를 포함한 상기 i형 반도체층에서의 탄소의 조성비의 변화에 따라 변화되는 것을 특징으로 하는 광기전력 소자.
  7. 제1항에 있어서, 미결정 실리콘 카바이드를 포함한 상기 i형 반도체층에서의 상기 미결정 반도체의 평균 입자 직경은 3 ㎚ 이상 50 ㎚ 이하인 것을 특징으로 하는 광기전력 소자.
  8. 제1항에 있어서, 미결정 실리콘 카바이드를 포함한 상기 i형 반도체층에서의 상기 미결정 반도체의 체적율은 30 % 이상인 것을 특징으로 하는 광기전력 소자.
  9. 제3항에 있어서, 상기 i형 반도체층을 형성하는 상기 미결정 반도체의 평균 입자 직경 및 체적율 중의 적어도 하나는 미결정 실리콘 게르마늄을 포함한 상기 i형 반도체층에서의 게르마늄의 조성비의 변화에 따라 변화되는 것을 특징으로 하는 광기전력 소자.
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