KR19980070148A - 접촉구조 형성방법 - Google Patents

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Abstract

본 발명은 반도체 구조 특히, 접촉구조를 제조하는 방법에 관한 것이다. 본 발명은 리쏘그래피 해상도를 높일 목적으로 반도체 공정중 다른 크기의 피쳐들을 다른 위치에 형성한다.

Description

접촉구조 형성방법
본 발명은 전자장치의 제조에 관한 것으로 특히, 반도체 장치의 제조 등에 서 길고 짧은 파장의 광신호에 의해 형성되는 피쳐들의 최적 해상도에 관한 것이다.
도 1에 도시된 바와 같은 반도체 제조공정을 통해 장치구조(1)와, 접촉구조(2)와, 결선구조(3)를 포함하는 구조를 형성할 수 있다. 장치구조(1)는 일반적으로 반도체 기판(4)과, 이 반도체 기판(4) 표면(4a) 위의 트랜지스터(8)를 포함한다. 결선구조(3)는 일반적으로 일 이상의 부동태화층(passivation layers)(6)에 의해 분리된 일 이상 레벨의 결선금속(5)을 포함한다. 결선구조(3)는 일반적으로 수평전도로(horizontal conducting paths)(7)(이하, '라인'이라고 지칭함)를 포함하는데, 이를 통하여 트랜지스터와 수동소자(passive elements)가 상호접속될 수 있다. 접촉구조(2)는 일반적으로 장치구조(1)과 결선구조(3)의 사이에 위치한다. 접촉구조(2)와 장치구조(1), 및 접촉구조(2)와 결선구조(3) 사이의 경계는 각각 도 1과 도 2의 파선(dashed line)(A, B)에 의해 표시된다. 접촉구조(2)는 일반적으로 참조번호 9에 의해 표시되는 수직전도로(이하, '스터드'라고 지칭함)를 갖는 절연영역(12)을 포함하는데, 이 수직전도로는 결선구조(3)내의 라인들(7)(이하, '결선라인' 또는 '결선금속'이라고 지칭함)을 장치구조(1)에 접속한다.
국부 상호접속(local interconnect : 이하, 'LI'라고 지칭함) 방법이 반도체 집적회로의 밀도와 성능을 향상시킬 수 있다는 것이 업계에 알려져 있다. 여기에서 LI는 결선구조(3)의 아래에 위치하는 라인을 통해 근접한 트랜지스터들 또는 다른 반도체 장치들을 상호접속하는 것을 의미한다. LI 구조의 한 예로 도 1의 라인(10)을 들 수 있다. 만약에 LI가 이용될 수 없다면, 트랜지스터들(근접한 트랜지스터들을 포함한) 또는 다른 반도체 장치들 사이의 모든 상호접속은 접촉구조(2)내의 스터드(9)와 결선구조(3)내의 결선라인(7)에 의해 형성되어야 한다. 국부 상호접속을 이용하지 않는 방법과 비교하여, 결선금속(5)의 제 1 층 아래의 상호접속을 이용하는 방법은 스터드(9)와 결선라인(7)을 이용해야 할 필요성을 감소시킨다(반드시 제거하지는 않는다). 스터드(9)가 표면 영역을 소비하므로, 스터드(9)를 이용해야 할 필요성을 감소시키는 것은 향상된 팩킹 밀도(packing density)를 갖는 반도체 장치를 제조할 수 있게 한다. 더욱이, 어떤 국부 상호접속 라인(10)은 결선 라인(7)보다 작은 폭을 가지므로, 반도체 장치의 팩킹 밀도를 더욱 향상시킨다. 마지막으로, 국부 상호접속(10)의 경로 길이가 결선금속(7)을 경유하여 연결되는 상호접속의 경로 길이에 비해 보통 길지 않으므로, LI를 이용하면 직렬 저항과, 병렬 커패시턴스, 직렬 인덕턴스는 본질적으로 더 작은 값을 갖게된다. 결국, 과도특성(transient performance)이 향상된다. 그러므로 팩킹 밀도의 증가와 전도 지연의 단축이라는 이유 때문에 LI를 사용한다.
도 2는 LI 방법을 구현하는, 장치구조(11)와 결선구조(33) 사이에 끼워진 접촉구조(22)의 더욱 상세한 구성도이다. 다른 LI 방법들은 복잡성의 정도가 다를 수 있다. 예를 들어, 많은 LI 방법은 일 이상의 스트립(strips)으로 제한되는 단지 한 레벨의 상호접속을 갖는다. 여기에서 스트립은 LI 라인(13)으로 불리는데, 일반적으로 폴리실리콘이며, 필드분리영역(field isolation regions)(121) 위에 놓여진다. 상호접속의 레벨을 추가하는 것은 공정을 더 복잡하게 할 수 있으나, LI 라인(13)만을 사용하는 것보다 팩킹 밀도와 과도 특성을 더욱 향상시킬 수 있다. 추가적인 국부 상호접속의 레벨(이하, 'LI 막대'라고 지칭함)이 필드분리영역(121) 뿐만 아니라, 게이트 전극(15) 또는 소오스/드레인 분산영역(16) 위에도 놓여질 수 있다.
업계에서는 일반적으로 게이트 전극(15)을 형성하는 동안에 필드분리영역(121) 상부의 위에 LI 라인(13)을 형성한다(여기서, 반도체 공정은 전계효과 트랜지스터(FET) 공정으로 가정한다. 그렇지 않으면, LI 라인(13)은 독립적으로 형성될 수 있다). 결과적으로, LI 라인(13)은 일반적으로 게이트 전극(15)과 동일한 재료와 두께로 형성된다. 보통 LI 라인(13)은 필드분리영역(121)의 표면을 따라 형성되므로 LI 라인(13)은 보통 소오스/드레인 분산영역(16)과 직접적으로 접속되지 않는다. 더욱이, LI 라인(13)은 LI 라인(13)을 소오스/드레인 분산영역(16)에 전기적으로 접속하기 위하여, 별개의 구조물을 필요로 한다. LI 라인(13)과 소오스/드레인 분산영역 사이의 전기적 접속은 일반적으로 다음의 두 기술중 어느 하나에 의해 형성된다. 첫 번째 기술은 박막(thin film)(이하에서 '스트랩(strap)'(도시되지 않음)이라고 지칭함)을 이용하는 것이다. 이 박막은 LI 라인(13)에서 분산영역(16)으로 필드분리영역(121)을 가로질러 다리(bridge)놓는데, 보통은 금속(metal)으로 형성된다. 두 번째 기술은 막대 모양의 구조(17)를 이용하는 것이다. 이 막대 모양의 구조(스트랩과 유사함)는 소오스/드레인 분산영역(16)과 LI 라인(13)을 전기적으로 접속하기 위하여 필드 산화물(field oxide)(121)을 가로질러 다리놓는다. 도 1 내지 도 4의 구조는 두 번째 기술을 이용하는 것을 도시하고 있으나, 이하 언급되는 발명은 어느 것에도 적용될 수 있다는 것을 이해해야 한다.
LI 막대(14)는 트랜지스터 단자들(게이트(15), 소오스/드레인 분산영역(16)) 바로 위에 놓일 수 있으므로, LI 막대(14)는 근접 트랜지스터들(또는 다른 반도체 장치들)을 직접 접속할 수 있다. LI 막대(14)는 보통 일부 스터드 구조(partial stud structure)(99a)를 형성하는 동안에 형성된다. 종래 방법하에서, 스터드 구조는 일반적으로 일부 스터드 구조들(99a와 99b)의 조합이었다. 일부 스터드 구조들(99a와 99b)은 보통 두 개의 분리된 일련의 단계로 형성된다. 즉, 일부 스터드 구조(99a)가 먼저 형성된 후, 다음에 일부 스터드 구조(99b)가 형성된다. 일부 스터드 구조(99b)가 일부 스터드 구조(99a)위에 적층되므로, 이는 업계에 적층 스터드 구조로 알려져 있다. LI 막대(14)는 일반적으로 일부 스터드 구조(99a)를 형성하는 동안에 형성되므로, LI 막대(14)는 보통 일부 스터드 구조(99a)와 동일한 재료와 두께로 형성된다. 일반적으로, 일부 스터드 구조(99a와 99b)를 위해 사용되는 재료는 텅스텐과 같은 금속이다. LI 막대(14)는 일부 스터드 구조(99a)와 동일한 두께이므로, 일부 스터드 구조(99a)와 제 1 레벨의 결선금속(55)의 사이, 및 LI 막대(14)와 제 1 레벨의 결선금속(55)의 사이에서 제 2 절연층(18)이 (제 1 절연층(20) 위에) 요구된다. 이 제 2 절연층(18)은 LI 막대(14)가 결선 구조(33)의 제 1 레벨의 금속(55)에 단락되는 것을 막는다. 일부 스터드 구조(99b)는 이 절연층(18)을 관통하여 제 1 레벨의 금속(55)에 연결된다. LI 막대(14)는 트랜지스터의 단자를 다른 트랜지스터의 단자에 상호접속할 수 있다.
위에서 설명한 바와 같이, 게이트 전극(15)은 일반적으로 폴리실리콘(polysilicon)으로 이루어지며, 일부 스터드 구조(99a와 99b)는 일반적으로 금속으로 이루어진다. LI 라인(13)은 보통 게이트 전극(15)을 형성하는 동안에 형성되므로, LI 라인(13)은 일반적으로 폴리실리콘으로 이루어진다. 또한, 위에서 설명한 바와 같이, LI 막대(14)는 보통 일부 스터드 구조(99a)를 형성하는 동안에 형성되므로, LI 막대(14)는 일반적으로 금속으로 이루어진다. 그러므로, 폴리실리콘이 일반적으로 금속보다 더 큰 저항율(resistivity)을 갖고 LI 라인(13)의 단면적이 LI 막대(14)의 단면적보다 작으므로, LI 라인(13)은 LI 막대(14)보다 단위길이당 더 큰 저항값을 갖는다. 그러므로 LI 막대(14)는 일반적으로 상호접속의 길이가 긴 경우에 사용되는 반면, LI 라인(13)은 상호접속의 길이가 짧은 경우에 사용된다. 그러나 LI 막대(19)가 LI 라인(13)의 바로 위에 놓일 수 있으므로, 상호접속의 저항율이 감소된다. LI 막대(14)는 필드분리영역(121) 뿐만 아니라, 게이트 전극(15) 또는 소오스/드레인 분산영역(16)의 바로 위에도 놓일 수 있다. 특정 전기적 접속은 전체 표면 면적의 소비를 최소화하는 최적 레이아웃(layout)에 근거하여 LI 막대(14)와 LI 라인(13)으로서 선택된다.
위에서 언급한 바와 같이, 국부 상호접속을 이용하면, 종래의 스터드를 사용할 필요성을 완전히 제거하지 못한다. 즉, LI를 이용하는 공정은 게이트 전극(15) 또는 소오스/드레인 분산영역(16) 또는 수동소자(도시되지 않음)를 결선구조(33)에 접속하기 위한 일부 스터드 구조(99a와 99b)의 형성을 일반적으로 필요로 한다. 더욱이, LI를 이용하는 공정은 LI 막대(14) 또는 LI 라인(13)을 결선구조(33)에 접속하는 스터드(도시되지 않음)의 형성을 일반적으로 필요로 한다. 그러므로, 접촉구조(22)내에는 1) 종래의 일부 스터드 구조(99a와 99b), 2) 결선구조(33)를 LI 막대(14) 또는 LI 라인(13)에 접속하는 스터드(도시되지 않음), 3) LI 막대(14), 4) 소오스/드레인 분산영역(16)을 LI 라인(13)에 접속하는 막대 모양의 구조(17), 5) 소오스/드레인 분산영역(16)을 동일 트랜지스터의 게이트 전극에 직접 접속하는 막대 모양의 구조물(도시되지 않음)이 존재할 수 있다. 그러나 스터드 구조(99a와 99b)를 형성하는 동안에 가능한 모든 모양 또는 크기의 구조가 형성될 수 있으므로, 위의 목록은 모든 것을 포함하는 것은 아니다. LI 라인(13)은 (보통 게이트 전극(15)과 동시에 형성되므로) 장치구조(11)가 아닌 접촉구조(22)내에 있다.
요약하면, 도 2는 제 1 하부레벨(21)과 제 2 상부레벨(23)의 두 레벨을 일반적으로 포함하는 접촉구조(22)를 도시하고 있다. 제 1 하부레벨(21)이 먼저 형성되며, 제 1 하부레벨(21)은 절연층(20)내에 LI 막대(14)와 일부 스터드 구조(99a)를 포함하고 있다. 제 1 하부레벨(21)의 형성후에 제 2 상부레벨(23)이 형성된다. 제 2 상부레벨은 일반적으로 제 1 하부레벨(21)의 상부(21a)와 결선구조(33)내의 제 1 금속층(55) 사이에 절연층(18)을 포함하고 있다. 제 2 상부레벨(23)은 제 1 하부레벨(21)내에 형성된 일부 스터드 구조(99a)를 단지 연장하는 일부 스터드 구조(99b)를 포함하고 있다.
도 3a-F는 도 2의 접촉구조와 유사하나 동일하지 않은 접촉구조를 형성하는데 이용되는 종래의 처리방법을 도시하고 있다.
도 3a는 반도체 기판(82)상에 형성된 완성된 트랜지스터(24, 25)와, 완성된 필드 분리 영역(26)과 LI 라인(28)과, 각 게이트 산화물 위에 위치하는 게이트 전극(31)을 포함하는 완성된 장치 구조(27)의 예를 도시하고 있다. 위에서 언급한 구조의 구체적인 형성 방법이 잘 알려져 있으므로 여기에서는 상세히 논하지 않겠다.
도 3b는 종래 접촉구조 형성방법의 시작 단계에 의해 형성된 구조를 도시하고 있다. 우선, 실리콘 질화물 등으로 구성되는 에치 정지층(etch stop layer)(36)이 장치구조의 표면 위에 형성된다. 그후, 포스포실리케이트 유리(phosphosilicate glass)(이하, 'PSG'라고 지칭함) 등의 절연층(37)이 에치 정지층(36) 위에 형성될 수 있다. 이 절연층(37)은 증착(deposition)(예를 들어, 화학기상증착(CVD), 플라스마강화 CVD(PECVD) 또는 저압 CVD(LPCVD)등)과 같은 잘 알려진 방법으로 형성될 수 있다.
도 3c는 제 1 레벨 마스크 노광 및 차후의 에치 공정후에 형성된 구조를 도시하고 있다. 도 3b의 구조가 형성된 후에, 감광재(photosensitive material)(예를 들어, 포토레지스트)의 층(도시되지 않음)이 절연층(37)의 표면(37a) 위에 형성된다. 그후, 제 1 레벨 마스크의 투명 영역을 통과하는 광(light)에 의해 형성된 광학 패턴이 감광층(photosensitive layer) 위에 투영된다. 종래 방법하에서, 제 1 레벨 마스크로 형성된 광학 패턴은 LI 막대(예를 들어, 막대들)와 스터드(예를 들어, 구멍들)를 포함하고 있다. 감광층은 적절하게 노광된 후에 현상된다. 현상은 감광층을 현상 용액(예를 들어, 현상제)에 잠그는 공정을 포함한다. 현상 용액은 감광층이 양성인지 음성인지에 따라 각각 노광영역 또는 비노광영역을 용해(dissolving)시키는 작용을 한다.
이로써 스터드 또는 LI 막대가 필요한 곳에서 절연층(37)의 영역이 노출된다. 이러한 영역들은, 예를 들어 반응성 이온에치(reactive ion etch : 이하, RIE)에 의해 비등방성으로(anisotropically) 에칭되며, 이로써 개구(52)가 절연층(37)내에 형성된다. 다음에, 경화된 감광재가 제거되고, 노출된 에치 정지층(36)이 개구(52) 영역에서 선택적으로 제거된다.
도 2의 설명에서 분명한 것처럼 종래 방법하에서는 제 1 레벨(21)을 위한 마스크가 LI 막대(14)와 스터드 모두를 표시하는 패턴을 포함하고 있다. LI 라인(13)은 통상 게이트 전극(15)과 동시에 형성되므로, LI 라인(13)을 표시하는 패턴은 보통 접촉구조(22)를 위한 제 1 레벨(21) 마스크가 아닌 게이트 전극(15) 레벨 마스크상에 위치한다.
도 3d는 완성된 제 1 레벨(48)을 도시하고 있다. 도 3c의 구조가 형성된 후에, 개구(52)는 티타늄(titanium)과 같이, 점착력(adhesion)을 향상시키는 재료의 라이너층(liner layer)(38)에 의해 우선 등각으로(conformally) 코팅되고, 다음에 티타늄 질화물(titanium nitride)등과 같은 분산 장벽층(diffusion barrier layer)(39)에 의해 코팅된다. 마지막으로, 코팅된 개구(52)는 도전재료(40)(텅스텐과 같은 금속이 바람직함)에 의해 충전된다. 도전재료(40)는 그후 절연영역(37)에 도달할 때까지 폴리싱(polishing)된다.
도 3d는 1) 적층된 결선금속-게이트금속 스터드(wiring-metal-to-gate-metal stud)(41)의 제 1 섹션, 2) 2개의 적층된 결선금속-분산영역 스터드(wiring-metal-to-diffusion-region studs)(42)의 제 1 섹션, 3) LI 라인(28)과 트랜지스터(25)의 분산영역(32a) 사이를 전기적으로 접속하기 위하여 형성되는 막대 모양의 구조(43), 4) 게이트(31)상에 위치한 LI 막대(44), 5) 분산영역(32b) 위에 위치한 LI 막대(45)를 도시하고 있다. 막대나 스터드 이외의 구조(예를 들어, 인접한 분산영역들을 접속하기 위하여 필드 산화물을 가로질러 다리놓는 막대모양 구조)가 또한 가능하다. 도 3c에 도시된 단면도에서 게이트 스터드(41)와 LI 막대(44) 사이의 차이, 및 스터드(42)와 LI 막대(45) 사이의 차이는 쉽게 구별되지 않는다. 스터드(41, 42)는 상대적으로 작은 구멍 또는 직사각형 구조로 국한되나, LI 막대(44, 45)는 도면 평면에 대해 나왔다 들어갔다하는 방향으로 의도적으로 연장된 가늘고 긴 라인이다. 그러므로, LI 막대(44, 45)는 상대적으로 긴 파장의 광신호로 형성되나, 스터드(41, 42)는 상대적으로 짧은 파장의 광신호로 형성된다.
도 3e는 완성된 제 1 레벨(48) 위에 제 2 레벨 절연층(46)이 형성되고, 광학적으로 패터닝되어 에칭된 후의 접촉구조를 도시하고 있다. 우선, 바람직하게는 PSG인 절연층(46)이, 완성된 제 1 레벨(48) 위에 형성된다. 다음에 감광재가 절연층(46) 위에 형성된다. 그후, 제 2 레벨 마스크에 의해 형성되며 일부 스터드 구조(99b)를 제 1 레벨 결선금속(55)에 (도 2에 도시된 바와 같이) 표시하기 위한 광학패턴(optical patterns)이 감광재상에 집속된다. 도 3c와 관련하여 위에서 설명한 것과 유사한 방법으로 감광층은 노광되며, 이로써 절연층(46) 영역들―여기서, 이 영역들 아래에는 제 1 레벨(48)내에 이전에 형성된 구조가 있음―이 노출된다. 노출된 절연층(46)이 제거되어, 절연층(46)내의 개구(49)를 형성한다.
도 3f는 완성된 접촉구조와 장치구조를 도시하고 있다. 일단 도 3e의 구조가 형성되면, 제 2 레벨 절연층(46)의 개구(49)는 도 3c와 관련하여 언급된 적절한 점착층(adhesion layer) 및 분산장벽층들로 우선 나란히 코팅되고, 그 후에 텅스텐과 같은 적절한 도전재료(51)로 충전된다. 따라서 이 예에서의 접촉구조는 1) 하나의 충분히 형성된 적층 결선금속-게이트금속 스터드(52), 2) 두 개의 충분히 형성된 적층 결선금속-분산영역 스터드(53), 3) 분산영역(32a)과 LI 라인(28)을 전기적으로 접속하는 막대모양의 구조(43), 4) 게이트(31)을 따라 형성되는 LI 막대(44), 5) 분산영역(32b)을 따라 형성되며, 이 단면도에서 결선금속-LI막대 스터드(54)에 또한 접속되는 LI 막대(45)를 포함하고 있다.
도 2를 참조할 때, 종래의 접촉구조를 위한 마스크는 1) LI 막대와 스터드와 막대모양 구조의 패턴을 포함하는 제 1 레벨(21) 마스크, 2) 일부 스터드 구조(99b)의 패턴을 포함하는 제 2 레벨(23) 마스크의 두 마스크를 가지고 있다.
종래의 제 1 레벨(21) 마스크를 이용하여 다른 모양과 크기의 광학 패턴을 만드는데, 이 광학 패턴은 금속화 영역(areas of metallization)(또는, 음성 또는 양성 포토레지스트가 사용되느냐에 따라 분리 영역)을 표시한다. 예를 들어, 제 1 레벨(21) 마스크를 이용하여 스터드(99a)를 위한 작은 원형의 이미지 뿐만 아니라, LI 막대(14)를 위한 넒은 직사각형의 이미지를 만든다. 빛이 마스크를 통과하므로 광투사시스템(optical projection system)으로부터 방출되는 광신호가 마스크면(mask plane)(예를 들어, 오브젝트 평면)에 형성된다. 다음에 이 빛은 특정 개구수(numerical aperture)의 렌즈에 의해 감광층(예를 들어, 이미지 평면)에 모아져서 집속된다. 개구수는 오브젝트 평면으로부터 회절되는(diffracted) 빛 모두를 모으는 콜렉션 렌즈(collection lens)의 능력을 가리키는, 일보다 작은 숫자이다. 감광층 위에 집속된 이미지는 요구되는 광 이미지(optical images)의 크기 차이의 함수로 단위영역당 다른 광세기(light intensities)를 갖는다. 일반적으로, 오브젝트 평면에서의 피쳐(feature)의 크기가 작을수록, 이미지 평면에서의 단위영역당 세기는 더 작아진다. 그러므로 종래의 제 1 레벨 마스크를 이용하면, 리쏘그래피(lithography)할 때 문제가 발생한다. 더 자세히 설명하면, 스터드(99a)를 위한 패턴(구멍)은 감광층 위에 집속될 때 LI 막대(14)를 위한 패턴(막대)보다 단위영역당 더 작은 광세기를 갖는데, 이는 구멍이 막대보다 더 작기 때문이다. 일반적으로, 막대는 구멍보다 몇 배 더 클 수 있다. 더 상세히 언급하면, 막대는 몇 마이크론 이상이나, 구멍은 현재 업계 기술로는 수분의 일 마이크론인 것이 일반적이다. 결과적으로, 최적 노광 시간(optimum exposure time)은 두 종류의 피쳐에 대해 다르다.
패턴의 크기에 따라 광세기가 변하므로 다음의 만족스럽지 못한 선택을 해야한다. 즉, 1) 구멍을 부족노광(underexposing)시키면서 필요한 정확도로 막대를 프린팅하거나, 2) 막대를 과노광(overexposing)시키면서 필요한 정확도로 구멍을 프린팅하거나, 3) 구멍이나 막대 모두 필요한 정확도로 프린팅되지는 않지만, 구멍이나 막대 모두 전의 두 선택에서처럼 심각하게 부족노광되거나 과노광되지 않도록 이전의 두 선택 사이에서 타협한다. 이전에는 이 딜레마(dilemma)에 대해 제 1 레벨(21) 마스크에서의 피쳐의 크기를 수정하여 프린팅에서의 차이를 보상하는 식으로 접근하였다. 예를 들어, 제 1 레벨(21) 마스크상에서의 막대 피쳐는 필요한 것보다 좁게 만들어지나, 구멍에 필요한 노광을 하므로써 막대에 대해 과노광하는 것은 포토레지스트의 현상후에 필요한 크기를 갖는 과노광 막대를 만든다. 크기가 0.3um 보다 작아지면, 이러한 보상 기법은 더 이상 실행할 수 없다.
다른 크기의 피쳐를 정확하게 패턴닝하는 문제를 위해 다음의 대안이 가능하다. 즉, 1) 빛의 파장을 짧게 하거나(이는 고정된 피쳐 크기에 대한 회절광의 분포(distribution of diffracted light)를 감소시킴), 2) 광투사시스템의 광학 대역폭(optical bandwidth)를 증가시키는 것이다. 그러나 파장을 짧게 하는 것은 X 레이 리쏘그래피 시스템과 같은, 더욱 비싼 제조장비(production equipment)를 필요로 한다. 다른 대안, 즉 광학 대역폭을 (더높은 개구수의 콜렉션 렌즈를 이용하여) 증가시키는 것은 이미지의 집속 깊이(depth of focus)를 감소시키는 단점이 있다. 집속 깊이가 큰 것이 바람직한데, 이는 렌즈의 집속면(focal plane)에 대해 웨이퍼를 놓을 때 높은 허용오차(tolerance)를 갖기 때문이다. 0.3um 보다 작은 디멘젼에서, 작은 피쳐에 대해 단위영역당 광신호의 크기를 증가시키기 위하여 렌즈의 개구수를 증가시키려면, 집속 마진(focus margin)의 깊이를 사실상 불가능할 정도로 좁혀야 한다. 그러므로 문제점을 직접 해결하는, 비용면에서 효율적인 반도체 장비는 아직 없는 상태이다.
따라서, 현재의 생산장비를 이용하면서 공정에 대해 상당한 비용과 복잡성을 더하지 않고 구멍과 막대의 충분한 광학 해상도(optical resolution)를 얻는 방법이 필요하다.
본 발명의 목적은 크기가 다른 피쳐들을 형성할 때의 상술한 문제점을 해결하기 위한 제조방법을 제공하는 것이다.
도 1은 장치구조와, 접촉구조와, 결선구조를 포함하는 종래 반도체 구조의 구성도이고,
도 2는 장치구조와, 접촉구조와, 일부의 결선구조를 포함하는 종래 반도체 구조의 구성도로서, 접촉구조에 대해 상세히 도시하고 있으며,
도 3a-3f는 도 1과 도 2에 도시된 것과 유사한 반도체 구조에 대한, 종래 제조공정의 다양한 단계후의 상태를 도시하고 있는 구성도이고,
도 4a-4f는 반도체 구조에 대한, 본 발명에 따른 실시예에서의 다양한 단계후의 상태를 도시하고 있는 구성도이다.
도면의 주요부분에 대한 부호의 설명
34 : 스페이서(spacer) 60, 72 : 절연층
62 : 에치 정지층 70, 71 : LI 막대
80, 81, 85 : 스터드 241, 251 : 트랜지스터
261 : 필드분리영역 271 : 장치 구조
281 : LI라인 311 : 게이트
321, 321a, 321b : 분산영역
본 발명은 크기가 다른 피쳐들을 갖는 반도체 구조를 형성하는 방법에 관한 것으로, 이 방법은 a) 반도체 기판 위에 제 1 층을 형성하는 단계, b) 제 1 층 위에 제 1 피쳐 크기의 다수의 제 1 피쳐만을 패터닝하는 단계, c) 제 1 층에서 다수의 제 1 피쳐에 해당하는 부분을 제거하여, 제 1 층에 다수의 제 1 패터닝된 피쳐에 해당하는 다수의 제 1 개구를 형성하는 단계, d) 다수의 제 1 개구를 충전하는 단계, e) 제 1 층과 충전된 개구 위에 제 2 층을 형성하는 단계, f) 제 2 층 위에 제 2 피쳐 크기의 다수의 제 2 피쳐들을 패터닝하는 단계, g) 제 1 층과 제 2 층에서 다수의 제 2 피쳐에 해당하는 부분을 제거하여, 제 2 층에 다수의 제 2 패터닝된 피쳐에 해당하는 다수의 제 2 개구를 형성하는 단계―여기서, 다수의 제 2 개구는 제 1 층과 제 2 층을 관통하여 연장됨―, h) 다수의 제 2 개구를 충전하는 단계를 포함한다.
일실시예에서, 본 발명의 방법은 최소한 두 개의 유전체층(dielectric layers)을 갖는 접촉구조를 제조하기 위하여 이용된다. 단지 막대 또는 막대모양의 구조는 제 1 유전체층에 형성되며, 스터드 구조는 제 2 유전체를 형성한 후에 형성된다. 그러므로, 하나의 레벨에는 상대적으로 큰 피쳐만을 형성하고, 다른 레벨에 상대적으로 작은 피쳐들을 형성한다.
도 4a-4f는 두 레벨의 국부 상호접속, 즉 LI 막대와 LI 라인을 갖는 접촉구조를 형성하기 위하여 이용되는, 본 발명의 방법에 따른 실시예에서의 다양한 단계후의 반도체 구조를 도시하고 있다. 특히 접촉구조에 대해서 언급하고 있으나, 본 발명의 요지는 다른 반도체 구조에 대해서도 또한 적용될 수 있다는 것을 주목해야 한다. 즉, 반도체 집적회로에 관한 전체의 리쏘그래피 해상도를 향상시키기 위하여, 하나의 레벨에는 상대적으로 큰 피쳐만을 형성하고, 다른 레벨에는 상대적으로 작은 피쳐만을 형성하는 방법은 반도체 공정의 어디에서나 이용될 수 있다.
도 4a는 완성된 트랜지스터(241, 251)와, 완성된 필드 분리영역(261)과, 완성된 LI 라인(281)을 포함하는 완성된 장치 구조(271)의 예를 도시하고 있다. 도 4a에 도시된 장치 구조의 예는 이미 알려진 방법에 의해 형성될 수 있다. 저항이나 커패서터와 같은 수동소자는 도시되어 있지 않으나, 그러한 것도 완성된 장치 구조(271)내에 형성될 수 있다는 것을 이해해야 한다. 또한, 이 공정은 여기에 기술되는 장치 구조(271)에 제한되는 것이 아니라 많은 다른 형태의 장치 구조에도 적용될 수 있다는 것을 주목해야 한다.
트랜지스터(251)와 트랜지스터(241)의 게이트(311)는 모두 폴리실리콘(polysilicon)인 것이 바람직하다. 트랜지스터(241, 251)는 도핑된 분산영역(321)(분산영역(321a, 321b)를 포함하는)을 게이트(311)의 양 측면상에 포함하고 있다. 트랜지스터(241, 251)의 게이트(311)와 LI 라인(281)은 그 측면에 질화물(nitride) 또는 산화물(oxide) 스페이서(spacer)(34)가 위치하는 것이 바람직하며, 그 위에 티타늄 실리사이드(titanium silicide)(35) 층이 형성될 수 있다.
설명의 목적으로, 필드 분리영역(261)이 쉘로우 트렌치 구조(shallow trench structure)로서 도시되어 있으나, 본 발명은 쉘로우 트렌치를 이용하는 집적방법에만 국한되는 것은 아니다. 여기에서의 개시에 비추어, 당업자는 여기에 개시된 방법이 다른 절연 방법(isolation schemes)(예를 들어, LOCOS)에도 적용될 수 있다는 것을 이해할 것이다.
도 4b는 본 발명의 방법에 따른 접촉구조 형성에 관한 바람직한 실시예에서의 초기 단계에 의해 형성된 구조를 도시하고 있다. 우선, 실리콘 질화물 층과 같은 에치 정지층(etch stop layer)(62)이 장치 구조의 표면 위에 형성된다. 실리콘 질화물 층의 두께는 50nm가 바람직하다. 다음에, PSG 와 같은 절연층(60)이 에치 정지층(62) 위에 형성되는데, 이 PSG로는 1050nm 두께의 6% PSG가 바람직하다. 절연층(60)의 일부가 에칭 또는 폴리싱과 같은 잘 알려진 방법으로 (예를 들어, 400nm의 크기로) 제거될 수 있다. 이 결과, 에치 정지층(62)과 절연층(60)을 갖는 다층 구조(multilayer structure)가 만들어진다.
도 4c는 제 1 레벨 마스크 노광과 그후의 에치를 마친 후에 형성된 구조를 도시하고 있다. 본 발명의 방법에서는 종래기술과 달리, 단지 비슷한 크기의 피쳐들만이 제 1 레벨 마스크에 포함된다. 특히, 스터드 피쳐와 같은 것은 제 1 레벨 마스크상에 하나도 포함되지 않는다. 즉, 단지 막대를 표시하는 광신호만이 제 1 레벨에서 노광된다. 그러므로, 전술한 노광 딜레마를 피할 수 있으며, 막대 피쳐들은 적절히 노광된다. 일단 도 4b의 구조가 형성되면, 감광재층(포토레지스트와 같은)이 절연층(60)의 표면(60a) 위에 형성된다. 다음에, 제 1 레벨 마스크의 투명한 패턴을 통과하는 빛에 의해 형성되는, 상대적으로 큰 피쳐(예를 들어, 스터드 구조가 아닌 막대 구조만)를 표시하는 광패턴이 감광층(도시되지 않음) 위에 투사된다. 그후 LI 막대 및 막대모양 구조가 필요한 곳에서 절연층(60)의 영역들이 노출되도록, 감광층이 종래의 방법대로 노출되고 현상될 수 있다. 그후 절연층(60)의 노광영역이 동작이온 에치(reactive ion etch)(RIE)가 바람직한 비등방성 에치에 의해 제거되어, 개구들(61)이 절연층(60) 내로 도입된다. 다음에는 감광재가 제거되고, 바람직하게는 RIE에 의해 노광된 에치 정지층(62)이 선택적으로 제거되므로, 필드 분리영역(261)과 분산영역(321)과 실리사이드(35)는 영향을 받지 않는다. 마지막으로, (바람직하게는 대략 600℃에서 30분 동안) 결과적인 구조가 선택적으로 어닐링(annealing)된다. 이러한 어닐링 단계는 생략되거나 이전에 수행될 수 있으나, 질화물층(62)이 증착된 후에 어닐링을 수행하는 것이 유리하다고 생각된다.
도 4d는 본 발명에 따라 완성된 제 1 레벨(481)을 도시하고 있다. 종래 기술과는 달리, 완성된 제 1 레벨에는 단지 LI 막대와 막대모양의 피쳐들만이 존재한다. 도 4c의 구조가 형성된 후에, 우선적으로 개구(61)는 점착력을 향상시키는 재료를 이용한, 상대적으로 얇은 층(66)(대략 10nm 두께의 티타늄층이 바람직함)에 의해 우선 등각으로 코팅되며, 다음에는 분산장벽층(67)(대략 100nm 두께의 티타늄 질화물층이 바람직함)이 등각으로 코팅된다. 이로써 얻은 구조는 접촉 저항(contact resistance)을 줄이기 위하여 함께 어닐링되는 것이 바람직하다. 적절한 어닐링 조건은, 예를 들어 대략 30분 동안 대략 550℃의 온도로 가열하는 것이다. 마지막으로, 도전재료(68)(텅스텐과 같은 금속이 바람직함)가 코팅된 개구(61)를 충전한다. 다음에 절연층(60)의 상부표면(60a)에 도달할 때까지 도전재료(68)를 폴리싱한다.
도 4d는 LI 라인(281)과 트랜지스터(251)의 분산영역(321a)을 전기적으로 접속하기 위하여 형성되는 막대모양 구조(69), 게이트 전극(311) 위에 배치되는 LI 막대(70)와, 분산영역(321b) 위에 위치하는 LI 막대(71)를 도시하고 있다. 다른 막대모양 구조(예를 들어, 인접한 분산영역들을 접속하기 위하여 필드 산화물을 가로질러 다리놓는 막대모양 구조)가 가능하다는 것을 이해해야 한다.
도 4e는 완성된 제 1 레벨(481) 위에 제 2 레벨 절연층(72)이 형성되고, 패터닝되며, 에칭된 후의 접촉구조를 도시하고 있다. 대략 600nm 두께의 PSG가 바람직한 제 2 절연층(72)이 완성된 제 1 레벨(481) 위에 형성된다. 감광재층(도시되지 않음)이 절연층(72) 위에 형성된다. 그후, 제 2 레벨 마스크에 만들어지며 상대적으로 작은 피쳐들(예를 들어, 결선구조에의 스터드 접촉부들)을 표시하는 광학패턴이 감광재 위에 집속된다. 그후에, LI 막대(71), LI 라인(도시되지 않음), 게이트 전극(75) 또는 분산영역(76)에의 접속을 위해 필요한 영역이 그 밑에 있는 절연층(72) 영역이 노출되도록, 감광층이 종래의 방법대로 노광되거나 현상될 수 있다.
도 4e를 계속 참조하면, 두 절연층(72, 60)의 노광된 영역들은 제거되며, 그러므로 개구(73)를 형성한다. 트랜지스터(251과 241)를 접속하는 수단을 제공하기 위하여 상대적으로 작은 피쳐들(예를 들어, 스터드)을 표시하는 개구들(73a)이 두 절연층(72와 60)을 통과하여 연장되는 것이 보여진다. 개구(73a)를 형성하는 것은 높은 종횡비(aspect ratio)의 제거 기술(removal technique)을 요구한다. 깊은 개구가 형성되는 것을 허용하는 바람직한 에칭 방법의 하나는 고밀도 플라스마 에칭(high density plasma etching)인데, 이는 빠른 에칭 속도 때문이다. 특히, 적절한 에치 조건은 대략 다음의 표 1과 같다.
에치 조건 바람직한 범위 더욱 바람직한작용점
부식액 흐름(예: C2F6) 22 - 28 sccm 25 sccm
불활성가스 흐름(예: 헬륨) 90 - 110 sccm 100 sccm
유도 전력 1260 - 1540 W 1400 W
바이어스 전력 1260 - 1540 W 1400 W
챔버 압력 7 - 9 mT 8 mT
상면(top) 온도 215 - 265 C 240 C
벽(wall) 온도 180 - 220 C 200 C
더 느린 에치를 사용할 수도 있으나 더 많은 처리시간을 필요로하여 처리경비를 증가시킨다는 것을 주목해야 한다. 절연층(72, 60)의 에칭은 장치구조 위의 에치 정지층(62)에 도달할 때까지 계속된다. 마지막으로, 에치 정지층(62)이 제거된다.
도 4f는, 도 4d에 관련된 코팅/충전에 대한 설명과 유사하게, 개구들(73)이 다시 코팅되고 충전된 후의 완성된 접촉구조 및 장치구조를 도시하고 있다. 그러므로, 이 예에서 접촉구조는 1) 하나의 결선금속-게이트금속 스터드(wiring-metal-to-gate-metal stud)(80), 2) 두 개의 결선금속-분산영역 스터드(wiring-metal-to-diffusion-region studs)(81), 3) 분산영역(321a)과 LI 라인(281)을 전기적으로 접속하는 막대모양 구조(69), 4) 게이트 전극(311)을 따라 형성되는 LI 막대(70), 및 5) 분산영역(321)을 따라 형성되며 LI 막대 스터드(85)를 통해 결선금속에 또한 접속될 수 있는 LI 막대(71)를 포함한다.
본 발명은 바람직한 실시예에 관련하여 특정적으로 도시되고 설명되었으나, 당업자들은 형태와 세부사항에서 다양한 다른 변형이 본 발명의 정신과 범위를 이탈하지 않고 만들어질 수 있음을 이해해야 한다.
본 발명에 의하면, 반도체 구조를 형성할 때 현재의 생산 장비를 이용하면서 공정에 대한 상당한 비용과 복잡성을 더하지 않고 크기가 다른 피쳐들에 대해 충분한 광학 해상도를 얻을 수 있다.

Claims (33)

  1. 다른 크기의 피쳐들을 갖는 반도체 구조를 형성하는 방법에 있어서,
    ① 반도체 기판 위에 제 1 층을 형성하는 단계,
    ② 상기 제 1 층 위에 제 1 피쳐 크기의 다수의 제 1 피쳐들만을 패터닝하는 단계,
    ③ 상기 제 1 층의 일부를 제거하고―여기서, 일부는 상기 다수의 제 1 피쳐들에 해당함―, 상기 제 1 층에 다수의 제 1 패터닝된 피쳐들에 해당하는 다수의 제 1 개구들을 형성하는 단계,
    ④ 상기 다수의 제 1 개구들을 충전하는 단계,
    ⑤ 제 2 층을 형성하는 단계―여기서, 제 2 층은 상기 제 1 층과 상기 충전된 개구들 위에 놓여짐―,
    ⑥ 상기 제 2 층 위에 제 2 피쳐 크기의 다수의 제 2 피쳐들을 패터닝하는 단계,
    ⑦ 상기 제 1 층과 제 2 층의 일부를 제거하고―여기서, 일부는 상기 다수의 제 2 피쳐들에 해당함―, 상기 제 2 층에 상기 다수의 제 2 패터닝된 피쳐들에 해당하는 다수의 제 2 개구들을 형성하는―여기서, 다수의 제 2 개구들은 상기 제 1 및 제 2 층들을 통과하여 연장됨― 단계,
    ⑧ 상기 다수의 제 2 개구들을 충전하는 단계를 포함하는
    반도체 구조의 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 층은 유전재료를 포함하는
    반도체 구조의 형성방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 층은 각각 제 1 및 제 2 유전재료를 포함하는
    반도체 구조의 형성방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 유전재료가 동일한
    반도체 구조의 형성방법.
  5. 제 2 항에 있어서,
    상기 제 1 층은 화학기상증착에 의해 형성되는
    반도체 구조의 형성방법.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 층은 화학기상증착에 의해 형성되는
    반도체 구조의 형성방법.
  7. 제 1 항에 있어서,
    상기 다수의 제 1 피쳐들은 상대적으로 큰 피쳐들을 포함하는
    반도체 구조의 형성방법.
  8. 제 7 항에 있어서,
    상기 상대적으로 큰 피쳐들은 막대 또는 막대모양 구조를 표시하는
    반도체 구조의 형성방법.
  9. 제 1 항에 있어서,
    상기 다수의 제 2 피쳐들은 상대적으로 작은 피쳐들을 포함하는
    반도체 구조의 형성방법.
  10. 제 9 항에 있어서,
    상기 상대적으로 작은 피쳐들은 스터드를 표시하는
    반도체 구조의 형성방법.
  11. 제 1 항에 있어서,
    상기 제 1 층의 일부를 제거하는 단계는 에칭 단계를 포함하는
    반도체 구조의 형성방법.
  12. 제 11 항에 있어서,
    상기 제 1 층의 일부를 제거하는 단계는 반응성 이온 에칭 단계를 포함하는
    반도체 구조의 형성방법.
  13. 제 1 항에 있어서,
    상기 제 2 층의 일부를 제거하는 단계는 에칭 단게를 포함하는
    반도체 구조의 형성방법.
  14. 제 13 항에 있어서,
    상기 제 2 층의 일부를 제거하는 단계는 반응성 이온 에칭 단계를 포함하는
    반도체 구조의 형성방법.
  15. 제 1 항에 있어서,
    상기 다수의 제 1 개구들을 충전하는 단계는 도전재료로 상기 다수의 제 1 개구들을 충전하는 단계를 포함하는
    반도체 구조의 형성방법.
  16. 제 15 항에 있어서,
    상기 도전재료는 텅스텐인
    반도체 구조의 형성방법.
  17. 제 1 항에 있어서,
    상기 다수의 제 2 개구들을 충전하는 단계는 도전재료로 상기 다수의 제 2 개구들을 충전하는 단계를 포함하는
    반도체 구조의 형성방법.
  18. 제 17 항에 있어서,
    상기 도전재료는 텅스텐인
    반도체 구조의 형성방법.
  19. 접촉구조를 형성하는 방법에 있어서,
    ① 반도체 기판 위에 제 1 유전층을 형성하는 단계,
    ② 상기 제 1 유전층 위에 제 1 피쳐 크기의 다수의 제 1 피쳐들을 패터닝하는 단계,
    ③ 상기 제 1 유전층의 일부를 제거하고―여기서, 일부는 상기 다수의 제 1 피쳐들에 해당함―, 상기 제 1 유전층에 상기 다수의 제 1 패터닝된 피쳐들에 해당하는 다수의 제 1 개구들을 형성하는 단계,
    ④ 상기 다수의 제 1 개구들을 도전재료로 충전하는 단계,
    ⑤ 제 2 유전층을 형성하는―여기서, 상기 제 2 유전층은 상기 제 1 유전층과 상기 충전된 개구들 위에 존재함― 단계,
    ⑥ 상기 제 2 유전층 위에 제 2 피쳐 크기의 다수의 제 2 피쳐들을 패터닝하는 단계,
    ⑦ 상기 제 1 유전층과 제 2 유전층의 일부를 제거하고―여기서, 일부는 상기 다수의 제 2 피쳐들에 해당함―, 상기 다수의 제 2 패터닝된 피쳐들에 해당하는 다수의 제 2 개구들을 형성하는―여기서, 상기 다수의 제 2 개구들은 상기 제 1 및 제 2 유전층을 통과하여 연장됨― 단계,
    ⑧ 상기 다수의 제 2 개구들을 도전재료로 충전하는 단계를 포함하는
    접촉구조 형성방법.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 유전층이 동일한
    접촉구조 형성방법.
  21. 제 20 항에 있어서,
    상기 제 1 층 및 제 2 층은 화학기상증착에 의해 형성되는
    접촉구조 형성방법.
  22. 제 19 항에 있어서,
    상기 다수의 제 1 피쳐들은 상대적으로 큰 피쳐들을 포함하는
    접촉구조 형성방법.
  23. 제 22 항에 있어서,
    상기 상대적으로 큰 피쳐들은 막대 또는 막대모양 구조를 표시하는
    접촉구조 형성방법.
  24. 제 19 항에 있어서,
    상기 다수의 제 2 피쳐들은 상대적으로 작은 피쳐들을 포함하는
    접촉구조 형성방법.
  25. 제 24 항에 있어서,
    상기 상대적으로 작은 피쳐들은 스터드를 표시하는
    접촉구조 형성방법.
  26. 제 19 항에 있어서,
    상기 제 1 층의 일부를 제거하는 단계는 에칭 단계를 포함하는
    접촉구조 형성방법.
  27. 제 26 항에 있어서,
    상기 제 1 층의 일부를 제거하는 단계는 반응성 이온 에칭 단계를 포함하는
    접촉구조 형성방법.
  28. 제 19 항에 있어서,
    상기 제 2 층의 일부를 제거하는 단계는 에칭 단계를 포함하는
    접촉구조 형성방법.
  29. 제 28 항에 있어서,
    상기 제 2 층의 일부를 제거하는 단계는 반응성 이온 에칭 단계를 포함하는
    접촉구조 형성방법.
  30. 제 19 항에 있어서,
    상기 다수의 제 1 개구들을 충전하는 단계는 도전재료로 상기 다수의 제 1 개구들을 충전하는 단계를 포함하는
    접촉구조 형성방법.
  31. 제 30 항에 있어서,
    상기 도전재료는 텅스텐인
    접촉구조 형성방법.
  32. 제 19 항에 있어서,
    상기 다수의 제 2 개구들을 충전하는 단계는 도전재료로 상기 다수의 제 2 개구들을 충전하는 단계를 포함하는
    접촉구조 형성방법.
  33. 제 32 항에 있어서,
    상기 도전재료는 텅스텐인
    접촉구조 형성방법.
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