JP3024092B2 - 改善された半導体の接触部構造形成方法 - Google Patents

改善された半導体の接触部構造形成方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子素子の製造に
関し、詳細には、大小の光信号によって形成されるフィ
ーチャーの最適解像度に関し、特に半導体素子の製造に
適用されるが、これには限定されない。なお、本明細書
で使用する”フィーチャー”とは、一般に半導体層等の
層をパターン化する際に使用される露光マスク上の露光
（形状）パターン、その露光（形状）パターンが転写さ
れたレジスト上の形状パターンおよびその形状パターン
に基づいてエッチング等により形成さる層上の形状パタ
ーンを含む意味で便宜的に使用されるものである。
【０００２】
【従来の技術】半導体製造プロセスの実施は、図１に示
されるように素子構造１、接触部構造２、及び配線構造
３の主要な３つの異なる構成から成る構造を形成でき
る。素子構造１は、一般に半導体基板４を含み、半導体
４の表面４ａ上にトランジスタ８を含む。配線構造３
は、一般に１つあるいは複数のパッシベーション層６に
よって分離されている、１つあるいは複数レベルの配線
金属５を含む。配線構造３は、通常は水平の導電路７
（以下ラインと呼ばれる）を含み、これを通してトラン
ジスタ及び受動素子を相互接続できる。接触部構造２
は、一般に素子構造１と配線構造３との間に配置され
る。接触部構造２と素子構造１、及び配線構造３との間
の境界は、図１及び図２ではそれぞれ点線（図１では点
線Ａ及び点線Ｂ）で示されている。接触部構造２は、絶
縁領域１２を含み、この領域は、全体として参照番号９
によって示される垂直の導電路（以下スタッドと呼ばれ
る）をもち、この導電路は、配線構造３内のライン７
（以下配線ラインあるいは配線金属と呼ばれる）を素子
構造１に接続する。
【０００３】『局部相互接続』（ＬＩ）方式を実現する
と、半導体集積回路の密度及び性能を改善できること
は、当分野で知られている。ここで使用されるようにＬ
Ｉは、配線構造３の下に配置されている隣接して配置さ
れているトランジスタあるいは他の半導体素子の、ライ
ンを使用する相互接続であるといえる。図１におけるＬ
Ｉ構造の一例は、ライン１０である。ＬＩが利用されな
い場合には、隣接して配置されたトランジスタも含めて
トランジスタ（あるいは他の半導体素子）間の相互接続
は、すべて接触部構造２内のスタッド９、及び配線構造
３内にある配線ライン７によって形成される必要があ
る。配線金属５の第１の層よりも下で相互接続を使用す
る方式は、局部相互接続を利用しない方式に比べ、スタ
ッド９及び配線ライン７の必要性を（必ずしもなくせる
わけではないが）削減できる。スタッド９は表面積を消
費するため、スタッド９の必要性を減少させることは、
結果として半導体素子の実装密度を改善する。また局部
相互接続ライン１０は、配線ライン７よりも幅が狭い場
合もあり、半導体素子の実装密度を更に改善する結果と
なる。最後に、局部相互接続１０の経路の長さは、配線
金属７を通じて延びる相互接続の経路の長さよりも通常
は短いため、ＬＩを利用すると、本質的により小さい直
列抵抗、より小容量の分路キャパシタンス、及びより小
さい直列インダクタンスをもつ相互接続となる。この結
果、過渡時の性能が改善される。したがってＬＩの利用
目的は、実装密度を高め、伝播遅延を減少させることで
ある。
【０００４】図２は、素子構造１１と配線構造３３との
間に挟まれる、ＬＩ方式を実現する接触部構造２２のよ
り詳細な図である。種々のＬＩ方式は、種々のレベルの
複雑性をもつことがある。例えば多くのＬＩ方式は、１
つあるいは複数のストリップに限定される１つのレベル
の相互接続だけをもち、このストリップは、通常は多結
晶シリコンであり、ＬＩラインと呼ばれ図の１３で示さ
れ、フィールド分離領域１２１上に配置される。相互接
続のレベルを追加すると、プロセスを複雑にするが、Ｌ
Ｉライン１３のみを使用して実現される改善以上に、実
装密度及び過渡時の性能を更に改善させることもでき
る。追加レベルの局部相互接続は、ＬＩバーと呼ばれ図
の１４で示され、フィールド分離領域１２１上のみでは
なく、ゲート電極１５上、あるいはソース及びドレイン
の拡散領域１６上にも配置できる。
【０００５】当分野において一般的であるように、ＬＩ
ライン１３は、通常はゲート電極１５の形成中にフィー
ルド分離領域１２１の上面に形成される（これは、半導
体プロセスが電界効果トランジスタ（ＦＥＴ）プロセス
の場合であり、他の場合にはＬＩライン１３は、別個に
形成されることもある）。この結果ＬＩライン１３は、
一般にはゲート電極１５と同じ材料であり、同じ厚さで
ある。ＬＩライン１３は、通常はフィールド分離領域１
２１の表面に沿って延び、したがってＬＩライン１３
は、通常はソース及びドレインの拡散領域１６に直接に
は接触しない。むしろＬＩライン１３は、自身をソース
及びドレインの拡散領域１６に電気的に接続するため
に、別の構造を必要とする。一般にＬＩライン１３とソ
ース及びドレインの拡散領域１６との間の接続は、１）
ＬＩライン１３からフィールド分離領域１２１を横断し
て拡散領域１６までブリッジする、通常は金属で『スト
ラップ』と呼ばれる薄膜（図示せず）、あるいは２）ソ
ース及びドレインの拡散領域１６とＬＩライン１３とを
電気的に接続するために、フィールド酸化物１２１を横
断してブリッジする（ストラップと同類の）バー状構造
１７、の２つの技法のいずれかによって形成される。図
１〜図１４の構造が示すのは、２番目の技法を利用した
ものであるが、次に説明する本発明は、いずれの技法に
も適用できることを理解されたい。
【０００６】ＬＩバー１４をトランジスタ端子（ゲート
電極１５、ソース及びドレインの拡散領域１６）上に直
接に配置できるため、ＬＩバー１４は、隣接して配置さ
れたトランジスタ（あるいは他の半導体素子）を直接に
接続できる。ＬＩバーは、通常は部分的なスタッド構造
９９ａの形成中に形成される。既存技術の方法ではスタ
ッド構造は、一般には部分的なスタッド構造９９ａ及び
９９ｂを結合したものである。部分的なスタッド構造９
９ａ及び９９ｂは、通常は２つの別々の連続したステッ
プにおいて形成される。すなわち部分的なスタッド構造
９９ａが先ず形成され、続いて部分的なスタッド構造９
９ｂが形成される。この方法は、部分的なスタッド構造
９９ｂが部分的なスタッド構造９９ａ上に積み重ねられ
るため、当分野では『スタック状』スタッド構造と呼ば
れる。ＬＩバー１４は、一般に部分的なスタッド構造９
９ａの形成中に形成されるため、通常は部分的なスタッ
ド構造９９ａと同じ材料、及び同じ厚さである。一般に
部分的なスタッド構造９９ａ及び９９ｂ用に使われる材
料は、タングステンのような金属である。ＬＩバー１４
が、部分的なスタッド構造９９ａと同じ厚さであるた
め、部分的なスタッド構造９９ａ及びＬＩバー１４の上
面と第１のレベルの配線金属５５の底部との間に、第２
の絶縁層１８が（第１の絶縁層２０上に）必要である。
この第２の絶縁層１８は、ＬＩバー１４が、配線構造３
３にある第１のレベルの金属５５にショートすることを
防ぐ。部分的なスタッド構造９９ｂは、この絶縁層１８
を通って第１のレベルの金属５５まで達する。ＬＩバー
１４は、トランジスタ端子を他のトランジスタ端子に相
互接続できる。
【０００７】ゲート電極１５は、前記で説明したように
一般には多結晶シリコンであり、部分的なスタッド構造
９９ａ及び９９ｂは、一般には金属である。ＬＩライン
１３は、通常はゲート電極１５の形成中に形成されるた
め、一般には多結晶シリコンである。またＬＩバー１４
は、前記で説明したように通常は部分的なスタッド構造
９９ａの形成中に形成されるため、一般には金属であ
る。多結晶シリコンは、概して金属よりも抵抗率が高
く、ＬＩライン１３の断面積は、ＬＩバー１４の断面積
よりも小さいため、ＬＩライン１３がもつ１単位長当た
りの抵抗は、ＬＩバー１４がもつ抵抗よりも大きい。こ
のためＬＩバー１４は、一般には比較的長い相互接続用
に使われ、一方ＬＩライン１３は、一般には比較的短い
相互接続用に使われる。しかしＬＩバー１９をＬＩライ
ン１３上に直接に配置し、相互接続の抵抗率を低減でき
る。ＬＩバー１４は、フィールド分離領域１２１上だけ
ではなく、ゲート電極１５上、あるいはソース及びドレ
インの拡散領域１６上にも直接に配置できる。全体的な
表面積消費を最小限にする最適の配置に基づき、特定の
電気的接続が、ＬＩバー１４あるいはＬＩライン１３と
して選択される。
【０００８】前に述べたように局部相互接続の利用は、
従来のスタッドの必要性を完全に取り除けるわけではな
い。すなわちＬＩを利用するプロセスは、ゲート電極１
５、ソース及びドレインの拡散領域１６、あるいは受動
素子（図示せず）を配線構造３３に接続するために、一
般には部分的なスタッド構造９９ａ及び９９ｂの形成を
必要とする。更にＬＩを利用するプロセスは、ＬＩバー
１４あるいはＬＩライン１３を配線構造３３に接続する
スタッド（図示せず）の形成を一般に必要とする。した
がって接触部構造２２内には、１）従来の部分的なスタ
ッド構造９９ａ及び９９ｂ、２）配線構造３３をＬＩバ
ー１４あるいはＬＩライン１３に接続するスタッド（図
示せず）、３）ＬＩバー１４、４）ソース及びドレイン
の拡散領域１６をＬＩライン１３に接続するバー状構造
１７、５）ソース及びドレインの拡散領域１６を同一ト
ランジスタのゲート電極に直接に接続するバー状構造
（図示せず）、が存在し得る。しかしスタッド構造９９
ａ及び９９ｂの形成中には、いずれの考えられる形状あ
るいはサイズの構造も形成できるので、前記のリスト
は、すべてを包含しているわけではない。ＬＩライン１
３は（繰り返すと、通常はゲート電極１５と同時に形成
されるため）、接触部構造２２内ではなく、素子構造１
１内にあることに留意されたい。
【０００９】要約すると図２は、一般に下部にある第１
のレベル２１、及び上部にある第２のレベル２３の２つ
のレベルを含む接触部構造２２を示している。下部にあ
る第１のレベル２１が先ず形成され、絶縁層２０内に主
にＬＩバー１４及び部分的なスタッド構造９９ａを含
む。上部にある第２のレベル２３は、第１のレベルの後
に形成され、一般には第１のレベル２１の上面２１ａと
配線構造３３内の第１の金属層５５との間に、絶縁層１
８を含む。第２のレベル２３は、第１のレベル２１内で
形成される部分的なスタッド構造９９ａを単に『延長す
る』部分的なスタッド構造９９ｂを含む。
【００１０】図３〜図８は、図２の接触部構造２２と類
似ではあるが同一ではない接触部構造を形成するために
利用される、従来のプロセス方法を示している。
【００１１】図３は、典型的な完成した素子構造２７を
示し、この構造は、半導体基板８２上に形成された完成
したトランジスタ２４及び２５、完成したフィールド分
離領域２６及びＬＩライン２８、ならびにそれぞれのゲ
ート酸化物上に重なるゲート電極３１を含む。前記の構
造を形成する特定の方法は周知であり、ここでは詳しく
記述しない。
【００１２】図４が示すのは、既存技術による接触部構
造形成方法における最初のステップによって形成される
構造である。先ず、例えばシリコン窒化物などから成る
エッチング停止層３６が、素子構造２７の表面上に形成
される。次に、リンケイ酸塩ガラス（以下ＰＳＧと呼ば
れる）のような絶縁層３７を、エッチング停止層３６上
に形成できる。絶縁層３７は、例えば化学蒸着法（ＣＶ
Ｄ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、あるいは低
圧ＣＶＤ（ＬＰＣＶＤ）による付着など周知の方法によ
って形成できる。
【００１３】図５が示すのは、第１のレベル用マスク露
光、及びそれに続くエッチングによって形成される構造
である。図４の構造が形成されると、絶縁層３７の表面
３７ａ上に感光性材料（例えばフォトレジスト）の層
（図示せず）が形成される。次に、第１のレベル用マス
クの透明領域を通り抜ける光によって形成される光パタ
ーンが、感光層上に投影される。既存技術の方法では、
第１のレベル用マスクによって生成される光パターン
は、ＬＩバー（例えば『バー』）とスタッド（例えば
『ホール』）との双方を含む。感光層は、適切に露光さ
れた後に現像される。現像は、現像用の溶液（例えば
『現像液』）の中に感光層を浸すことを含み、この溶液
は、感光層がそれぞれポジ型であるかネガ型であるかに
よって、それぞれ露光された領域、あるいは露光されて
ない領域のいずれかを溶解する作用がある。
【００１４】このようにして絶縁層３７は、スタッドあ
るいはＬＩバーが必要とされる領域が露光される。これ
らの領域は、例えば反応性イオン・エッチング（ＲＩ
Ｅ）によって異方性エッチングが行われ、その結果、絶
縁層３７内に開口部５２が形成される。次に、固化した
感光性材料が除去され、露出したエッチング停止層３６
が、開口部５２の領域内で選択的に除去される。
【００１５】既存技術の方法では第１のレベル２１用マ
スクは、図２の記述から明白なように、ＬＩバー１４と
スタッドの双方を描画するパターンを含む。ＬＩライン
１３は、通常はゲート電極１５と同時に形成されるた
め、ＬＩライン１３を描画するパターンは、通常は接触
部構造２２の第１のレベル２１用マスク上ではなく、ゲ
ート電極１５のレベル用マスク上に配置される。
【００１６】図６は、完成された第１のレベル４８を示
している。図５の構造形成が完了すると、開口部５２
は、先ずチタンのような付着性を増強する材料の裏打ち
層３８によって、次に窒化チタンなどの拡散障壁層３９
によって共形的にコーティングされる。最後に導電体４
０（好ましくはタングステンのような金属）が、コーテ
ィングされた開口部５２を充填する。次に導電体４０
は、絶縁領域３７に達するまで研磨される。
【００１７】図６が示すのは、１）スタック状配線金属
−ゲート金属スタッドの第１の部分４１、２）２つのス
タック状配線金属−拡散領域スタッドの第１の部分４
２、３）ＬＩライン２８とトランジスタ２５の拡散領域
３２ａとの間を電気的に接続するために形成されるバー
状構造４３、４）ゲート３１上に配置されるＬＩバー４
４、及び５）拡散領域３２ｂ上に配置されるＬＩバー４
５である。この他のバー構造及びスタッド構造（例えば
フィールド酸化物を横断してブリッジし、隣接する拡散
領域を接続するバー状構造など）が可能である。ゲート
・スタッド４１とＬＩバー４４との相違、及びスタッド
４２とＬＩバー４５との相違は、図６に示されている断
面図では容易には分からない。これらの主な相違は、ス
タッド４１及び４２が、比較的小さいホール、または長
方形の構造で作り込まれる一方、ＬＩバー４４及び４５
は、図面の平面から前に出、後に伸びるように設計され
た細長いラインである。したがってＬＩバー４４及び４
５は、比較的大きい形状の光信号を使用して形成され、
一方スタッド４１及び４２は、比較的小さい形状の光信
号を使用して形成される。
【００１８】図７が示すのは、第２のレベルの絶縁層４
６が、完成された第１のレベル４８上に形成され、光学
的にパターン化され、更にエッチングされた後の接触部
構造である。先ず好ましくはＰＳＧである絶縁層４６
が、完成された第１のレベル４８上に形成され、感光性
材料の層が、この絶縁層４６上に形成される。次に、第
２のレベル用マスクによって作られ、（図２に示される
ように）第１のレベルの配線金属５５に部分的なスタッ
ド構造９９ｂを描画する光パターンが、この感光性材料
に照射される。感光層は、図５を使って前記で説明した
方法と同様の方法で露光され、したがって絶縁層４６の
領域を露光する。絶縁層４６の下には、第１のレベル４
８内で構造がすでに形成されている。露光された絶縁層
４６の領域は除去され、この結果、絶縁層４６内に開口
部４９が形成される。
【００１９】図８が示すのは、完成された接触部構造、
及び素子構造である。図７における構造が形成される
と、第２のレベルの絶縁層４６の開口部４９は、図５を
使って述べたように適切な付着性増強層及び拡散障壁層
を使用して先ず裏打ちされ、次にタングステンのような
適切な導電体５１を使用して充填される。したがってこ
の例において接触部構造は、１）完全に形成されたスタ
ック状配線金属−ゲート金属スタッド５２、２）２つの
完全に形成されたスタック状配線金属−拡散領域スタッ
ド５３、３）拡散領域３２ａとＬＩライン２８との間の
電気的接続を形成するバー状構造４３、４）ゲート３１
に沿って延びるＬＩバー４４、及び５）この断面では配
線金属−ＬＩバー・スタッド５４にも接続されている、
拡散領域３２ｂに沿って延びるＬＩバー４５を含む。
【００２０】戻って図２を参照すると、既存技術の接触
部構造用マスク・セットは、１）ＬＩバー、スタッド、
及びバー状構造用のパターンをもつ第１のレベル２１用
マスク、２）部分的なスタッド構造９９ｂ用のパターン
をもつ第２のレベル２３用マスク、の２つのマスクを含
む。
【００２１】既存技術による第１のレベル２１用マスク
は、種々の形状及びサイズをもつ光パターンの作成に役
立ち、これらのパターンは、メタライゼーション（ある
いは、ネガ型とポジ型のどちらのフォトレジストが使用
されるかによっては絶縁）の領域を描画できる。第１の
レベル２１用マスクは、例えばスタッド９９ａ用の小さ
く丸い画像作成にも、ＬＩバー１４用の幅が広く長方形
の画像作成にも役立つ。光学投影システムから生成され
る光信号が、マスクを通過する光によってマスク面（例
えば対物面）に画像を作る。続いてこの光が、特定開口
数のレンズによって集束され、感光層（例えば画像面）
上に焦点を結ぶ。この開口数は、集光レンズが、対物面
から回折した光を最大限集光できる能力を示す１よりも
小さい数である。感光層上に焦点を結ぶ画像は、要求さ
れる光学画像のサイズ相違を関数として、単位面積当た
りの光の強度が異なる。概して対物面におけるフィーチ
ャー・サイズが小さいほど、画像面における単位面積当
たりの光の強度は、低下する。したがって既存技術によ
る第１のレベル用マスクを利用すると、リソグラフィの
問題が生じる。より詳細には、感光層に焦点を結んだと
きにスタッド９９ａ（『ホール』）用のパターンが単位
面積当たりもつ光の強度は、ＬＩバー１４（『バー』）
用のパターンがもつ光の強度よりも低い。これは、ホー
ルのサイズがバーのサイズよりも小さいためである。一
般にはバーをホールよりも数倍大きくできる。より明確
には現在の最新技術では、バーを数ミクロンあるいはそ
れより大きくでき、一方ホールは、一般に数分の１ミク
ロンである。この結果最適の露光時間は、この２種類の
フィーチャーに対して異なる。
【００２２】パターンのサイズに伴う光強度の変化は、
１）ホールを露光不足にするが、バーを所要の精度まで
プリントする、２）バーを過度に露光するが、ホールを
所要の精度までプリントする、あるいは３）前の２つの
選択間で妥協し、したがってホールとバーの双方とも所
要の精度まではプリントされないが、ホールとバーの双
方とも前の２つの選択ほどひどくは露光不足にされな
い、あるいは過度に露光されない、という不満足な選択
をする結果となる。以前にはこのジレンマは、第１のレ
ベル２１用マスク内のフィーチャー寸法を変更し、プリ
ントにおける差異を補正することによって、対処されて
きた。例えば第１のレベル２１用マスク上のバーのフィ
ーチャーは、必要なものよりも更に細くなるように形成
されたが、必要なホール露光のために過度に露光した結
果、フォトレジストの現像後に所要の寸法をもった『過
度に露光された』バーとなった。寸法が０．３μｍ以下
に減少すると、このような補正技術はもはや実行できな
い。
【００２３】種々のサイズをもつフィーチャーを正確に
パターン化するという課題を解決する可能な代替方法
は、１）光の波長を短くする（これは、一定のフィーチ
ャー・サイズに対する回折した光の分散を減少させ
る）、あるいは２）投影システムの光帯域幅を増大させ
ることである。しかし波長を短くすることは、例えばＸ
線リソグラフィ・システムなどの更に費用のかかる製造
装置を必要とする。もう一方の代替方法である（より大
きい開口数の集光レンズを利用することによって）光帯
域幅を増大させることは、画像の焦点深度を低減させる
という欠点をもつ。長い焦点深度は、レンズの焦点面に
対するウェハの配置に大きい許容差を許すので、望まし
いものである。０．３μｍ以下の寸法では、小さいサイ
ズのフィーチャー用に単位面積当たりの光信号の強度を
上げるために、レンズの開口数を増大させることは、焦
点深度の許容度を法外に狭くする結果となる。したがっ
てこの課題に直接に対処する、費用効果の良い半導体装
置は、まだ入手できない。
【００２４】必要とされるのは、既存の製造装置を利用
し、プロセスに多大な費用及び複雑性を追加することな
く、ホール及びバーの完全な光解像度を得る方法であ
る。
【００２５】
【発明が解決しようとする手段】本発明の目的は、種々
のサイズをもつフィーチャーを形成する際に、前記で説
明した欠点を克服する製造方法を提供することである。
【００２６】
【課題を解決するための手段】本発明によれば、種々の
サイズの形状パターンを有する半導体構造を形成する方
法であって、 （ａ）半導体基板上に第１の絶縁体層を形成するステッ
プと、 （ｂ）前記第１の絶縁体層上に、第１の形状パターンサ
イズを有する第１の複数の形状パターンのみをパターン
化するステップと、 （ｃ）前記第１の複数の形状パターンに対応する前記第
１の絶縁体層の部分を除去し、その結果、前記第１の絶
縁体層内に前記第１のパターン化された複数の形状パタ
ーンに対応する第１の複数の開口部を形成するステップ
と、 （ｄ）前記第１の複数の開口部を導電体で前記第１の絶
縁体層表面と実質的に同一なレベルにまで充填するステ
ップと、 （ｅ）前記第１の絶縁体層及び前記導電体で充填された
開口部上に第２の絶縁体層を形成するステップと、 （ｆ）前記第２の絶縁体層上に、前記第１の形状パター
ンサイズよりも小さい第２の形状パターンサイズを有す
る第２の複数の形状パターンをパターン化するステップ
と、 （ｇ）前記第２の複数の形状パターンに対応する前記第
１の絶縁体層及び前記第２の絶縁体層の部分を除去し、
その結果、前記第２の絶縁体層内に前記第２のパターン
化された複数の形状パターンに対応し、前記第１の絶縁
体層及び前記第２の絶縁体層を通して伸長する第２の複
数の開口部を形成するステップと、 （ｈ）前記第２の複数の開口部を導電体で前記第２の絶
縁体層表面と実質的に同一なレベルにまで充填するステ
ップと、を含む方法が提供される。
【００２７】本発明の方法は、１つの好ましい実施例に
おいて、少なくとも２つの絶縁層をもつ接触部構造を製
造するために使用される。バーあるいはバー状構造のみ
が、第１の絶縁層内に形成され、スタッド構造は、第２
の絶縁層形成後に形成される。したがって比較的大きい
（数ミクロン以上）フィーチャー（形状パターン）のみ
が、１つのレベルに形成され、比較的小さい（数分の１
ミクロン以下）フィーチャー（形状パターン）のみが、
もう１つのレベルに形成される。
【００２８】
【発明の実施の形態】図９〜図１４が示すのは、ＬＩバ
ー及びＬＩラインの２つのレベルの局部相互接続をもつ
接触部構造を形成するために利用される、本発明による
方法の好ましい実施例を完了させる種々の段階における
半導体構造である。本発明の記述は、特に接触部構造に
関するが、本発明の課題とする内容を他の半導体構造に
も同様に適用できることは留意されたい。すなわち半導
体集積回路の全体的なリソグラフィ解像度を改善するた
めに、１つのレベルにおいて比較的大きいフィーチャー
のみを形成し、別のレベルにおいて比較的小さいフィー
チャーのみを形成する方法を、半導体プロセスのいかな
る場面においても利用できる。
【００２９】図９は、典型的な完成された素子構造２７
１を示し、この構造は、完成されたトランジスタ２４１
及び２５１、完成されたフィールド分離領域２６１、及
び完成されたＬＩライン２８１を含む。周知の方法によ
って、この図９に示される典型的な素子構造を形成でき
る。抵抗やコンデンサなどの受動素子は、図示されてい
ないが、完成された素子構造２７１内にこれらを形成で
きることを理解されたい。本発明によるプロセスが、こ
こに説明される素子構造２７１には限定されず、他の多
様な素子構造に適用できることも理解されたい。
【００３０】トランジスタ２５１とトランジスタ２４１
の双方のゲート３１１は、多結晶シリコンであることが
好ましい。トランジスタ２４１及び２５１は、不純物を
ドープした（拡散領域３２１ａ及び３２１ｂを含む）拡
散領域３２１をゲート３１１の両側に含む。またトラン
ジスタ２４１とトランジスタ２５１の双方のゲート３１
１、及びＬＩライン２８１は、側面に窒化物あるいは酸
化物のスペーサ３４を付着されることが好ましく、また
それらの上にはケイ化チタン３５の層を配置できる。
【００３１】図示のためにフィールド分離領域２６１
は、浅いトレンチ構造として示されているが、本発明
は、浅いトレンチを利用する集積方式には限定されな
い。当分野に通常の知識をもつ当業者は、ここに説明さ
れる方法を他の分離方式（例えばＬＯＣＯＳなど）にも
適用できることを、本明細書の開示から理解するであろ
う。
【００３２】図１０が示すのは、本発明による接触部構
造形成方法の好ましい実施例における最初のステップに
よって形成される構造である。先ず、例えば好ましくは
５０ｎｍの厚さであるシリコン窒化物層のエッチング停
止層６２が、素子構造の表面上に形成される。次に、例
えば好ましくは６％のＰＳＧで１０５０ｎｍの厚さであ
るＰＳＧなどの絶縁層６０が、このエッチング停止層６
２上に形成される。エッチングあるいは研磨など周知の
方法のいずれかによって、この絶縁層６０の一部分（例
えば約４００ｎｍのオーダを超える上部）を除去でき
る。この結果、エッチング停止層６２及び絶縁層６０を
含む多層構造が形成される。
【００３３】図１１が示すのは、第１のレベル用マスク
露光、及びこれに続くエッチングによって形成される構
造である。既存技術とは異なる本発明の方法に従うと、
類似サイズのフィーチャーのみが、第１のレベル用マス
クに含まれる。より詳細には、例えばスタッドのフィー
チャーは、第１のレベル用マスク上には配置されず、す
なわちバーを描画する光信号のみで第１のレベルが露光
される。したがって前述の露光ジレンマは回避され、バ
ーのフィーチャーが適切に露光される。図１０の構造が
形成されると、感光性材料（例えばフォトレジスト）の
層が、絶縁層６０の表面６０ａ上に形成される。次に、
比較的大きいサイズのフィーチャーを描画する（例えば
バー構造のみで、スタッド構造を描画しない）光パター
ンが、第１のレベル用マスクの透明パターンを通過する
光によって形成され、感光層（図示せず）上に投影され
る。更に従来の方法で感光層を露光、現像でき、その結
果、ＬＩバー及びバー状構造を必要とする絶縁層６０の
領域が露光される。絶縁層６０の露光された領域は、更
に異方性エッチング、好ましくは反応性イオン・エッチ
ング（ＲＩＥ）によって除去され、それにより開口部６
１が、絶縁層６０内に生成される。次に感光性材料が除
去され、露出したエッチング停止層６２が、好ましくは
ＲＩＥによって選択的に除去され、したがってフィール
ド分離領域２６１、拡散領域３２１、及びシリサイド３
５は、影響を受けない。最後にこの形成された構造は、
好ましくは約６００℃で３０分間、随意選択でアニール
される。このようなアニーリング・ステップは、省略で
きる、あるいはより早い段階で実行することもできる
が、窒化物の層６２が付着されてからアニーリングを実
行することが、有利であると思われる。
【００３４】図１２は、本発明の完成された第１のレベ
ル４８１を示す。既存技術とは異なり、ＬＩバー及びバ
ー状のフィーチャーのみが、完成された第１のレベル内
に存在する。図１１の構造が形成されると開口部６１
は、先ず、好ましくは約１０ｎｍの厚さをもつチタンの
層である、付着性を増強する材料の比較的に薄い層６６
によって、次に、好ましくは約１００ｎｍの厚さをもつ
窒化チタンの層である拡散障壁層６７によって、共形的
にコーティングされる。形成された構造は、接触抵抗を
低くするために、全体的にアニールされることが好まし
い。適切なアニーリング条件は、例えば約５５０℃の加
熱温度で約３０分間の持続時間である。最後に、好まし
くはタングステンのような金属である導電体６８が、コ
ーティングされた開口部６１を充填する。更に導電体６
８は、絶縁層６０の表面６０ａに達するまで研磨され
る。
【００３５】図１２が示すのは、ＬＩライン２８１とト
ランジスタ２５１の拡散領域３２１ａとの間を電気的に
接続するために形成されるバー状構造６９、ゲート電極
３１１１上に配置されるＬＩバー７０、及び拡散領域３
２１ｂ上に配置されるＬＩバー７１である。この他のバ
ー状構造（例えばフィールド酸化物を横断してブリッジ
し、隣接する拡散領域を接続するバー状構造）が可能で
あることを理解されたい。
【００３６】図１３が示すのは、完成された第１のレベ
ル４８１上に第２のレベルの絶縁層７２が形成され、パ
ターン化され、更にエッチングされた後の接触部構造で
ある。好ましくは厚さが約６００ｎｍのＰＳＧである絶
縁層７２が、完成された第１のレベル４８１上に形成さ
れる。感光性材料の層（図示せず）が、この絶縁層７２
上に形成される。次に、第２のレベル用マスクによって
作られ、比較的小さいフィーチャー（例えば配線構造へ
のスタッド接点）を描画する光パターンが、この感光性
材料に焦点を結ぶ。更に感光層を従来の方法で露光、現
像でき、その結果、自身の下にＬＩバー７１、ＬＩライ
ン（図示せず）、ゲート電極７５、あるいは拡散領域７
６への必要な接続領域が存在する絶縁層７２の領域を露
光する。
【００３７】引き続き図１３を参照すると、絶縁層７２
と絶縁層６０の双方の露光された領域が除去され、開口
部７３が形成される。比較的小さいフィーチャー（例え
ばスタッド）を描画する開口部７３ａが、絶縁層７２と
絶縁層６０の双方を通って伸び、トランジスタ２５１及
びトランジスタ２４１に接触する手段を提供することが
示されている。開口部７３ａの形成は、高いアスペクト
比の除去技術を必要とする。深い開口部の形成が可能な
１つの好ましいエッチング方法は、例えば速いエッチン
グ速度の理由による高密度プラズマ・エッチングであ
る。適切なエッチング条件のより詳細は、ほぼ以下の表
１に示す通りである。
【表１】
【００３８】より低速のエッチングを実施できるが、よ
り長いプロセス時間を必要とし、したがってプロセス費
用を増大させることは留意すべきである。絶縁領域７２
及び６０のエッチングは、素子構造上のエッチング停止
層６２に達するまで続行する。最後に、エッチング停止
層６２が除去される。
【００３９】図１４が示すのは、図１２に関するコーテ
ィング及び充填の記述と同様に、開口部７３が再度コー
ティング、充填された後の完成された接触部構造及び素
子構造である。したがってこの例における接触部構造
は、１）配線金属−ゲート金属スタッド８０、２）２つ
の配線金属−拡散領域スタッド８１、３）拡散領域３２
１ａとＬＩライン２８１との間の電気的接続を形成する
バー状構造６９、４）ゲート電極３１１に沿って伸びる
ＬＩバー７０、５）拡散領域３２１ｂに沿って伸び、Ｌ
Ｉバー・スタッド８５を通じて配線金属に接続すること
もできるＬＩバー１から成る。
【００４０】好ましい実施例を使って本発明を詳しく図
示し、説明してきたが、当分野に知識をもつ当業者は、
本発明の意図及び範囲から離れることなく、形態及び細
部における他のさまざまな変更を行い得ることを理解す
るであろう。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４２】（１）種々のサイズのフィーチャーを有す
る半導体構造を形成する方法であって、（ａ）半導体基
板上に第１の層を形成するステップと、（ｂ）前記第１
の層上に、第１のフィーチャー・サイズを有する第１の
複数のフィーチャーのみをパターン化するステップと、
（ｃ）前記第１の複数のフィーチャーに対応する前記第
１の層の部分を除去し、その結果、前記第１の層内に前
記第１のパターン化された複数のフィーチャーに対応す
る第１の複数の開口部を形成するステップと、（ｄ）前
記第１の複数の開口部を充填するステップと、（ｅ）前
記第１の層及び前記充填された開口部上に第２の層を形
成するステップと、（ｆ）前記第２の層上に、第２のフ
ィーチャー・サイズを有する第２の複数のフィーチャー
をパターン化するステップと、（ｇ）前記第２の複数の
フィーチャーに対応する前記第１の層及び前記第２の層
の部分を除去し、その結果、前記第２の層内に前記第２
のパターン化された複数のフィーチャーに対応し、前記
第１の層及び前記第２の層を通して伸長する第２の複数
の開口部を形成するステップと、（ｈ）前記第２の複数
の開口部を充填するステップと、を含む方法。 （２）前記第１の層が絶縁体から成る、（１）に記載の
方法。 （３）前記第１の層及び前記第２の層が、それぞれ第１
の絶縁体及び第２の絶縁体から成る、（１）に記載の方
法。 （４）前記第１の絶縁体及び前記第２の絶縁体が同じで
ある、（３）に記載の方法。 （５）前記第１の層が化学蒸着法によって形成される、
（２）に記載の方法。 （６）前記第１の層及び前記第２の層が化学蒸着法によ
って形成される、（４）に記載の方法。 （７）前記第１の複数のフィーチャーが比較的大きいフ
ィーチャーから成る、（１）に記載の方法。 （８）前記比較的大きいフィーチャーがバー構造あるい
はバー状構造を描画する、（７）に記載の方法。 （９）前記第２の複数のフィーチャーが比較的小さいフ
ィーチャーから成る、（１）に記載の方法。 （１０）前記比較的小さいフィーチャーがスタッドを描
画する、（９）に記載の方法。 （１１）前記第１の層の部分を除去するステップ（ｃ）
がエッチングを含む、（１）に記載の方法。 （１２）前記第１の層の部分を除去するステップ（ｃ）
が反応性イオン・エッチングを含む、（１１）に記載の
方法。 （１３）前記第２の層の部分を除去するステップ（ｇ）
がエッチングを含む、（１）に記載の方法。 （１４）前記第２の層の部分を除去するステップ（ｇ）
が反応性イオン・エッチングを含む、（１３）に記載の
方法。 （１５）前記第１の複数の開口部を充填するステップ
（ｄ）が、導電体を使用する前記第１の複数の開口部の
充填を含む、（１）に記載の方法。 （１６）前記導電体がタングステンから成る、（１５）
に記載の方法。 （１７）前記第２の複数の開口部を充填するステップ
（ｈ）が、導電体を使用する前記第２の複数の開口部の
充填を含む、（１）に記載の方法。 （１８）前記導電体がタングステンから成る、（１７）
に記載の方法。 （１９）接触部構造を形成する方法であって、（ａ）半
導体基板上に第１の絶縁層を形成するステップと、
（ｂ）前記第１の絶縁層上に、第１のフィーチャー・サ
イズを有する第１の複数のフィーチャーのみをパターン
化するステップと、（ｃ）前記第１の複数のフィーチャ
ーに対応する前記第１の絶縁層の部分を除去し、その結
果、前記第１の絶縁層内に前記第１のパターン化された
複数のフィーチャーに対応する第１の複数の開口部を形
成するステップと、（ｄ）導電体を使用して前記第１の
複数の開口部を充填するステップと、（ｅ）前記第１の
絶縁層及び前記充填された開口部上に積層する第２の絶
縁層を形成するステップと、（ｆ）前記第２の絶縁層上
に、第２のフィーチャー・サイズを有する第２の複数の
フィーチャーをパターン化するステップと、（ｇ）前記
第２の複数のフィーチャーに対応する前記第１の絶縁層
及び前記第２の絶縁層の部分を除去し、その結果、前記
第２のパターン化された複数のフィーチャーに対応し、
前記第１の絶縁層及び前記第２の絶縁層を通して伸長す
る第２の複数の開口部を形成するステップと、（ｈ）導
電体を使用して前記第２の複数の開口部を充填するステ
ップと、を含む方法。 （２０）前記第１の絶縁層及び前記第２の絶縁層が同じ
である、（１９）に記載の方法。 （２１）前記第１の絶縁層及び前記第２の絶縁層が化学
蒸着法によって形成される、（２０）に記載の方法。 （２２）前記第１の複数のフィーチャーが比較的大きい
フィーチャーから成る、（１９）に記載の方法。 （２３）前記比較的大きいフィーチャーがバー構造ある
いはバー状構造を描画する、（２２）に記載の方法。 （２４）前記第２の複数のフィーチャーが比較的小さい
フィーチャーから成る、（１９）に記載の方法。 （２５）前記比較的小さいフィーチャーがスタッドを描
画する、（２４）に記載の方法。 （２６）前記第１の絶縁層の部分を除去するステップ
（ｃ）がエッチングを含む、（１９）に記載の方法。 （２７）前記第１の絶縁層の部分を除去するステップ
（ｃ）が反応性イオン・エッチングを含む、（２６）に
記載の方法。 （２８）前記第２の絶縁層の部分を除去するステップ
（ｇ）がエッチングを含む、（１９）に記載の方法。 （２９）前記第２の絶縁層の部分を除去するステップ
（ｇ）が反応性イオン・エッチングを含む、（２８）に
記載の方法。 （３０）前記第１の複数の開口部を充填するステップ
（ｄ）が、導電体を使用する前記第１の複数の開口部の
充填を含む、（１９）に記載の方法。 （３１）前記導電体がタングステンから成る、（３０）
に記載の方法。 （３２）前記第２の複数の開口部を充填するステップ
（ｈ）が、導電体を使用する前記第２の複数の開口部の
充填を含む、（１９）に記載の方法。 （３３）前記導電体がタングステンから成る、（３２）
に記載の方法。
【図面の簡単な説明】
【図１】素子構造、接触部構造、及び配線構造を含む、
従来の半導体構造の概略図である。
【図２】素子構造、接触部構造、及び配線構造の一部を
含み、接触部構造の詳細を示す、従来の半導体構造の概
略図である。
【図３】従来の製造プロセスを完了させる種々の段階に
おける、図１及び図２に示される構造と類似の半導体構
造を示す概略図である。
【図４】従来の製造プロセスを完了させる種々の段階に
おける、図１及び図２に示される構造と類似の半導体構
造を示す概略図である。
【図５】従来の製造プロセスを完了させる種々の段階に
おける、図１及び図２に示される構造と類似の半導体構
造を示す概略図である。
【図６】従来の製造プロセスを完了させる種々の段階に
おける、図１及び図２に示される構造と類似の半導体構
造を示す概略図である。
【図７】従来の製造プロセスを完了させる種々の段階に
おける、図１及び図２に示される構造と類似の半導体構
造を示す概略図である。
【図８】従来の製造プロセスを完了させる種々の段階に
おける、図１及び図２に示される構造と類似の半導体構
造を示す概略図である。
【図９】本発明による方法の好ましい実施例を完了させ
る種々の段階における半導体構造を示す概略図である。
【図１０】本発明による方法の好ましい実施例を完了さ
せる種々の段階における半導体構造を示す概略図であ
る。
【図１１】本発明による方法の好ましい実施例を完了さ
せる種々の段階における半導体構造を示す概略図であ
る。
【図１２】本発明による方法の好ましい実施例を完了さ
せる種々の段階における半導体構造を示す概略図であ
る。
【図１３】本発明による方法の好ましい実施例を完了さ
せる種々の段階における半導体構造を示す概略図であ
る。
【図１４】本発明による方法の好ましい実施例を完了さ
せる種々の段階における半導体構造を示す概略図であ
る。
【符号の説明】
１ 素子構造 ２ 接触部構造 ３ 配線構造 ４ 半導体基板 ４ａ 半導体の表面 ５ 配線金属 ６ パッシベーション層 ７ 配線ライン ８ トランジスタ Ａ 接触部構造と素子構造との境界 Ｂ 接触部構造と配線構造との境界 ９ スタッド １０ 局部相互接続ライン １１ 素子構造 １２ 絶縁領域 １３ ＬＩライン １４ ＬＩバー １５ ゲート電極 １６ ソース及びドレインの拡散領域 １７ バー状構造 １８ 第２の絶縁層 １９ ＬＩバー ２０ 第１の絶縁層 ２１ 接触部構造の第１のレベル ２１ａ 接触部構造の第１のレベル上面 ２２ 接触部構造 ２３ 接触部構造の第２のレベル ２４、２５ トランジスタ ２６ フィールド分離領域 ２７ 素子構造 ２８ ＬＩライン ３１ ゲート電極 ３２ａ、３２ｂ 拡散領域 ３３ 配線構造 ３４ スペーサ ３５ ケイ化チタン層 ３６ エッチング停止層 ３７ 第１のレベルの絶縁層 ３７ａ 第１のレベルの絶縁層上面 ３８ 付着性増強層 ３９ 拡散障壁層 ４０ 導電体 ４１ スタック状配線金属−ゲート金属
スタッドの第１の部分 ４２ スタック状配線金属−拡散領域ス
タッドの第１の部分 ４３ バー状構造 ４４、４５ ＬＩバー ４６ 第２のレベルの絶縁層 ４８ 接触部構造の第１のレベル ４９ 第２のレベルの絶縁層内開口部 ５１ 導電体 ５２（図５） 第１のレベルの絶縁層内開口部 ５２（図８） スタック状配線金属−ゲート金属
スタッド ５３ スタック状配線金属−拡散領域ス
タッド ５４ 配線金属−ＬＩバー・スタッド ５５ 配線金属 ６０ 第１のレベルの絶縁層 ６０ａ 第１のレベルの絶縁層上面 ６１ 第１のレベルの絶縁層内開口部 ６２ エッチング停止層 ６６ 付着性増強層 ６７ 拡散障壁層 ６８ 導電体 ６９ バー状構造 ７０、７１ ＬＩバー ７２ 第２のレベルの絶縁層 ７３ 第２のレベルの絶縁層内開口部 ７７ 付着性増強層 ７８ 拡散障壁層 ７９ 導電体 ８０ 配線金属−ゲート金属スタッド ８１ 配線金属−拡散領域スタッド ８２ 半導体基板 ８５ ＬＩバー・スタッド ９９ａ、９９ｂ 部分的なスタッド構造 １２１ フィールド分離領域 ２４１、２５１ トランジスタ ２６１ フィールド分離領域 ２７１ 素子構造 ２８１ ＬＩライン ３１１ ゲート電極 ３２１ 拡散領域 ４８１ 接触部構造の第１のレベル
フロントページの続き (72)発明者 スティーブン・エドワード・グレコ アメリカ合衆国12540、ニューヨーク州 ラグランジビル、ハードン・ドライブ 77 (72)発明者 ティーナ・ジェイン・ワグナー アメリカ合衆国12550、ニューヨーク州 ニューバーグ、フォスタータウン・ロー ド 343 (56)参考文献 特開 平６−120447（ＪＰ，Ａ) 特開 平８−236717（ＪＰ，Ａ) 特開 平４−106971（ＪＰ，Ａ) 特開 平６−310677（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】種々のサイズの形状パターンを有する半導
    体構造を形成する方法であって、 （ａ）半導体基板上に第１の絶縁体層を形成するステッ
    プと、 （ｂ）前記第１の絶縁体層上に、第１の形状パターンサ
    イズを有する第１の複数の形状パターンのみをパターン
    化するステップと、 （ｃ）前記第１の複数の形状パターンに対応する前記第
    １の絶縁体層の部分を除去し、その結果、前記第１の絶
    縁体層内に前記第１のパターン化された複数の形状パタ
    ーンに対応する第１の複数の開口部を形成するステップ
    と、 （ｄ）前記第１の複数の開口部を導電体で前記第１の絶
    縁体層表面と実質的に同一なレベルにまで充填するステ
    ップと、 （ｅ）前記第１の絶縁体層及び前記導電体で充填された
    開口部上に第２の絶縁体層を形成するステップと、 （ｆ）前記第２の絶縁体層上に、前記第１の形状パター
    ンサイズよりも小さい第２の形状パターンサイズを有す
    る第２の複数の形状パターンをパターン化するステップ
    と、 （ｇ）前記第２の複数の形状パターンに対応する前記第
    １の絶縁体層及び前記第２の絶縁体層の部分を除去し、
    その結果、前記第２の絶縁体層内に前記第２のパターン
    化された複数の形状パターンに対応し、前記第１の絶縁
    体層及び前記第２の絶縁体層を通して伸長する第２の複
    数の開口部を形成するステップと、 （ｈ）前記第２の複数の開口部を導電体で前記第２の絶
    縁体層表面と実質的に同一なレベルにまで充填するステ
    ップと、を含む方法。
  2. 【請求項２】前記第１の複数の開口部を前記第１の絶縁
    体層表面と実質的に同一なレベルにまで導電体で充填す
    るステップが、前記導電体を前記第１の絶縁体層表面に
    達するまで研磨するステップを含む、請求項１に記載の
    方法。
  3. 【請求項３】前記第１の複数の形状パターンがバー構造
    あるいはバー状構造を描画し、前記 第２の複数の形状パ
    ターンがスタッドを描画する、請求項１に記載の方法。
  4. 【請求項４】前記第２の複数の形状パターンが数分の１
    ミクロン以下の小さいサイズから成る、請求項１に記載
    の方法。
  5. 【請求項５】接触部構造を形成する方法であって、 （ａ）半導体基板上に第１の絶縁層を形成するステップ
    と、 （ｂ）前記第１の絶縁層上に、第１の形状パターンサイ
    ズを有する第１の複数の形状パターンのみをパターン化
    するステップと、 （ｃ）前記第１の複数の形状パターンに対応する前記第
    １の絶縁層の部分を除去し、その結果、前記第１の絶縁
    層内に前記第１のパターン化された複数の形状パターン
    に対応する第１の複数の開口部を形成するステップと、 （ｄ）導電体を使用して前記第１の複数の開口部を前記
    第１の絶縁体層表面と実質的に同一なレベルにまで充填
    するステップと、 （ｅ）前記第１の絶縁層及び前記充填された開口部上に
    積層する第２の絶縁層を形成するステップと、 （ｆ）前記第２の絶縁層上に、前記第１の形状パターン
    サイズよりも小さい第２の形状パターンサイズを有する
    第２の複数の形状パターンをパターン化するステップ
    と、 （ｇ）前記第２の複数の形状パターンに対応する前記第
    １の絶縁層及び前記第２の絶縁層の部分を除去し、その
    結果、前記第２のパターン化された複数の形状パターン
    に対応し、前記第１の絶縁層及び前記第２の絶縁層を通
    して伸長する第２の複数の開口部を形成するステップ
    と、 （ｈ）導電体を使用して前記第２の複数の開口部を前記
    第２の絶縁体層表面と実質的に同一なレベルにまで充填
    するステップと、を含む方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5907781A (en) * 1998-03-27 1999-05-25 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
US6444530B1 (en) 1999-05-25 2002-09-03 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
US6441418B1 (en) 1999-11-01 2002-08-27 Advanced Micro Devices, Inc. Spacer narrowed, dual width contact for charge gain reduction
US6551923B1 (en) 1999-11-01 2003-04-22 Advanced Micro Devices, Inc. Dual width contact for charge gain reduction
US6274409B1 (en) * 2000-01-18 2001-08-14 Agere Systems Guardian Corp. Method for making a semiconductor device
US6534389B1 (en) * 2000-03-09 2003-03-18 International Business Machines Corporation Dual level contacts and method for forming
US6544850B1 (en) * 2000-04-19 2003-04-08 Infineon Technologies Ag Dynamic random access memory
US6333254B1 (en) * 2000-12-14 2001-12-25 Micron Technology, Inc. Methods of forming a local interconnect method of fabricating integrated circuitry comprising an SRAM cell having a local interconnect and having circuitry peripheral to the SRAM cell and method of forming contact plugs
KR100380348B1 (ko) * 2001-01-11 2003-04-11 삼성전자주식회사 자기 정렬 콘택의 게이트 스페이서를 형성하는 방법
US6376351B1 (en) * 2001-06-28 2002-04-23 Taiwan Semiconductor Manufacturing Company High Fmax RF MOSFET with embedded stack gate
US6730553B2 (en) * 2001-08-30 2004-05-04 Micron Technology, Inc. Methods for making semiconductor structures having high-speed areas and high-density areas
US8405216B2 (en) * 2005-06-29 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for integrated circuits
US8258057B2 (en) * 2006-03-30 2012-09-04 Intel Corporation Copper-filled trench contact for transistor performance improvement
US7901976B1 (en) * 2006-05-18 2011-03-08 Cypress Semiconductor Corporation Method of forming borderless contacts
US7772064B2 (en) * 2007-03-05 2010-08-10 United Microelectronics Corp. Method of fabricating self-aligned contact
US7968950B2 (en) * 2007-06-27 2011-06-28 Texas Instruments Incorporated Semiconductor device having improved gate electrode placement and decreased area design
US7832097B1 (en) * 2008-01-23 2010-11-16 Amkor Technology, Inc. Shielded trace structure and fabrication method
CN102446818A (zh) * 2011-07-01 2012-05-09 上海华力微电子有限公司 一种改善刻蚀通孔工艺中刻蚀终点均匀性的方法
US9330971B2 (en) * 2014-03-04 2016-05-03 GlobalFoundries, Inc. Method for fabricating integrated circuits including contacts for metal resistors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60167328A (ja) * 1984-02-10 1985-08-30 Hitachi Ltd 露光方法
US4855252A (en) * 1988-08-22 1989-08-08 International Business Machines Corporation Process for making self-aligned contacts
JPH07114210B2 (ja) * 1990-01-26 1995-12-06 株式会社東芝 半導体装置の製造方法
US5189506A (en) * 1990-06-29 1993-02-23 International Business Machines Corporation Triple self-aligned metallurgy for semiconductor devices
EP0469214A1 (en) * 1990-07-31 1992-02-05 International Business Machines Corporation Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom
US5126006A (en) * 1990-10-30 1992-06-30 International Business Machines Corp. Plural level chip masking
US5266446A (en) * 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
JP3123092B2 (ja) * 1991-03-06 2001-01-09 日本電気株式会社 半導体装置の製造方法
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
US5354712A (en) * 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
KR0136684B1 (en) * 1993-06-01 1998-04-29 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
US5424154A (en) * 1993-12-10 1995-06-13 Intel Corporation Lithographic emhancement method and apparatus for randomly spaced structures
US5563012A (en) * 1994-06-30 1996-10-08 International Business Machines Corporation Multi mask method for selective mask feature enhancement
US5472814A (en) * 1994-11-17 1995-12-05 International Business Machines Corporation Orthogonally separated phase shifted and unphase shifted mask patterns for image improvement
US5792703A (en) * 1996-03-20 1998-08-11 International Business Machines Corporation Self-aligned contact wiring process for SI devices

Also Published As

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TW339477B (en) 1998-09-01
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