KR19980056097A - 반도체 메모리 장치의 리던던시 메모리 셀 확인 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 리던던시 메모리 셀 확인 회로에 관한 것으로, 외부 장치와 내부 회로를 연결시켜주기 위한 패드와, 상기 패드에 제1 전극이 연결되고 퓨즈가 절단되면 인에이블되는 신호에 게이트가 연결된 제1 트랜지스터 및 상기 제1 트랜지스터의 제2 전극에 제1 전극이 연결되고 전원에 제2 전극이 연결되며 리던던시 메모리 셀이 사용될 때 인에이블되는 신호에 게이트가 연결된 제2 모스트랜지스터를 구비하여 상기 패드에 걸리는 전압 또는 전류를 측정하게되면 리던던시 메모리 셀이 사용되고있는지를 간단히 확인할 수 있다.

Description

반도체 메모리 장치의 리던던시 메모리 셀 확인 회로

본 발명은 반도체 메모리 장치의 리던던시(Redundancy) 메모리 셀 확인 회로에 관한 것이다.

반도체 메모리 장치에 있어서, 리던던시 셀의 목적은 불량이 발생한 정상 메모리 셀을 대체하여 수율을 개선하기 위한 것으로서 일반적인 경우 정상 메모리 셀의 리던던시 메모리 셀과의 대체는 웨이퍼 상태에서 레이저 퓨즈를 이용하는 방법이 이용되고 있다.

종래 기술의 경우 웨이퍼 레벨에서 대체된 리던던시 메모리 셀의 어드레스를 패키지(package) 조립이 완료된 상태에서 확인하기 위해서는 조립이 완료된 제품을 디캡(decap)한 후 스페어(spare) 워드 라인이나 스페어 칼럼 라인에 연결된 퓨즈 박스(fuse box)의 퓨즈가 절단된 어드레스를 눈으로 확인하는 수밖에 없었다.

상술한 종래 기술에 따르면, 리던던시 메모리 셀이 사용되고있는지를 확인하기 위해서는 패키지 조립이 완료된 반도체 메모리 장치를 디캡하여 확인하는데 이것은 패키지 조립이 완료된 반도체 메모리 장치를 디캡해야하는 작업이 진행되야할 뿐만 아니라 디캡하는데 많은 시간 손실이 발생한다.

본 발명이 이루고자하는 기술적 과제는 리던던시 메모리 셀이 사용되고있는지의 여부가 간단하게 확인될 수 있는 반도체 메모리 장치의 리던던시 메모리 셀 확인 회로를 제공하는데 있다.

도 1은 반도체 메모리 장치의 일반적인 메모리 셀 주변 회로도.

도 2는 본 발명에 따른 반도체 메모리 장치의 리던던시 메모리 셀 확인 회로도.

도 3은 상기 도 2의 타이밍도.

상기 과제를 이루기 위하여 본 발명은, 외부 장치와 내부 회로를 연결시켜주기 위한 패드와, 상기 패드에 제1 전극이 연결되고 퓨즈가 절단되면 인에이블되는 신호에 게이트가 연결된 제1 트랜지스터, 및 상기 제1 트랜지스터의 제2 전극에 제1 전극이 연결되고 전원에 제2 전극이 연결되며 리던던시 메모리 셀이 사용될 때 인에이블되는 신호에 게이트가 연결된 제2 모스트랜지스터를 구비하는 반도체 메모리 장치의 리던던시 메모리 셀 확인 회로를 제공한다.

상기 본 발명에 의하여 반도체 메모리 장치의 리던던시 메모리 셀 확인이 간단해진다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

도 1은 반도체 메모리 장치의 일반적인 메모리 셀 주변 회로도이고 도 3은 상기 도 1의 타이밍을 나타내고 있다. 도 1에 도시된 회로에서 리던던시 메모리 셀(13)이 선택되는 방법을 설명하기로 한다. 먼저 스페어 워드라인 퓨즈 박스(15)의 퓨즈가 절단되기 전 정상 워드라인(21) 선택시 도 3의 WCBR 모드가 아닐 경우 RASB 신호가 인에이블된 후 유효 로우 어드레스가 인에이블되면 PRRE가 논리 로우로 되어 정상 워드라인(21)은 인에이블된다. 상기 스페어 워드라인 퓨즈 박스(15)의 퓨즈가 절단되어 스페어 워드라인(23)이 선택되기 위해서는 RASB 신호가 인에이블된 후 유효 로우 어드레스(퓨즈 절단 어드레스와 동일 어드레스인 경우만)가 입력되면 PRRE 신호가 논리 하이로 유지되면서 상기 정상 워드라인(21)은 디세이블되고 상기 스페어 워드라인(23)은 인에이블된다.

정상 칼럼 라인 선택시는 로우 어드레스 래취 신호인 PRAL이 논리 하이로 되어 로우 어드레스가 래취된 후 유효 칼럼 어드레스가 인에이블되면 스페어 칼럼라인 퓨즈 박스(17)의 퓨즈가 절단되지않았을 때 PCRE가 논리 로우가 되어 정상 칼럼 라인(31)이 선택된다. 스페어 칼럼라인 퓨즈 박스(17)의 퓨즈 절단시는 PCRE가 논리 하이로 인에이블되어 상기 정상 칼럼 라인(31)은 디세이블되고 상기 스페어 칼럼 라인(33)이 선택된다. 상기 PRRE와 PCRE 신호는 원하는 어드레스가 퓨즈 절단시 논리 하이가 되어 정상 워드라인(21) 또는 정상 칼럼 라인(31)은 디세이블되고 스페어 워드라인(23) 또는 스페어 칼럼 라인(33)은 인에이블된다.

도 2는 본 발명에 따른 반도체 메모리 장치의 리던던시 메모리 셀 확인 회로도이다. 도 2에 도시된 회로는 패드(51)와, 상기 패드(51)에 드레인이 연결된 제1 PMOS트랜지스터(53)와, 상기 제1 PMOS트랜지스터(53)의 소오스에 드레인이 연결되고 전원 전압인 Vdd에 소오스가 연결된 제2 PMOS트랜지스터(55)와, 상기 제1 PMOS트랜지스터(55)의 게이트에 출력단이 연결되고 상기 도 1의 PCRE 또는 PRRE가 입력되는 인버터(57), 및 상기 제2 PMOS트랜지스터(55)의 게이트에 출력단이 연결되고 PYAL과 PC 및 PFTE 신호들을 입력으로하는 낸드 게이트(59)로 구성되어있다.

상기 패드(51)는 어드레스 신호인 A0 내지 An까지 반도체 메모리 장치의 어드레스 버퍼를 통칭하는 것으로 예를 들면 PRRE의 출력은 A0 패드를, PCRE의 출력은 A1 패드를 통해서 출력될 수 있음을 의미한다.

도3은 상기 도 2의 신호들의 타이밍을 나타내고 있다. 도 3을 참조하여 상기 도 2에 도시된 회로의 동작을 설명하기로 한다. 도 3의 WCBR 모드가 되면 PFTE 신호가 논리 하이가 된다(이 경우 정상 독출 및 기입은 빠르게 진행됨). 다음에 정상 독출/기입 모드가 되면 수리 여부를 파악하기 위한 로우 어드레스 또는 칼럼 어드레스가 입력되면 PR과 PC는 논리 하이가 된다. 그러면 PRAL과 PYAL이 논리 하이가 되어 상기 PRRE와 PCRE는 논리 하이가 된다(입력된 로우 어드레스와 칼럼 어드레스가 동시에 수리된 경우는 PRRE와 PCRE가 모두 논리 하이 상태를 유지함). 상기 로우 어드레스와 칼럼 어드레스가 충분히 래취된 상태를 알리는 PYAL과 PC가 논리 하이가 되면(이 경우 외부 어드레스는 입력되지않음) 상기 제1 PMOS트랜지스터(53)와 제2 PMOS트랜지스터(55)가 도통하여 Vdd가 상기 패드(51)에 전달된다. 이 때, 상기 패드(51)에 전류를 인가하여 전압을 측정하거나 전압을 인가하여 전류를 측정하면 전압 또는 전류가 나타나게 되고 이것은 곧 입력된 로우 어드레스 또는 칼럼 어드레스가 수리된 어드레스임을 알려준다. 상기 전류 또는 전압 측정을 위해서는 칼럼 어드레스가 충분히 래취된 후 진행되어야 하므로 RASB와 CASB 신호가 충분히 긴 시간에서 측정하는 것이 안정적이다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 리던던시 메모리 셀이 사용되고있는지의 여부를 알기 위해서 패키지 조립된 반도체 메모리 장치를 디캡하지않고도 간단히 알 수가 있다.

Claims (1)

1. 외부 장치와 내부 회로를 연결시켜주기 위한 패드;

   상기 패드에 제1 전극이 연결되고 퓨즈가 절단되면 인에이블되는 신호에 게이트가 연결된 제1 트랜지스터; 및

   상기 제1 트랜지스터의 제2 전극에 제1 전극이 연결되고 전원에 제2 전극이 연결되며 리던던시 메모리 셀이 사용될 때 인에이블되는 신호에 게이트가 연결된 제2 모스트랜지스터를 구비하는 것을 특징으로하는 반도체 메모리 장치의 리던던시 메모리 셀 확인 회로.