KR19980055818A - 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지 - Google Patents

버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지 Download PDF

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KR19980055818A
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Abstract

본 발명은 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지에 관한 것으로, 그 구성은; 중앙에 일정한 공간(30)을 두고 양측으로 배열되어 있는 복수의 제1버텀리드들(21a) 및, 그 각각의 제1버텀리드들(21a)의 일단으로 부터 상향절곡된 복수의 제1내부리드들(21b)을 구비하고 있는 복수의 제1리드들(21)과; 상기 제1버텀리드들(21a)의 배열의 양측 바깥으로 배열되어 있는 복수의 제2버텀리드들(23a), 및 그 각각의 제2버텀리드들(23a)의 일단으로 부터 상향절곡된 복수의 제2내부리드들(23b)을 구비하고 있으며, 상기 각 제1리드들(21) 사이에 각각 삽입되어 있는 복수의 제2리드들(23)과; 상기 제1내부리드(21b)들의 상면에 절연성 접착제(40)를 매개로 하여 부착되어 있는 반도체 칩(50)과; 상기 반도체 칩(50)과 상기 제1내부리드(21b)들 및 제2내부리드들(23b) 사이를 각각 전기적으로 연결하고 있는 복수의 도전성 와이어들(60)과; 그리고, 적어도 상기 제1버텀리드들(21a) 및 제2버텀리드들(23a)의 하면은 외부로 노출되도록 상기 전체 구조를 밀봉하고 있는 몰딩부(70)를 포함하여 구성된다.

Description

버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
제1도는 종래 버텀 리드 반도체 패키지의 종다면도
제2도는 본 발명에 따른 버텀리드프레임의 평면도.
제3도는 제2도의 A-A선 단면도.
제4도는 본 발명에 따른 버텀리드 반도체 패키지의 종단면도.
제5도는 본 발명에 따른 버텀리드 반도체 패키지의 밑면도.
*도면의 주요 부분에 대한 부호의 설명*
21a:제1버텀리드21b:제1내부리드
21:제1리드23a;제2버텀리드
23b:제2내부리드23:제2리드
25:리드지지바40:절연성 접착제
50:반도체 칩60:도전성 와이어
70:몰딩부
본 발명은 반도체 패키지에 있어서, 외부와의 전기적인 연결 통로가 되는 외부리드를 패키지 몸체의 바닥면으로 노출되도록 구성된 버텀리드 반도체 패키지(Bottom Lead Semiconductor Package:BLP)에 관한 것으로, 특히 다핀화가 가능하도록 개선된 버텀리드 반도체 패키지에 관한 것이다.
일반적인 반도체 패키지의 종류로는 SOP, SOJ, QFP 등이 있으며, 상기 반도체 패키지들의 공통점은, 외부와의 전기적인 연결 통로가 되는 외부 리드가 패키지 몸체의 측면 외측으로 돌출 형성되어 있다는 점이다.
상기와 같은 종래의 일반적인 반도체 패키지들은, 기판에 실장시 패키지 몸체의 측면 외측으로 돌출된 외부리드로 인해, 기판의 크기에 대한 패키지의 점유면적비가 높아지는 문제가 발생하고, 작업시나 운반시 외부리드가 잘 휨으로써 불량 발생을 초래하는 문제점이 있었다.
본원 출원인은 상기와 같은 문제점을 해결할 수 있는 반도체 패키지를 개발하여 미합중국에서 특허[미국특허 번호 5,428, 248호('95.6.27) 참조] 받은 바 있으며, 현재 양산중에 있는 이 패키지를 버텀리드 반도체 패키지(Bottom Lead Semiconductor Package:BLP)라 명명하였다.
제1도는 상기 언급된 종래 버텀 리드 반도체 패키지의 종단면도를 나타내는 것으로, 이에 도시된 바와 같이, 하면이 기판(도시되지 않았음)에 연결되는 복수의 버텀리드(11)들과 이 버텀리드(11)들로 부터 각각 상향 절곡 형성되어 있는 내부리드(12)를 가지는 리드프레임(13)과, 상기 버텀리드(11)들의 상면에 접착제(14)를 매개로 하여 고정 부착되어 있는 반도체 칩(15)과, 상기 반도체 칩(15)의 칩패드들(미도시)과 리드프레임(13)의 내부리드(12)들을 각각 전기적으로 연결시키는 복수의 도전성 도선(16)들을 구비하고, 상기 도선들(16)과 반도체 칩(15) 및 리드프레임(13)의 각 리드(11)(12)들을 포함하는 일정면적을 몰딩수지(17)로 몰딩하여 패키지의 몸체(17)를 형성하되, 상기 버텀리드들(11)의 하면이 패키지 몸체의 하면으로 노출되도록 몰딩한 후, 상기 노출된 버텀리드(11)의 하부 표면에 납도금(18)하여 구성된다.
그러나, 상기와 같이 구성된 조래의 버텀리드 반도체 패키지는, 기판 점유 면적을 줄이고 외부리드의 손상을 방지하는 등 많은 장점을 가지고 있으나, 그 구조상 다핀(또는 다(多)리드라 함)화의 구현이 매우 어려운 단점이 있었다.
본 발명은 상기와 같은 종래의 단점을 해결하기 위하여 안출한 것으로, 그 목적은 다핀화의 구현이 가능하도록 개선된 버텀리드프레임 및 그 버텀리드프레임을 이용한 버텀리드 반도체 패키지를 제공하고자 하는 것이다.
상기와 같은 목적을 달설하기 위하여 본 발명에 따른 버텀리드프레임은, 중앙에 일정한 공간을 두고 양측으로 배열되어 있는 복수의 제1버텀리드들, 및 그 각각의 제1버텀리드들의 일단으로 부터 상향절곡된 복수의 제1내부리드들을 구비하고 있는 복수의 제1리드들과; 상기 제1버텀리드들의 배열이 양측 바깥으로 배열되어 있는 복수의 제버텀리드, 및 그 각각의 제2버텀리드들의 일단으로 부터 (적어도 상기 제1내부리드보다 높게) 상향절곡된 복수의 제2내부리드들을 구비하고 있으며, 상기 각 제1리드들 사이에 각각 삽입되어 있는 복수의 제2리드들과; 그리고, 상기 제1내부리드들 및 제2내부리드들의 각 일단에 접속되어 상기 제1리드들과 제2리드들을 지지하고 있는 리드지지바를 포함하여 구성된다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 버텀리드 반도체 패키지는, 중앙에 일정한 공간을 두고 양측으로 배열되어 있는 복수의 제1버텀리드들(), 및 그 각각의 제1버텀리드들로 부터 상향절곡된 복수의 제1내부리드들을 구비하고 있는 복수의 제1리드들과; 상기 제1버텀리드들의 배열의 양측 바깥으로 배열되어 있는 복수의 제2버텀리드, 및 그 각각의 제2버텀리드들의 일단으로 부터 (적어도 상기 제1내부리드보다 높게) 상향절곡된 복수의 제2내부리드들을 구비하고 있으며, 상기 각 제1리드들 사이에 각각 삽입되어 있는 복수의 제2리드들과; 상기 제1내부리드들의 상면에 절연성 접착제를 매개로 하여 부착되어 있는 반도체 칩과; 상기 반도체 칩과 상기 제1내부리드들 및 제2내부리드들 사이를 각각 전기적으로 연결하고 있는 도전성 와이어와; 그리고, 적어도 상기 제1버텀리드들 및 제2버텀리드들의 하면은 외부로 노출되도록 상기 전체 구조를 밀봉하고 있는 몰딩부를 포함하여 구성된다.
이하, 첨부도면을 참조하여 본 발명의 최적 실시예에 따른 버텀리드 반도체 패키지에 대하여 상세히 설명하기로 한다.
제2도는 본 발명에 따른 버텀리드프레임의 평면도이고, 제3도는 제2도의 A-A선 단면도로서, 동 도면에 도시된 바와 같이, 중앙에 일정한 공간(30)을 두고 그 공간(30)의 양측으로 배열된 복수의 제1리드들(21)이 있으며, 그 각각의 제1리드들(21)은 제1버텀리드(21a)와 제1내부리드(21b)를 구비하고 있다. 상기 복수의 제1버텀리드들(21a)은 중앙에 일정한 공간(30)을 두고 그 공간(30)의 양측으로 배열되어 있으며, 상기 복수의 제1내부리드들(21b)은 각각의 제1버텀리드들(21a)의 일단으로 부터 상향 절곡되어 있다. 그리고, 상기 제1리드들(21)의 배열에서, 서로 인접해 있는 제1리드들(21) 사이에는 제2리드(23)가 각각 삽입되어 있쓰며, 그 각각의 제2리드들(23)은 제2버텀리드(23a)와 제2내부리드(23b)를 구비하고 있다. 상기 복수의 제2버텀리드들(23a)은 상기 제1버텀리드들(21a)의 배열이 양측 바깥으로 배열되어 있으며, 상기 복수의 제2내부리드들(23b)은 각각의 제2버텀리드들(23a)의 일단으로 부터(적어도 상기 제1내부리드들(21b)보다 높게) 상향 절곡되어 있다. 그리고, 상기 각각의 제1내부리드들(21) 및 제2내부리드들(23)의 일단과 접속되어 있는 리드지지바(25)가 형성되어 있으며, 그 리드지지바(25)는 상기 제1리드들(21)과 제2리드들(23)을 지지하고 있다.
또한, 제2도에서, 제1버텀리드(21a) 및 제2버텀리드(21b)의 선폭과 제1내부리드(21b) 및 제2내부리드(21b)의 선폭을 비교하면, 상대적으로 버텀리드(21a)(23a)의 선폭이 내부리드(23b)(23b)의 선폭보다 크게 형성된 것을 알 수 있다. 따라서, 외부(예를 들어 인쇄회로기판)와 전기적인 연결 통로가 되는 버텀리드(21a)(23a)의 하부면적을 종래 BLP의 버텀리드 하부 면적과 동일하게 하거나 또는 그 이상으로 하여, 외부와의 전기적인 접속이 보다 잘 되도록 함과 동시에, 다핀(또는 다(多)리드라 함)의 배열을 가능하게 하였다. 상기와 같이 버텀리드(21a)(23a)와 내부리드(21b)(23b)의 선폭을 다르게 한 것은, 내부리드의 와이어 본딩 면적이 외부와의 전기적인 연결을 위한 버텀리드의 솔더링 면적보다 상대적으로 작아도 된다는 점에 착안한 것이다.
제4도는 제2도 및 제3도를 참조로 설명한 바 있는 본 발명 버텀리드프레임을 이용하여 제작한 버텀리드 반도체 패키지의 종단면도로서, 동 도면에 도시된 바와 같이, 중앙에 일정한 공간(30)을 두고 그 공간(30)의 양측으로 배열된 복수의 제1리드들(21)이 있으며, 그 각각의 제1리드들(21)은 제1버텀리드(21a)와 제1내부리드(21b)를 구비하고 있다. 상기 복수의 제1버텀리드들(21a)은 중앙에 일정한 공간(30)을 두고 그 공간(30)의 양측으로 배열되어 있으며, 상기 복수의 제1내부리드들(21b)은 각각의 제1버텀리드들(21a)의 일단으로 부터 상향 절곡되어 있다. 그리고, 제2도를 보면, 서로 인접하고 있는 제1리드들(21) 사이에는 제2리드(23)가 각각 삽입되어 있다. 다시, 제4도를 보면, 상기 각각의 제2리드들(23)은 제2버텀리드(23a)와 제2내부리드(23b)를 구비하고 있다. 상기 복수의 제2버텀리드들(23a)은 상기 제1버텀리드들(21a)의 (배열의) 양측 바깥으로 배열되어 있으며[제2도 참조바람], 상기 복수의 제2내부리드들(23b)은 각각의 제2버텀리드들(23a)의 일단으로 부터 (적어도 상기 제1내부리드들(21b)보다 높게) 상향 절곡되어 있다.
또한, 상기 제1내부리드들(21b)의 상면에는 절연성 접착제(40)를 매개로 하여 반도체 칩(50)이 부착되어 있고, 상기 반도체 칩(50)과 상기 제1내부리드들(21b) 및 제2내부리드들(23b) 사이는 복수의 도전성 와이어들(60)에 의해 각각 전기적으로 연결되어 있다. 그리고, 상기 반도체 칩(50)과 제1리드들(21)과 제2리드들(23) 및 와이어들(60)를 포함하는 일정 면적을 밀봉하고 있는 에폭시 몰딩부(70)가 형성되어 외부의 충격으로 부터 보호하도록 하였는 바, 상기 몰딩부(70)의 형성시 주의할 점은, 적어도 상기 제1버텀리드들(21a) 및 제2버텀리드들(23a)의 하면은 외부로 노출되도록 상기 전체 구조를 밀봉하여야 한다. 제5도는 제4도의 밑면도로서, 상기 제1버텀리드들(21a) 및 제2버텀리드(23a)들의 하면이 몰딩부(70)의 하면으로 드러나 있는 것과, 그 버텀리드(21a)(23a)들의 배열 형태를 잘 나타내고 있다.
추가로, 상기 반도체 칩(70)은 상기 제1내부리드(21b)의 상면에 부착되어 있으나, 이에 한정되지 않고, 그 반도체 칩(79)의 크기에 따라 상기 제1내부리드(21b)의 상면 또는 상기 제1버텀리드(21a)의 상면에 부착할 수 있을 것이다.
이상 상세히 설명한 바와 같이, 본 발명에 따른 버텀리드프레임 및 그 버텀리드프레임을 이용한 버텀리드 반도체 패키지에 의하면, 복수의 제1버텀리드들 및 제2버텀리드들이 서로 겹치지 않도록 하면서, 그 제1 및 제2버텀리드들이 몰딩부의 하면으로 드러나도록 반도체 패키지를 제작할 수 있기 때문에, 버텀리드 반도체 패키지의 다핀화를 구현할 수 있는 효과가 있다.

Claims (7)

  1. 중앙에 일정한 공간(30)을 두고 양측으로 배열되어 있는 복수의 제1버텀리드들(21a) 및, 그 각각의 제1버텀리드들(21a)의 일단으로 부터 상향절곡된 복수의 제1내부리드들(21b)을 구비하고 있는 복수의 제1리드들(21)과;
    상기 제1버텀리드들(21a)의 배열의 양측 바깥으로 배열되어 있는 복수의 제2버텀리드들(23a), 및 그 각각의 제2버텀리드들(23a)의 일단으로 부터 상향절곡된 복수의 제2내부리드들(23b)을 구비하고 있으며, 상기 각 제1리드들(21) 사이에 각각 삽입되어 있는 복수의 제2리드들(23)과; 그리고
    상기 제1내부리드(21b)들 및 제2내부리드들(23b)의 각 일단에 접속되어 상기 제1리드들(21)과 제2리드들(23)을 지지하고 있는 리드지지바(25)를 포함하여 구성된 버텀리드프레임.
  2. 제1항에 있어서, 상기 제2내부리드들(23b)은 상기 제1내부리드(21b)보다 적어도 높게 상향 절곡된 버텀리드프레임.
  3. 제1항에 있어서, 상기 버텀리드들(21a)(23a)의 선폭은 상기 내부리드들(21b)(23b)의 선폭보다 상대적으로 넓(크)게 형성된 버텀리드프레임.
  4. 중앙에 일정한 공간(30)을 두고 양측으로 배열되어 있는 복수의 제1버텀리드들(21a) 및, 그 각각의 제1버텀리드들(21a)의 일단으로 부터 상향절곡된 복수의 제1내부리드들(21b)을 구비하고 있는 복수의 제1리드들(21)과;
    상기 제1버텀리드들(21a)의 배열의 양측 바깥으로 배열되어 있는 복수의 제2버텀리드들(23a), 및 그 각각의 제2버텀리드들(23a)의 일단으로 부터 상향절곡된 복수의 제2내부리드들(23b)을 구비하고 있으며, 상기 각 제1리드들(21) 사이에 각각 삽입되어 있는 복수의 제2리드들(23)과;
    상기 제1내부리드(21b)들의 상면에 절연성 접착제(40)를 매개로 하여 부착되어 있는 반도체 칩(50)과;
    상기 반도체 칩(50)과 상기 제1내부리드(21b)들 및 제2내부리드들(23b) 사이를 각각 전기적으로 연결하고 있는 복수의 도전성 와이어들(60)과; 그리고 적어도 상기 제1버텀리드들(21a) 및 제2버텀리드들(23a)의 하면은 외부로 노출되도록 상기 전체 구조를 밀봉하고 있는 몰딩부(70)를 포함하여 구성된 버텀리드 반도체 패키지.
  5. 제4항에 있어서, 상기 제2내부리드들(23b)은 상기 제1내부리드(21b)보다 적어도 높게 상향 절곡된 버텀리드 반도체 패키지.
  6. 제4항에 있어서, 상기 버텀리드(21a)(23a)의 선폭은 상기 내부리드(21b)(23b)의 선폭보다 상대적으로 넓(크)게 형성된 버텀리드 반도체 패키지.
  7. 제4항에 있어서, 상기 반도체 칩(50)은 상기 제1버텀리드들(21a)의 상면에 부착된 버텀리드 반도체 패키지.
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