KR19980046003A - 박막 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 오프상태에서 발생되는 누설전류를 감소시킴과 더불어, 소오스 및 드레인 영역 사이의 직렬 저항을 감소시켜 높은 온/오프 전류율을 얻을 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 본 발명에 따른 박막 트랜지스터는 절연 기판; 기판상에 형성된 제 1 전도형 불순물을 함유하는 게이트; 기판상에 형성된 반도체층; 게이트 상부 및 양측에 형성되어 상기 게이트를 둘러싸도록 반도체층에 형성된 제 1 전도형 채널 영역; 게이트 양측의 반도체층에 형성된 제 2 전도형 소오스 및 드레인 영역; 반도체층상에 형성된 층간 폴리 절연막; 및, 게이트상의 상기 층간 폴리 절연막의 양 측벽에 스페이서 형태로 형성된 제 2 전도형 불순물을 함유하는 플로팅 게이트를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히 액정 표시 소자 및 고집적 에스램(SRAM)에서 사용되는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
도 1A 내지 도 1D는 종래의 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1A에 도시된 바와 같이, 실리콘 기판(1)상에 산화막(2)과 폴리실리콘막을 증착한 후 패터닝하여 게이트(3)를 형성한다.
도 1B에 도시된 바와 같이, 게이트(3)가 형성된 상기 기판상에 게이트 산화막(4)을 형성하고, 그 상부에 비정질 실리콘으로 구성된 반도체층(5)을 형성한다. 이어서, 게이트(3) 상부의 상기 반도체층(5)에 n-이온을 주입하여 n-채널 영역(6)을 형성한다.
도 1C에 도시된 바와 같이, 게이트(3)를 감싸고 게이트(3)의 한측에 치우치는 감광막 패턴(7)을 형성하고, 감광막 패턴(7)을 이온 주입 마스크로 하여 노출된 반도체층(5)에 p+이온을 주입하여 p+소오스 및 드레인 영역(8, 9)을 형성한다.
도 1D에 도시된 바와 같이, 감광막 패턴(7)을 제거하고, 상기 n-및 p+불순물의 활성화를 위하여 어닐링을 진행하여 드레인 오프셋(A) 구조의 박막 트랜지스터를 완성한다.
그러나, 상기한 종래의 오프셋 구조의 박막 트랜지스터에서는 소자의 오프상태일 때, 누설전류가 발생하는 문제가 있었다. 이러한 누설전류는 드레인 영역에서의 고전계에 의해 폴리실리콘막의 게이트의 그레인 바운더리(grain boundary)를 따라 전계 방출의 발생에 의해 생성된다. 이러한 문제를 해결하기 위하여 드레인의 전계를 감소시켜 누설전류를 감소시킬 수 있으나, 소오스 및 드레인 영역 사이의 직렬 저항의 증가로 소자의 온 상태에서의 전류까지 감소되는 문제가 발생함에 따라, 고집적 고밀도를 갖는 SRAM 등에서 요구되는 높은 온/오프 전류율을 얻기가 어렵다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 소자의 오프상태에서 발생되는 누설전류를 감소시킴과 더불어, 소오스 및 드레인 영역 사이의 직렬 저항을 감소시켜 높은 온/오프 전류율을 얻을 수 있는 박막 트랜지스터 및 그의 제조방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1D는 종래의 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
도 2A 내지 도 2D는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 반도체 기판12 : 산화막
13 : 게이트14 : 게이트 산화막
15 : 반도체층16 : 채널 영역
17 : 층간폴리 절연막18 : 폴리실리콘막
19 : 폴리실리콘막 스페이서20 : 감광막 패턴
21/22 : 소오스/드레인 영역
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터는 절연 기판; 상기 기판상에 형성된 제 1 전도형 불순물을 함유하는 게이트; 상기 기판상에 형성된 반도체층; 상기 게이트 상부 및 양측에 형성되어 상기 게이트를 둘러싸도록 상기 반도체층에 형성된 제 1 전도형 채널 영역; 상기 게이트 양측의 상기 반도체층에 형성된 제 2 전도형 소오스 및 드레인 영역; 상기 반도체층상에 형성된 층간 폴리 절연막; 및, 상기 게이트상의 상기 층간 폴리 절연막의 양 측벽에 스페이서 형태로 형성된 제 2 전도형 불순물을 함유하는 플로팅 게이트를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조방법은 절연 기판상에 제 1 전도형 불순물을 함유하는 게이트를 형성하는 단계; 상기 게이트가 형성된 기판상에 게이트 절연막 및 반도체층을 순차적으로 형성하는 단계; 상기 게이트상의 상기 반도체층에 제 1 전도형 불순물을 주입하여 제 1 전도형 채널 영역을 형성하는 단계; 상기 반도체층상에 층간 폴리 절연막을 형성하는 단계; 상기 게이트상의 층간 폴리 절연막 양 측벽에 도핑되지 않은 폴리실리콘막 스페이서를 형성하는 단계; 상기 폴리실리콘막 스페이서 양 측 하부의 상기 반도체층에 제 2 전도형 불순물을 주입하여 제 2 전도형 소오스 및 드레인 영역을 각각 형성하는 단계; 및, 상기 주입된 제 1 및 제 2 불순물들을 어닐링하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체층을 형성하는 단계는 상기 게이트 절연막상에 비정질 실리콘막을 증착하는 단계 및 상기 비정질 실리콘막을 어닐링하여 재결정화하는 단계를 포함하는 것을 특징으로 하고, 상기 반도체층에 제 2 전도형 소오스 및 드레인 영역을 형성하는 단계에서 상기 폴리실리콘막 스페이서에 제 2 전도형 불순물이 도핑되는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 폴리실리콘막 스페이서가 플로팅 게이트로서 작용함에 따라, 소자의 오프 상태에서 상기 스페이서의 전위에 의해 드레인 영역과 게이트 사이의 전계가 감소하여 누설 전류를 방지하고, 소자의 온 상태에서 스페이서가 축적(accumulation)층 역할을 하여 소오스 및 드레인 영역 사이의 직렬 저항을 감소시켜 전류를 증가시킨다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2A 내지 도 2D는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2A에 도시된 바와 같이, 실리콘 기판(11) 상에 산화막(12)을 형성하고, 산화막(12) 상부에 n+이온이 도핑된 폴리실리콘막을 증착한 후 패터닝하여 n+게이트(3)를 형성한다. 이어서, 게이트(13)가 형성된 상기 기판상에 게이트 산화막(14)을 형성하고, 그 상부에 비정질 실리콘막을 1,000 내지 2,000Å의 두께로 증착한다. 그리고 나서, 상기 비정질 실리콘막을 500 내지 600℃의 온도로 Ar 분위기에서 20시간 동안 어닐링하여 폴리실리콘이 재결정화된 반도체층(15)을 형성한 다음, 게이트(13) 상부의 반도체층(15)에 n-이온을 주입하여 n-채널 영역(16)을 형성한다.
도 2B에 도시된 바와 같이, 반도체층(15)상에 폴리실리콘층 간의 절연을 위한 층간 폴리 절연막(17 : Inter Poly Oxide ; 이하, IPO라 칭함)을 LPCVD 방식으로 250 내지 500Å의 두께로 형성하고, 그 상부에 플로팅 게이트 형성을 위하여 도핑되지 않은 폴리실리콘막(18)을 증착한다.
도 2C에 도시된 바와 같이, 폴리실리콘막(18)을 이방성 블랭킷 식각하여 게이트(13) 양측 상의 IPO(17)의 양 측벽에 폴리실리콘막 스페이서(19)를 형성한다. 이때, 스페이서(19)는 플로팅 게이트 역할을 하게 된다. 이어서, 상기 게이트(13) 상의 상기 층간 폴리 절연막(17) 상에 포토리소그라피 기술을 이용하여 감광막 패턴(20)을 형성하고, 감광막 패턴(20)을 이온 주입 마스크로 하여 p+이온을 주입하여 p+소오스 및 드레인 영역(21, 22)를 형성함과 더불어, 스페이서(19)에 p+이온이 도핑되도록 한다.
도 2D에 도시된 바와 같이, 공지된 방법으로 감광막 패턴(20)을 제거하고, 상기 n-및 p+불순물의 활성화를 위하여 어닐링을 진행하여 드레인 오프셋(A) 구조의 박막 트랜지스터를 완성한다.
상기 실시예에 의하면, 폴리실리콘막 스페이서가 플로팅 게이트로서 작용함에 따라, 소자의 오프 상태에서 상기 스페이서의 전위에 의해 드레인 영역과 게이트 사이의 전계가 감소하여 누설 전류를 방지할 수 있고, 소자의 온 상태에서 스페이서가 축적(accumulation)층 역할을 하여 소오스 및 드레인 영역 사이의 직렬 저항을 감소시켜 전류를 증가시킬 수 있다. 이에 따라, 소자의 온/오프 전류율을 증가시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (15)
- 절연 기판;상기 기판상에 형성된 제 1 전도형 불순물을 함유하는 게이트;상기 게이트상에 형성된 게이트 절연막;상기 기판상에 형성된 반도체층;상기 게이트 상부 및 양측에 형성되어 상기 게이트를 둘러싸도록 상기 반도체층에 형성된 제 1 전도형 채널 영역;상기 게이트 양측의 상기 반도체층에 형성된 제 2 전도형 소오스 및 드레인 영역;상기 반도체층상에 형성된 층간 폴리 절연막; 및,상기 게이트상의 상기 층간 폴리 절연막의 양 측벽에 스페이서 형태로 형성된 제 2 전도형 불순물을 함유하는 플로팅 게이트를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 절연 기판은 반도체 기판상에 절연층이 적층된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 절연 기판은 투명 유리 기판인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 플로팅 게이트는 제 2 전도형 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 반도체층은 재결정화된 폴리실리콘막인 것을 특징으로 하는 박막 트랜지스터.
- 절연 기판상에 제 1 전도형 불순물을 함유하는 게이트를 형성하는 단계;상기 게이트가 형성된 기판상에 게이트 산화막 및 반도체층을 순차적으로 형성하는 단계;상기 게이트상의 상기 반도체층에 제 1 전도형 불순물을 주입하여 제 1 전도형 채널 영역을 형성하는 단계;상기 반도체층상에 층간폴리 절연막을 형성하는 단계;상기 게이트상의 층간폴리 절연막 양 측벽에 도핑되지 않은 폴리실리콘막 스페이서를 형성하는 단계;상기 폴리실리콘막 스페이서 양 측 하부의 상기 반도체층에 제 2 전도형 불순물을 주입하여 제 2 전도형 소오스 및 드레인 영역을 각각 형성하는 단계; 및,상기 주입된 제 1 및 제 2 불순물들을 어닐링하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 반도체층을 형성하는 단계는상기 게이트 절연막상에 비정질 실리콘막을 증착하는 단계 및상기 비정질 실리콘막을 어닐링하여 재결정화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 비정질 실리콘막은 1,000 내지 2,000Å의 두께로 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 어닐링는 500 내지 600℃의 온도로 20시간 동안 Ar 분위기에서 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 층간폴리 절연막은 250 내지 500Å의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 10 항에 있어서, 상기 층간폴리 절연막은 LPCVD 방식으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 반도체층에 제 2 전도형 소오스 및 드레인 영역을 형성하는 단계에서 상기 폴리실리콘막 스페이서에 제 2 전도형 불순물이 도핑되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 폴리실리콘막 스페이서는 플로팅 게이트로 작용하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 절연 기판은 반도체 기판상에 절연층이 적층된 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 절연 기판은 투명 유리 기판인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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