KR100222895B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명은 메모리 셀 영역과, 정전기 방지용 버퍼영역 및 주변 회로 영역을 분리하기 위한 소자 분리 절연막이 형성된 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 산화막 상부의 적소에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측 기판 영역 각각에 소오스, 드레인 전극을 형성하는 단계와, 전체 구조물 상부에 층간 절연막을 형성하는 단계와, 상기 메모리 셀 영역의 드레인 전극(또는 소오스 전극)과 콘택되도록 층간 절연막 상부에 전하 저장 전극과 유전체막을 순차적으로 형성하는 단계와, 구조물 상부에 플레이트 전극용 전도층과 절연막을 순차적으로 형성하는 단계와, 상기 플레이트 전극용 전도층과 절연막을 메모리 셀 영역과 정전기 방지용 버퍼영역의 일부에만 존재하도록 식각하여, 메모리 셀 영역에는 플레이트 전극을 형성하고, 정전기 방지용 버퍼 영역에는 더미 플레이트 전극을 형성하는 단계와, 상기 주변 영역 상부에 노출된 층간 절연막을 제거하는 단계와, 노출된 주변 회로 영역의 모스 트랜지스터의 게이트, 소오스, 드레인 전극 상부에 금속 실리사이드를 형성하는 단계를 포함하며, 상기 주변 영역 상부의 층간 절연막을 제거하는 공정시 상기 정전기 방지용 버퍼 영역의 선택되는 트랜지스터의 소오스, 드레인 전극 중 어느 하나의 전극의 소정 부분이 노출되어, 정전기 방지용 버퍼 영역의 상부에도 일부 금속 실리사이드가 형성된다.

Description

반도체 소자 및 그의 제조방법
제1도는 종래의 방법에 따라 형성된 반도체 소자의 단면도.
제2(a)도 및 제2(b)도는 본 발명의 일실시예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리 절연막
3 : 게이트 절연막 4A,4B,4C : 게이트 전극
5A,5B,5C : 소오스, 드레인 전극 6 : 층간 절연막
10 : 전하 저장 전극 11 : 유전체막
12 : 플레이트 전극 12D : 더미 플레이트 전극
100 : LDD용 절연 스페이서 112 : 감광막 패턴
200 : 절연막 300 : 실리사이드막
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 구체적으로는, 주변 회로 영역의 게이트, 소오스, 드레인 전극에는 샐리사이드(SALICIDE) 구조를 형성하여 반도체 소자의 전류 구동 능력을 향상시키고, 반도체 소자의 메모리 셀 영역과 정전기 방지용 버퍼영역에는 선택적으로 샐리사이드가 형성되지 않도록 하여 소자의 구동 능력 및 정전기 방지 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로 널리 사용되는 모스 트랜지스터는, 불순물이 도핑된 실리콘막 또는 폴리실리콘막으로 게이트 전극을 형성하고, 게이트 전극 양측에 불순물을 이온 주입 하여 소오스, 드레인 전극을 형성하여 이루어진다. 이와같이 형성된 게이트 전극의 면저항은 약 30 내지 70/? 정도이고, 소오스 드레인 전극의 면저항은 N+경우 70 내지 150/?, P+경우 90 내지 200/?이며, 게이트 전극이나 소오스 드레인 전극상에 형성되는 콘택의 콘택저항은 50 내지 250/? 정도이다.
그러나, 상기한 게이트 전극과 소오스 드레인 전극의 면저항 및 콘택 저항으로는 고집적 반도체 소자를 구성하는데 어려움이 있어, 모스 트랜지스터의 주요 특성 중 하나인 전류 구동 능력을 향상시켜야 한다.
종래에 모스 트랜지스터의 전류 구동 능력을 증가시키는 방법으로 샐리사이드 방식이 있는데, 이 방법은 게이트 전극과 소오스, 드레인 전극 상에 실리사이드막을 형성시켜, 게이트 전극과 소오스, 드레인 전극의 면저항 및 콘택 저항을 감소시키는 기술이다.
그 예로써, 티타늄(titanuim) 샐리사이드나 선택적 텅스텐(tungsten)을 사용하는 경우 게이트 전극과 소오스 드레인 전극의 면저항을 약 5/?, 콘택저항을 콘택당 약 3/? 이하로 현저히 감소시켜 모스트랜지스터의 전류 구동 능력을 40이상 증가시킬 수 있다.
여기서, 종래의 반도체 소자의 제조방법을 첨부한 도면에 의거하여 자세히 살펴보면, 제1도에 도시된 바와 같이, 소자 분리 절연막(22)이 형성된 반도체 기판상(21)에 게이트 절연막(23)을 형성한다음, 게이트 절연막(23) 상부에 게이트 전극(24)을 형성한다. 그리고나서, 게이트 전극(24) 양측벽에 스페이서(26)를 공지의 방식으로 형성한다음, 노출된 기판 영역에 기판과 반대 타입의 불순물을 이온 주입 후 확산하여, 소오스, 드레인 전극(25A,25B)을 형성한다. 그리고나서, 게이트 전극(24)과 소오스 드레인 전극(25A,25B)영역 상부에 전류 전도 능력을 향상시키기 위하여 금속 실리사이드(27)을 형성한다.
그러나, 상술한 바와 같이, 모든 트랜지스터의 게이트, 소오스, 드레인 전극 상부에 금속 실리사이드를 형성하게 되면 다음과 같은 문제점이 발생된다.
먼저, 일반적인 디램 셀의 경우에는, 트랜지스터의 전류 구동 능력도 중요하기는 하지만, 캐패시터의 낮은 누설 전류가 더욱 중요하며, 이것은 곧 리플레쉬 타임(refresh time)을 결정하는 주요 요소가 되기 때문이다. 더욱이, 스택형(stack)의 디램의 경우, 모스 트랜지스터를 형성한 후, 전하 저장 전극, 유전체막, 플레이트 전극을 형성하기 위한 고온의 열처리 공정을 실시하여야 하는데, 이러한 열공정을 진행하게 되면, 금속 실리사이드막이 열화된다. 이로 인하여, 캐패시터에 누설 전류가 발생된다.
또한, 정전기 방지용 버퍼 영역에서의 ESD(ElectroStatic Discharge) 방지용 트랜지스터에 금속 실리사이드 구조를 사용하게 되면, 면저항이 낮아지게 되어, 밸래스팅 저항(ballasting resistor)의 역할이 억제된다. 이로 인하여, 정전기 방지의 불량 원인이 된다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 메모리 셀과 정전기 방지용 버퍼영역 및 주변 회로 영역을 포함하는 반도체 소자 및 그의 제조방법에 있어서, 메모리 셀 영역과 정전기 방지용 버퍼영역을 제외한 주변 회로 영역의 모스 트랜지스터에는 실리사이드를 형성하여 소자의 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 메모리 셀 영역과, 정전기 방지용 버퍼영역 및 주변 회로 영역을 포함하는 반도체 소자에 있어서, 상기 주변 회로 영역에 형성되는 모든 모스 트랜지스터의 게이트 전극, 소오스 전극 및 드레인 전극 상부에 금속 실리사이드가 형성되고, 상기 정전기 방지용 버퍼영역에서는 선택된 모스 트랜지스터의 소오스 드레인 전극중 어느 하나의 소정 부분에만 금속 실리사이드가 형성되는 것을 특징으로 한다.
또한, 본 발명의 다른 견지에 따르면, 메모리 셀 영역과, 정전기 방지용 버퍼영역 및 주변 회로 영역을 분리하기 위한 소자 분리 절연막이 형성된 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 산화막 상부의 적소에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측 기판 영역 각각에 소오스, 드레인 전극을 형성하는 단계와, 전체 구조물 상부에 층간 절연막을 형성하는 단계와, 상기 메모리 셀 영역의 드레인 전극(또는 소오스 전극)과 콘택되도록 층간 절연막 상부에 전하 저장 전극과 유전체막을 순차적으로 형성하는 단계와, 구조물 상부에 플레이트 전극용 전도층과 절연막을 순차적으로 형성하는 단계와, 상기 플레이트 전극용 전도층과 절연막을 메모리 셀 영역과 정전기 방지용 버퍼영역의 일부에만 존재하도록 식각하여, 메모리 셀 영역에는 플레이트 전극을 형성하고, 정전기 방지용 버퍼 영역에는 더미 플레이트 전극을 형성하는 단계와, 상기 주변 영역 상부에 노출된 층간 절연막을 제거하는 단계, 및 노출된 주변 회로 영역의 모스 트랜지스터의 게이트, 소오스, 드레인 전극 상부에 금속 실리사이드를 형성하는 단계를 포함하며, 상기 주변 영역 상부의 층간 절연막을 제거하는 공정시 상기 정전기 방지용 버퍼 영역의 선택되는 트랜지스터의 소오스, 드레인 전극 중 어느 하나의 전극의 소정 부분이 노출되어, 정전기 방지용 버퍼 영역의 상부에도 일부 금속 실리사이드기 형성되는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
첨부한 도면 제2(a)도 및 제2(b)도는 본 발명에 따른 반도체 소자 및 그의 제조방법을 설명하기 위한 단면도이다.
우선, 제2(a)도에 도시된 바와 같이, 메모리 셀 영역(A)과 주변 회로 영역(B)과 ESD 방지용 회로 영역(C)을 분리하기 위하여, 반도체 기판(1)의 적소에 소자 분리절연막(2)을 공지의 방법으로 형성한다. 그 다음, 이후에 형성될 게이트 전극과의 전기적 절연을 위한 게이트 절연막(3)을 열산화 방식으로 형성한다음, 반도체 기판(1)의 적소에 게이트 전극(4A,4B,4C)을 형성한다. 여기서, 4A는 메모리 셀 영역(A)에 형성되는 트랜지스터의 게이트 전극이고, 4B는 주변 회로 영역(B)에 형성되는 게이트 전극이며, 4C는 ESD 방지용 회로 영역(C)에 형성되는 게이트 전극이다.
그 다음, 게이트 전극(4A,4B,4C)의 양측 기판 영역에 저농도 불순물을 이온 주입한 후, 전체 구조물 상부에 절연막을 증착하고나서, 이방성 블랭킷 식각에 의하여 게이트 양측벽에 LDD(lightly doped drain)용 절연 스페이서(100)를 형성한다. 그리고나서, 절연 스페이서(100) 양측의 노출된 기판 영역에 소오스, 드레인용 고농도 불순물을 이온주입하여, LDD 구조의 소오스, 드레인 전극(5A,5B,5C)을 형성한다.
이어서, 전체 구조물 상부에 층간 절연막(6)을 형성하고, 메모리 셀 영역(A)의 드레인 영역(또는 소오스 영역 : 5A)이 노출되도록 층간 절연막(6)의 소정 부분을 식각한다. 그런다음, 노출된 메모리 셀 영역(A)의 드레인 영역(5A)과 콘택되도록 전하 저장전극(10)과 유전체막(11)을 공지의 방법으로 형성한 후, 전체 구조물 상부에 플레이트 전극용 전도층(12)과 절연막(200)을 순차적으로 형성한다.
그후, 절연막(200) 상부에 감광막을 도포하고, 메모리 셀 영역(A)의 플레이트 전극의 형상을 한정하면서, ESD 방지용 회로 영역에는 소정 부분, 예를들어, 소오스 또는 드레인의 일부만을 노출시키고, 주변 회로 영역이 노출되도록 감광막을 노광 및 현상하여 감광막 패턴(112)을 형성한다.
그리고 나서, 제2(b)도에 도시된 바와 같이, 상기 감광막 패턴(112)의 형태로 감광막 패턴(112) 하부의 절연막(200)과 플레이트 전극용 전도층(12)을 식각하여, 메모리 셀 영역(A)에는 스토리지 노드 캐패시터의 플레이트 전극이 형성되고, 주변 회로영역(B)에는 층간 절연막이 노출되며, ESD 방지용 회로 영역(C)에는 이후의 실리사이드 공정시 모스 트랜지스터가 노출되지 않도록 더미 플레이트 전극(12D)이 형성된다. 이때, 더미 플레이트 전극(12D) 상에는 절연막(200)이 덮혀져 있다.
그런다음, 제2(b)도에 도시된 바와 같이, 상기 감광막 패턴(112)에 의하여 하부의 층간 절연막(6)이 식각되고, 감광막 패턴(112)이 제거되어, 주변 회로 영역(B)의 모스 트랜지스터가 노출된다.
그런다음, 노출된 주변 회로 영역(B)의 모스 트랜지스터 게이트 전극(4B)과 소오스, 드레인 전극(5B) 및 ESD 방지용 회로 영역의 일부분 노출된 소오스 영역에 전류전도 특성을 향상시키기 위한 금속 실리사이드막(300)을 형성한다. 여기서 금속 실리사이드막(300)을 형성하는 방법으로는, 노출된 주변 회로 영역(B)에 내화성 금속막 예를들어 티타늄과 같은 물질을 소정 두께로 증착한다음, 열처리 공정을 진행하여 실리콘과 티타늄을 반응 시키어, 금속 실리사이드를 형성하고, 반응되지 않은 금속막이 통상의 방법으로 제거된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 메모리 셀 영역, 외부 회로 영역, ESD 방지 회로 영역을 구비하는 반도체 소자에 있어서, 소자의 주변 회로 영역내의 모스 트랜지스터에만 금속 실리사이드를 선택적으로 증착하여 소자의 구동 능력을 향상시키고, 메모리 셀 영역과 ESD 방지 회로 영역에는 증착시키지 않아 메모리 셀내의 특성 저하 및 ESD 방지 회로 영역에서는 정전기 방지 효과를 증대시킬 수 있다.

Claims (5)

  1. 메모리 셀 영역과, 정전기 방지용 버퍼영역 및 주변 회로 영역을 포함하는 반도체 소자에 있어서, 상기 주변 회로 영역에 형성되는 모든 모스 트랜지스터의 게이트 전극, 소오스 전극 및 드레인 전극 상부에 금속 실리사이드가 형성되고, 상기 정전기 방지용 버퍼 영역에서는 선택된 모스 트랜지스터의 소오스 드레인 전극중 어느 하나의 소정 부분에만 금속 실리사이드가 형성되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 금속 실리사이드는 티타늄 실리사이드인 것을 특징으로 하는 반도체 소자.
  3. 메모리 셀 영역과, 정전기 방지용 버퍼영역 및 주변 회로 영역을 분리하기 위한 소자 분리 절연막이 형성된 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 산화막 상부의 적소에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측 기판 영역 각각에 소오스, 드레인 전극을 형성하는 단계; 전체 구조물 상부에 층간 절연막을 형성하는 단계; 상기 메모리 셀 영역의 드레인 전극(또는 소오스 전극)과 콘택되도록 층간 절연막 상부에 전하 저장 전극과 유전체막을 순차적으로 형성하는 단계; 구조물 상부에 플레이트 전극용 전도층과 절연막을 순차적으로 형성하는 단계; 상기 플레이트 전극용 전도층과 절연막을 메모리 셀 영역과 정전기 방지용 버퍼영역의 일부에만 존재하도록 식각하여, 메모리 셀 영역에는 플레이트 전극을 형성하고, 정전기 방지용 버퍼 영역에는 더미 플레이트 전극을 형성하는 단계; 상기 주변 영역 상부에 노출된 층간 절연막을 제거하는 단계; 및 노출된 주변 회로 영역의 모스 트랜지스터의 게이트, 소오스, 드레인 전극 상부에 금속 실리사이드를 형성하는 단계를 포함하며, 상기 주변 영역 상부의 층간 절연막을 제거하는 공정시 상기 정전기 방지용 버퍼 영역의 선택되는 트랜지스터의 소오스, 드레인 전극 중 어느 하나의 전극의 소정 부분이 노출되어, 정전기 방지용 버퍼 영역의 상부에도 일부 금속 실리사이드기 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 금속 실리사이드를 형성하는 것은, 전체 구조물 상부에 내화성 금속막을 형성하는 단계; 상기 내화성 금속막을 열처리하는 단계; 상기 반응되지 않은 내화성 금속막을 제거하여 게이트, 소오스, 드레인 전극 상부에만 실리사이드를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 내화성 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 제조방법.
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