JP3255427B2 - 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法 - Google Patents
半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【０００１】
【産業上の利用分野】本発明はシリコン表面に金属ケイ
カ物を形成する方法に関し、とくに電気抵抗を低下させ
るため半導体領域上に自己整合性チタンケイカ物を形成
する方法に関する。
カ物を形成する方法に関し、とくに電気抵抗を低下させ
るため半導体領域上に自己整合性チタンケイカ物を形成
する方法に関する。
【０００２】
【従来の技術】集積回路の開発目標は単一の半導体基板
上にますます多数のデバイスを設置することに向かって
いる。デバイス密度をさらに高めるために、幾何学的に
一層小さなデバイスが開発されている。予想されるよう
に、所望のデバイス寸法を達成しようとして従来の低密
度の設計および方法をそのまま小さくして採用すると多
数の構造上および作動上の問題が発生する。小型ＭＯＳ
デバイスにおけるそのような問題のうちの二つは所謂短
絡チャンネル効果および比較的高いシリコン抵抗であ
る。
上にますます多数のデバイスを設置することに向かって
いる。デバイス密度をさらに高めるために、幾何学的に
一層小さなデバイスが開発されている。予想されるよう
に、所望のデバイス寸法を達成しようとして従来の低密
度の設計および方法をそのまま小さくして採用すると多
数の構造上および作動上の問題が発生する。小型ＭＯＳ
デバイスにおけるそのような問題のうちの二つは所謂短
絡チャンネル効果および比較的高いシリコン抵抗であ
る。
【０００３】短絡チャンネル効果はＭＯＳゲートフィー
ルドとドープされたソースおよびドレーン領域との間の
電気的干渉に一部由来する。この干渉はソース、ドレー
ン、およびゲート領域間の電子のトンネル現象を起こす
のである。短絡チャンネル効果を低減する一つの解決法
は、ドレーンおよびソース領域のゲート領域付近に軽度
にドープしたドレーン領域（Lightly Doped Dorain, LD
D)又はソース領域をそれぞれ作ることである。ゲートフ
ィールドから受ける電気的干渉はこれによって低減さ
れ、その結果電子のトンネル効果を低下させる。米国特
許第４、７０１、４２３号および第４、７０３、５５１
号は詳細に短絡チャンネル効果を論じ、ＬＤＤ領域の利
用を図っている。
ルドとドープされたソースおよびドレーン領域との間の
電気的干渉に一部由来する。この干渉はソース、ドレー
ン、およびゲート領域間の電子のトンネル現象を起こす
のである。短絡チャンネル効果を低減する一つの解決法
は、ドレーンおよびソース領域のゲート領域付近に軽度
にドープしたドレーン領域（Lightly Doped Dorain, LD
D)又はソース領域をそれぞれ作ることである。ゲートフ
ィールドから受ける電気的干渉はこれによって低減さ
れ、その結果電子のトンネル効果を低下させる。米国特
許第４、７０１、４２３号および第４、７０３、５５１
号は詳細に短絡チャンネル効果を論じ、ＬＤＤ領域の利
用を図っている。
【０００４】シリコンの比較的高い抵抗が問題となるの
は、ドープされた単結晶シリコンソースおよびドレーン
領域ならびにポリシリコンゲート領域が電流を担うから
である。シリコンの比較的高い抵抗は大規模集積回路で
は一般に問題とならない。それは電流を流す断面積が比
較的に大きいからである。しかし超大規模集積回路では
電流の流れる断面積が減少するので、実効デバイス抵抗
が増大する。シート抵抗が増大すると、デバイス応答時
間を低下させるという形でデバイスの能力に影響を与え
る。この問題の一つの解決法はチタンケイカ物等の金属
ケイカ物層をシリコンソース領域、ドレーン領域、およ
びポリシリコンゲートの頂部に与えることである。
は、ドープされた単結晶シリコンソースおよびドレーン
領域ならびにポリシリコンゲート領域が電流を担うから
である。シリコンの比較的高い抵抗は大規模集積回路で
は一般に問題とならない。それは電流を流す断面積が比
較的に大きいからである。しかし超大規模集積回路では
電流の流れる断面積が減少するので、実効デバイス抵抗
が増大する。シート抵抗が増大すると、デバイス応答時
間を低下させるという形でデバイスの能力に影響を与え
る。この問題の一つの解決法はチタンケイカ物等の金属
ケイカ物層をシリコンソース領域、ドレーン領域、およ
びポリシリコンゲートの頂部に与えることである。
【０００５】従来はチタンケイカ物の形成は三段階で行
なわれていた。最初に、シリコンおよび酸化物領域を含
む半導体全体にわたってチタンケイカ物層が積層され、
この構成物が窒素の存在下に低温で焼鈍される。これに
よってシリコン領域上にチタンケイカ物の層が生じ、構
成物全体上にチタン窒化物の層が生ずる。第二に、チタ
ン窒化物とすべての未反応チタンを選択的化学エッチン
グ材により除去することにより、チタン窒化物もしくは
未反応チタンが電極領域上のチタンケイカ物を電気的に
相互接続することを防止する。第三に、デバイスは高温
の焼鈍を受け、チタンケイカ物を安定化させ、チタンケ
イカ物抵抗を最終値に低下させる。
なわれていた。最初に、シリコンおよび酸化物領域を含
む半導体全体にわたってチタンケイカ物層が積層され、
この構成物が窒素の存在下に低温で焼鈍される。これに
よってシリコン領域上にチタンケイカ物の層が生じ、構
成物全体上にチタン窒化物の層が生ずる。第二に、チタ
ン窒化物とすべての未反応チタンを選択的化学エッチン
グ材により除去することにより、チタン窒化物もしくは
未反応チタンが電極領域上のチタンケイカ物を電気的に
相互接続することを防止する。第三に、デバイスは高温
の焼鈍を受け、チタンケイカ物を安定化させ、チタンケ
イカ物抵抗を最終値に低下させる。
【０００６】その結果得られるチタンケイカ物はその下
のシリコン電極領域と自己整合性をもつ。ここに「自己
整合性」とは、チタンケイカ物をシリコン電極領域と整
合するのにマスキング工程が全く不要であることを言
う。化学反応によってチタンケイカ物は、露出したシリ
コンの上にチタンが積層する箇所にだけ形成される。
のシリコン電極領域と自己整合性をもつ。ここに「自己
整合性」とは、チタンケイカ物をシリコン電極領域と整
合するのにマスキング工程が全く不要であることを言
う。化学反応によってチタンケイカ物は、露出したシリ
コンの上にチタンが積層する箇所にだけ形成される。
【０００７】半導体デバイスを製造するコストはそのデ
バイスを形成するに必要な処理工程数に正比例する。し
かも処理工程が一つ増える毎に不純物を導入する可能
性、および／又はそれまでに形成したデバイスの構造の
統合性に不利な影響を与える可能性が増す。したがっ
て、処理工程数を減らすことは非常に好ましく、とくに
デバイスの品質に影響なく工程を減らすことができれば
非常によい。
バイスを形成するに必要な処理工程数に正比例する。し
かも処理工程が一つ増える毎に不純物を導入する可能
性、および／又はそれまでに形成したデバイスの構造の
統合性に不利な影響を与える可能性が増す。したがっ
て、処理工程数を減らすことは非常に好ましく、とくに
デバイスの品質に影響なく工程を減らすことができれば
非常によい。
【０００８】
【発明が解決しようとする課題】それゆえ本発明は自己
整合性チタンケイカ物を形成するための新規かつ改良さ
れた方法を与えることを一つの課題とする。
整合性チタンケイカ物を形成するための新規かつ改良さ
れた方法を与えることを一つの課題とする。
【０００９】本発明のもう一つの課題はシリコン表面上
に金属ケイカ物を選択的に形成するための方法を与える
ことである。
に金属ケイカ物を選択的に形成するための方法を与える
ことである。
【００１０】本発明の別の課題はシリコン表面上にチタ
ンケイカ物を形成できる単一工程を与えることである。
ンケイカ物を形成できる単一工程を与えることである。
【００１０】本発明のさらに別の課題は、半導体デバイ
スを製造する新規かつ改良された方法を与えることであ
る。
スを製造する新規かつ改良された方法を与えることであ
る。
【００１１】本発明のさらに別の課題は半導体デバイス
に低電気抵抗の電極を与える方法を与えることである。
に低電気抵抗の電極を与える方法を与えることである。
【００１２】このため、本願は、半導体デバイスを製造
する方法であって、シリコン基板を与える工程と、前記
シリコン基板上にシリコン電極領域と酸化物絶縁体領域
とを形成する工程と、前記電極領域及び前記絶縁体領域
上に金属層を形成する工程と、前記基板を高酸素濃度雰
囲気中で加熱することにより、前記電極領域上に低電気
抵抗のコンタクトとなる金属ケイカ物層を自己整合的に
形成し、前記金属ケイカ物上に金属酸化物層を同時に形
成する工程と、を有し、前記電極領域が前記基板中のド
ープされたソース領域及びドープされたドレーン領域と
前記基板からゲート酸化物層で離隔されたポリシリコン
ゲート領域とを含み、前記絶縁体領域が前記ゲート領域
の側壁に隣接するスペーサー領域を含む、ことを特徴と
する半導体デバイスの製造方法を提供するものである。
する方法であって、シリコン基板を与える工程と、前記
シリコン基板上にシリコン電極領域と酸化物絶縁体領域
とを形成する工程と、前記電極領域及び前記絶縁体領域
上に金属層を形成する工程と、前記基板を高酸素濃度雰
囲気中で加熱することにより、前記電極領域上に低電気
抵抗のコンタクトとなる金属ケイカ物層を自己整合的に
形成し、前記金属ケイカ物上に金属酸化物層を同時に形
成する工程と、を有し、前記電極領域が前記基板中のド
ープされたソース領域及びドープされたドレーン領域と
前記基板からゲート酸化物層で離隔されたポリシリコン
ゲート領域とを含み、前記絶縁体領域が前記ゲート領域
の側壁に隣接するスペーサー領域を含む、ことを特徴と
する半導体デバイスの製造方法を提供するものである。
【００１３】本願は、さらに、ＭＯＳ半導体デバイスの
ソース領域、ドレーン領域、およびゲート領域の上に自
己整合性金属ケイカ物層を形成する方法において、シリ
コン基板上に、該ソース領域、ドレーン領域、およびゲ
ート領域を画定するためのフィールド酸化物領域を形成
する段と、該シリコン基板上にゲート酸化物を形成する
段と、該ゲート領域上にポリシリコンゲートを形成する
段と、該酸化物の下、かつ、該ゲート領域およびフィー
ルド酸化物領域の間の基板を軽度にドープして低ドーパ
ントドレーン／ソース領域（ＬＤＤ）を確定すると共
に、該ソース領域およびドレーン領域を確定する段と、
該ゲート領域の側壁上、かつ該ＬＤＤ領域の上に、スペ
ーサー酸化物領域を形成し、該側壁に隣接した、かつ該
ソース領域およびドレーン領域上の該ゲート酸化物を除
去し、さらに該ソース領域およびドレーン領域のドーピ
ングを行なう段と、該デバイス上に金属層を積層する段
と、該デバイスを高酸素濃度雰囲気中で加熱することに
より、低電気抵抗のコンタクトを形成する自己整合性を
持つ金属ケイカ物層を該シリコン上に形成されたソース
電極領域、ドレーン電極領域及びゲート電極領域の上に
形成すると共に、該金属ケイカ物、該フィールド領域及
びスペーサー酸化物領域上に金属酸化物をそれぞれ同時
に形成する段と、を含むことを特徴とする自己整合性金
属ケイカ物層の形成方法を提供するものである。
ソース領域、ドレーン領域、およびゲート領域の上に自
己整合性金属ケイカ物層を形成する方法において、シリ
コン基板上に、該ソース領域、ドレーン領域、およびゲ
ート領域を画定するためのフィールド酸化物領域を形成
する段と、該シリコン基板上にゲート酸化物を形成する
段と、該ゲート領域上にポリシリコンゲートを形成する
段と、該酸化物の下、かつ、該ゲート領域およびフィー
ルド酸化物領域の間の基板を軽度にドープして低ドーパ
ントドレーン／ソース領域（ＬＤＤ）を確定すると共
に、該ソース領域およびドレーン領域を確定する段と、
該ゲート領域の側壁上、かつ該ＬＤＤ領域の上に、スペ
ーサー酸化物領域を形成し、該側壁に隣接した、かつ該
ソース領域およびドレーン領域上の該ゲート酸化物を除
去し、さらに該ソース領域およびドレーン領域のドーピ
ングを行なう段と、該デバイス上に金属層を積層する段
と、該デバイスを高酸素濃度雰囲気中で加熱することに
より、低電気抵抗のコンタクトを形成する自己整合性を
持つ金属ケイカ物層を該シリコン上に形成されたソース
電極領域、ドレーン電極領域及びゲート電極領域の上に
形成すると共に、該金属ケイカ物、該フィールド領域及
びスペーサー酸化物領域上に金属酸化物をそれぞれ同時
に形成する段と、を含むことを特徴とする自己整合性金
属ケイカ物層の形成方法を提供するものである。
【００１４】
【実施例】図１を参照すると半導体デバイス１０の形成
段階の初期の状態が示されている。デバイス１０はｎ型
又はｐ型いずれかの単結晶シリコン基板１２を含む。フ
ィールド酸化物領域１４ａ、１４ｂはいろいろの電極領
域を含んだアクティブ領域を画定する。例えば電極領域
はソース領域１６、ドレーン領域１８およびゲート領域
２０を含む。フィールド酸化物領域１４ａ、１４ｂが形
成された後、フィールド酸化物領域１４ａ、１４ｂの表
面が清浄にされ、ゲート酸化物層２２が半導体デバイス
１０を高酸素濃度雰囲気中で加熱することにより形成さ
れる。ゲート酸化物２２上には多結晶シリコン（ポリシ
リコン）が積層されてゲート領域２０のパターンを形成
する。
段階の初期の状態が示されている。デバイス１０はｎ型
又はｐ型いずれかの単結晶シリコン基板１２を含む。フ
ィールド酸化物領域１４ａ、１４ｂはいろいろの電極領
域を含んだアクティブ領域を画定する。例えば電極領域
はソース領域１６、ドレーン領域１８およびゲート領域
２０を含む。フィールド酸化物領域１４ａ、１４ｂが形
成された後、フィールド酸化物領域１４ａ、１４ｂの表
面が清浄にされ、ゲート酸化物層２２が半導体デバイス
１０を高酸素濃度雰囲気中で加熱することにより形成さ
れる。ゲート酸化物２２上には多結晶シリコン（ポリシ
リコン）が積層されてゲート領域２０のパターンを形成
する。
【００１５】半導体デバイス１０は次に低照射線量の低
エネルギーＬＤＤイオン埋めこみ線２４に当てる。イオ
ン埋め込みは、基板１２をそのゲート酸化物２２の下で
ゲート領域２０とフィールド酸化物領域１４ａ、１４ｂ
との間の領域１６、１８に軽度のドープを行なう。
エネルギーＬＤＤイオン埋めこみ線２４に当てる。イオ
ン埋め込みは、基板１２をそのゲート酸化物２２の下で
ゲート領域２０とフィールド酸化物領域１４ａ、１４ｂ
との間の領域１６、１８に軽度のドープを行なう。
【００１６】図２は化学蒸着で達成できる酸化物層２８
の形成を示す。この代わりとして、酸化物層２８は積層
した窒化物層でもよい。層２８は次に非等方性のエッチ
ング、例えば反応性イオンエッチング（ＲＩＥ）を受け
る。ＲＩＥは酸化物層２８を除去し、ゲート酸化物２２
を一様な深さにする。
の形成を示す。この代わりとして、酸化物層２８は積層
した窒化物層でもよい。層２８は次に非等方性のエッチ
ング、例えば反応性イオンエッチング（ＲＩＥ）を受け
る。ＲＩＥは酸化物層２８を除去し、ゲート酸化物２２
を一様な深さにする。
【００１７】図３に示すように酸化物のこの非等方性の
エッチングは、ゲート領域２０の側壁３２ａ、３２ｂ上
にまだ絶縁性スペーサー酸化物領域３０ａ、３０ｂがそ
れぞれ残っている間に停止する。ゲート領域２０の頂部
の酸化物およびゲート領域２０および側壁３２ａ、３２
ｂに隣接し、ソース領域１６、ドレーン領域１８の上に
ある酸化物が除去される。次いでソース領域１６および
ドレーン領域１８がさらにイオン埋め込みを受けドープ
を増す。隣接のＬＤＤ領域１６ａ、１６ｂは酸化物領域
３０ａ、３０ｂを上に乗せていることによってそれ以上
のドーピングから保護される。ソース領域１６およびド
レーン領域１８は酸化物領域３０ａ、３０ｂの位置によ
って確定されることに注意されたい。
エッチングは、ゲート領域２０の側壁３２ａ、３２ｂ上
にまだ絶縁性スペーサー酸化物領域３０ａ、３０ｂがそ
れぞれ残っている間に停止する。ゲート領域２０の頂部
の酸化物およびゲート領域２０および側壁３２ａ、３２
ｂに隣接し、ソース領域１６、ドレーン領域１８の上に
ある酸化物が除去される。次いでソース領域１６および
ドレーン領域１８がさらにイオン埋め込みを受けドープ
を増す。隣接のＬＤＤ領域１６ａ、１６ｂは酸化物領域
３０ａ、３０ｂを上に乗せていることによってそれ以上
のドーピングから保護される。ソース領域１６およびド
レーン領域１８は酸化物領域３０ａ、３０ｂの位置によ
って確定されることに注意されたい。
【００１８】図４は、半導体デバイス１０上に積層され
た金属層３４を示す。金属層はしたがってシリコンおよ
び酸化物領域上に同じように載っている。シリコン領域
はソース１６、ドレーン１８およびゲート領域２０を含
むことを了解されたい。酸化物領域はフィールド酸化物
領域１４ａ、１４ｂおよび絶縁性スペーサー酸化物領域
３０を含む。金属層３４に用いる金属はチタン、コバル
ト、プラチナ、パラジウム、モリブデン、タンタル、あ
るいはニッケル等の遷移金属であることが望ましい。
た金属層３４を示す。金属層はしたがってシリコンおよ
び酸化物領域上に同じように載っている。シリコン領域
はソース１６、ドレーン１８およびゲート領域２０を含
むことを了解されたい。酸化物領域はフィールド酸化物
領域１４ａ、１４ｂおよび絶縁性スペーサー酸化物領域
３０を含む。金属層３４に用いる金属はチタン、コバル
ト、プラチナ、パラジウム、モリブデン、タンタル、あ
るいはニッケル等の遷移金属であることが望ましい。
【００１９】次いで半導体デバイス１０はチタンがその
下のシリコンと反応してチタンケイカ物３６を形成する
ように、高酸素濃度雰囲気中で加熱される。もしも半導
体デバイス１０を急速熱処理（ＲＴＰ）によって加熱す
るのであれば、少なくとも摂氏６５０度で少なくとも１
０秒間加熱することが好ましい。もしも半導体デバイス
１０を従来のオーブンで加熱するのであれば、少なくと
も摂氏５８０度で少なくとも１０分間加熱することが好
ましい。いずれの場合でも、この加熱にはチタンケイカ
物およびチタン酸化物を安定化させるに十分な温度と時
間で行う。図５に示すように、チタンケイカ物３６はソ
ース領域１６、ドレーン領域１８、およびゲート領域２
０の上に形成される。チタンケイカ物３６は下の材料が
シリコンであるところだけ形成されるので、チタンケイ
カ物３６はソース領域１６、ドレーン領域１８およびゲ
ート領域２０に関して自ら整合する。チタンは高濃度酸
素雰囲気と反応して上に載ったチタン酸化物層３８を形
成する。チタン酸化物層３８はチタンケイカ物３６、フ
ィールド酸化物１４ａ、１４ｂおよび絶縁性スペーサー
酸化物領域３０上に積層する。
下のシリコンと反応してチタンケイカ物３６を形成する
ように、高酸素濃度雰囲気中で加熱される。もしも半導
体デバイス１０を急速熱処理（ＲＴＰ）によって加熱す
るのであれば、少なくとも摂氏６５０度で少なくとも１
０秒間加熱することが好ましい。もしも半導体デバイス
１０を従来のオーブンで加熱するのであれば、少なくと
も摂氏５８０度で少なくとも１０分間加熱することが好
ましい。いずれの場合でも、この加熱にはチタンケイカ
物およびチタン酸化物を安定化させるに十分な温度と時
間で行う。図５に示すように、チタンケイカ物３６はソ
ース領域１６、ドレーン領域１８、およびゲート領域２
０の上に形成される。チタンケイカ物３６は下の材料が
シリコンであるところだけ形成されるので、チタンケイ
カ物３６はソース領域１６、ドレーン領域１８およびゲ
ート領域２０に関して自ら整合する。チタンは高濃度酸
素雰囲気と反応して上に載ったチタン酸化物層３８を形
成する。チタン酸化物層３８はチタンケイカ物３６、フ
ィールド酸化物１４ａ、１４ｂおよび絶縁性スペーサー
酸化物領域３０上に積層する。
【００２０】従来技術においては、自己整合性のあるチ
タンケイカ物は、次の３段階の処理で形成されていた。 １．デバイスが比較的低温度で窒素又はアルゴンの環境
下で（無酸素状態で）、チタン層が積層された後、加熱
される。これによって、チタンケイカ物層がその下のシ
リコン領域内の上面に形成され、チタン窒化物層又は純
粋なチタンがその上に形成される。このような無酸素か
つ低温度で行うシリコン上の金属の焼鈍は、一般的に摂
氏７００度未満である。 ２．このチタン窒化物層又は純粋なチタンは、電気的に
下層のチタンケイカ物を絶縁する本発明におけるチタン
酸化物とは異なり伝導性がある。このため、電極間の電
気的漏洩を防止するために、このチタン窒化物層又は純
粋なチタンは、別の処理として除去される必要がある。 ３．次に、デバイスは、その上面に絶縁材料が付加され
る前に、摂氏７００度以上で高温焼鈍される。
タンケイカ物は、次の３段階の処理で形成されていた。 １．デバイスが比較的低温度で窒素又はアルゴンの環境
下で（無酸素状態で）、チタン層が積層された後、加熱
される。これによって、チタンケイカ物層がその下のシ
リコン領域内の上面に形成され、チタン窒化物層又は純
粋なチタンがその上に形成される。このような無酸素か
つ低温度で行うシリコン上の金属の焼鈍は、一般的に摂
氏７００度未満である。 ２．このチタン窒化物層又は純粋なチタンは、電気的に
下層のチタンケイカ物を絶縁する本発明におけるチタン
酸化物とは異なり伝導性がある。このため、電極間の電
気的漏洩を防止するために、このチタン窒化物層又は純
粋なチタンは、別の処理として除去される必要がある。 ３．次に、デバイスは、その上面に絶縁材料が付加され
る前に、摂氏７００度以上で高温焼鈍される。
【００２１】この三段階の処理とは対象的に、本発明は
単一の処理で同等の構造を与える。前述したように、本
発明によるこの単一焼鈍処理は好ましくは摂氏６５０度
以上（ＲＴＰ）又は摂氏５８０度（従来のオーブン）で
行なわれる。一般的に言って、この温度は従来の無酸素
かつ低温度で行なうシリコン上金属の焼鈍より高温であ
る。
単一の処理で同等の構造を与える。前述したように、本
発明によるこの単一焼鈍処理は好ましくは摂氏６５０度
以上（ＲＴＰ）又は摂氏５８０度（従来のオーブン）で
行なわれる。一般的に言って、この温度は従来の無酸素
かつ低温度で行なうシリコン上金属の焼鈍より高温であ
る。
【００２２】図６はさらにその後の処理を示す。さらに
特定すると、チタン酸化物層３８上に電気的絶縁層４０
が形成される。好ましい実施例では絶縁層４０は硫黄ケ
イカ物のガラス（ＰＳＦ）又は硼素ケイカ物のガラス
（ＢＰＳＧ）である。従来のリトグラフ法およびエッチ
ング法を使用して絶縁層４０およびソース領域１６、ド
レーン領域１８およびゲート領域２０上にあるチタン酸
化物層３８内にウィンドを空ける。次いでチタンケイカ
物３６に電気的コンタクトを与えるため、金属４２がこ
れらのウィンド内に形成される。
特定すると、チタン酸化物層３８上に電気的絶縁層４０
が形成される。好ましい実施例では絶縁層４０は硫黄ケ
イカ物のガラス（ＰＳＦ）又は硼素ケイカ物のガラス
（ＢＰＳＧ）である。従来のリトグラフ法およびエッチ
ング法を使用して絶縁層４０およびソース領域１６、ド
レーン領域１８およびゲート領域２０上にあるチタン酸
化物層３８内にウィンドを空ける。次いでチタンケイカ
物３６に電気的コンタクトを与えるため、金属４２がこ
れらのウィンド内に形成される。
【００２３】半導体デバイス１０の作動中、ポリシリコ
ンゲート２０には、ソース１６とドレーン１８との間に
電流を流すためのチャンネルを与えるため、電圧が印加
される。チタンケイカ物３６の存在に起因するソース領
域１６およびドレーン領域１８の電気抵抗の低減によっ
て半導体デバイス１０の速度と性能が高められる。ゲー
ト領域２０は場合によっては隣接デバイスのゲートに接
続する構造とされる。そのような構造とした場合、隣接
の接続ゲートを覆っているチタンケイカ物３６も同様に
これらの電気的抵抗を低減する。
ンゲート２０には、ソース１６とドレーン１８との間に
電流を流すためのチャンネルを与えるため、電圧が印加
される。チタンケイカ物３６の存在に起因するソース領
域１６およびドレーン領域１８の電気抵抗の低減によっ
て半導体デバイス１０の速度と性能が高められる。ゲー
ト領域２０は場合によっては隣接デバイスのゲートに接
続する構造とされる。そのような構造とした場合、隣接
の接続ゲートを覆っているチタンケイカ物３６も同様に
これらの電気的抵抗を低減する。
【００２４】当業者なら本発明が上に述べた実施例に限
定されるものではないことは明らかであろう。また本発
明は図示した特定の半導体デバイス１０を形成する工程
に限定されるものではない。本発明は広義の意味で、金
属層をシリコン表面に与えてその金属とシリコンを高濃
度雰囲気中で加熱することによりシリコン表面上に金属
ケイカ物を選択的に形成する工程を含む。
定されるものではないことは明らかであろう。また本発
明は図示した特定の半導体デバイス１０を形成する工程
に限定されるものではない。本発明は広義の意味で、金
属層をシリコン表面に与えてその金属とシリコンを高濃
度雰囲気中で加熱することによりシリコン表面上に金属
ケイカ物を選択的に形成する工程を含む。
【００２５】図面に示した寸法、縮尺、および構造的関
係は単に例示のためであり、本発明の実際の寸法等と理
解してはならない。また本発明の要旨内で、上記特許請
求の範囲に記載された範囲の発明を種々設計変更し、す
べて又は一部が等価な発明を実施できることを了解され
たい。
係は単に例示のためであり、本発明の実際の寸法等と理
解してはならない。また本発明の要旨内で、上記特許請
求の範囲に記載された範囲の発明を種々設計変更し、す
べて又は一部が等価な発明を実施できることを了解され
たい。
【図１】は本発明による逐次的処理工程の一つを選択的
取り出したときのＭＯＳＦＥＴの断面図である。
取り出したときのＭＯＳＦＥＴの断面図である。
【図２】は図１に続く工程の一つを選択的に取り出した
ときのＭＯＳＦＥＴの断面図である。
ときのＭＯＳＦＥＴの断面図である。
【図３】図２に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
きのＭＯＳＦＥＴの断面図である。
【図４】図３に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
きのＭＯＳＦＥＴの断面図である。
【図５】図４に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
きのＭＯＳＦＥＴの断面図である。
【図６】図５に続く工程の一つを選択的に取り出したと
きのＭＯＳＦＥＴの断面図である。
きのＭＯＳＦＥＴの断面図である。
１０ 半導体デバイス １２ シリコン基板 １４ａ、１４ｂ フィールド酸化物領域 １６ ソース領域 １８ ドレーン領域 ２０ ゲート領域 ２２ ゲート酸化物層 ２４ ＬＤＤ埋め込みイオン ２８ 酸化物層 ３０ａ、３０ｂ 絶縁性スペーサー酸化物領域 ３２ａ、３２ｂ 側壁 ３４ 金属層 ３６ チタンケイカ物 ３８ チタン酸化物層 ４０ 絶縁層 ４２ 金属
フロントページの続き (73)特許権者 592089054 エヌシーアール インターナショナル インコーポレイテッド ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ, Ｉｎｃ. アメリカ合衆国 45479 オハイオ、デ イトン サウス パターソン ブールバ ード 1700 (73)特許権者 595026416 シンバイオス・インコーポレイテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 スティーブン エス． リー アメリカ合衆国 80906 コロラド コ ロラド スプリングス、 レッド シー ダー ドライブ 3905 (56)参考文献 特開 昭60−245175（ＪＰ，Ａ) 特開 昭61−150216（ＪＰ，Ａ) 特開 昭63−258070（ＪＰ，Ａ) 特開 平１−189919（ＪＰ，Ａ)
Claims (15)
- 【請求項１】半導体デバイスを製造する方法であって、 シリコン基板を与える工程と、 前記シリコン基板上にシリコン電極領域と酸化物絶縁体
領域とを形成する工程と、 前記電極領域及び前記絶縁体領域上に金属層を形成する
工程と、 前記基板を高酸素濃度雰囲気中で加熱することにより、
前記電極領域上に低電気抵抗のコンタクトとなる金属ケ
イカ物層を自己整合的に形成し、前記金属ケイカ物上に
金属酸化物層を同時に形成する工程とを有し、 前記電極領域が前記基板中のドープされたソース領域及
びドープされたドレーン領域と前記基板からゲート酸化
物層で離隔されたポリシリコンゲート領域とを含み、前
記絶縁体領域が前記ゲート領域の側壁に隣接するスペー
サー領域を含む、ことを特徴とする半導体デバイスの製
造方法。 - 【請求項２】前記電極領域がさらに、軽度にドープされ
たソース領域およびドレーン領域を該スペーサー領域下
の該基板中に含むようにされたことを特徴とする請求項
１に記載の半導体デバイスの製造方法。 - 【請求項３】前記金属ケイカ物が、該電極の電気抵抗を
低減すると共に該金属酸化物がその下の金属ケイカ物を
電気的に絶縁するようにされたことを特徴とする請求項
２に記載の半導体デバイスの製造方法。 - 【請求項４】前記デバイスが摂氏５８０度以上に加熱さ
れることを特徴とする請求項１に記載の半導体デバイス
の製造方法。 - 【請求項５】前記金属が遷移金属であることを特徴とす
る請求項１に記載の半導体デバイスの製造方法。 - 【請求項６】前記遷移金属がチタン、コバルト、プラチ
ナ、パラジウム、モリブデン、タンタル、又はニッケル
であることを特徴とする請求項５に記載の半導体デバイ
スの製造方法。 - 【請求項７】さらに、前記金属酸化物上に電気的絶縁体
層を形成する工程を含むことを特徴とする請求項１に記
載の半導体デバイスの製造方法。 - 【請求項８】さらに、該絶縁体層および金属酸化物内に
ウィンドを空ける工程と、 該ウィンド内に金属を形成して該金属ケイカ物に電気的
コンタクトを与える工程と、 を含むことを特徴とする請求項７に記載の半導体デバイ
スの製造方法。 - 【請求項９】シリコン基板中のドープされたソース領域
およびドレーン領域と、ゲート酸化物層によって該基板
から離隔されたポリシリコンゲートと、該ゲート領域の
側壁に隣接した絶縁スペーサー領域と、該スペーサー領
域の下の該基板中に軽度にドープされたソース領域およ
びドレーン領域とを形成する工程と、 該ソース領域、ドレーン領域、ゲート領域及び側壁領域
の上にチタン層を形成する工程と、 該デバイスを高酸素濃度雰囲気中で摂氏５８０度以上に
加熱することにより低電気抵抗のコンタクトとなるチタ
ンケイカ物層を該シリコン上に形成されたソース電極領
域、ドレーン電極領域及びゲート電極領域の上に自己整
合的に形成すると共に、該スペーサー領域およびチタン
ケイカ物の上にチタン酸化物を、それぞれ同時に形成す
ることにより該チタンケイカ物を電気的に絶縁する工程
と、 該チタン酸化物上に電気的絶縁層を形成する工程と、 該絶縁層およびチタン酸化物中にウィンドを空ける工程
と、 該ウィンド中に金属を形成して該チタンケイカ物に電気
的コンタクトを与える工程と、 を含むことを特徴とする半導体デバイスの製造方法。 - 【請求項１０】ＭＯＳ半導体デバイスのソース領域、ド
レーン領域、およびゲート領域の上に金属ケイカ物層を
自己整合的に形成する方法において、 シリコン基板上に、該ソース領域、ドレーン領域、およ
びゲート領域を画定するためのフィールド酸化物領域を
形成する工程と、 該シリコン基板上にゲート酸化物を形成する工程と、 該ゲート領域上にポリシリコンゲートを形成し、該酸化
物の下、かつ、該ゲート領域およびフィールド酸化物領
域の間の基板を軽度にドープして低ドーパントドレーン
／ソース領域（ＬＤＤ）を確定すると共に、該ソース領
域およびドレーン領域を確定する工程と、 該ゲート領域の側壁上、かつ該ＬＤＤ領域の上に、スペ
ーサー酸化物領域を形成し、該側壁に隣接した、かつ該
ソース領域およびドレーン領域上の該ゲート酸化物を除
去し、さらに該ソース領域およびドレーン領域のドーピ
ングを行なう工程と、 該デバイス上に金属層を積層する工程と、 該デバイスを高酸素濃度雰囲気中で加熱することによ
り、低電気抵抗のコンタクトとなる金属ケイカ物層を該
シリコン上に形成されたソース電極領域、ドレーン電極
領域及びゲート電極領域の上に自己整合的に形成すると
共に、該金属ケイカ物、該フィールド領域及びスペーサ
ー酸化物領域上に金属酸化物をそれぞれ同時に形成する
工程と、 を含むことを特徴とする金属ケイカ物層を自己整合的に
形成する方法。 - 【請求項１１】該デバイスが摂氏５８０度以上に加熱さ
れることを特徴とする請求項１０に記載の金属ケイカ物
層を自己整合的に形成する方法。 - 【請求項１２】該金属が遷移金属であることを特徴とす
る請求項１１に記載の金属ケイカ物層を自己整合的に形
成する方法。 - 【請求項１３】該遷移金属がチタン、コバルト、プラチ
ナ、パラジウム、モリブデン、タンタル、叉はニッケル
であることを特徴とする請求項１２に記載の金属ケイカ
物層を 自己整合的に形成する方法。 - 【請求項１４】さらに、該金属酸化物上に電気的絶縁層
を形成する工程を含むことを特徴とする請求項１０に記
載の金属ケイカ物層を自己整合的に形成する方法。 - 【請求項１５】さらに、該絶縁層および金属酸化物中に
ウィンドを空ける工程と、 該ウィンド内に金属を形成して該金属ケイカ物の電気的
コンタクトを与える工程と、 を含むことを特徴とする請求項１４に記載の金属ケイカ
物層を自己整合的に形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/496,720 US5288666A (en) | 1990-03-21 | 1990-03-21 | Process for forming self-aligned titanium silicide by heating in an oxygen rich environment |
| US496720 | 1990-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04223341A JPH04223341A (ja) | 1992-08-13 |
| JP3255427B2 true JP3255427B2 (ja) | 2002-02-12 |
Family
ID=23973837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07727691A Expired - Fee Related JP3255427B2 (ja) | 1990-03-21 | 1991-03-18 | 半導体デバイスの製造方法及び金属ケイカ物層を自己整合的に形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5288666A (ja) |
| JP (1) | JP3255427B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587537B2 (ja) | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR970010685B1 (ko) * | 1993-10-30 | 1997-06-30 | 삼성전자 주식회사 | 누설전류가 감소된 박막 트랜지스터 및 그 제조방법 |
| US5895255A (en) * | 1994-11-30 | 1999-04-20 | Kabushiki Kaisha Toshiba | Shallow trench isolation formation with deep trench cap |
| US5698468A (en) * | 1995-06-07 | 1997-12-16 | Lsi Logic Corporation | Silicidation process with etch stop |
| KR100187669B1 (ko) * | 1996-01-30 | 1999-06-01 | 김주용 | 반도체 소자의 확산 방지막 형성 방법 |
| US5751040A (en) * | 1996-09-16 | 1998-05-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Self-aligned source/drain mask ROM memory cell using trench etched channel |
| US5747373A (en) * | 1996-09-24 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd. | Nitride-oxide sidewall spacer for salicide formation |
| US6555455B1 (en) * | 1998-09-03 | 2003-04-29 | Micron Technology, Inc. | Methods of passivating an oxide surface subjected to a conductive material anneal |
| US6187674B1 (en) * | 1998-12-08 | 2001-02-13 | United Microelectronics Corp. | Manufacturing method capable of preventing corrosion and contamination of MOS gate |
| FR2953989B1 (fr) * | 2009-12-10 | 2012-05-18 | Commissariat Energie Atomique | Procede de formation de materiaux metalliques comportant des semi-conducteurs |
| US10446555B2 (en) * | 2017-08-31 | 2019-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Buried metal track and methods forming same |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE32207E (en) * | 1978-12-29 | 1986-07-15 | At&T Bell Laboratories | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide |
| JPS5748246A (en) * | 1980-08-13 | 1982-03-19 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5861763A (ja) * | 1981-10-09 | 1983-04-12 | 武笠 均 | 触感知器消化装置 |
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