KR19980041714A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

게이트 전극의 일부가, 인접 트랜지스터의 불순물 확산층의 한쪽과 직접 접속되는 반도체 장치에서, 워터 마크(Water Mark)에 기인하는 게이트 전극의 패턴 결함을 방지한다.
제 1 및 제 2 다결정 실리콘막(15, 19)으로 구성되는 게이트 전극(21b)의 제 2 다결정 실리콘막(19b)이, 인접 트랜지스터의 불순 확산층의 한쪽(23b)과 직접 좁속되는 반도체 장치의 제조 방법에서, 제 1 다결정 실리콘막(15) 표면에 워터 마크를 발생하기 어려운 금속 실리사이드막(16)을 형성하고, 직접 콘택트 영역(24) 형성을 위해, 금속 실리사이드막(16)/제 1 다결정 실리콘막(15)의 패턴을 마스크로 하여, 게이트산화막(14)을 습식 에칭에 의해서 개구하고, 그 후, 제 2 다결정 실리콘막(19)을 퇴적하여 게이트 전극(21a, 21b)을 패터닝한다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로 특히, 트랜지스터의 게이트 전극과 다른 트랜지스터의 불순물 확산층이 직접 접속된 구조를 갖는 MOS형 반도체 장치에 관한 것이다.
MOS 트랜지스터의 게이트 전극이 다른 트랜지스터의 소스·드레인 영역 중 어느 한쪽에 전기적으로 접속된, 예를 들면, SRAM 등의 반도체 기억 장치에 사용되는 구조로서, 집적도를 높여 전기적 접속을 행하기 위해서 게이트 전극을 구성하는 다결정 실리콘막을 배선에 이용하여, 인접하는 트랜지스터의 소스·드레인 영역의 한쪽과 직접 접속시키는 방법이 알려져 있다.
도 7 은, 종래의 반도체 장치의 구조를 도시한 단면도이다. 도 1 에서, 참조 번호(1)는 실리콘 단결정으로 이루어지는 반도체 기판(이하, 기판이라 칭함), 참조 번호(2)는 기판(1)에 형성된 소자 분리 영역으로 되는 분리 절연막, 참조 번호(3)는 분리 절연막(2)에 둘러싸인 소자 영역에 형성된 MOS 트랜지스터, 참조 번호(4a, 4b)는 MOS 트랜지스터(3)의 소스·드레인 영역으로 되는, 기판(1)에 형성된 불순물 확산층, 참조 번호(5)는 기판(1)상에 형성된 게이트 산화막, 참조 번호(6a)는 기판(1)상에 게이트 산화막(5)을 통해 형성된 MOS 트랜지스터(3)의 게이트 전극으로서, 제 1 다결정 실리콘막(7a) 및 제 2 다결정 실리콘막(8a)의 2 층으로 구성된다.
참조 번호(6b)는 동일하게 제 1 다결정 실리콘막(7b) 및 제 2 다결정 실리콘막(8b)의 2 층으로 구성된 인접 MOS 트랜지스터(도시하지 않음)의 게이트 전극으로서, 상층 부분의 제 2 다결정 실리콘막(8b)이 MOS 트랜지스터(3)의 한쪽 불순물 확산층(4b) 상에 걸쳐서 형성된다. 참조 번호(9)는 불순물 확산층(4b) 상에 형성된, 인접 MOS 트랜지스터의 게이트 전극(6b)의 제 2 다결정 실리콘막(8b)과의 직접 콘택트 영역이다.
이와 같이 구성되는 종래의 반도체 장치의 제조 방법을, 도 8 내지 도 11 에 기초하여 이하에 도시한다.
우선, 기판(1)에 LOCOS 법을 이용하여 분리 절연막(2)을 형성한다. 다음에, 기판(1) 상의 전면에 게이트 산화막(5)을 열산화법 등에 의해 퇴적하고, 계속해서 그 위의 전면에, 불순물이 도프된 도전성의 제 1 다결정 실리콘막(7)을 퇴적한다(도 8).
다음에, 전면에 포토레지스트막(10)을 형성하고, 포토리소그래피 기술에 의해 패터닝한다. 이 레지스트·패턴(10)을 마스크로 하여, 기초(下地)의 제 1 다결정 실리콘막(7)을 이온 에칭법 등에 의해 에칭 제거하여 선택적으로 개구하고, 게이트 산화막(5)을 노출시킨다(도 9).
다음에, 포토레지스트막(10)을 제거한 후, 불산을 이용한 습식 에칭에 의해 노출된 게이트 산화막(5)을 제거한다. 이에 따라, 후속 공정에서 직접 콘택트 영역(9)으로 되는 영역의 게이트 산화막(5)을 선택적으로 개구하고, 실리콘 기판(1) 표면을 노출시킨다(도 10).
다음에, 전면에 불순물이 도프된 도전성의 제 2 다결정 실리콘막(8)을 퇴적한 후, 그 위의 전면에 포토레지스트막(11)을 형성하고, 포토리소그래피 기술에 의해 패터닝한다(도 11).
계속해서, 이 레지스트·패턴(11)을 마스크로 하여, 기초의 제 2 다결정 실리콘막(8) 및 제 1 다결정 실리콘막(7)을 이온 에칭법 등에 의해 에칭 제거한다. 이에 따라, 제 1 다결정 실리콘막(7a, 7b) 및 그 위의 제 2 다결정 실리콘막(8a, 8b)으로 이루어지는 게이트 전극(6a, 6b)을 형성한다. 이 때, 도면에 도시한 바와 같이, 게이트 전극(6a)의 한쪽 기판(1) 상에서 게이트 산화막(5)의 개구부에, 인접 MOS 트랜지스터의 게이트 전극(6b)의 상층 부부인 제 2 다결정 실리콘막(8b)의 일부가, 기판(1) 표면에 접하여 형성된다.
다음에, 포토레지스트막(11)을 제거한 후, 이온 주입법에 의해 기판(1) 상에서 불순물을 도입하고, 그 후 열처리를 실시함으로써, MOS 트랜지스터(3)의 불순물 확산층(4a, 4b)을 형성한다. 이 열처리에서, 기판(1) 표면에 접하여 형성된 제 2 다결정 실리콘막(8b)로부터 기판(1)으로 불순물을 확산시켜서, 주입에 의한 불순물의 확산층과 일체화된 불순물 확산층(4b)을 형성한다. 이에 따라, 불순물 확산층(4b)은 게이트 전극(6b)과, 직접 콘택트 영역(9)에서 직접 접속된다(도 7 참조).
이후, 소정의 처리를 실시하여 반도체 장치를 완성한다.
종래의 반도체 장치는, 이상과 같이 제조되어 있고, 직접 콘택트 영역(9)을 형성하기 위해 게이트 산화막(5)을 선택적으로 제거할 때, 기판(1)에 불산을 이용한 습식 에칭 처리를 실시하고 있다(도 10 참조). 이 때 에칭 마스크로 되는 제 1 다결정 실리콘막(7)은, 표면이 에칭액에 노출되어지고, 건조 후에 워터 마크가 발생한다.
워터 마크란, Si, O2, H2O의 화합물로 이루어지는 실리콘 산화물로서, 건조후에 남는 섬 형상의 얼룩이다. 이 제 1 다결정 실리콘막(7) 표면에 발생한 워터 마크는, 후속 공정에서 게이트 전극(6a, 6b)을 패터닝할 때에, 에칭의 마스크로서 작용하고, 게이트 전극(6a, 6b)의 패턴 결함이 발생하는 등의 문제점이 있었다.
또한, 게이트 산화막(5)을 제거할 때, 워터 마크의 문제가 없는 드라이 에칭을 이용하는 방법도 있지만, 실리콘 기판(1)이 피해를 받기 때문에, 소자 특성 등이 열화되었다.
본 발명은, 상기한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로, 트랜지스터의 게이트 전극과 다른 트랜지스터의 불순물 확산층이 직접 접속되는 구조를 갖는 MOS형 반도체 장치에서, 워터 마크에 기인하는 게이트 전극의 패턴 결함을 방지히고, 신뢰성이 높은 반도체 장치를 얻는 것을 목적으로 한다.
본 발명의 청구항 1 에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 산화막과, 이 게이트 산화막상에 제 1 도전층 및 제 2 도전층을 포함하는 적층 구조의 게이트 전극과, 이 게이트 전극의 양측에 형성된 불순물 확산층으로 구성되는 복수의 트랜지스터를 갖고, 상기 트랜지스터의 상기 게이트 전극을 구성하는 상기 제 2 도전층이, 다른 상기 트랜지스터의 상기 불순물 확산층의 한쪽에 직접 접속되는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판상에 상기 게이트 산화막을 형성하는 제 1 공정과, 이 게이트 산화막상의 전면에 상기 제 1 도전층을 형성하고, 또한 이 제 1 도전층을 피복하도록, 전면에 금속 실리사이드막 혹은 고융점 금속막으로 이루어지는 보호 도전막을 형성하는 제 2 공정과, 상기 제 1 도전층 및 그 위의 상기 보호 도전막을 선택적으로 에칭 제거하여, 상기 게이트 산화막의 소정의 영역을 노출하는 제 3 공정과, 불산을 이용한 습식 에칭 처리에 의해, 상기 게이트 산화막의 노출한 영역을 제거하여 개구부를 형성하는 제 4 공정과, 계속해서, 전면에 다결정 실리콘막으로 이루어지는 상기 제 2 도전층을 형성 한 후, 상기 제 1 도전층, 상기 보호 도전막 및 상기 제 2 도전층을 선택적으로 에칭 제거하여, 상기 게이트 전극을 패터닝함과 동시에, 상기 게이트 산화막의 상기 개구부에서의 상기 반도체 기판에, 상기 제 2 도전층을 직접 접속하는 제 5 공정과, 이온 주입 및 열처리를 실시하여 상기 반도체 기판에 상기 불순물 확산층을 형성하는 제 6 공정을 갖는 것이다.
본 발명의 청구항 2 에 따른 반도체 장치는, 반도체 기판상에 게이트 산화막과, 이 게이트 산화막상에 제 1 도전층 및 제 2 도전층을 포함하는 적층 구조의 게이트 전극과, 이 게이트 전극의 양측에 형성된 불순물 확산층으로 구성되는 복수의 트랜지스터를 갖고, 상기 트랜지스터의 상기 게이트 전극을 구성하는 상기 제 2 도전층이, 다른 상기 트랜지스터의 상기 불순물 확산층의 한쪽에 직접 접속되는 구조에 있어서, 상기 제 1 도전층의 표면을 피복하도록 그 위에, 금속 실리사이드막 혹은 고융점 금속막으로 이루어지는 보호 도전막을 형성하고, 상기 제 2 도전층을 상기 트랜지스터의 상기 게이트 전극을 구성하는 상기 보호 절연막상으로부터 다른 상기 트랜지스터의 상기 불순물 확산층의 한쪽 상에 연장하여 형성하고, 또한 상기 제 2 도전층을 다결정 실리콘막으로 구성한 것이다.
도 1 은 본 발명의 실시형태 1 에 따른 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 2 는 본 발명의 실시형태 1 에 따른 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 3 은 본 발명의 실시형태 1 에 따른 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 4 는 본 발명의 실시형태 1 에 따른 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 5 는 본 발명의 실시형태 1 에 따른 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 6 은 본 발명의 실시 형태 2 에 따른 반도체 장치의 구조를 도시한 단면도.
도 7 은 종래의 반도체 장치의 구조를 도시한 단면도.
도 8 은 종래의 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 9 는 종래의 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 10 은 종래의 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
도 11 은 종래의 반도체 장치의 제조 방법의 한 공정을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
12 : 반도체 기판14 : 게이트 산화막
15, 15a, 15b : 제 1 도전층으로서의 제 1 다결정 실리콘막
16, 16a, 16b : 보호 절연막으로서의 금속 실리사이드막
18 : 게이트 산화막의 개구부
19, 19a, 19b : 제 2 도전층으로서의 제 2 다결정 실리콘막
21a, 21b : 게이트 전극22 : 트랜지스터
23a, 23b : 불순물 확산층25 : 제 2 금속 실리사이드막
[실시 형태 1]
이하, 본 발명의 실시 형태 1 을 도면에 따라서 설명한다. 도 1 내지 도 4 는, 본 발명의 실시 형태 1 에 따른 반도체 장치의 제조 방법을 도시한 단면도이고, 도 5는, 이 실시 형태 1 에 따른 반도체 장치의 구조 및 제조 방법을 도시한 단면도이다.
우선, 예를 들면 P형의 실리콘 단결정으로 이루어지는 반도체 기판(12)(이하, 기판(12)이라 칭한다)에 LOCOS법을 이용하여 분리 절연막(13)을 형성한다. 다음에, 기판(12) 상의 전면(1)에 게이트 산화막(14)을 열산화법 등에 의해 퇴적하고, 계속해서 그 위의 전면에 스퍼터법 혹은 CVD법에 의해, 제 1 도전층으로서, N형의 불순물이 도프된 도전성의 제 1 다결정 실리콘막(15)을 10 내지 50nm의 막 두께로 퇴적하고, 또한 그 위의 전면에 보호 도전막으로서, 텅스텐 실리사이드 등의 금속 실리사이드막(16)을 20 내지 50 nm의 막 두께로 퇴적한다(도 1).
다음에, 전면에 포토레지스트막(17)을 형성하고, 포토리소그래피 기술에 의해 패터닝한다. 이 레지스트·패턴(17)을 마스크로 하여, 기초의 금속 실리사이드막(16) 및 제 1 다결정 실리콘막(15)을 이온 에칭법 등에 의해 에칭 제거하여 선택적으로 개구하고, 게이트 산화막(14)을 노출시킨다(도 2).
다음에, 포토레지스트막(17)을 제거한 후, 불산을 이용한 습식 에칭에 의해 노출산 게이트 산화막(14)을 제거한다. 이에 따라, 게이트 산화막(14)에 선택적으로 개구부(18)를 형성하고, 실리콘 기판(12) 표면을 노출시킨다(도 3).
다음에, 전면에 스퍼터법 혹은 CVD 법에 의해, 제 2 도전층으로서, N형의 불순물이 도프된 도전성의 제 2 다결정 실리콘막(19)을 100 내지 200 nm의 막 두께로 퇴적한 후, 그 위의 전면에 포토레지스트막(20)을 형성하고, 포토리소그래피 기술에 의해 피터닝한다(도 4).
계속해서, 이 레지스트·패턴(20)을 마스크로 하여, 기초의 제 2 (19), 금속 실리사이드막(16), 및 제 1 다결정 실리콘막(15)을 이온 에칭법 등에 의해 순차 에칭 제거한다. 이 에 따라, 제 1 (15a, 15b), 금속 실리사이드막(16a, 16b), 및 제 2 다결정 실리콘막(19a, 19b)으로 이루어지는 3층 구조의 게이트 전극(21a, 21b)을 형성한다. 이 때, 도 1 에 도시한 바와 같이, 게이트 전극(21a)의 한쪽 기판(12) 상에서 게이트 산화막(14)의 개구부(18) 내에, 인접 MOS 트랜지스터의 게이트 전극(21b)의 최상층 부분인 제 2 다결정 실리콘막(19b)의 일부를 연장시켜서, 기판(12) 표면에 접하여 형성한다. 그 때, 제 2 다결정 실리콘막(19b)의 패턴 단부를, 게이트 산화막(14)의 개구부(18) 내에서 게이트 산화막(14) 패턴 단부로부터 0.1㎛ 정도 이격시키도록 패터닝을 행한다.
다음에, 포토레지스트막(20)을 제거한 후, 이온 주입법에 의해 기판(12) 상에서 N형의 불순물을 도입하고, 그 후 열처리를 실시함으로써, 게이트 전극(21a)의 양측 기판(12)에, MOS 트랜지스터(22)의 소스·드레인 영역으로 되는 불순물 확산층(23a, 23b)을 형성한다. 이 열처리에서, 기판(2) 표면에 일부 접하여 형성된 제 2 다결정 실리콘막(19b)으로부터 기판(12)과의 접촉 영역(이하, 직접 콘택트 영역(24)이라 칭한다)을 통해 기판(121)에 불순물이 확산되고, 주입에 의한 불순물의 확산 영역과 일체화된 불순물 확산층(23b)이 형성된다. 이에 따라, MOS 트랜지스터(22)의 한 쪽의 불순물 확산층(23b)은 인접 MOS 트랜지스터의 게이트 전극(21b)과, 직접 콘택트 영역(24)에서 직접 접속된다(도 5).
이 후, 소정의 처리를 실시하여 반도체 장치를 완성한다.
이 실시 형태에서는, 게이트 전극(21a, 21b)을, 다결정 실리콘막(15, 19)의 사이에 금속 실리사이드막(16)을 끼운 3층 구조로 하고, 최상층의 제 2 다결정 실리콘막(19)을 배선으로 사용하여, 불순물 확산층(23b)과 직접 접속시킨다. 이를 위해서 직접 콘택트 영역(24)을 형성하기 위해서, 게이트 산화막(14)을 선택적으로 습식 에칭에 의해 제거할 때, 제 1 다결정 실리콘막(15)은, 그 표면을 금속 실리사이드막(16)에 의해 피복되어 있기 때문에, 에칭액에 노출되지 않고 워터 마크의 발생을 방지할 수 있다. 워터 마크는 실리콘 또는 다결정 실리콘의 표면에 발생하기 쉬운 것이고, 금속 실리사이드막(16) 표면은, 불산을 이용한 에칭액에 노출되더라도 워터 마크는 거의 발생하지 않는다.
이에 따라, 전면에 제 2 다결정 실리콘막(19)을 퇴적한 후 게이트 전극(21a, 21b)을 패터닝할 때, 워터 마크가 마스크로서 작용하여 패턴 결함이 초래되는 것을 방지할 수 있다. 이와 같이, 기판(12)에 피해를 주지 않는 습식 에칭을 이용하고, 또한, 워터 마크에 기인하는 게이트 전극(21a, 21b)의 패턴 결함을 방지할 수 있다.
또한, 게이트 전극(21a, 21b)을 구성하는 제 1 및 제 2 다결정 실리콘막(15, 19)의 사이에 금속 실리사이드막(16)을 형성하고 있기 때문에, 동시에 게이트 전극(21a, 21b)의 저항도 저감할 수 있다. 또한, 다결정 실리콘만의 경우와 비교하여, 결정을 구성하는 입자의 입자 지름이 커지는 것을 방지하고, 이온 주입시, 불순물이 게이트 전극(21a, 21b)을 통과하여 그 하부의 기판(12)에 도입되는 것을 저지할 수 있다.
또한 이 실시 형태에서는, 게이트 전극(21a, 21b)을 패터닝할 때, 제 2 다결정 실리콘막(19b)의 패턴 단부를, 게이트 산화막(14)의 개구부(18) 내에서 게이트 산화막(14) 패턴 단부로부터 0.1㎛ 정도 이격시키도록 패터닝을 행한다. 이와 같이, 포토리소그래피에서의 마진을 0.1㎛ 정도 취함으로써, 제 2 다결정 실리콘막(19b)의 패턴이 게이트 산화막(14)상으로까지 연장되는 일은 없다. 이 때문에, 그 후에 이온 주입 및 열 처리에 의해 불순물 확산층(23a, 23b)을 형성하지만, 주입에 의한 불순물의 확산 영역과 제 2 다결정 실리콘막(19b)으로부터 직접 콘택트 영역(24)을 통한 불순물의 확산 영역이, 오프셋하여 형성되지 않고, 일체화된 불순물 확산층(23b)이 형성된다.
또한, 게이트 전극(21a, 21b)을 패터닝할 때의 드라이 에칭시에, 제 2 다결정 실리콘막(19b)의 패턴 단부에서의 기판(12) 표면이 약간 깍일 수 있지만, 통상 0.1 ㎛ 정도이므로, 불순물 확산층(23b)의 깊이는 충분(예를 들면, 약 0.3㎛)하고, 특성에 영형을 주지 않는다.
또, 금속 실리사이드막(16)은, 텅스텐 실리사이드 외에, 티탄, 코발트, 몰리브덴 등, 다른 고융점 금속의 실리사이드막이어도 좋고, 마찬가지의 효과를 발휘한다. 또한, 금속 실리사이드막(16)의 형성은, 스퍼터법이나 CVD법에 의한 퇴적 외에, 고융점 금속막을 형성 후 실리사이드화시켜도 좋다.
또한, 금속 실리사이드막(16)을 대신해서 보호 도전막으로서, 텅스텐, 티탄, 코발트, 몰리브덴 등의 고융점 금속막을 그대로 이용하더라도, 워터 마크의 발생 방지에 대하여, 마찬가지의 효과를 발휘한다. 이 경우, 금속 실리사이드막(16)과 비교하여, 디바이스 형성 프로세스와의 정합성의 점에서 약간 뒤떨어지지만, 게이트 전극(21a, 21b)의 저항이 더욱 저감할 수 있다.
또한, 이 실시 형태에서는 불순물이 도프된 제 1 및 제 2 다결정 실리콘막(15, 19)을 퇴적하였지만, 막 형성 후에, 이온 주입 등에 의해 불순물을 도입하더라도 좋다.
또한, 이 실시 형태에서는, NMOS 트랜지스터에 대해서 도시하였지만, PMOS 트랜지스터에 대해서도 적용할 수 있는 것은 분명하다.
[실시 형태 2]
또한, 상기 실시 형태 1 에서는, 게이트 전극(21a, 21b)을 3층 구조로 하였지만, 4층 이상의 다층의 적층 구조라도 좋다.
도 6 은, 본 발명의 실시 형태 2 에 따른 반도체 장치의 구조를 도시한 단면도이다. 도 6 에 도시한 바와 같이, 불순물 확산층(23b)과의 접속에 사용하는 제 2 다결정 실리콘막(19) 표면에, 제 2 금속 실리사이드막(25)을 형성한 것이다.
이 실시 형태에서는, 제 1 다결정 실리콘막(15) 상에 형성되는 금속 실리사이드막(16)에 의해서, 제조 공정에서의 워터 마크의 발생에 의한 게이트 전극(21a, 21b)의 패턴 결함을 방지하고, 또한 최상층에 형성되는 제 2 금속 실리사이드막(25)에 의해서, 게이트 전극(21a, 21b) 전체의 저항을 더욱 저감시킴과 동시에, 상층 배선층과의 콘택트 정항의 저감화도 꾀할 수 있다.
또한, 제 1 도전층으로서, 제 1 다결정 실리콘막(15)을 사용하였지만, 최상층이 다결정 실리콘막으로 구성되는 적층막을 사용하더라도, 마찬가지의 효과를 발휘한다. 또한, 다결정 실리콘막 이외에, 습식 에칭에 의해 표면에 워터 마크를 발생하기 쉬운 막을 이용한 경우이면, 마찬가지의 효과를 발휘한다.
이상과 같이 본 발명에 따르면, 게이트 산화막상에 형성한 제 1 도전막을 피복하도록, 금속 실리사이드막 혹은 고융점 금속막으로 이루어지는 보호 도전막을 형성하고, 제 1 도전층 및 그 위의 보호 도전막을 선택적으로 제거한 후, 불산을 이용한 습식 에칭 처리에 의헤 게이트 산화막에 개구부를 형성하기 때문에, 워터 마크의 발생이 방지되고, 게이트 전극의 패턴 결함을 방지할 수 있다. 또한, 보호 도전막의 형성에 의해, 게이트 전극 저항의 저감화를 꾀할 수 있음과 동시에, 이온 주입시, 불순물의 게이트 전극의 통과를 저지할 수 있다. 이에 따라, 고성능이고 신뢰성이 높은 반도체 장치를 제조할 수 있다.
또한, 본 발명에 따르면, 제 1 도전층 및 제 2 도전층을 포함하는 적층 구조의 게이트 전극에서, 제 1 도전층의 표면을 피복하도록 그 위에, 금속 실리사이드막 혹은 고융점 금속막으로 이루어지는 보호 도전막을 형성하고, 제 2 도전층을 게이트 전극을 구성하는 보호 절연막 위로부터 다른 트랜지스터의 불순물 확산층의 한쪽 상으로 연장하여 형성하고, 더구나 제 2 도전층을 다결정 실리콘막으로 구성하였기 때문에 제조 공정에서의 워터 마크의 발생에 의한 게이트 전극의 패턴 결함을 방지할 수 있다. 또한, 보호 도전막의 형성에 의해, 게이트 전극 저항의 저감화를 꾀할 수 있음과 동시에, 불순물이 게이트 전극을 통과하여 반도체 기판에 도입되는 것을 지지할 수 있다. 이에 따라, 고성능이고 신뢰성이 높은 반도체 장치가 얻어진다.

Claims (2)

  1. 반도체 기판상에 게이트 산화막과, 이 게이트 산화막상에 제 1 도전층 및 제 2 도전층을 포함하는 적층 구조의 게이트 전극과, 이 게이트 전극의 양측에 형성된 불순물 확산층으로 구성되는 복수의 트랜지스터를 갖고, 상기 트랜지스터의 상기 게이트 전극을 구성하는 상기 제 2 도전층이, 다른 상기 트랜지스터의 상기 불순물 확산층의 한쪽에 직접 접속되는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판상에 상기 게이트 산화막을 형성하는 제 1 공정,
    이 게이트 산화막상의 전면에 상기 제 1 도전층을 형성하고, 또한 이 제 1 도전층을 피복하도록, 전면에 금속 실리사이드막 혹은 고융점 금속막으로 이루어지는 보호 도전막을 형성하는 제 2 공정,
    상기 제 1 도전층 및 그 위의 상기 보호 도전막을 선택적으로 에칭 제거하여, 상기 게이트 산화막의 소정의 영역을 노출하는 제 3 공정,
    불산을 이용한 습식 에칭 처리에 의해, 상기 게이트 산화막의 노출한 영역을 제거하여 개구부를 형성하는 제 4 공정,
    전면에 다결정 실리콘막으로 이루어지는 상기 제 2 도전층을 형성 한 후, 상기 제 1 도전층, 상기 보호 도전막 및 상기 제 2 도전층을 선택적으로 에칭 제거하여, 상기 게이트 전극을 패터닝함과 동시에, 상기 게이트 산화막의 상기 개구부에서의 상기 반도체 기판에, 상기 제 2 도전층을 직접 접속하는 제 5 공정, 및
    이온 주입 및 열처리를 실시하여, 상기 반도체 기판에 상기 불순물 확산층을 형성하는 제 6 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판상에 게이트 산화막과, 이 게이트 산화막상에 제 1 도전층 및 제 2 도전층을 포함하는 적층 구조의 게이트 전극과, 이 게이트 전극의 양측에 형성된 불순물 확산층으로 구성되는 복수의 트랜지스터를 갖고, 상기 트랜지스터의 상기 게이트 전극을 구성하는 상기 제 2 도전층이, 다른 상기 트랜지스터의 상기 불순물 확산층의 한쪽에 직접 접속되는 구조에 있어서,
    상기 제 1 도전층의 표면을 피복하도록 그 위에, 금속 실리사이드막 혹은 고융점 금속막으로 이루어지는 보호 도전막을 형성하고, 상기 제 2 도전층을, 상기 트랜지스터의 상기 게이트 전극을 구성하는 상기 보호 절연막상으로부터 다른 상기 트랜지스터의 상기 불순물 확산층의 한쪽 상에 연장하여 형성하고, 또한 상기 제 2 도전층을 다결정 실리콘막으로 구성한 것을 특징으로 하는 반도체 장치.
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