KR19980033163A - 전자장치의 제조방법 - Google Patents

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Abstract

기판상에 실리콘질화막을 지닌 전자장치를 제조하는 방법에 있어서, 기판의 제 1면 및 이 제 1면과 반대쪽의 제 2면상에 각각 실리콘 질화막과 실리콘산화막을 형성하는 공정과, 이 제 1 면상의 실리콘산화막을 습식에칭에 의해 제거하는 공정과, 상기 제 1면상의 실리콘질화막을 습식에칭에 의해 제거하는 공정과, 상기 제 2 면상의 실리콘산화막을 습식에칭에 의해 제거하는 공정으로 이루어진 것을 특징으로 한다.

Description

전자장치의 제조방법
본 발명은 전자장치의 제조방법에 관한 것으로서, 구체적으로는 기판 즉, 기체의 일부를 제거하는 공정을 구비한 액정표시장치나 기록헤드용의 기판의 제조방법에 관한 것이다.
종래, 기판의 소자쪽면상에만 실리콘질화막을 형성할 경우, 도 10에 도시한 바와 같이, CVD장치구조에 기인해서 필연적으로 기판(11)의 양면에 CVD(화학적 기상퇴적)법에 의해 일단 실리콘질화막(12),(13)을 형성한 후, 그 이면으로부터 실리콘질화막(13)을 제거하였다
상기와 같은 한쪽면상에의 막형성을 위한 한 방법에서는, 실리콘질화막(12)상에 포토레지스트(16)등을 도포하고, 그 이면상의 실리콘질화막(13)을 에칭에 의해 제거하고 있다. 이때, 가열한 인산용액이 통상의 실리콘질화물의 에칭액으로 이용되고 있으나, 포토레지스트(16)는 이 가열한 인산에 대해서 충분한 내성을 지니지 않으므로, 이 습식에칭을 실리콘질화막제거에 적용하는 것은 불가능하다.
따라서, 실리콘질화막을 소자쪽면상에만 형성할 경우에는, 이면상의 실리콘 질화막의 제거는 통상 건식에칭에 의해 행하고 있다.
건식에칭법으로서는 CDE(화학적 건식에칭)법, RIE(반응성이온에칭) 법등이 있다. CDE법에 있어서는, 포토레지스트 등의 보호막에 의해 한쪽면을 보호하여, 표면과 이면의 양쪽면의 확산가스에 의한 에칭을 방지할 필요가 있다. 또, RIE법에 있어서는, 플라즈마에 노출된 면만이 에칭되므로, 통상의 RIE장치에서는 이면상의 질화막을 에칭하기 전에 기판을 뒤집어야만 한다. 이 뒤집기를 위해서, 기판의 표면(소자쪽)이 아암, 벨트 등이나, 혹은 장치의 전극과 접촉되므로, 이것에 의해 소자면상의 스크래치나, 먼지 형성의 원인이 되어, 소자의 결함을 부여하게 된다. 이 결함을 방지하기 위해, RIE법에 있어서도 수지 등으로 이루어진 보호막으로 상기 표면을 보호할 필요가 있다.
또, 기판의 이면상에의 실리콘질화막형성을 위해서는, 전술한 바와 같은 어떠한 건식에칭방법에 있어서도, 표면(소자쪽)은, 레지스트 등의 유기막을 형성하여, 반송, 에칭을 행함으로써 보호할 필요가 있다.
그러나, 유기수지막은 반송계의 아암 및 벨트 등의 기구부분과의 접촉에 의해 미립자를 형성하거나, 또는 기판의 전극에 의한 클램핑에 의해 장치의 전극상에 유기수지가 부착하게 되어, 전극과 기판의 밀착성이 나빠져서, 에칭중에 기판온도가 상승하여 에칭선택성이 나빠지는 등의 결점이 있다.
본 발명의 목적은 기판의 이면상의 질화막 등의 기판의 성분의 일부의 제거를 포함하는 전자장치의 제조방법이 있어서, 건식에칭을 이용하지 않는 동시에, 건식에칭방식에 있어서의 반송계나 기판척에 의해 기판의 스크래치를 발생시킴이 없이, 또는 이물질에 의한 소자결함을 일으킴이 없이 단지 습식에칭에 의해서만 기판의 이면상의 질화막 등의 기판성분의 일부의 제거를 포함하는 전자장치의 제조방법을 제공하는데 있다.
기판상에 실리콘질화막을 지닌 본 발명의 전자디바이스의 제조방법에 있어서, 기판의 제 1 면 및 이 제 1면과 반대쪽의 제 2면상에 각각 실리콘질화막과 실리콘산화막을 형성하는 공정과, 이 제 1면상의 실리콘산화막을 습식에칭에 의해 제거하는 공정과, 상기 제 1면상의 실리콘질화막을 습식에칭에 의해 제거하는 공정과, 상기 제 2면상의 실리콘산화막을 습식에칭에 의해 제거하는 공정을 구비한 것을 특징으로 한다.
상기 본 발명의 방법에 의하면, 기판의 영역상의 실리콘질화막은, 미제거상태의 나머지영역상의 질화막과 함께 습식에칭에 의해 박리시킬 수 있다. 이것에 의해, 반송계나 기판척에 기인한 기판상에의 스크래치형성의 결점없이, 혹은 건식에칭방식에서의 이물질에 기인한 소자결함형성의 결점없이 전자장치를 제조할 수 있다.
또, 본 발명의 전자장치의 제조방법에 있어서는, 기판의 양쪽면상에 실리콘 질화막을 성장시키고, 이 각각의 실리콘질화막상에 실리콘산화막을 형성하고, 그중이면의 실리콘산화막을, 예를 들면 불화수소를 함유하는 수용액에 의해 제거하고, 상기 이면상의 실리콘질화막을, 예를 들면 인산을 함유하는 수용액에 의해 제거함으로써, 건식에칭방식을 이용함이 없이 습식에칭에 의해 이면상의 실리콘질화막을 박리시킬 수 있다. 이것에 의해, 건식에칭방식에 있어서의 반송계나 기판척에 기인한 기판상에의 스크래치형성의 결점없이, 또는 이 물질에 기인한 소자결함형성의 결점없이 액정표시장치나 기록헤드의 베이스부재를 제조할 수 있다.
도 1A, 도 1B, 도 1C, 도 1D, 도 1E 및 도 1F는 본 발명의 예 1의 처리순서를 설명하기 위한 개략단면도
도 2는 예 1의 표시장치의 개략단면도
도 3은 예 1의 액정패널의 개략도
도 4는 예 1의 액정패널의 등가회로도
도 5는 예 1의 액정패널의 화소부의 구조를 도시한 개략평면도
도 6은 예 1의 액정패널의 화소부의 개략단면도
도 7A, 도 7B, 도 7C, 도 7D, 도 7E, 도 7F 및 도 7G는 예 1의 제조공정을 설명하는 개략단면도
도 8은 예 3에서 제조한 기록헤드베이스부재의 개략단면도
도 9는 예 3에서 제조한 기록헤드의 외관을 부분파단해서 도시한 개략사시도
도 10A, 10B 및 도 10C는 종래기술에 있어서의 제조공정을 도시한 개략단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 기판2, 3 : 실리콘질화막
4, 4' : 실리콘박막5, 5' : 이산화규소박막(실리콘산화막)
6 : 포토레지스트 801 : 단결정실리콘기판
802, 808, 814 : 실리콘산화막 803 : p웰영역
804 : 필드산화막805 : 실리콘질화막
806, 809 : 다결정실리콘807 : 이산화규소
811 : 게이트전극812 : 층간절연막
813 : A1(배선)815 : 광투과성전극
817 : 차광층900 : 기록헤드용의 베이스부재
960 : 잉크제트기록방식용의 기록헤드
이하, 본 발명의 바람직한 실시예에 대해 첨부도면을 참조하면서 상세히 설명한다.
실시예 1
도 1A 내지 도 1F는 본 발명의 제조공정을 설명하기 위한 개략단면도이다.
우선, 기판(1)상에 감압화학성장법 등의 CVD법에 의해 실리콘질화막(2),(3)을 형성한다(도 1A).
다음에, 감압화학성장법 등의 CVD법에 의해 실리콘박막(4),(4')을 형성한다(도 1B).
또, 상기 실리콘박막(4),(4')을 산화시켜 이산화규소박막(5),(5')으로 한다(도 1C).
다음에, 표면상에 포토레지스트(6)를 형성한 후, 이면상의 실리콘산화막(5')을, 실리콘질화물에 대해 무반응성인 제 1습식액칭액으로서 불화수소를 함유하는 수용액에 의해 제거한다(도 1D).
또, 포토레지스트(6)를 제거한 후, 상기 이면상의 실리콘질화막(3)을, 제 2 습식에칭액으로서 인산을 함유하는 수용액에 의해 제거한다(도 1E).
최후로, 표면상의 실리콘산화막(5)을 상기 제 1습식에칭액에 의해 제거한다(도 1F).
이와 같이 해서, 건식에칭장치를 이용함이 없이 습식에칭에 의해 이면상의 질화막을 박리시킬 수 있다.
여기서, 제1에칭액으로서는, 불화수소수용액, 불화수소를 함유하는 수용액 및 불화수소와 과산화수소를 함유하는 수용액을 들 수 있다.
또, 제 2에칭액으로서는, 가열한 인산수용액 및 인산과 과산화수소를 함유하는 수용액을 들 수 있다.
본 발명에 있어서의 실리콘질화막으로서는, Si3N4막뿐만 아니라, 실리콘원자와 질소원자간의 결합을 지닌 막(예를 들면 SiN막)도 들 수 있다. 본 발명에 있어서의 실리콘산화막으로서는 SiO2막뿐만 아니라, 실리콘원자와 산소원자간의 결합을 지닌 막(예를 들면 SiO막)도 들 수 있다.
상기 방법은 예를 들면 액정표시장치 및 잉크제트기록헤드의 제조공정에도 적용가능하다. 액정표시장치의 제조공정에 있어서는, 상기 방법은 실리콘질화막을 베이스부재의 일부상에 형성하는 공정에 적용가능하고, 잉크제트기록헤드의 제조공정에 있어서도, 실리콘질화막을 베이스부재의 일부상에 형성하는 공정에 적용가능하다.
예 1
본 예에 있어서, 본 발명에 의하면, 액정표시장치는, 신호선과 주사선과의 교점에 대응해서 배열된 화소전극과, 상기 화소전극부의 주변부에서 해당 화소전극을 구동하는 구동회로를 지닌 반도체기판을 구비하고, 상기 반도체기판의 화상표시부밑의 부분이 광투과를 차광하며, 상기 반도체기판과 이에 대향하는 기판사이에 액정을 유지하도록 제조되어 있다.
본 예에 있어서 제조된 액정표시장치의 패널구성을 먼저 설명한다. 도 3은 본 예의 액정패널을 도시한 개략도이다.
도 3에 있어서, 매트릭스형태로 배열된 폴리 SiTFT의 스위칭소자를 지닌 패널 표시회로(305)에는, 수직시프트레지스터(303)와 수평시프트레지스터(304)가 접속되어 있고, 영상신호회로(301)로부터 전송된 TV화상신호는 이 수직시프트레지스터(303)와 수평시프트레지스터(304)를 통해서 표시회로(305)중의 화소에 기록되며, 이때 동기회로(302)는 상기 2개의 시프트레지스터(303),(304)를 동기시킨다.
도 4는 이 액정패널의 등가회로도이다. 도 4에 있어서, 신호선(401a)~(401d)과 주사선(402a)~(402c)과의 교점에 대응해서 화소전극(406)이 배열되고, 이 화소전극에는 TFT(박막트랜지스터)(403)의 드레인이 접속되어 있다. TFT(403)의 소스에는 각각 신호선(401a)~(401d)이 접속되고, 또, TFT(403)의 게이트에는 각각 주사선(402a)~(402c)이 접속되어 있다. 또, 화소전극(406)에는 신호선(401a)~(401d)으로부터의 영상신호가 기록된다. 또한, TFT(403)의 드레인은 기록된 전하를 충분히 긴 시간동안 유지하기 위한 유지용량(404)에 접속되고, 유지용량(404)의 전극의 타단부(405)는 각각 1행방향에 있어서의 화소에 대해서 각각 공통인 전위, 혹은 모든 화소에 공통인 전위에 접속되어 있다.
이상 액티브매트릭스형 액정표시장치를 설명하였으나, 본 발명은 이것으로 한정되지 않고, 신호선과 주사선의 교점에 대응해서 PN접합소자나 MIM소자가 설치되어 있는 기타 장치에도 적용가능하다.
도 5는 예 1의 액정패널의 화소부의 구조를 도시한 개략평면도이다. 1개의 화소는 인접하는 2개의 신호선(501a),(501b)과 인접하는 2개의 주사선(502a),(502b)으로 둘러싸여 있다. 다결정실리콘막으로 이루어진 TFT(503)의 소스는 콘개트홀(504)을 통해서 신호선(501a)에 접속되고, 2개의 게이트를 통해서 드레인에 신호전하가 기록되며, TFT는 콘택트(505)를 통해서 금속전극(506)에 접속되어 있다. 이 금속전극(506)은 관통구멍(507)을 통해서 광투과성 화소전극(508)에 접속되어 있다. (509)는 TFT로 향하는 불필요한 광을 차단하는 차광막의 개구부이다.
도 6은 도 5의 선 6-6을 따라 자른 화소부의 단면도이다. 도 6에 있어서, 실리콘기판상에 400~1200nm두께의 산화막(102)과, 실리콘질화막(202)이 형성되어 있다. 실리콘질화막상에는, 10~100nm두께의 실리콘산화막이 형성되어 있어, TFT와 실리콘질화막을 분리하고 있다. TFT는 전계완화를 위한 저농도 n형층(107) 및 고농도소스/드레인(103)을 지니고 있다. 이들은 게이트산화막(105)을 개재해서 2개의 폴리실리콘전극(106)에 대향배치되어 있다. 소스전극 및 드레인전극은, A1막(108a)과 Ti막(108b)으로 이루어진 적층막으로 구성되어, 화소전극(603)과의 오믹접촉을 용이하게 하고 있다. 차광막(602)은, 예를 들면 TiN막으로 구성되어, 소스/드레인전극과는 PSG등으로 이루어진 막(601)에 의해 분리됨과 동시에, TFT와는 BPSG등으로 이루어진 막(106)에 의해 분리되고 있다. (109)는 화소전극(603)을 차광막(602)과 분리하는 실리콘질화막 등의 절연막이다 (610)는 폴리이미드로 이루어진 액정배향막이다.
액티브매트릭스기판은 도 6에 도시한 바와 같이 기판(101)으로부터 배향막(610)까지의 부재로 형성되어 있다 TN액정(611)을 개재해서 대향전극(621)측상에는, 배향막(626), 보호막(625) 및 광투과성전극(624)이 설치되어 있다. 차광막(602)의 개구부에 대응해서 예를 들면 안료를 함유하는 색필터(623)가 설치되고, 차광부에 대응해서 Cr등으로 이루어진 블랙매트릭스(622)가 설치되어 있다.
도 2는 화소표시영역과 주변구동부를 포함하는 표시패널의 개략단면도이다. 도 2에 있어서, (701)은 실리콘기판; (702)는 소자분리용의 두꺼운 산화막(필드산화막); (703a)는 NMOS트랜지스터의 저농도소스/드레인; (703b)는 NMOS트랜지스터의 고농도소스/드레인; (704)는 N형 트랜지스터의 p형웰; (706)은 폴리실리콘게이트전극; (720)은 실리콘기판의 지지부; (721)은 기판실리콘의 제거에 의해 형성된, 패널표시부(화소표시영역)로서의 광투과성영역이다.
(722)는 TFT, (723)은 절연막, (725)는 TFT(722)와 화소저늑(603)을 접속하는 배선부이다.
도 2에 있어서, TFT기판(반도체기판)은 대향기판(621)에 대해 평행하게 배치되고, 이들 사이에 액정물질(611)이 밀봉되어 있다. 스페이서(724)는 액정의 광학특성을 고려해서 설계된 액정(611)의 두께를 유지하기 위한 것이다. 화소전극(603)에 대향하여, 모든 또는 복수의 화소에 공통인 광투과성전극(625)이 설치되어 액정에 전압을 인가하고 있다. 풀컬러표시패널을 도시한 도 2에 있어서, 대향전극(621)상에는 염료 또는 안료를 함유하는 색필터(623)가 배치되고, 화소부를 제외한 영역과 주변구동회로의 영역이 Cr 등으로 이루어진 블랙매트릭스(622)에 의해 차광되고 있다.
액정물질(611)로서는, 통상 TN형의 액정(트위스티드네마틱액정)이 효과적이나, 그밖에, STN(수퍼-트위스티드네마틱)형 액정, FLC(강유전성액정) 및 PDLC(고분자분산형 액정)등도 이용가능하다. TN, STN 또는 FLC를 이용하기 위해서는, 표시장치의 앞뒤에, 직교니콜편광판을 설치할 필요가 있다. 또, 표시를 위해 필요한 역광은, 도 2에 있어서 상부면쪽 또는 바닥면쪽으로부터 조사해도 된다.
이하, 도 2에 있어서의 TFT기판을 제조하는 방법을 도 7을 참조해서 설명한다.
먼저, 단결정실리콘기판(801)을 H2/O2분위기중, 1000℃에서 열산화시킴으로서 700nm 두께의 실리콘산화막(802)을 해당 단결정실리콘기판(801)상에 형성한다.
다음에, NMOS트랜지스터가 형성되는 실리콘산화막(802)의 부분을 종래의 포토리소그래피기술 및 종래의 에칭기술에 의해 제거한다.
다음에, 이온주입 및 열처리에 의해 p웰영역(803)을 형성하고, 완충불화수소 수용액에 의해 실리콘산화막을 제거한다(도 7A).
단결정소자분리영역 및 폴리 SiTFT가 형성되는 화상표시영역상에, LOCOS공정에 의해 필드산화막(804)을 형성한다(도 7B).
그위에 감압 CVD방식에 의해 SiH4(실란)와 NH3(암모니아)를 반응시켜 실리콘질화막(805)을 400nm두께로 퇴적한다. 다음에, 그위에, 감압CVD에 의해 600~600℃에서 질소로 희석된 실란가스를 열분해시킴으로써 다결정실리콘(806)을 700Å두께로 퇴적한다(도 7C).
이 다결정실리콘은, 1000℃, 산소-수소분위기중에서 열산화에 의해 모두 이산화규소(807)로 전화된다.
또, 상부면상에 포토레지스트를 1.0㎛두께로 도포하여 가열경화시킨 후, 본 발명의 특징인 제 1에칭액으로서 완충불화수소산용액중에 침지시켜 이면상의 실리콘산화막을 제거한다(도 7D).
또, 표면상의 포토레지스트를 제거하고, 제 2습식에칭액으로서 가열한 인산용액에 해당 기판을 침지함으로써, 이면상의 실리콘질화막(805)을 제거한다. 다음에 표면쪽의 실리콘질화막상의 실리콘산화막(807)을 완충불화수소산용액에 의해 제거한다(도 7E).
그위에, 감압 CVD에 의해 800℃에서 SiH4(실란)와 N2O(아산화질소)를 반응시켜 실리콘산화막(808)을 50nm두께로 퇴적시킨다. 그 위에, 감압CVD에 의해 600~700℃에서 질소로 희석된 실란가스를 열분해시켜, 다결정실리콘(809)을 50~200nm두께로 퇴적시킨다. 이 다결정실리콘의 두께는, 해당 다결정실리콘의 두께가 얇을수록 소스와 드레인간의 누설전류가 작으므로, 얇게 하는 것이 바람직하다. 본예에서는, 게이트산화막(810)의 두께는 80nm로 설계되고, 다결정실리콘퇴적막의 두께는 공정의 변동을 고려해서 80nm로 설계되어 있다. 또, 게이트산화막은 산화 및 그후의 질화-산화에 의해 형성된 ONO막(산화-질화산화막)을 이용해서 또는 CVD에 의한 실리콘산화막의 퇴적에 의해 형성할 수 있다. 게이트산화막의 형성후, 게이트전극용의 다결정실리콘을 100~500nm두께로 퇴적한다. 이 다결정실리콘을 고농도로 도핑하고 패턴화하여 게이트전극(811)을 형성한다(도 7F). 본예에서는, 인의 도핑은 기상중에서 행한다. 그밖에, 비소나 인의 이온주입이나 이온도핑을 이용해도 된다. 또 종래의 기술을 적절하게 이용해도 된다.
다음에, SiH4(실란), O2(산소) 및 PH3(포스핀)를 이용해서 상압 CVD에 의해, 층간절연막(812)으로서 PSG(다결정실리케이트유리)를 600nm두께로 퇴적시킨다. 층간절연막은, PSG대신에, NSG(비도핑실리케이트유리), BPDG(붕인실리케이트유리)등 막으로 형성할 수도 있다.
다음에, 콘택트홀을 개방하고, 실리콘이 0.5~2.0%도핑된 알루미늄(813)을 마그네트론스퍼터링에 의해 600nm두께로 퇴적한다. 전극재료로서는, 통상의 반도체프로세스나 TFT프로세스에 이용되는 재료, 예를 들면 A1합금, W, Ta, Ti, Cu, Cr 및 Mo, 또는 이들의 실리사이드 등을 들 수 있다. A1배선(813)은 상기 전극재료의 패턴화에 의해 형성된다.
다음에, 제 2 층간절연막으로서 플라즈마 CVD에 의해 실리콘산화막(814)을 1000nm두께로 형성한다.
다음에, LP-CVD에 의해 형성된 폴리실리콘이나 실리콘질화막, 또는 열산화에 의해 형성된 실리콘산화막을, 단결정기판이 광투과를 위해 후에 제거될 이면의 일부부로부터 제거한다.
그후, 제 2층간절연막에 관통구멍을 형성하고, 마그네트론스퍼터링에 의한 TiN의 퇴적 및 패턴화에 의해 차광층(817)을 형성한다.
다음에, 소자보호막(816)으로서 플라즈마 CVD에 의해 실리콘질화막을 270nm두께로 퇴적하고, 마그네트로스퍼터링에 의해 ITO(산화인듐주석)를 퇴적함으로써 광투과성전극(815)을 형성한다(도 7G).
이상의 공정에 의해 제작된 TFT기판과, 별도로 제작된 대향전극을 서로 결합하고, 그 사이에 액정을 주입한 후, 주입구를 밀봉한다. 다음에, 상기 액정셀의 TFT기판쪽의 면을 TMAH용액(수산화테트라메틸암모늄용액)에 침지하고, TFT기판의 이면상의 패턴화된 실리콘산화막 및 실리콘질화막을 마스크로서 이용해서 단결정실리콘기판을 에칭한다. 이것에 의해, 에칭된 부분이 광투과부로 된다. 이와 같이 해서 광투과형 액정표시장치가 제작된다.
상기 방법에 의하면, 320,000개의 화소를 구비한 액정표시장치가 제작되었다. 그 결과 얻어진 액정표시장치는 이면으로부터의 실리콘질화물의 박리시에 형성되는 스크래치, 이물질에 의한 배선단선, 단락에 의한 화소 또는 라인의 결함 및 TFT기판의 화소의 결함에 기인한 액정의 배향불량 등의 결함이 전혀 없게 된다.
예 2
실리콘질화막의 박리시의 실리콘박막을 다결정실리콘에서 비정질실리콘으로 바꾸어, 산화막의 표면평활성을 향상시키고, 해당 산화막을 제거하지 않고, 그위에 TFT를 형성하는 것을 제외하고 예 1과 마찬가지 구성을 지닌 액정장치를 마찬가지 방법으로 제조한다.
예 1과 마찬가지 방법으로 실리콘기판상에 p웰영역과 소자분리영역을 형성하고, 그위에 감압CVD에 의해 SiH4(실란)와 NH3(암모니아)를 반응시켜 실리콘질화막을 300nm 두께로 퇴적한다.
다음에, 그위에, 감압CVD에 의해 450℃에서 질소로 희석된 실란가스를 열분해시켜 비정질실리콘을 1000Å 두께로 퇴적한다. 상기 다결정실리콘은, 1000℃에서, 산소-수소분위기중의 열산화에 의해 모두 이산화소로 전화된다.
또, 그 표면상에, 포토레지스트를 1.0㎛두께로 도포하고 가열경화시킨 후, 본 발명의 특징공정인 제 1에칭용액으로서 완충불화수소산에 침지해서 이면상의 실리콘산화막을 제거한다.
다음에, 상기 비정질실리콘의 산화에 의해 형성된 이산화규소상에, 다결정실리콘을 퇴적하여 TFT를 형성한다. 그후, 예 1과 마찬가지 방법으로 TFT기판을 제작한다.
상기 방법에 의해 제작한 TFT기판과, 이와 별도로 제작한 대향전극을 서로 결합하고, 그 사이에 액정을 주입하고, 그 주입구를 밀봉한다. 다음에, 상기 액정셀의 TFT 기판쪽의 면을 TMAH용액(수산화테트라메틸암모늄용액)에 침지하여, TFT기판의 이면상의 패턴화된 실리콘산화막 및 실리콘질화막을 마스크로서 이용해서 단결정실리콘기판을 에칭한다. 이것에 의해, 에칭된 부분이 광투과부로 된다. 이와 같이 해서 광투과형 액정표시장치가 제작된다.
상기 방법에 의하면, 320,000개의 화소를 구비한 액정표시장치가 제작되었다. 그 결과 얻어진 액정표시장치는 이면으로부터의 실리콘질화물의 박리시에 형성되는 스크래치, 이물질에 의한 배선단선, 단락회로에 의한 화소 또는 라인의 결함 및 TFT기판의 화소의 결함에 기인한 액정의 배향불량 등의 결함이 전혀 없게 된다.
상기 TFT기판의 TFT의 전기특성(예를 들면, 역치 전압, 전계효과이동도, S계수 등)은, 고온CVD에 의해 퇴적된 이산화규소상에의 퇴적에 의해 제작된 예 1의 것의 특성과 차이가 없었다.
예 3
본 발명에 의한 베이스부재의 일부를 제거함으로써 기록헤드용의 베이스부재를 제작한다.
도 8은 본 발명에 의해 제작된 기록헤드베이스부재의 개략단면도이다.
기록헤드용의 베이스부재(900)는, P형 실리콘기판(11)상에, 전기열변환소자로서의 발열부(910) 및 구동용 기능소자로서의 바이폴라형NPN트랜지스터(920)를 형성함으로써 제작한다.
도 8에 있어서, (11)은 P형 실리콘기판; (12)는 기능소자형성용의 N형 콜렉터영역; (13)은 P형 분리-매립영역; (14)는 N형 에피택셜영역; (15)는 기능소자형성용의 P형 베이스영역; (16)은 소자분리용의 분리-매립영역; (17)은 기능소자구성용의 N형 콜렉터매립영역; (18)은 소자분리구성용의 고농도 P형 베이스영역; (19)는 소자분리용의 고농도 P형 분리영역; (20)은 소자구성용의 N형이미터영역; (21)은 소자구성용의 고농도 N형 콜렉터영역; (22)는 콜렉터-베이스공통영역; (23)은 이미터전극; (24)는 분리전극이다.
따라서, NPN트랜지스터(920)를 형성하고, 콜렉터영역(12),(14),(17),(21)이 이미터영역(20)과 베이스영역(15),(18)을 완전히 둘러싸도록 형성한다. 소자분리 영역으로서, P형 분리-매립영역, P형 분리영역(16) 및 고농도 P형 분리영역에 의해 각 셀이 둘러싸여 전기적으로 분리되어 있다.
여기서, NPN트랜지스터(920)는 N형 콜렉터매립영역(12) 및 N형 콜렉터매립영역(12)을 개재해서 P형 실리콘기판(11)상에 형성된 2개의 고농도 N형 콜렉터(21); N형 콜렉터매립영역(12)과 P형 베이스영역(15)을 개재해서 고농도 N형 콜렉터영역(21)안쪽에 형성된 2개의 고농도 P형 베이스영역(18); 및 N형콜렉터매립영역(12)과 p형 베이스영역(15)을 개재해서 고농도베이스(18)사이에 형성된 고농도 N형 이미터 영역(20)으로 구성되어 있다. 고농도N형 콜렉터영역(21)과 고농도P형 베이스영역(18)은 콜렉터-베이스공통전극(22)에 의해 접속되어 다이오드로서 동작한다.
NPN트랜지스터(920)에 인접해서, P형 분리-매립영역(13), P형 분리영역(16) 및 고농도p형 분리영역(19)이 순차 형성되어 있다.
또, 발열저항층(903)이 N형 에피택셜영역(14), 축열층(901) 및 이 축열층(901)과 일체로 형성된 층간막(902)을 개재해서 P형 실리콘기판(11)상에 형성되어 있고, 이 발열저항층(903)상에 형성된 배선전극(902)이 절단되어서 접속단부면으로서의 2개의 에지부(904)가 형성됨으로써, 발열부(910)가 형성된다.
상기 기록헤드용의 베이스부재(900)는, 전체면이 실리콘질화막으로 이루어진 축열층(901)으로 덮여있고, 기능소자 및 각 전극(22),(23),(24)은 A1 등의 재료로 형성되어 있다.
본 예의 베이스부재(900)는 콜렉터-베이스공통전극(22), 이미터전극(23) 및 분리전극(24)을 지닌 동시에 축열층(901)으로 덮여있는 P형 실리콘기판(11)을 지닌다. 또한, 그 위에, 실리콘산화물로 이루어진 층간막(902)을 상압CVD, 플라즈마 CVD, 스퍼터링 등의 방법에 의해 형성한다.
각 전극(22),(23),(24)의 단부면을 경사지게 해서 층간막(902)의 단차커버특성을 현저하게 향상시켜, 층간막(902)을, 축열효과를 유지시킨 채로, 종래의 것보다도 얇게 할 수 있다.
층간막(902)을 개재해서 구멍을 형성하여 콜렉터/베이스공통전극(22), 이미터전극(23) 및 분리전극(24)에의 전기접속을 행하고 있다. 또, 층간막(902)상에 전기적배선을 형성하기 위한 A1 등의 재료로 이루어진 배선전극(904)이 배치되어 있다. 즉, 층간막(902)의 국소지역에 구멍을 뚫고, HfB2등의 스퍼터링에 의해 발열저항층(903)을 형성한 후, A1등의 기상퇴적 또는 스퍼터링에 의해 배선전극(904)을 형성함으로써 전기열변환소자를 형성한다.
발열저항층(903)을 구성하는 재료로서는, Ta, ZrB2, Ti-W, Ni-Cr, Ta-A1, Ta-Si, Ta-Mo, Ta-W, Ta-Cu, Ta-Ni, Ta-Ni-Al, Ta-Mo-Al, Ta-Mo-Ni, Ta-W-Ni, Ta-Si-Al, Ta-W-Al-Ni 등을 들 수 있다.
Al 등으로 이루어진 배선전극(904)은, 법선에 대해서 30°이상의 각도로 경사진 접속단부면으로서의 에지면(904a),(904b)을 지닌다.
전기열변환소자(910)상에는 도 8에 도시한 바와 같이, 스퍼터링 또는 CVD에 의해, SiO, SiO2, SiN, SiON 등으로 이루어진 보호막(905)과, Ta 등으로 이루어진 보호막(906)이 층간막(902)과 일체로 형성되어 있다. 도 8 및 도 9에 있어서, (950)은 토출구; (951)은 액로벽부재; (952)는 커버판이다.
잉크제트기록방식용의 기록헤드(960)는, 상기 구성을 지닌 베이스부재(900)에, 복수의 토출구(950)와 연통된 액로(955)형성용의 감광수지 등으로 이루어진 액로벽부재(951) 및 잉크공급구(953)를 지닌 커버판(952)을 부착함으로써 제작된다. 잉크공급구(953)로부터 공급된 잉크는, 일단 기록헤드내부의 공통액실(954)에 저장된 후, 각각의 액로(955)로 공급된다. 또, 잉크는 베이스부재(900)의 발열부(910)를 구동함으로써 토출구(950)를 통해서 토출된다.
이하, 본 발명의 기록헤드(960)의 제조방법을 더욱 상세히 설명한다.
(1) P형 실리콘기판(불순물농도 : 1×1012~1×1016cm-3정도)의 표면상에, 실리콘산화막을 8000Å정도의 두께로 형성하고, 각 셀의 N형 콜렉터를 매립하기 위한 소정의 영역의 상기 형성된 실리콘산화막을 포토리소그래피에 의해 제거한다.
실리콘산화막의 형성후, N형 불순물(예를 들면 P, As등)의 이온주입 및 열확산에 의해 불순물농도가 1×1018cm-3이상인 N형 콜렉터매립영역을 2~6㎛두께로 형성하여 80Ω/□이하의 낮은 시트저항을 얻었다.
다음에, P형 분리영역을 매립하기 위한 부분의 실리콘산화막을 제거하여, 그곳의 실리콘산화막을 약 1000Å의 두께로 형성한다. P형 불순물(예를 들면 B등)의 이온주입 및 열확산에 의해 불순물농도가 1×1015~1×1017cm-3이상인 P형 분리-매립영역을 형성한다.
(2) 전체면의 실리콘산화막을 제거하고, N형 에피택셜영역(불순물농도 1×1013~1×1015cm-3정도)을 5~20㎛정도의 두께로 에피택셜성장시킨다.
(3) 다음에, N형 에피택셜 영역의 표면상에, 실리콘산화막을 1000Å정도의 두께로 형성하고, 그위에 레지스트를 도포하고 패턴화한다. 이것에 의해, 저농도P형 베이스 영역형성용의 부분에만 P형불순물을 이온주입한다. 레지스트의 제거후, 저농도 P형 베이스영역(불순물농도: 1×1014~ 1×1017cm-3정도)을 5~10㎛정도로 형성한다.
대안적으로, P형베이스영역은, 상기 (1)의 공정후, 산화막을 제거하고, 그후, 불순물농도가 5×1014~5×1017cm-3인 저농도 에피택셜층을 3~10㎛정도의 두께로 성장시킴으로써 형성해도 된다.
다음에 재차 실리콘산화막을 전체적으로 제거한 후, 다른 실리콘산화막을 8000Å정도의 두께로 형성한다. P형분리영역형성용의 영역의 실리콘산화막을 제거한다. BSG막을 CVD에 의해 전체면에 걸쳐 퇴적하고, 열확산에 의해 P형분리매립영역에 이르도록 P형분리영역(불순물농도 : 1×1018~1×1020cm-3정도)을 10㎛정도의 두께로 형성한다. 또, P형 분리영역(16)은 BBr3을 확산원으로서 사용해서 형성할 수 있다.
전술한 바와 같이, P형 에피택셜층을 이용함으로써, 상기 P형분리-매립영역 또는 P형분리영역이 불필요한 구조가 가능해진다. 이러한 구조에 있어서, P형 분리-매립영역, P형분리영역 및 저농도베이스영역의 형성을 위한 포토리소그래피공정 및 불순물확산공정을 생략할 수 있다.
(4) BSG막을 제거한 후, 실리콘산화막을 8000Å정도의 두께로 형성하고, N형 콜렉터영역형성용 부분의 실리콘산화막을 제거한다. 다음에, N형 고상확산 및 인이온주입 혹은 열확산에 의해, 콜렉터매립영역(12)에 이르는 동시에 시트저항이 10Ω/□이하가 되도록, N형 콜렉터영역(17)(불순물농도: 1×1018~1×1020cm-3정도)을 10㎛정도의 두께로 형성한다.
이어서, 열산화막을 3000Å두께로 형성하고, 그위에 감압CVD에 의해 SiH4(실란)와 NH3(암모니아)와의 반응에 의해 실리콘질화막(105)을 400nm두께로 퇴적한다.
다음에, 감압CVD에 의해 600~700℃에서 질소로 희석된 실란가스를 열분해해서 다결정실리콘을 700Å의 두께로 퇴적하고, 이 다결정실리콘을 1000℃, 산소-수소분위기중에서의 열산화에 의해 이산화규소로 전화시킨다.
그후, 그 표면에 포토레지스트를 1.0㎛의 두께로 도포하고, 가열경화시킨다. 다음에, 본 발명의 특징공정인 제 1습식에칭액으로서 완충불화수소산용액에 침지해서 이면상의 실리콘산화막을 제거한다.
다음에, 표면상의 포토레지스트를 제거하고, 제 2습식에칭액으로서, 가열한 인산용액에 이 기판을 침지함으로써 이면상의 실리콘질화막을 제거한다.
그후, 표면의 실리콘질화막상의 이산화실리콘막을 완충불화수소산용액에 의해 제거한다.
다음에, 셀영역의 실리콘질화막 및 실리콘산화막을 선택적으로 제거한다.
레지스트패턴화를 행하여, 고농도베이스영역(18) 및 고농도분리영역(19)이 형성되는 부분에만 P형 불순물을 주입한다.
또, 레지스트를 제거한 후, N형 이미터영역 및 고농도N형 콜렉터영역을 형성해야할 부분으로부터 실리콘산화막을 제거하고, 열산화막을 전체면에 걸쳐 형성한다. N형불순물의 주입 및 열확산에 의해 N형 이미터영역과 고농도 N형콜렉터영역을 동시에 형성한다. N형 이미터영역 및 고농도 N형 콜렉터영역은 각각 1.0㎛이하의 두께를 지니며, 각각 1×1018~1×1020cm-3정도의 농도로 불순물을 함유한다.
(5) 또한, 전극접속장소의 실리콘산화막을 제거한다. 다음에, Al등의 재료를 전체면에 걸쳐 퇴적하고, 전극부분을 제외한 부분으로부터 Al을 제거한다. 이 Al제거는, 종래의 습식에칭에 의해서가 아니라, 레지스트를 연속적으로 후진시키면서 에칭하여 경사에지면을 지니는 배선을 얻는다. 에칭액으로서는, 종래 레지스트패턴화용의 현상액으로 사용되는 수용성 TMAH(수산화테트라메틸암모늄)용액을 이용해서 법선에 대해서 약 60°의 각도로 경사진 에지면을 충분히 얻을 수 있다.
(6) PCVD법에 의해 축열층으로서도 기능하는 층간막이 되는 SiO2막을 전체면에 걸쳐 0.6~2.0㎛정도의 두께로 형성한다. 이 층간막(102)은 상압CVD에 의해 형성해도 되고, 또 SiO2막 대신에 SiON막, SiO막 또는 SiN막을 형성해도 된다.
전기접속을 위해서, 이미터영역 및 베이스-콜렉터영역위쪽의 장소에 대응하는 층간막상에 포토리소그래피에 의해 관통구멍(TH)을 형성한다.
층간막 및 보호막 등의 절연막의 에칭시, NH4F+CH3COOH+HF등의 혼합산 에칭액을 이용해서 레지스트(마스킹용 포토레지스트)와 절연막간의 계면에 해당 에칭액을 침투시킴으로써 에칭된 막의 단부면을 경사지게 (바람직하게는, 법선에 대해 30~75°의 각도로) 할 수 있다. 이것에 의해, 층간막상에 형성된 각 막의 단차커버 특성을 향상시켜, 제조공정을 안정화시킴으로써 제조수율을 향상시킬 수 있다.
(7) 발열저항층(903)으로서 HfB2를, 층간막상에, 전기적접속을 위해서 이미터영역과 베이스-콜렉터영역위쪽 및 전극위쪽의 전극부에 대응하는 각 전극에 대한 관통구멍(TH)을 개재해서, 1000Å정도의 두께로 퇴적한다.
(8) 발열저항층상에, 전기열교환소자의 한쌍의 배선전극, 다이오드캐소드배선전극 및 다이오드애노드배선전극으로서의 Al 재료의 층을 5000Å정도의 두께로 형성한다. 다음에, Al 및 HfB2(발열저항층)를 패턴화하여 전기열변환소자 및 기타 배선을 동시에 형성한다. 상기와 같은 방법으로 Al의 패턴화를 행한다.
(9) 다음에 PCVD등에 의해, 전기열변환소자용의 보호층으로서 및 Al배선용의 절연층으로서의 SiO2막을 10000Å정도의 두께로 퇴적한다. 막퇴적에 있어서, 비교적 저온(150~250℃)에서 막을 성장시켜 상기와 마찬가지 방법으로 히록(hirock)의 성장을 방지한다. 보호층은 SiO2대신에 SiON, SiO 또는 SiN으로 형성해도 된다. 그후, 내캐비테이션을 위한 보호층(906)으로서 Ta를 발열부상에 2000Å정도의 두께로 퇴적한다.
(10) 이상과 같이 해서 형성된 전기열변환소자, Ta막 및 SiO2막을 부분적으로 제거해서 본딩용의 패드를 형성한다.
(11) 다음에, 반도체소자를 지닌 베이스부재상에, 액로벽부재 및 커버판을 부착하여 내부에 잉크유로를 지닌 기록헤드를 제작한다.
이하, 공동부(980)의 형성공정을 설명한다.
Si기판상에 전기열변환소자 및 구동용 기능소자의 형성후, 해당 기판의 표면상의 상기 각 소자의 형성중에 이면상에 성장(퇴적)된 실리콘산화막을 포토리소그래피에 의해 패턴화해서 공동부(980)를 한정한다.
상기 각 소자를 지닌 실리콘베이스부재의 표면을 레지스트 및 지그에 의해 보호하고, 에칭액으로서 90℃로 가열된 2%TMHA(수산화테트라메틸암모늄)용액을 이용한 에칭에 의해 이면상에 공동부(980)를 형성한다. 이면상에 형성된 마스크는 저압기상합성에 의해 퇴적된 SiNx막이어도 된다.
이 공동부(980)에 의해, 잉크는 히터의 위쪽 또는 아래쪽으로부터도 공급가능하다. 따라서, 도 9에 있어서, 잉크는 히터의 위쪽으로부터가 아니라 공동부(980)쪽으로부터 공급해도 된다.
또, 잉크는, 전술한 공동부형성공정에 의한 공동부(980)의 형성에 의해 이면으로부터 공급하여, 공동부측상의 커버판 및 잉크토출구에 제공할 수 있다. 이 경우, 소자측은 거기에 보강판을 부착함으로써 보강해도 되며, 이때, 보강판은 유리나 석영등의 열전도도가 낮은 재료로 이루어진 것이 바람직하다.
이상 본 발명의 방법에 의하면, 기판의 영역상의 실리콘질화막은, 미제거상태의 나머지영역상의 질화막과 함께 습식에칭에 의해 박리시킬 수 있다. 이것에 의해 건식에칭장치에서의 반송계나 기판척에 기인한 기판상에의 스크래치형성의 결점없이 혹은 이물질에 기인한 소자결함형성의 결점없이 전자장치를 제조할 수 있다.

Claims (13)

  1. 기판상에 실리콘질화막을 지닌 전자장치를 제조하는 방법에 있어서, 기판의 제 1면 및 이 제 1면과 반대쪽의 제 2면상에 각각 실리콘질화막과 실리콘산화막을 형성하는 공정과, 이 제 1면상의 실리콘산화막을 습식에칭에 의해 제거하는 공정과, 상기 제 1면상의 실리콘질화막을 습식에칭에 의해 제거하는 공정과, 상기 제 2면상의 실리콘산화막을 습식에칭에 의해 제거하는 공정으로 이루어진 것을 특징으로 하는 전자장치의 제조방법.
  2. 제 1항에 있어서, 상기 실리콘질화막은 CVD에 의해 형성하는 것을 특징으로 하는 전자장치의 제조방법.
  3. 제 2항에 있어서, 상기 CVD는 감압 CVD법에 의해 수행되는 것을 특징으로 하는 전자장치의 제조방법.
  4. 제 1항에 있어서, 상기 실리콘산화막은 CVD에 의해 형성된 실리콘막의 산화에 의해 얻어진 것을 특징으로 하는 전자장치의 제조방법.
  5. 제 4항에 있어서, 상기 CVD는 감압CVD법에 의해 수행되는 것을 특징으로 하는 전자장치의 제조방법.
  6. 제 4항에 있어서, 상기 산화는 열산화에 의해 수행되는 것을 특징으로 하는 전자장치의 제조방법.
  7. 제 1항에 있어서, 상기 실리콘산화막은 불화수소를 함유하는 에칭액에 의해 제거되는 것을 특징으로 하는 전자장치의 제조방법.
  8. 제 1항에 있어서, 상기 실리콘질화막은 인산을 함유하는 것을 특징으로 하는 전자장치의 제조방법.
  9. 제 4항에 있어서, 상기 실리콘막은 다결정실리콘으로 이루어진 것을 특징으로 하는 전자장치의 제조방법.
  10. 제 4항에 있어서, 상기 실리콘막은 비정질실리콘으로 이루어진 것을 특징으로 하는 전자장치의 제조방법.
  11. 제 1항에 있어서, 상기 제 2면상의 실리콘산화막상에 레지스트를 형성한 채로 상기 제 1면상의 실리콘산화막을 제거하는 것을 특징으로 하는 전자장치의 제조방법.
  12. 제 1항 내지 제 11항중 어느 한 항에 있어서, 상기 전자장치는 액정표시장치인 것을 특징으로 하는 전자장치의 제조방법.
  13. 제 1항 내지 제 11항중 어느 한 항에 있어서, 상기 전자장치는 잉크제트기록헤드인 것을 특징으로 하는 전자장치의 제조방법.
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