KR19980032168A - 와이어 본딩용 다층 인쇄 회로판의 제조 방법 - Google Patents

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아리께시게하루
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Abstract

중간층 두께가 작고, 정밀한 배선이 가능하며, IVH 및 BVH 직경이 최소이고, 강도가 높으며 와이어 본딩 작업성이 뛰어난 다층 인쇄 회로판은, 전기 절연성 위스커와 배합된 열경화성 수지 와니스를 구리 호일의 거친면위에 코팅하고, 수지를 가열에 의해 반 - 경화하여 열경화성 수지 층을 형성하고, 이것을 도금된 관통공과 도체 회로가 형성되어 있는 중간층 회로판상에 일체 라미네이트하고, 조면화제를 사용하여 비아 홀 벽면상의 경화된 열경화성 수지 층을 조면화하는 것으로 구성된 방법에 의해 제조될 수 있다.

Description

와이어 본딩용 다층 인쇄 회로판의 제조 방법
본 발명은 와이어 본딩을 위해 적합한 다층 인쇄 회로판의 제조 방법에 관한 것이다.
전자 기기의 소형화, 고 성능화 및 기능 다양성을 추구하는 계속적인 추세로 인하여, 다층 인쇄 회로판의 높은 배선 밀도에 대한 필요성이 강해지고 있다. 이러한 요구를 충족시키기 위하여, 중간층 두께의 감소, 정밀한 배선의 형성 및 층간을 연결하는 홀의 직경의 축소와 같은 다양한 시도 및 개선이 행해져 왔다. 또한, 인접한 층간 도체를 연결하는 침입형 비아 홀 (IVH) 및 매입형 비아 홀 (BVH) 이 제안 및 실용화되었으며, 이들 IVH 및 BVH 의 직경을 더욱 감소시키려는 시도가 행해져왔다.
2 가지 유형의 다층 회로판이 공지되어 있다: 다수의 회로 층과 그 사이에 삽입된 단열층이 열 프레싱에 의해 일체 적층되고, 필요한 부분에서 홀을 형성함으로써 전기적으로 연결된 유형; 및 회로 층과 단열층이 교대로 형성되어 조립 구조를 구성하고 필요한 위치에서 홀이 형성된 조립층 유형.
상기 조립형 다층 회로 판의 전형적인 예에 있어서, 관통공 및 중간층 회로를 가진 중간층 회로 판의 도금된 관통공을 실크 스크린 인쇄와 같은 적절한 수단에 의해 열가소성 수지로 충진시켜, 관통공을 완전히 밀폐시킨 다음, 가열에 의해 수지를 경화시키고, 홀로부터 흘러나온 수지를 닦아내는 것과 같은 적절한 수단에 의해 제거한 후 열가소성 수지를 판위에 도포하고 가열에 의해 경화시켜 단열층을 형성하고, 이 단열층의 적절한 부분을 제거하여 층간 연결을 위한 홀을 제공한다. 이어서, 이 홀들의 내벽을 도금 또는 기타 수단에 의해 금속으로 피복하고 단열층위에 회로 도체를 형성한 후 그위에 회로를 형성시킨다. 상기 중간층 회로 판상에서 상기와 같은 조작을 수행함으로써, 단열층 및 회로층의 적층을 형성할 수 있으며, 이 조작의 반복에 의해 원하는 다층 회로를 형성할 수 있다.
이러한 조립형 다층 회로판은 하기와 같은 이유때문에 강도가 저하되는 경향이 있다. 통상의 회로판에 있어서, 에폭시 수지 등으로 함침된 유리 직물로 이루어진 프리프레그가 사용되기 때문에, 유리 직물에 강화 재료를 혼입함으로써 단열층의 강도를 유지시킬 수 있으나, 조립형 다층 회로 판의 경우에는 실크 스크린 인쇄에 의해 단열층의 형성을 촉진하거나 또는 층간 연결을 위한 홀의 형성을 촉진하기 때문에 이러한 강화재를 사용할 수 없다. 회로판의 필수 기능에만 주목한다면, 고 강도가 요구되지 않거나 별도의 강화 시크가 제공되는 부문에서만 상기 회로판 구조를 채택하는 것과 같은 적절한 방법에 의해 상기한 저 강도의 문제점을 쉽게 극복할 수도 있을 것이다. 그러나, 실제로, 반도체 장치를 좁은 단말장치 간격에 설치하거나 반도체 자체를 높은 배선 밀도가 필요한 회로판상에 설치하는 것이 종종 요구되기 때문에, 반도체와 회로판의 기계적 성질과의 양호한 밸런스를 보장하고 반도체 부품의 직접적인 설치를 위해 사용되는 와이어 본딩을 안전하게 하는 베이스를 제공하는 것이 필요하다.
본 발명은 중간층 두께가 작고, 정밀한 배선을 형성할 수 있으며, IVH 및 BVH 의 직경을 감소시킬 수 있고, 강도가 높고, 또한 와이어 본딩 작업성이 뛰어난 다층 인쇄 회로판을 제조하는 방법을 제공함을 목적으로 한다.
도 1a, 도 1b 도, 도1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h 및 도 1i 는 본 발명에 따른 방법의 일례에 있어서 연속 단계들의 단면을 도식적으로 나타낸 것이다.
도 2 는 본 발명에 따른 방법으로부터 제조된 다층 인쇄 회로판의 일례의 도식적인 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
(1): 중간층 회로판 (2): 열경화성 수지층
(3): 복합 금속 호일 (4): 개구부
(5): 비아 홀 (7): 열경화성 수지층
(8): 구리 호일 (9): 개구부
(10): 비아 홀 (11): 관통공
(13): IC 칩 (14): 금 와이어
(15): 다이 접착제 (16): 땜납 레지스트
(101): 관통공
본 발명은
(a) 전기 단열성 세라믹 위스커를 열경화성 수지 와니스에 배합하고, 위스커를 열경화성 수지내에 교반에 의해 균일하게 분산시키고, 얻어진 혼합물을 구리 호일의 거친면에 코팅하고, 열경화성 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 중간층 회로 판상에 상기 열경화성 수지 층을 놓고, 이들을 열 프레싱하여 일체 적층을 형성하는 단계;
(b) 상기 구리 호일상에 에칭 레지스트를 형성하고 에칭 레지스트로 부터 노출된 구리 호일 부분을 침입형 비아 홀 (IVH) 을 형성하기 위해 홀의 형태로 에칭하는 단계;
(c) 에칭 레지스트를 제거하는 단계;
(d) IVH 를 형성하기 위해 홀의 형태로 에칭된 구리 호일의 정밀한 홀로 부터 노출된, 경화된 열경화성 수지 층에 레이저 빔을 적용하여, 중간층 회로 판의 회로 도체가 노출되는 정도까지 수지 층을 제거하고, 이에 의해 비아 홀을 형성하는 단계;
(e) 비아 홀 벽면상의 경화된 열경화성 수지층을 조면화 제로 거칠게 하는 단계;
(f) 상기 중간층 판의 회로 도체를 상기 구리 호일에 전기적으로 연결하기 위해 도금을 수행하는 단계;
(g) 상기 구리 호일상에 에칭 레지스트를 형성하고, 상기 에칭 레지스트로 부터 노출된 구리 호일 부분을 에칭하는 단계; 및
(h) 상기 에칭 레지스트를 제거하는 단계
로 구성된, 와이어 본딩을 위해 편리한 다층 인쇄 회로판의 제조 방법을 제공한다.
상기 단계 (a) 내지 (h) 는 두개 이상의 층의 비아 홀을 형성하기 위해 원하는 횟수만큼 반복될 수도 있다.
본 발명에 따른 와이어 본딩을 위한 다층 인쇄 회로판의 제조 방법은 하기 단계 (a) 내지 (h) 를 이 순서로 수행함을 특징으로 한다:
(a) 전기 단열성 세라믹 위스커를 열경화성 수지 와니스에 배합하고, 상기 위스커를 상기 와니스내에 교반에 의해 균일하게 분산시키고, 얻어진 혼합물을 구리 호일의 거친면에 코팅하고, 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 중간층 회로 판상에 상기 수지 층을 놓고, 이들을 열 프레싱하여 일체 라미네이트를 형성하는 단계;
(b) 상기 구리 호일상에 에칭 레지스트를 형성하고 에칭 레지스트로 부터 노출된 구리 호일 부분을 IVH를 형성하기 위한 홀의 형태로 에칭하는 단계;
(c) 에칭 레지스트를 제거하는 단계;
(d) IVH 를 형성하기 위해 홀의 형태로 에칭된 구리 호일의 정밀한 홀로 부터 노출된 열경화성 수지 층에 레이저 빔을 적용하여, 중간층 회로 판의 회로 도체가 노출되는 정도까지 수지 층을 제거하고, 이에 의해 비아 홀을 형성하는 단계;
(e) 비아 홀 벽면상의 경화된 열경화성 수지층을 조면화 제에 의해 거칠게 하는 단계;
(f) 상기 중간층 판의 회로 도체를 상기 구리 호일에 전기적으로 연결하기 위해 도금을 수행하는 단계;
(g) 상기 구리 호일상에 에칭 레지스트를 형성하고, 상기 에칭 레지스트로 부터 노출된 구리 호일 부분을 에칭하는 단계; 및
(h) 상기 에칭 레지스트를 제거하는 단계.
단계 (a) 는 다양하게 변형될 수도 있다. 또한, 단계 (a) 내지 (h) 는 두개 이상의 비아 홀을 형성하기 위해 원하는 횟수만큼 반복될 수도 있다.
상기 방법에서 사용된 재료 및 각각의 단계에 대해서는 이하에 상세히 설명된다.
(열경화성 수지)
본 발명에 있어서, 다양한 유형의 열경화성 수지를 사용할 수 있으나, 본 발명은 그 자체로는 필름 - 형성 능력이 없는 수지를 사용할 수 있다는데 특징이 있다.
본 명세서에서 사용되는 용어 필름 - 형성 능력 이란, 수지를 용매에 용해시킴으로써 제조되는 와니스가 캐리어 필름상에 코팅될 때 코팅 두께를 용이하게 조절할 수 있는 수지의 특징, 열 건조된 반 - 경화 수지의 운반, 절단 및 적층시에 수지가 가진 내균열성 및 소실 방지 특징, 및 열 프레스 성형시에 단열층의 최소 두께를 확보할 수 있는 수지의 능력을 의미하는 것이다.
본 발명에서 사용가능한 열경화성 수지는 유리 직물의 함침물로서 통상적으로 사용되는 수지, 예를들면 분자량이 30,000 을 넘지 않는 수지, 예컨대 에폭시 수지, 비스트리아진 수지, 폴리이미드 수지, 페놀 수지, 멜라민 수지, 실리콘 수지, 불포화 폴리에스테르 수지, 시안 에스테르 수지, 이소시아네이트 수지, 및 이들의 개질된 수지를 포함한다. 이 수지들 중에서, 에폭시 수지, 비스트리아진 수지 및 폴리이미드 수지가 높은 Tg, 탄성율 및 경도때문에 바람직하다.
본 발명에서 사용가능한 에폭시 수지는 비스페놀 F 에폭시 수지, 비스페놀 S 에폭시 수지, 크레졸 노볼락 에폭시 수지, 비스페놀 A 노볼락 에폭시 수지, 살리실알데히드 노볼락 에폭시 수지, 비스페놀 F 노볼락 에폭시 수지, 지환족 에폭시 수지, 글리시딜 에스테르 에폭시 수지, 글리시딜아민 에폭시 수지, 히단토인 에폭시 수지, 이소시아누레이트 에폭시 수지, 지방족 고리 에폭시 수지, 및 이들의 할로겐화물 및 수소화 생성물을 포함한다. 이 수지들은 조합되어 사용될 수도 있다. 이 수지들중에서, 비스페놀 A 노볼락 에폭시 수지 및 살리실알데히드 노볼락 에폭시 수지가 높은 내열성 때문에 바람직하다.
(전기 단열성 세라믹 위스커)
본 발명에서 사용되는 전기 단열성 세라믹 위스커는 바람직하게는 200 MPa 이상의 탄성율을 갖는 것이다. 200 MPa 미만의 탄성율을 갖는 위스커는 경성이 부족한 경향이 있고, 바람직한 와이어 본딩 적합성을 제공할 수 없다.
본 발명에서 사용가능한 전기 단열성 세라믹 위스커는 예를들면 붕산 알루미늄, 월라스토나이트, 티탄산 칼륨, 염기성 황산 마그네슘, 아질산 규소 및 α-알루미나를 포함한다. 붕산 알루미늄 및 티탄산 칼륨 위스커는 모스 (Mohs) 경도에서 통상의 E 유리와 거의 동일하고 통상의 프리프레그의 것과 동일한 와이어 본딩 적합성을 제공할 수 있기 때문에 바람직하다. 붕산 알루미늄 위스커는 높은 탄성율 (400 MPa) 및 와니스와의 용이한 혼화성을 갖고 있기 때문에 특히 바람직하다.
이들 전기 단열성 세라믹 위스커의 크기에 대해서는, 평균 직경이 0.3 ∼ 3 μm 이고, 평균 길이가 평균 직경의 5 배 이상인 것이 바람직하다. 평균 직경이 0.3 μm 미만일 때, 위스커는 수지 와니스와 혼합되기 어렵고, 평균 직경이 3 μm 를 초과할 때 수지중의 위스커의 분산이 불충분해지므로, 코팅 표면의 비평활성이 증가된다. 따라서, 위스커의 평균 직경은 0.3 내지 1 μm 범위인 것이 바람직하다.
위스커의 평균 길이가 평균 직경의 5 배 미만일때, 회로판의 소망하는 강성이 얻어지지 않는다. 평균 길이는 평균 직경의 20 배 이상인 것이 더욱 바람직하다. 또한, 위스커의 평균 길이가 중간층 회로의 간격보다 작은 것이 필요하고 중간층 회로 간격이 100 μm 미만인 회로판은 현실적으로 이용될 수 없으므로, 위스커의 평균 길이의 상한선을 100 μm 또는 그 미만으로 설정하는 것이 추천된다. 위스커의 평균 길이가 층간 회로의 간격보다 크다면, 구리 이온들이 양쪽 회로와 접촉될 때 구리 이온이 전기 단열성 세라믹 위스커를 따라 이동하는 경향이 있으며, 이는 단 - 회로를 유발시킬 가능성이 매우 높다.
열경화성 수지를 가진 전기 단열성 세라믹 위스커의 습윤성을 향상시키기 위하여, 커플링제로 표면 처리된 위스커를 사용하는 것이 요망된다. 커플링제로서는, 실리콘 계열, 티탄 계열, 알루미늄 계열, 지르코늄 계열, 지르코-알루미늄 계열, 크롬 계열, 붕소 계열, 인 계열 및 아미노 계열과 같은 통상의 커플링제를 사용할 수 있다.
(경화제)
본 발명에서 열경화성 수지의 경화제로서는, 상기 언급된 수지를 위해 사용가능한 것이면 어느 것이나 사용할 수 있다. 에폭시 수지의 경우에, 예를들면 디시안디아미드, 비스페놀 A, 비스페놀 F, 폴리비닐 페놀, 페놀 노볼락 수지, 비스페놀 A 노볼락 수지 및 이들의 할로겐화물이 사용될 수 있다. 비스 페놀 A 노볼락 수지가 높은 내열성 때문에 특히 바람직하다.
경화제 대 열경화성 수지의 혼합비는 바람직하게는 수지 100 중량부당 2 내지 100 중량부의 범위이다. 디시안디아미드의 경우에, 혼합비는 바람직하게는 2 내지 5 중량부이고, 기타 경화제의 경우에는, 혼합비는 바람직하게는 수지 100 중량부당 30 내지 80 중량부이다. 혼합비가 2 중량부 미만일 때, 불충분한 경화가 얻어져서 수지의 내열성을 감소시키는 경향이 있고, 경화제를 80 중량부 초과의 양으로 사용한다면 수지의 전기적 특성 및 내열성의 열화를 일으키게 된다.
(경화 촉진제)
본 발명에 있어서, 열경화성 수지 및 경화제의 혼합물에 경화 촉진제를 첨가하는 것이 요망된다. 경화 촉진제로서는, 열경화성 수지가 에폭시 수지인 경우에 이미다졸 화합물, 유기 인 화합물, 3 급 아민, 4 급 암모늄 염 등을 사용할 수 있다.
경화 촉진제는 바람직하게는 수지 100 중량부당 0.01 내지 20 중량부의 양, 더욱 바람직하게는 0.1 내지 1.0 중량부의 양으로 사용된다. 이 양이 0.01 중량부 미만일때, 수지의 경화가 불충분해 질수 있고, 그 결과 수지의 내열성이 감소하며, 경화 촉진제를 20 중량부 초과의 양으로 사용하면 B 단계 수지의 수명을 단축시켜 내열성을 감소시킬 수 있다.
(용매)
본 발명에 있어서, 열경화성 수지, 전기 단열성 세라믹 위스커, 경화제 및 경화 촉진제는 용매로 희석한 후 사용된다. 이 목적을 위해 사용가능한 용매는 아세톤, 메틸 에틸 케톤, 톨루엔, 크실렌, 메틸 이소부틸, 에틸 아세테이트, 에틸렌 글리콜 모노메틸 에테르, 메탄올, 에탄올, N,N - 디메틸포름아미드, N,N - 디메틸아세트아미드 등을 포함한다.
희석제 (용매) 는 수지 100 중량부당 바람직하게는 1 내지 200 중량부, 더욱 바람직하게는 30 내지 100 중량부의 양으로 사용될 수 있다. 희석제의 양이 1 중량부 미만이면, 혼합된 용액의 점도가 너무 높아져서 균일한 코팅을 수행할 수 없게되고, 희석제의 양이 200 중량부를 초과하면 혼합된 용액의 점도가 너무 낮아져서 원하는 두께로 코팅할 수 없게된다.
(위스커 대 수지 비율)
전기 단열성 세라믹 위스커 대 열경화성 수지의 비율은, 위스커가 경화된 수지내에 바람직하게는 5 내지 50 부피 %, 더욱 바람직하게는 20 내지 40 부피 % 의 비율로 존재할 수 있도록 조절된다. 위스커의 비가 5 부피 % 미만일 때, 수지의 필름 형성 특성은 불만족스럽고, 또한 수지는 취급이 어려워지며 절단시에 소산될 가능성이 있다. 또한 제조된 회로판의 강성은 낮은 것이 입증되고 와이어 본딩 작업성이 열화된다. 다른 한편, 위스커 비율이 50 부피 % 를 넘으면, 상기 언급된 단계 (a) 또는 단계 (a) 의 대체 방법으로서 이하 기술되는 단계 (a1) 또는 (a3) 에서 열 프레스 성형시에, 중간층 회로판내의 홀의 수지 충진 또는 회로 격자의 수지 충진이 불충분해지며, 이는 성형시에 간극 및 얇은 스폿의 형성과 성형품의 단열 성능의 저하를 일으킨다.
본 발명에 따른 다층 인쇄 회로판의 제조 방법에 있어서 각 단계들을 이하에서 더욱 상세히 설명한다.
단계 (a):
이 단계는, 전기 단열 세라믹 위스커를 열경화성 수지에 배합하고, 상기 위스커를 상기 열 경화성 수지내에 교반에 의해 균일하게 분산시키고, 얻어진 혼합물을 구리 호일의 거친면에 코팅하고, 열경화성 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 층간 회로 판상에 상기 수지 층을 놓고, 이들을 열 프레싱하여 일체 라미네이트를 형성하는 단계이다.
상기 단계에서 열경화성 수지와 전기 단열성 세라믹 위스커의 혼합물을 구리 호일상에 코팅시키기 위하여, 상기 열경화성 수지, 경화제, 경화 촉진제 및 희석제를 함유하는 용액 (이 용액을 열경화성 수지 와니스라 칭한다) 에 전기 단열성 세라믹 위스커를 혼합하고, 교반하고, 얻어진 와니스를 구리 호일상에 코팅하고 가열에 의해 반 - 경화시킨다. 코팅은 종래의 코팅 수단, 예컨대 브래이드 도포기, 막대 도포기, 나이프 도포기, 압착 도포기, 역 로울 도포기, 운반 로울 도포기 등을 사용함으로써 달성될 수 있다. 분배력이 구리 호일에 평행한 방향으로 부하되거나 압축력이 구리 호일 면에 수직한 방향으로 부하되는 코팅 방법을 사용하는 것이 요망된다.
하기 기재된 방법에 의해 결정되는 상기 열경화성 수지 와니스의 수지 흐름거리는 바람직하게는 500 μm 이상이며, 반 - 경화후에 열경화성 수지 층의 두께는 바람직하게는 25 내지 100 μm 이다. 수지 흐름 거리 이란, 50 μm 의 수지 두께를 갖고 그위에 형성된 30 mm 사각형 홀을 갖는 구리 - 호일 프리프레그를 구리 - 도금 라미네이트상에 수지가 상기 라미네이트의 구리 호일 면을 향하도록 겹쳐놓고, 170 ℃ 에서 2.5 MPa 하에 60 분동안 적층화를 위해 열 프레스할때, 30 mm 사각형 홀의 가장자리로 부터 구리 호일 표면쪽으로 흘러나온 수지가 흘러간 최소 거리를 의미한다.
이 수지 흐름 거리가 500 μm 내지 10 mm 의 범위가 되도록 조절하는 것이 바람직하다. 이것이 500 μm 미만일때, 중간층 구리 호일의 도입이 불만족스럽고, 생성된 회로판의 표면이 고르지 못한 원인이 되며, 수지 흐름 거리가 10 mm 를 초과할때, 라미네이트의 말단의 두께가 너무 작아져서, 절연 성능이 저하되는 결과가 초래된다.
단계 (a1) 및 (a2):
(a1) 은 전기 절연성 세라믹 위스커를 열경화성 수지에 배합하고, 상기 위스커를 수지내에 교반에 의해 균일하게 분산시키고, 수지와 결합시키기 위해 적절한 조도를 갖는 회로 - 형성 구리층 및 금속층을 전체로서 취급하기 위해 충분한 강도를 갖는 캐리어 층으로 구성된 복합 금속 호일의 구리층의 거친 표면상에 상기 혼합물을 코팅하고 (상기 두개의 층은 상호 쉽게 분리될 수 있다), 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 중간층 회로 판상에 상기 열경화성 수지 층을 놓고, 이들을 열 프레싱하여 일체 라미네이트를 형성하는 단계이다.
(a2) 는 캐리어 층만을 제거하는 단계이다.
상기 단계 (a1) 및 (a2) 는 상기 기재된 단계 (a) 의 대체 방법이다. 단계 (a) 에서 처리된 구리 호일은 호일이 너무 얇으면 취급 과정에서 부서지거나 주름이 생길 수 있으므로, 얇은 구리 호일 및 캐리어 층으로 구성된 복합 금속 호일을 사용하여 호일의 취급성을 좋게하고, 호일을 중간층 회로 판상에 적층시킨후, 캐리어 층만을 분리해 내고, 회로 제조를 위해 얇은 구리 호일을 처리한다. 이것은 회로 도체의 더욱 정교한 제조를 가능케한다.
단계 (a3), (a4) 및 (a5):
(a3) 는 전기 절연성 세라믹 위스커를 열경화성 수지에 배합하고, 상기 위스커를 수지내에 교반에 의해 균일하게 분산시키고, 수지와 결합시키기 위해 적절한 조도를 갖는 1 내지 9 μm 두께의 회로 - 형성 제 1 구리층, 금속층을 전체로서 취급하기 위해 충분한 강도를 갖는 10 내지 150 μm 두께의 제 2 구리층 및 상기 두개의 구리층 상에 삽입된 0.04 내지 1.5 μm 두게의 니켈 - 인 합금층으로 구성된 복합 금속 호일의 제 1 구리층의 거친 표면상에 상기 혼합물을 코팅하고, 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 중간층 회로 판상에 상기 열경화성 수지 층을 놓고, 이들을 열 프레싱하여 일체 라미네이트를 형성하는 단계이다.
(a4) 는 제 2 구리층만을 제거하는 단계이다.
(a5) 는 니켈 - 인 합금 층만을 제거하는 단계이다.
이 단계에서, 물리적으로 분리가능한 캐리어층을 가진 얇은 구리층의 취급시에 구리 호일 표면상에 긁힘이나 다른 손상 및 외부 물질의 접착을 방지하기 위해서, 캐리어의 제거를 위해 회로 도체와는 상이한 화학 조건을 갖는 금속층을 포함한 고도의 부속품을 가진 복합 금속 호일을 사용한다. 이러한 금속층의 두께의 증가는 비경제적이고, 또한 제조 방법의 연장이 불가피하기 때문에, 에칭이 끝나는 위치에서 중간층으로서 이 금속층을 사용한다.
제 2 구리층만을 에칭해 내기 위해 염소 이온, 암모늄 이온 및 구리 이온을 함유한 용액 (이 용액은 이후 알칼리성 에칭액 이라 기재한다) 를 사용한다. 이 처리를 위하여, 침지 또는 분무와 같은 적절한 수단에 의해 층을 용액과 접촉시킨다.
니켈 - 인 합금층만을 제거하기 위한 단계에서, 기본적으로 질산 및 과산화수소로 구성되고 첨가제로서 하나 이상의 카르복실기를 갖는 유기산 및 고리 형성 원자로서 질소를 -NH- 또는 -N= 의 형태로 함유하는 헤테로고리 화합물을 함유하는 수용액에 층을 침지시키거나, 이러한 용액을 층에 분무한다.
단계 (b):
이 단계는 상기 구리 호일상에 에칭 레지스트를 형성하고, 에칭 레지스트로 부터 노출된 구리 호일 부분을 IVH 형성을 위한 홀의 형태로 에칭하는 단계이다.
이 단계에서, 노출된 구리 호일 부분은 회로판 상에 회로 도체를 형성하기 위해 통상적으로 사용되는 것과 동일한 방법에 의해 IVH 를 형성하기 위한 홀의 형태로 에칭될 수 있다. 에칭 레지스트는, 레지스트 잉크를 실크 스크린 인쇄 기술을 사용하여 구리 호일 표면상에 인쇄하는 방법에 의해, 또는 레지스트 필름을 구리 호일 표면상에 적층하고 포토마스크를 통해 자외선을 적용하여 회로 부분만을 남기는 방법에 의해 형성될 수 있다.
에칭 레지스트로 부터 노출된 구리 호일 부분을 에칭하기 위하여, 상기 구리 호일 부분을 화학적 에칭 용액과 접촉시켜 상기 부분을 선택적으로 제거한다. 염화 제 2 구리 용액, 염화 제 2 철 용액 등이 화학적 에칭 용액으로서 사용될 수 있다.
단계 (c):
이 단계는 에칭 레지스트를 제거하는 단계이다.
이 단계에서, 상기 단계에서 사용된 에칭 레지스트를 통상적으로 용매 또는 알칼리 용액을 사용하는 화학적 수단에 의해 제거한다.
단계 (d):
IVH 형성을 위해 홀의 형태로 에칭된 구리 호일의 정교한 홀로 부터 노출된 열경화성 수지 층에 레이저 빔을 조사하여, 중간층 회로 판상의 회로 도체가 노출될 때까지 상기 수지층을 제거하여 비아 홀을 형성하는 단계이다.
이 단계에서 사용가능한 레이저의 유형은 이산화탄소 레이저, YAG 레이저, 엑시머 레이저 등을 포함하며, 이중에서 이산화탄소 레이저가 생산성의 관점에서 바람직하다. 레이저 빔 조사는 단시간 동안 고출력 펄스 진동이 가능한 레이저 진동자, 예를들면 펄스 폭 = 1 ∼ 40 μsec; 펄스 반복 진동수 = 150 ∼ 10,000 Hz; 펄스 반복 속도 = 1 ∼ 10 펄스의 조건하에서 2 ∼ 5 펄스의 속도로 홀을 형성할 수 있는 출력을 나타내는 레이저 펄스 진동자를 사용하여 수행되는 것이 바람직하다. 이러한 유형의 레이저 진동자는 용이한 진동 조절때문에 바람직하다. 에너지 밀도로 환산해 볼때 상기 진동자 출력은 15 ∼ 40 J/cm2 의 범위이다.
단위 시간당 출력이 상기 한정된 범위 미만일때, 수지 층을 증발시키고 분산시키는 것이 불가능하며, 출력이 상기 범위를 초과할때에는 홀 직경이 필요치보다 더욱 커지게 되고 조절이 곤란하며, 또한 일단 증발된 수지가 탄소화되어 회로판상에 침착될 수도 있고, 따라서 침착된 카바이드를 제거하기 위한 조작을 수행하는 것이 필요해진다.
단계 (e):
이 단계는 조면화제를 사용하여 비아 홀 벽면상의 경화된 열경화성 수지 층을 거칠게하는 단계이다.
수지를 팽윤 또는 용해시킬 수 있는 통상적인 조면화제중의 어느 것이라도 사용할 수 있으나, 통상 알칼리성 과망간산 용액을 사용하는 것이 바람직하다.
단계 (f):
중간층 회로판 내의 회로 도체를 구리 호일에 전기적으로 연결시키기 위해 도금을 수행하는 단계이다.
이 단계에서 도금은 회로판의 관통공 도금을 위해 통상 사용되는 것과 동일한 기술을 사용함으로써 수행된다. 구체적으로, 팔라듐과 같이 도금의 핵이 되는 물질을 조면화된 수지 층위에 침착시키고, 이 층을 이온화 도금 금속, 도금 금속 착물화제 및 도금 금속 감소제를 포함한 무전해 도금 용액과 접촉시킴으로써 상기 핵 물질의 도금을 수행하고, 그위에 추가의 도금을 행하여, 핵 물질로 코팅된 전체 홀 벽면위에 도금 금속을 침착시킨다. 이 도금은 외부 층 구리 호일, IVH 벽면 및 중간층 회로를 전기적으로 연결시킨다.
단계 (g):
구리 호일상에 에칭 레지스트를 형성시키고 에칭 레지스트로 부터 노출된 구리 호일 부분을 에칭해 내는 단계이다.
이 단계에서, 외부층 회로는 단계 (b) 에서와 동일한 방법으로 형성된다.
단계 (h):
에칭 레지스트를 제거하는 단계이다.
단계 (c) 에서와 동일한 방법으로 에칭 레지스트를 제거한다.
본 발명은 하기 실시예에 의해 더욱 예증되며, 하기 실시에에서 모든 부 및 퍼센트 (%) 는 다른 언급이 없는 한 중량 기준이다.
실시예 1
단계 (a3):
0.6 mm 두께의 유리 직물 - 에폭시 수지가 함침된 이중면 구리 - 도금 라미네이트 MCL-E-679 (히다찌 가세이 고오교 가부시끼가이샤 제조의 상품명) 을 천공하고 무전해 구리 도금한 다음, 종래의 감법에 따라 더욱 작업하여 도 1a에 나타낸 것과 같은 관통공 (101) 을 갖는 중간층 회로판 (1) 을 형성한다.
이어서, 이하 나타낸 조성의 열경화성 수지 와니스에 붕산 알루미늄 위스커를 30 부피 % 의 양으로 혼합하고, 교반한 다음, 혼합물을 5 μm 두께의 제 1 구리층, 0.2 μm 두께의 니켈 - 인 합금층 및 15 μm 두께의 제 2 구리 층으로 구성된 복합 금속 호일 (3) 의 제 1 구리 층 표면상에 나이프 도포기를 사용하여 코팅하고, 150 ℃ 에서 10 분간 건조하여, 도 1b에 나타낸 것과 같은 반 - 경화된 50 μm 두께의 열경화성 수지 층 (2) 을 가진 구리 - 호일 접착 필름을 형성한다.
열경화성 수지 와니스의 조성:
비스페놀 A 노볼락 에폭시 수지 100 부
(에폭시 당량: 200)
비스페놀 A 노볼락 수지 60 부
(히드록시 당량: 106)
2-에틸-4-메틸이미다졸 (경화제) 0.5 부
메틸 에틸 케톤 (희석제) 100 부
이렇게 제조된 중간층 회로판 (1) 과 구리 - 호일 접착 필름을 서로 겹쳐놓아, 중간층 회로판 (1) 의 회로 도체가 접착 필름의 열경화성 수지 층 (2) 과 접촉되도록 하고, 170 ℃ 에서 2.5 MPa 하에 60 분동안 열 프레스하여 일체 라미네이트를 형성한다. 이 조작에서 수지 흐름거리는 3 mm 이다.
단계 (a4):
하기 조성의 알칼리성 에칭제로 제 2 구리 층만을 에칭한다.
알칼리성 에칭제의 조성:
Cu 175 g/l
NH4OH 154 g/l
NH4Cl 236 g/l
액체 온도: 50 ℃
단계 (a5):
하기 조성의 에칭 용액으로 니켈 - 인 합금 층만을 에칭한다.
에칭 용액의 조성:
질산 200 g/l
과산화 수소 (35 %) 10 ml/l
카르복실기를 함유하는 유기산 100 g/l
(DL 말산)
벤조트리아졸 5 g/l
단계 (b):
드라이 필름 포토텍 H-K 425 (히다찌 가세이 고오교 가부시끼가이샤 제조의 상품명) 에 의해 상기 제 1 구리 호일상에 에칭 레지스트를 형성시키고, 에칭 레지스트로 부터 노출된 구리 호일 부분을 100 μm 직경의 원 형태로 에칭하여, 도 1c에 나타낸 것과 같은 비아 홀을 형성하기 위한 구리 호일의 개구부 (4) 를 제공한다.
단계 (c):
40 ℃ 에서 2 중량 % NaOH 용액으로 2 분간 처리함으로써 에칭 레지스트를 제거한다.
단계 (d):
구리 호일의 개구부 (4) 로 부터 노출된 경화된 열경화성 수지 층 (2) 을, 20 J/cm2 의 에너지 밀도, 1 μsec 의 진동 시간, 150 Hz 의 진동 수 및 4 펄스의 반복 펄스 속도의 조건하에서 이산화탄소 레이저 빔으로 조사하여, 중간층 회로판에서의 회로 도체가 노출될 때까지 수지층을 제거하고, 이에 의해 도 1d에 나타낸 것과 같은 비아 홀 (5) 을 형성한다.
단계 (e):
비아 홀 벽면상의 경화된 열경화성 수지 층을 70 ℃ 의 액체 온도에서 5 분동안 7 % 알칼리성 과망간산 용액으로 처리함으로써 조면화한다.
단계 (f):
70 ℃ 의 액체 온도에서, 중간층 회로판의 회로 도체와 구리 호일을 전기적으로 연결시키기 위한 하기 조성의 무전해 도금 용액으로 도금을 수행한다.
무전해 도금 용액의 조성:
CuSO4·5H2O 10 g/l
EDTA·4Na 40 g/l
37 % HCHO 3 ml/l
NaOH pH12.3 을 만들기 위해 필요한 양
단계 (g):
드라이 필름 포토텍 H-W 440 (히다찌 가세이 고오교 가부시끼가이샤 제조의 상품명) 에 의해 에칭 레지스트를 구리 호일상에 형성시키고, 에칭 레지스트로 부터 노출된 구리 호일을 제거한다.
단계 (h):
도 1e에 나타낸 것과 같이 에칭 레지스트를 제거한다.
단계 (i):
도 1f, 도 1g, 도 1h 및 도 1i에 나타낸 것과 같이 상기 단계 (a3) 내지 (h) 를 반복 수행하며, 상기 도면에서 번호 (7) 은 열경화성 수지 층을 나타내고, 번호 (8) 은 구리 호일을 나타내며, 번호 (9) 은 구리 호일상의 개구부를 나타낸다. 레이저 빔을 적용함으로써, 중간층 회로판상의 회로 도체가 노출되어 비아 홀 (10) 을 형성하는 정도까지 수지층을 제거하고, 이어서 관통공 (11) 으로 기능하도록 고안된 홀을 도 1h에 나타낸 것과 같이 형성한 다음, 단계 (e) 에서와 동일한 방법으로 조면화한다.
또한, 땜납 레지스트 (16) 를 형성하고, 90 ℃ 의 액체 온도에서 12 분동안 하기 조성의 도금 용액으로 결합 패드상에 무전해 니켈 도금을 수행한다. 도금 두께는 5 μm 이다.
무전해 니켈 도금 용액의 조성:
황산 니켈 30 g/l
하이포아인산 나트륨 10 g/l
아세트산 나트륨 10 g/l
pH : 5
이어서, 90 ℃ 의 액체 온도에서 7 분동안 하기 조성의 코팅 용액으로 무전해 금 도금을 수행하여 0.5 μm 두께의 금 도금을 제공한다.
무전해 금 도금 용액의 조성:
포타슘 금 시아나이드 2 g/l
염화 암모늄 75 g/l
시트르산 나트륨 50 g/l
하이포아인산 나트륨 10 g/l
실시예 2
붕산 알루미늄 위스커를 10 부피 % 의 양으로 열경화성 수지 와니스에 혼합하는 것을 제외하고는, 실시예 1 의 절차를 수행한다.
에너지 밀도 = 20 J/cm2; 진동 시간 = 1 μsec; 진동 수 = 150 Hz; 펄스 수 = 3 의 조건하에서 이산화탄소 레이저를 사용하여 레이저 천공을 수행한다.
실시예 3
붕산 알루미늄 위스커를 45 부피 % 의 양으로 열경화성 수지 와니스에 혼합하는 것을 제외하고는, 실시예 1 의 절차를 수행한다.
에너지 밀도 = 20 J/cm2; 진동 시간 = 1 μsec; 진동 수 = 150 Hz; 펄스 수 = 5 의 조건하에서 이산화탄소 레이저를 사용하여 레이저 천공을 수행한다.
실시예 4
단계 (a3) 내지 (a5) 를 하기 단계 (a1) 및 (a2) 로 대체하는 것을 제외하고는 실시예 1 의 절차를 수행한다.
단계 (a1):
0.6 mm 두께의 유리 직물 - 에폭시 수지가 함침된 이중면 구리 - 도금 라미네이트 MCL-E-679 (히다찌 가세이 고오교 가부시끼가이샤 제조의 상품명) 을 천공하고 무전해 구리 도금한 다음, 종래의 감법에 따라 더욱 작업하여, 중간층 회로판 (1) 을 형성한다.
이어서, 이하 나타낸 조성의 열경화성 수지 와니스에 붕산 알루미늄 위스커를 30 부피 % 의 양으로 혼합하고, 교반한 다음, 혼합물을 5 μm 두께의 구리층 및 70 μm 두께의 캐리어 구리 층으로 구성된 복합 금속 호일의 얇은 구리 층 표면상에 나이프 도포기를 사용하여 코팅하고, 150 ℃ 에서 10 분간 건조하여, 구리 호일을 가진 반 - 경화된 접착 필름을 형성한다.
열경화성 수지 와니스의 조성:
비스페놀 A 노볼락 에폭시 수지 100 부
(에폭시 당량: 200)
비스페놀 A 노볼락 수지 60 부
(히드록시 당량: 106)
2-에틸-4-메틸이미다졸 (경화제) 0.5 부
메틸 에틸 케톤 (희석제) 100 부
이렇게 제조된 중간층 회로판 (1) 과 구리 - 호일 접착 필름을 서로 겹쳐놓아, 중간층 회로판 (1) 의 회로 도체가 접착 필름의 열경화성 수지 층과 접촉되도록 하고, 170 ℃ 에서 2.5 MPa 하에 60 분동안 열 프레스하여 일체 라미네이트를 형성한다. 이 조작에서 수지 흐름거리는 5 mm 이다.
단계 (a2)
캐리어 필름만을 벗겨낸다.
비교예 1
실시예 1 에서의 구리 - 호일 접착제 대신에 하기의 프리프레그를 사용한다.
(프리프레그)
열경화성 수지 와니스의 조성:
비스페놀 A 노볼락 에폭시 수지 100 부
(에폭시 당량: 200)
비스페놀 A 노볼락 수지 60 부
(히드록시 당량: 106)
2-에틸-4-메틸이미다졸 (경화제) 0.5 부
메틸 에틸 케톤 (희석제) 100 부
유리 직물
비교예 2
실시예 1 에서의 구리 - 호일 접착제 대신에 하기 조성의 열경화성 수지 와니스를 사용한다.
열경화성 수지 와니스의 조성:
비스페놀 A 노볼락 에폭시 수지 100 부
(에폭시 당량: 200)
비스페놀 A 노볼락 수지 60 부
(히드록시 당량: 106)
2-에틸-4-메틸이미다졸 (경화제) 0.5 부
메틸 에틸 케톤 (희석제) 100 부
비교예 3
하기 조성의 열경화성 수지 와니스를 실크 스크린 방법에 의해 중간층 회로판 (1) 상에 직접 코팅하고, 구리 호일을 그위에 놓고, 이들을 열 프레스하여 일체 라미네이트를 형성하고, 실시예 1 에서의 구리 호일 접착제 대신에 이 라미네이트를 사용한다.
열경화성 수지 와니스 조성:
비스페놀 A 노볼락 에폭시 수지 100 부
(에폭시 당량: 200)
비스페놀 A 노볼락 수지 60 부
(히드록시 당량: 106)
2-에틸-4-메틸이미다졸 (경화제) 0.5 부
메틸 에틸 케톤 (희석제) 100 부
상기 기재된 방법으로 제조된 기판에 대해 하기 시험을 수행한다. 시험 결과를 하기 표 1 에 나타낸다.
시험
와이어 본딩 작업성:
제 2 도에 나타낸 바와 같이, 다이 접착제 (15) 를 사용함으로써 각각의 시험 기판에 대해 IC 칩 (13) 을 안전하게 한 다음, 이를 와이어 결합제 HW22U-H (규슈 마쓰시따 덴끼 고오교 가부시끼가이샤 제조의 상품명) 를 사용하여 150 내지 200 ℃ 의 기판 가열 온도에서 28 μm - 직경의 금 와이어 (14) 와 와이어 본딩시킨다.
와이어 본딩된 금 와이어들의 인장 강도를 견인 시험기 PTR-01 (RHESCA CO., Ltd.에 의해 제조된 상품명) 에 의해 측정한다. 결과를 하기 표 1 에 나타낸다.
[표 1]
와이어 본딩 작업성
150 ℃ 200 ℃
실시예 1 ○ ◎
실시예 2 ◎ ○
실시예 3 ◎ ◎
실시예 4 ○ ◎
비교예 1 ○ ○
비교예 2 × ×
비교예 3 △ ×
× : 접착 불가능△ : 4 g 미만○ : 4 ∼ 10 g◎ : 10 g 초과
상기 기재된 바와 같이, 본 발명에 따르면, 중간층 두께가 작고, 정밀한 배선이 가능하며, IVH 및 BVH 직경이 최소이고, 강도가 높으며, 또한 와이어 본딩 작업성이 뛰어난 다층 인쇄 회로판의 제조 방법이 제공된다.

Claims (8)

  1. 하기 단계 (a) 내지 (h) 로 구성되고, 하기 순서대로 수행됨을 특징으로 하는 다층 인쇄 회로판의 제조 방법:
    (a) 전기 단열성 세라믹 위스커를 열경화성 수지 와니스에 배합하고, 상기 위스커를 상기 와니스내에 교반에 의해 균일하게 분산시키고, 얻어진 혼합물을 구리 호일의 거친면에 코팅하고, 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 중간층 회로 판상에 상기 수지 층을 놓고, 이들을 열 프레싱하여 일체 라미네이트를 형성하는 단계;
    (b) 상기 구리 호일상에 에칭 레지스트를 형성하고 에칭 레지스트로 부터 노출된 구리 호일 부분을 침입형 비아 홀 (IVH) 를 형성하기 위한 홀의 형태로 에칭하는 단계;
    (c) 에칭 레지스트를 제거하는 단계;
    (d) 침입형 비아 홀을 형성하기 위해 홀의 형태로 에칭된 구리 호일의 정밀한 홀로 부터 노출된 경화된 열경화성 수지 층에 레이저 빔을 적용하여, 중간층 회로 판의 회로 도체가 노출되는 정도까지 수지 층을 제거하고, 이에 의해 비아 홀을 형성하는 단계;
    (e) 비아 홀 벽면상의 경화된 열경화성 수지층을 조면화 제에 의해 거칠게 하는 단계;
    (f) 상기 중간층 판의 회로 도체를 상기 구리 호일에 전기적으로 연결하기 위해 도금을 수행하는 단계;
    (g) 상기 구리 호일상에 에칭 레지스트를 형성하고, 상기 에칭 레지스트로 부터 노출된 구리 호일 부분을 에칭하는 단계; 및
    (h) 상기 에칭 레지스트를 제거하는 단계.
  2. 제 1 항에 있어서, 상기 단계 (a) 대신에 하기 단계들 (a1) 및 (a2) 을 사용하는 방법:
    (a1) 전기 절연성 세라믹 위스커를 열경화성 수지 와니스에 배합하고, 상기 위스커를 상기 와니스 수지내에 교반에 의해 균일하게 분산시키고, 수지와 결합시키기 위해 적절한 조도를 갖는 회로 - 형성 구리층 및 금속층을 전체로서 취급하기 위해 충분한 강도를 갖는 캐리어 층으로 구성된 복합 금속 호일의 구리층의 거친 표면상에 상기 혼합물을 코팅하고 (상기 두개의 층은 상호 쉽게 분리될 수 있다), 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 중간층 회로 판상에 상기 수지 층을 놓고, 이들을 열 프레싱하여 일체 라미네이트를 형성하는 단계,
    (a2) 캐리어 층만을 제거하는 단계.
  3. 제 1 항에 있어서, 단계 (a) 대신에 하기 단계들 (a3) 내지 (a5) 를 사용하는 방법.
    (a3) 전기 단열성 세라믹 위스커를 열경화성 수지 와니스에 배합하고, 위스커를 와니스내에 교반에 의해 균일하게 분산시키고, 수지와 결합시키기 위해 적절한 조도를 갖는 1 ∼ 9 μm 두께의 회로 - 형성 제 1 구리층, 금속층을 전체로서 취급하기 위해 충분한 강도를 갖는 10 ∼ 150 μm 두께의 제 2 구리 층 및 상기 제 1 구리층 및 제 2 구리층 사이에 위치한 0.04 ∼ 1.5 μm 두께의 니켈 - 인 합금 층으로 구성된 복합 금속 호일의 제 1 구리층의 거친 표면상에 상기 혼합물을 코팅하고, 수지를 가열에 의해 반 - 경화시켜 열경화성 수지 층을 형성하고, 도금된 관통공과 도체 회로가 이미 형성된 중간층 회로 판상에 상기 수지 층을 놓고, 이들을 열 프레싱하여 일체 라미네이트를 형성하는 단계,
    (a4) 제 2 구리 층만을 제거하는 단계, 및
    (a5) 니켈 - 인 합금 층만을 제거하는 단계.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, (a) 내지 (h), (a1) 내지 (h), 또는 (a3) 내지 (h) 의 단계를 필요한 횟수로 반복하여 둘이상의 층의 비아 홀을 형성하는 방법.
  5. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 열경화성 수지 흐름거리가 500 μm 이상이고, 반-경화된 열경화성 수지 층의 두께가 25 ∼ 100 μm 의 범위인 방법.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 열경화성 수지에 배합되는 전기 절연성 위스커의 양이 5 내지 50 부피 % 인 방법.
  7. 제 4 항에 있어서, 열경화성 수지 흐름거리가 500 μm 이상이고, 반-경화된 열경화성 수지 층의 두께는 25 ∼ 100 μm 의 범위인 방법.
  8. 제 4 항에 있어서, 열경화성 수지에 배합되는 전기 절연성 위스커의 양이 5 내지 50 부피 % 인 방법.
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TW (1) TW331698B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030042339A (ko) * 2001-11-22 2003-05-28 삼성전기주식회사 인쇄배선기판의 관통 홀 형성방법
KR100851077B1 (ko) * 2007-08-17 2008-08-12 삼성전기주식회사 섭스트레이트 제조방법
KR100855528B1 (ko) * 1998-09-03 2008-09-01 이비덴 가부시키가이샤 다층프린트배선판 및 그 제조방법

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020053734A1 (en) * 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US20100065963A1 (en) * 1995-05-26 2010-03-18 Formfactor, Inc. Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out
TW389780B (en) * 1995-09-13 2000-05-11 Hitachi Chemical Co Ltd Prepreg for printed circuit board
CN1265691C (zh) * 1996-12-19 2006-07-19 揖斐电株式会社 多层印刷布线板及其制造方法
WO1999030542A1 (fr) * 1997-12-11 1999-06-17 Ibiden Co., Ltd. Procede de fabrication d'une carte a circuit imprime multicouche
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
KR20080023369A (ko) * 1998-09-17 2008-03-13 이비덴 가부시키가이샤 다층빌드업배선판
JP3701138B2 (ja) * 1999-04-23 2005-09-28 松下電器産業株式会社 電子部品の製造方法
DE60027141T2 (de) * 1999-10-26 2006-12-28 Ibiden Co., Ltd., Ogaki Gedruckte mehrschichtleiterplatte und herstellungsverfahren für gedruckte mehrschichtleiterplatte
US6869750B2 (en) * 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
US6430058B1 (en) * 1999-12-02 2002-08-06 Intel Corporation Integrated circuit package
EP1990832A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US7262611B2 (en) * 2000-03-17 2007-08-28 Formfactor, Inc. Apparatuses and methods for planarizing a semiconductor contactor
JP3261119B2 (ja) * 2000-05-16 2002-02-25 三井金属鉱業株式会社 プリント配線板の製造方法
US6706975B2 (en) * 2000-07-13 2004-03-16 Ngk Spark Plug Co., Ltd. Paste for filling throughhole and printed wiring board using same
CN100539106C (zh) 2000-09-25 2009-09-09 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
JP3760101B2 (ja) * 2001-02-13 2006-03-29 富士通株式会社 多層プリント配線板およびその製造方法
RU2003133438A (ru) * 2001-05-21 2005-05-10 Вантико Аг (Ch) Способ изготовления элементов схем для электронных приборов
JP3778003B2 (ja) * 2001-05-21 2006-05-24 日本電気株式会社 多層配線基板設計方法
US6729019B2 (en) * 2001-07-11 2004-05-04 Formfactor, Inc. Method of manufacturing a probe card
US7385475B2 (en) * 2002-01-10 2008-06-10 Cooper Technologies Company Low resistance polymer matrix fuse apparatus and method
US6596384B1 (en) * 2002-04-09 2003-07-22 International Business Machines Corporation Selectively roughening conductors for high frequency printed wiring boards
JP4488684B2 (ja) 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
TW200420203A (en) * 2003-02-13 2004-10-01 Fujikura Ltd Multilayer board and its manufacturing method
KR20040104144A (ko) * 2003-06-03 2004-12-10 삼성전기주식회사 솔더 레지스트 패턴 형성 방법
KR101131760B1 (ko) * 2004-02-04 2012-04-06 이비덴 가부시키가이샤 다층프린트배선판
KR100557540B1 (ko) * 2004-07-26 2006-03-03 삼성전기주식회사 Ｂｇａ 패키지 기판 및 그 제작 방법
KR100632552B1 (ko) * 2004-12-30 2006-10-11 삼성전기주식회사 내부 비아홀의 필 도금 구조 및 그 제조 방법
JP2006344697A (ja) * 2005-06-07 2006-12-21 Sharp Corp 多層配線板及びその製造方法
TWI294757B (en) * 2005-07-06 2008-03-11 Delta Electronics Inc Circuit board with a through hole wire, and forming method thereof
US7405146B2 (en) * 2006-01-24 2008-07-29 Kinsus Interconnect Technology Corp. Electroplating method by transmitting electric current from a ball side
US10231344B2 (en) * 2007-05-18 2019-03-12 Applied Nanotech Holdings, Inc. Metallic ink
US8404160B2 (en) * 2007-05-18 2013-03-26 Applied Nanotech Holdings, Inc. Metallic ink
US8455766B2 (en) * 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
US8506849B2 (en) 2008-03-05 2013-08-13 Applied Nanotech Holdings, Inc. Additives and modifiers for solvent- and water-based metallic conductive inks
US9730333B2 (en) * 2008-05-15 2017-08-08 Applied Nanotech Holdings, Inc. Photo-curing process for metallic inks
US20090286383A1 (en) * 2008-05-15 2009-11-19 Applied Nanotech Holdings, Inc. Treatment of whiskers
US20100000762A1 (en) * 2008-07-02 2010-01-07 Applied Nanotech Holdings, Inc. Metallic pastes and inks
TWI492303B (zh) 2009-03-27 2015-07-11 Applied Nanotech Holdings Inc 增進光及／或雷射燒結之緩衝層
US8422197B2 (en) * 2009-07-15 2013-04-16 Applied Nanotech Holdings, Inc. Applying optical energy to nanoparticles to produce a specified nanostructure
US9598776B2 (en) 2012-07-09 2017-03-21 Pen Inc. Photosintering of micron-sized copper particles
US10429892B1 (en) 2016-01-12 2019-10-01 Apple Inc. Electronic devices with thin display housings
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
KR102257926B1 (ko) 2018-09-20 2021-05-28 주식회사 엘지화학 다층인쇄회로기판, 이의 제조방법 및 이를 이용한 반도체 장치
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
CN113543465B (zh) * 2020-04-22 2023-01-17 宏启胜精密电子(秦皇岛)有限公司 多层电路板及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943346A (en) * 1988-09-29 1990-07-24 Siemens Aktiengesellschaft Method for manufacturing printed circuit boards
JP3251029B2 (ja) * 1991-05-16 2002-01-28 ソニー株式会社 多層プリント配線基板
JP2707903B2 (ja) * 1992-01-28 1998-02-04 日本電気株式会社 多層プリント配線板の製造方法
JPH06260760A (ja) * 1993-03-02 1994-09-16 Toagosei Chem Ind Co Ltd ビルドアップ多層プリント回路板の製造方法
GB9401869D0 (en) * 1994-02-01 1994-03-30 Heinze Dyconex Patente Improvements in and relating to printed circuit boards
US5567329A (en) * 1995-01-27 1996-10-22 Martin Marietta Corporation Method and system for fabricating a multilayer laminate for a printed wiring board, and a printed wiring board formed thereby

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855528B1 (ko) * 1998-09-03 2008-09-01 이비덴 가부시키가이샤 다층프린트배선판 및 그 제조방법
KR20030042339A (ko) * 2001-11-22 2003-05-28 삼성전기주식회사 인쇄배선기판의 관통 홀 형성방법
KR100851077B1 (ko) * 2007-08-17 2008-08-12 삼성전기주식회사 섭스트레이트 제조방법

Also Published As

Publication number Publication date
US5879568A (en) 1999-03-09
SG72743A1 (en) 2000-05-23
MY112355A (en) 2001-05-31
TW331698B (en) 1998-05-11
KR100270823B1 (ko) 2001-01-15

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