KR19980025155A - 화학적 기계 연마법, 화학적 기계 연마법에 사용하는 연마제 및 반도체 장치의 제조 방법 - Google Patents

화학적 기계 연마법, 화학적 기계 연마법에 사용하는 연마제 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은, 피폴리싱막에 발생하는 디싱을 억제할 수 있고, 평탄화 후의 표면에 발생하는 요철을 보다 경감할 수 있는 화학적 기계 연마법을 제공한다.
표면에 요철을 갖는 실리콘막(7)을 기계적으로 폴리싱하면서 화학적으로 에칭하는 화학적 기계 연마법에 있어서, 실리콘막(7)의 표면에 화학적인 에칭을 방지하는 유기물의 피막(19)을 형성하고, 실리콘막(7)의 볼록부에 형성된 피막(19)을 기계적인 폴리싱에 의해 제거하여 실리콘막(7)의 볼록부를 노출시켜, 실리콘막(7)의 오목부를 피막(19)에 의해 보호하면서, 실리콘막(7)의 볼록부를 기계적으로 폴리싱 및 화학적으로 에칭한다.

Description

화학적 기계 연마법, 화학적 기계 연마법에 사용하는 연마제 및 반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 화학적 기계 연마[이하, CMP(Chemical Mechanical Polishing)라 함]법 및 이에 사용되는 연마제에 관한 것이다.
도 12는 종래의 CMP법을 사용한 평탄화 공정을 도시한 도면이고, (a)∼(e)는 각각 단면도이다.
우선, 도 12의 (a)에 도시한 바와 같이, 실리콘 기판(1)의 위에 폴리싱 스토퍼막(2)으로서 실리콘 산화막(SiO2)을 혹은 실리콘 질화막(Si3N4)을 형성한다. 이어서, 스토퍼막(2)의 위에 포토 레지스트를 도포하여 포토 레지스트층(3)을 형성한다. 이어서, 포토 레지스트층(3)에 홈부 형성 패턴에 대응한 창(4)을 형성한다.
다음에, 도 12의 (b)에 도시한 바와 같이, 포토 레지스트층(3)을 마스크로 사용하여 스토퍼막(2) 및 실리콘 기판(1)을 에칭해서 실리콘 기판(1)에 홈부(5)를 형성한다. 이어서, 포토 레지스트층(3)을 제거한다.
다음에, 도 12의 (c)에 도시한 바와 같이, 홈부(5)에 노출된 실리콘 기판(1)의 표면을 산화하고, 실리콘 산화막(SiO2)(6)을 형성한다. 이어서, 실리콘 기판(1)의 상방에 실리콘을 퇴적하고, 홈부(5)의 깊이 보다도 두꺼운 실리콘막(7)을 형성한다. 이로써, 홈부(5)는 실리콘막(7)에 의해 매립된다. 또한, 실리콘막(7)의 표면은 실리콘 기판(1)의 요철을 반영하고 있다.
다음에, 도 12의 (d)에 도시한 바와 같이, CMP법에 의해, 실리콘막(7)의 표면의 요철을 평탄화한다. 구체적으로는 CMP 장치의 턴테이블(11)의 위에 설치되어 있는 연마포(12)에 연마제(16)를 공급하면서, 실리콘막(7)의 표면을 연마포(12)에 대고 누른다. 그리고, 턴테이블(11)과 기판(1)을 서로 회전시킴으로써, 실리콘막(7)의 볼록부를 연마포(12)와 연마제(16)에 의해 폴리싱하여 볼록부를 서서히 평탄하게 해 가고, 연마제(16)는 연마 입자(실리카)를 함유한 알칼리 용액(유기 아민)이다. 폴리싱은 스토퍼막(2)에 의해 스톱된다. 폴리싱 종료 후의 기판(1)의 형상을 도 12의 (e)에 도시한다.
도 12의 (e)에 도시한 바와 같이, 종래의 CMP법에서는, 폴리싱 종료 후, 피폴리싱막인 실리콘막(7)의 표면이 스토퍼막(2)의 표면의 위치(8) 보다도 낮아져, 실리콘 막(7)의 표면에 디싱부(9)를 발생하는데 이러한 현상을 디싱이라고 한다.
디싱에는 다음과 같은 문제가 있다.
예를 들면 CMP법을 사용하여 소자 분리 영역을 형성하였을 때에는 디싱부(9)에 막이 잔류하는 경우가 있다. 특히 디싱부(9)에 도전성 막이 잔류하면, 잔류 도전성 막이 배선 끼리를 쇼트시킨다. 이 결과, 제조 수율이 악화된다. 도 13의 (a) ∼ (c)에 배선간 쇼트의 예를 도시한다.
도 13의 (a)는 평면도, 도 13의 (b)는 도 13의 (a) 중의 B-B선의 단면도, 도 13의 (c)는 도 13의 (a) 중의 C-C 선의 단면도이다.
도 13의 (a) ∼ (c)에 도시한 바와 같이, 실리콘 기판(1)에는 소자 분리 영역(40)이 CMP법을 사용하여 매립 형성되어 있다. 소자 분리 영역(40)의 표면에는 디싱부(9)가 생성되어 있다. 디싱부(9)에는 도전성 막(41)이 잔류한다. 이때, 소자 분리 영역(40)의 표면 위를 개재하여 서로 평행하는 배선(42-1, 42-2)이 존재하면, 이들 배선(42-1, 42-2)은 도전성 막(41)을 개재하여 서로 쇼트된다.
또한, 예를 들면 CMP법을 사용하여 반도체 집적 회로 장치의 내부 배선을 형성하였을 때에는, 디싱부(9)가 내부 배선의 단면적을 작게 하여, 내부 배선의 저항을 증가시킨다. 이것은 배선이 가늘어지는 현상으로서, 도 14에 그 예를 도시한다.
도 14는 반도체 집적 회로 장치의 단면도이다.
도 14에 도시한 바와 같이, 실리콘 기판(1) 위에는 층간 절연막(43)이 형성되어 있다. 층간 절연막(43)에는 내부 배선(44-1∼44-4)이 CMP법을 사용하여 매립 형성되어 있다. 내부 배선(44-1∼44-4)의 표면 각각에는 디싱부(9)가 생성되어 있다. 디싱부(9)에 의해 내부 배선(44-1 ∼ 44-4)의 단면적은 파선으로 표시되어 있는 본래의 단면적 보다도 작아진다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 그 목적은, 피폴리싱막에 발생하는 디싱부를 억제할 수 있고, 평탄화 후의 표면에 발생하는 요철을 보다 경감할 수 있는 화학적 기계 연마법 및 그 연마제를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 목적을 달성하는 화학적 기계 연마법을 사용한 반도체 장치를 수율이 우수하게 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 청구 범위 제1항에 따른 화학적 기계 연마법에서는, 표면에 요철을 갖는 피폴리싱막을 기계적으로 폴리싱하면서 화학적으로 에칭하는 화학적 기계 연마법에 있어서, 상기 피폴리싱막의 표면에 화학적인 에칭을 저지하는 피막을 형성하는 공정, 및 상기 피폴리싱막의 오목부를 상기 피막에 의해 보호하면서, 상기 피폴리싱막의 볼록부에 형성된 상기 피막을 기계적인 폴리싱에 의해 제거하여 상기 피폴리싱막의 볼록부를 노출시키고, 상기 피폴리싱막의 볼록부를 기계적으로 폴리싱 및 화학적으로 에칭하는 공정을 포함하는 것을 특징으로 한다.
상기 청구 범위 제1항에 따른 화학적 기계 연마법에 의하면, 피폴리싱막의 오목부를 피막에 의해 화학적인 에칭으로부터 보호하고, 피폴리싱막의 볼록부를 기계적으로 폴리싱 및 화학적으로 에칭한다. 이로써, 피폴리싱막의 오목부에 화학적인 에칭이 진행하기 곤란해져, 피폴리싱막에 발생하는 디싱을 억제할 수 있다.
또한, 청구 범위 제2항에 따른 발명에서는 청구 범위 제1항에 따른 발명에서, 상기 피막은 유기물을 포함하는 것을 특징으로 한다.
상기 청구 범위 제2항에 따른 발명에 의하면, 피폴리싱막의 오목부를 화학적인 에칭으로부터 보호하는 피막 중의 하나의 구체예가 제공된다.
또한, 청구 범위 제3항에 따른 발명에서는, 청구 범위 제1항에 따른 발명에서, 상기 피막은 상기 피폴리싱막을 기계적으로 폴리싱하기 위한 연마 입자를 함유하고, 상기 피폴리싱막을 화학적으로 에칭하는 연마제에 상기 피폴리싱막의 표면에 상기 화학적인 에칭을 저지하는 피막을 형성하는 물질을 첨가하여 형성하는 것을 특징으로 한다.
상기 청구 범위 제3항에 따른 발명에 의하면, 피폴리싱막의 오목부를 화학적인 에칭으로부터 보호하는 피막 중의 하나의 구체적인 형성 방법이 제공된다.
또한, 청구 범위 제4항에 따른 발명에서는 청구 범위 제3항에 따른 발명에서, 상기 피막을 형성하는 물질은 친수기 다당류(親水基 多糖類)인 것을 특징으로 한다.
상기 청구 범위 제4항에 따른 발명에 의하면, 피폴리싱막의 오목부를 화학적인 에칭으로부터 보호하는 피막을 형성할 수 있는 하나의 구체적인 물질이 제공된다.
또한, 상기 목적을 달성하기 위하여, 청구 범위 제5항에 따른 연마제에서는, 표면에 요철을 갖는 피폴리싱막을 기계적으로 폴리싱하면서 화학적으로 에칭하는 화학적 기계 연마법에 사용하는 연마제에 있어서, 상기 피폴리싱막을 기계적으로 폴리싱하기 위한 연마 입자를 함유하고, 상기 피폴리싱막을 화학적으로 에칭하는 연마제에 상기 피폴리싱막의 표면에 상기 화학적인 에칭을 저지하는 피막을 형성하는 물질이 첨가되어 있는 것을 특징으로 한다.
상기 제5항에 따른 연마제에 의하면, 피폴리싱막의 오목부를 화학적인 에칭으로부터 보호하는 피막을 형성할 수 있는 하나의 방법과 그 연마제가 제공된다.
또한, 청구 범위 제6항에 따른 발명에 의하면, 청구 범위 제5항에 따른 발명에서, 상기 피막을 형성하는 물질은 친수기 다당류인 것을 특징으로 한다.
상기 제6항에 따른 발명에 의하면, 피폴리싱막의 오목부를 화학적 에칭으로부터 보호하는 피막을 형성할 수 있는 첨가제 중의 하나의 구체적인 물질이 제공된다.
또한, 상기 다른 목적을 달성하기 위하여, 청구 범위 제7항에 따른 반도체 장치의 제조 방법에 의하면, 기체(基體)의 일 표면에 홈을 형성하는 공정, 상기 일 표면 상에 상기 홈을 매립하는 막을 형성하는 공정, 및 상기 막을 기계적으로 폴리싱하기 위한 연마 입자를 함유하고, 상기 막을 화학적으로 에칭하는 연마제에 상기 막의 표면에 상기 화학적인 에칭을 저지하는 피막을 형성하는 물질이 첨가된 연마제를 사용하여 상기 막의 표면을 평탄하게 하는 공정을 포함하는 것을 특징으로 한다.
상기 제7항에 따른 발명에 의하면, 화학적 기계 연마법을 사용하여 반도체 장치를 제조할 때, 막을 화학적으로 에칭하는 연마제에 그 막의 표면에 화학적인 에칭을 저지하는 피막을 형성하는 물질이 첨가된 연마제를 사용함으로써, 막에 발생하는 디싱을 억제할 수 있다. 디싱이 억제됨으로써, 막의 표면에 다른 막이 잔류하기 곤란해지므로, 예를 들면 다른 막을 개재한 배선간 쇼트도 적어진다. 이 결과, 반도체 장치를 보다 수율 좋게 제조할 수 있게 된다.
도 1은 본 발명의 제1 실시예에 따른 평탄화 공정을 나타낸 도면으로, 도 1의 (a) ∼ 도 1의 (c)는 각각 단면도.
도 2는 CMP 장치의 개략을 나타낸 사시도.
도 3은 본 발명의 제1 실시예에 따른 평탄화 공정 중 CMP 공정을 나타낸 단면도.
도 4는 연마 상태를 나타낸 도면으로, 도 4의 (a) 및 도 4의 (b)는 각각 단면도.
도 5는 평탄화 종료 후의 단면도.
도 6은 종래의 연마제를 사용할 때의 디싱량과, 본 발명에 따른 연마제를 사용할 때의 디싱량의 비교도.
도 7은 본 발명의 제2 실시예에 따른 평탄화 공정을 나타낸 도면으로, 도 7의 (a) ∼ 도 7의 (e)는 각각 단면도.
도 8은 본 발명의 제3 실시예에 따른 평탄화 공정을 나타낸 도면으로, 도 8의 (a) ∼ 도 8의 (e)는 각각 단면도.
도 9는 평탄화 종료 후의 단면도로, 도 9의 (a)는 종래의 제조 방법에 의해 평탄화할 때의 단면도, 도 9의 (b)는 제1 실시예에 따른 제조 방법에 의해 평탄화할 때의 단면도.
도 10은 STI 완성 후의 단면도로, 도 10의 (a)는 종래의 제조 방법에 의해 제조할 때의 단면도, 도 10의 (b)는 제2 실시예에 따른 제조 방법에 의해 제조할 때의 단면도.
도 11은 내부 배선 완성 후의 단면도로, 도 11의 (a)는 종래의 제조 방법에 의해 제조할 때의 단면도, 도 11의 (b)는 제3 실시예에 따른 제조 방법에 의해 제조할 때의 단면도.
도 12는 종래의 CMP법을 이용한 평탄화 공정을 나타낸 도면으로, 도 12의 (a) ∼ 도 12의 (e)는 각각 단면도.
도 13은 배선간 쇼트를 나타낸 도면으로, 도 13의 (a)는 평면도, 도 13의 (b)는 도 13의 (a) 중 B-B선에 따른 단면도, 도 13의 (c)는 도 13의 (a) 중 C-C선에 따른 단면도.
도 14는 반도체 집적 회로 장치의 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판
2, 22 : 폴리싱 스토퍼막
3, 23, 33 : 포토 레지스트층
4, 24, 34 : 창
5, 25, 35 : 홈부
6, 26 : 실리콘 산화막
7 : 실리콘막
9 : 디싱부
11 : 턴테이블
12 : 연마포
13 : 톱링
14 : 연마제 공급용 노즐
15 : 첨가제 공급용 노즐
16 : 연마제
17 : 첨가제
18 : 첨가제가 첨가된 연마제
19 : 유기물의 피막
27 : 이산화 실리콘
37 : 금속막
다음으로, 본 발명의 실시예를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 평탄화 공정을 도시한 도면으로, (a)∼(c)는 각각 단면도이다. 도 1의 (a)∼(c)는 특히 웨이퍼 공정을 도시하고 있다.
우선, 도 1의 (a)에 도시한 바와 같이, 실리콘 기판(1)의 위에, 폴리싱 스토퍼막(2)으로서 실리콘 산화막(SiO2) 혹은 실리콘 질화막(Si3N4)을 형성한다. 이어서, 스토퍼막(2)의 위에 포토 레지스트를 도포하고, 포토 레지스트층(3)을 형성한다. 이어서, 포토 레지스트층(3)에 홈부 형성 패턴에 대응한 창(4)을 형성한다.
다음에, 도 1의 (b)에 도시한 바와 같이, 포토 레지스트층(3)을 마스크로 사용하여 스토퍼막(2) 및 실리콘 기판(1)을 에칭하고, 실리콘 기판(1)에 홈부(5)를 형성한다. 홈부(5)의 사이즈는 폭 0.3 ㎛ 이상, 깊이 0.5 ㎛ 이다. 이어서, 포토 레지스트층(3)을 제거한다.
다음에, 도 1의 (c)에 도시한 바와 같이, 홈부(5)에 노출된 실리콘 기판(1)의 표면을 산화하고, 실리콘 산화막(SiO2)(6)를 형성한다. 다음에, 실리콘 기판(1)의 상방에 실리콘을 퇴적하고, 홈부(5)의 깊이 보다도 두꺼운 실리콘막(7)을 형성한다. 이로써, 홈부(5)는 실리콘(7)에 의해 매립된다. 또한, 실리콘막(7)의 표면은 실리콘 기판(1)의 요철을 반영하고 있으며 요철을 가진다.
다음으로, CMP 장치를 사용하여 실리콘막(7)의 표면의 요철을 평탄화한다.
도 2는 CMP 장치의 개략을 도시한 사시도이다.
도 2에 도시한 바와 같이, CMP 장치는 회전하는 턴테이블(11)을 구비한다. 턴테이블(11)의 위에는, 연마포(12)가 접착되어 있다. 턴테이블(11)의 상방에는 웨이퍼를 고정하면서 회전하는 톱링(13), 연마제 공급용 노즐(14) 및 첨가제 공급용 노즐(15)이 각각 설치되어 있다.
도 3은 본 발명의 제1 실시예에 따른 평탄화 공정 중 CMP 공정을 도시한 단면도이다.
도 3에 도시한 바와 같이, 기판(1)(웨이퍼)은 폴리싱면, 즉 실리콘막(7)의 표면을 연마포(12)에 상대시킨 상태에서 톱링(13)에 고정된다. 그리고, 실리콘막(7)의 표면을 연마포(12)에 대고 누르고, 가압하면서 회전시킨다. 이때, 노즐(14)로부터는 연마제(16)가, 그리고 노즐(15)로부터는 첨가제(17)가 각각 동시에 연마포(12)에 적하된다. 이 제1 실시예에 사용되는 연마제(16)는 연마 입자를 함유한 알칼리 용액이다. 또한, 첨가제(17)는 친수기 다당류를 포함하는 용액이다. 보다 구체적으로는 연마 입자는 실리콘을 기계적으로 폴리싱하는 것으로 예를 들면 실리카, 알칼리 용액은 실리콘을 화학적으로 에칭하는 것으로 예를 들면 유기 아민, 그리고 첨가제는 실리콘의 표면에 피막을 형성하는 것으로 예를 들면 셀룰로오스계, 특히 히드록시에틸 셀룰로오스이다. 또한, 히드록시에틸 셀룰로오스를 포함하는 용액인 첨가제(17)이 연마제(16)에 조합되는 비율은 5∼10 %이다.
도 4는 연마의 상태를 도시한 도면으로, (a) 및 (b)는 각각 단면도이다.
도 4의 (a)에 도시한 바와 같이, 히드록시에틸 셀룰로오스가 첨가된 연마제(18)를 사용하여, 실리콘막(7)을 화학적 기계 연마(CMP)하면, 우선, 요철을 갖는 실리콘막(7)의 표면에 유기물이 부착되고, 유기물의 피막(19)이 형성된다. 피막(19)은 볼록부의 부분으로부터, 연마포(12) 및 연마 입자에 의해, 기계적으로 폴리싱 제거된다. 이 결과, 실리콘막(7)의 볼록부만이 노출된다. 노출된 실리콘막(7)은 도 4의 (b)에 도시한 바와 같이, 연마포(12) 및 연마 입자에 의해 기계적으로 폴리싱되면 동시에 알칼리 용액에 의해 화학적으로 에칭되어 간다. 한편, 오목 부분에 형성되어 있는 피막(19)은 제거되지 않고 그대로 남아 실리콘막(7)의 오목부를 덮는다. 남겨진 피막(19)은 실리콘막(7)의 오목부를 알칼리 용액에 의한 화학적인 에칭으로부터 보호한다.
또한, 연마포(12)에는 압축율이 낮고, 변형하기 어려운 것을 사용하는 것이 바람직하다. 압축율이 낮은 연마포(12)를 이용하면, 실리콘막(7)의 오목부에 형성된 피막(19)을 연마포(12)에 의한 기계적인 폴리싱으로부터 보호할 수 있기 때문이다.
도 5는 평탄화 종료 후의 단면도이다.
도 5에 나타낸 바와 같이, 제1 실시예에 따른 평탄화 공정에 사용된 CMP법에 의하면, 실리콘막(7)의 오목부를 알칼리 용액에 의한 화학적인 에칭으로부터 보호하는 유기물의 피막(19)이 덮으므로, 실리콘막(7)의 표면에 발생하는 디싱부(9)를 종래에 비해 경감할 수 있다.
도 6은 종래의 연마제를 사용할 때의 디싱량과, 친수기 다당류를 첨가한 연마제를 사용할 때의 디싱량을 비교한 도면이다. 또한, 도 9는 평탄화 종료 후의 단면도로, 도 9의 (a)는 종래의 제조 방법에 의해 평탄화할 때의 단면도, 도 9의 (b)는 제1 실시예에 따른 제조 방법에 의해 평탄화할 때의 단면도이다.
도 6에 나타낸 샘플 A에서는 종래의 연마제(친수기 다당류를 첨가하지 않음)가 사용되고, 샘플 B에서는 친수기 다당류를 첨가한 연마제가 사용되고 있다.
도 6에 나타낸 바와 같이, 종래의 연마제를 사용한 CMP법에서는, 3000Å 정도의 디싱이 생겼지만, 친수기 다당류를 첨가한 연마제(18)를 사용함으로써, 디싱은 500Å 정도로 되어, 약 1/6까지 개선되었다.
또한, 샘플 A 및 샘플 B은 도 9의 (a) 및 도 9의 (b)에 나타낸 바와 같이, 모두 동일 패턴을 갖는 것이 사용되고 있다. 또한, 도 9의 (a) 및 도 9의 (b) 중에 나타낸 파선(8)은 스토퍼막(2)의 표면 위치를 나타내고 있다.
이와 같이, 제1 실시예에 사용된 CMP법에 의하면, 실리콘막(7)을 홈부(5)에 매립하고, 평탄화하는 공정에 있어서, 실리콘막(7)의 표면에 발생하는 디싱량을 줄일 수 있다.
또한, 제1 실시예에 따른 실리콘막(7)을 매립하고, 평탄화하는 공정은, 예컨대 바이폴라형 IC에서 사용되고 있는 트렌치형 소자 분리에 사용된다. 트렌치형 소자 분리에 상기 CMP법을 이용함으로써, 실리콘막(7)의 디싱부(9)에, 다른 막을 남기기 어렵게 할 수 있어, 배선간 쇼트가 발생할 확률을 보다 낮게 할 수 있다. 이 결과, 트렌치형 소자 분리가 이용된 반도체 집적 회로 장치의 제조 수율을 향상시킬 수 있다.
또한, 실리콘의 결정 구조로는 단결정, 비정질, 다결정 중 어느 것이어도 된다.
또한, 실리콘에는 도전성 불순물이 함유되어 있는 것(도프드 실리콘), 도전성 불순물이 포함되어 있지 않은 것(언도프 실리콘)중 어느 것에도 사용할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 평탄화 공정을 나타낸 도면으로, 도 7의 (a) ∼ 도 7의 (e)는 각각 단면도이다. 제2 실시예에 따른 평탄화 공정은 절연막을 기판에 형성된 홈부내에 매립하고, 평탄화하는 것으로 소자 분리 영역을 형성한다. STI(Shallow Trench Isolation)법에 관련되어 있다.
우선, 도 7의 (a)에 나타낸 바와 같이 실리콘 기판(1)상에 폴리싱 스토퍼막(22)으로서 실리콘막(Si) 혹은 실리콘 질화막(Si3N4)을 형성한다. 이어서, 스토퍼막(22)상에 포토 레지스트를 도포하여, 포토 레지스트층(23)을 형성한다. 이어서, 포토 레지스트층(23)에 STI 형성 패턴에 대응한 창(24)을 형성한다.
다음에, 도 7의 (b)에 나타낸 바와 같이, 포토 레지스트층(23)을 마스크로 이용하여 스토퍼막(22) 및 실리콘 기판(1)을 에칭하여, 실리콘 기판(1)에 STI 형성 패턴에 대응하는 홈부(25)를 형성한다. 홈부(25)의 크기는, 예컨대 폭 0.3㎛ 이상, 깊이 0.5㎛이다. 이어서, 포토 레지스트층(23)을 제거한다.
다음에, 도 7의 (c)에 나타낸 바와 같이, 홈부(25)에 노출된 실리콘 기판(1)의 표면을 산화시켜, 실리콘 산화막(SiO2)(26)을 형성한다. 이어서, 실리콘 기판(1) 위쪽에 이산화 실리콘을 퇴적하여, 홈부(25)의 깊이 보다도 두꺼운 실리콘 산화막(27)을 형성한다. 이로 인해, 홈부(25)를 실리콘 산화막(27)으로 퇴적한다.
다음에, 도 2에 나타낸 CMP 장치를 이용하여 실리콘 산화막(27) 표면의 요철을 평탄화한다. 이 때의 연마 상태를 도 7의 (d)에 나타낸다.
도 7의 (d)에 나타낸 바와 같이, 제1 실시예와 마찬가지로, 친수기 다당류, 예컨대 히드록시에틸 셀룰로오스가 첨가된 연마제(18)를 사용하여, 실리콘 산화막(27)을 화학적 기계 연마(CMP)한다. 이 때, 연마제(18)에는 히드록시에틸 셀룰로오스가 첨가되어 있기 때문에, 실리콘 산화막(27)의 표면에는 제1 실시예와 마찬가지로, 유기물의 피막(19)이 형성된다. 피막(19)에 의해 실리콘 산화막(27)의 오목부가 화학적인 에칭으로부터 보호되면서, 실리콘 산화막(27)의 오목부만이 기계적인 폴리싱과 화학적인 에칭에 의해 서서히 낮게 된다. 즉, 도 7의 (e)에 나타낸 바와 같이, 실리콘 산화막(27)의 표면은 평탄하게 되어 홈부(25)의 내부에 매립된다. 이로 인해, STI가 완성된다.
도 10은 STI 완성 후의 단면도로, 도 10의 (a)는 종래의 제조 방법에 의해 제조할 때의 단면도, 도 10의 (b)는 제2 실시예에 따른 제조 방법에 의해 제조할 때의 단면도이다.
도 10의 (a)에 나타낸 바와 같이, 종래의 연마제(친수기 다당류가 첨가되지 않음)를 사용할 때에는, 실리콘 산화막(27)의 표면에는 디싱부(9)가 크게 발생한다. 그러나, 도 10의 (b)에 나타낸 바와 같이, 친수기 다당류를 첨가한 연마제(18)를 사용하는 것으로, 실리콘 산화막(27)에 발생하는 디싱부(9)의 크기를 작게 할 수 있다. 디싱부(9)의 크기가 작게 됨으로써, 디싱부(9)에 다른 막을 남기기 어렵게 할 수 있고, 배선간 쇼트가 발생할 확률이 보다 낮게 된다. 따라서, STI가 이용된 반도체 집적 회로 장치의 제조 수율을 향상시킬 수 있다.
이와 같이, 본 발명은 실리콘을 홈부에 매립하고, 평탄화하는 공정만 아니라, 이산화 실리콘을 홈부에 매립하고, 평탄화하는 STI 공정으로도, 제1 실시예와 동일한 효과를 갖는 상태로 사용할 수 있다.
또한, STI 공정에 사용되는 절연물로서는 이산화 실리콘외에, 질화 실리콘(Si3N4) 등을 이용할 수 있다. 질화 실리콘을 이용한 경우에 있어서도, 이산화 실리콘을 이용한 경우와 동일한 효과를 얻을 수 있다.
도 8은 본 발명의 제3 실시예에 따른 평탄화 공정을 나타낸 도면으로, 도 8의 (a) ∼ 도 8의 (e)는 각각 단면도이다. 제3 실시예에 따른 평탄화 공정은 저저항 금속을 층간 절연막에 형성된 홈부내에 매립하고, 평탄화하는 것으로 내부 배선을 형성한다. 상감(象嵌; damascene)법에 관련되어 있다.
우선, 도 8의 (a)에 나타낸 바와 같이, 실리콘 기판(1)상에 제1 층간 절연막(31)으로서 실리콘 산화막(SiO2)을 형성한다. 제1 층간 절연막(31)의 표면을 평탄화한 후, 제1 층간 절연막(31)상에 제2 층간 절연막(32)으로서 실리콘 산화막(SiO2)을 형성한다. 이어서, 제2 층간 절연막(32)상에 포토 레지스트를 도포하여, 포토 레지스트층(33)을 형성한다. 이어서, 포토 레지스트층(33)에 내부 배선 형성 패턴에 대응하는 창(34)을 형성한다.
다음에, 도 8의 (b)에 나타낸 바와 같이, 포토 레지스트층(33)을 마스크로 이용하여 제2 층간 절연막(32)을 에칭하여, 제2 층간 절연막(32)에 내부 배선 형성 패턴에 대응한 홈부(35)를 형성한다. 홈부(35)의 크기는, 예컨대 폭 0.3㎛ 이상, 깊이 0.4㎛이다. 이어서, 포토 레지스트층(33)을 제거한다.
다음에, 도 8의 (c)에 나타낸 바와 같이, 실리콘 기판(1) 위쪽에 저저항 금속 예컨대 구리(Cu)를 퇴적하여, 홈부(35)의 깊이보다도 두꺼운 금속막(37)을 형성한다. 이로 인해, 홈부(35)를 금속막(37)으로 매립한다.
다음에, 도 2에 나타낸 CMP 장치를 이용하여, 금속막(37) 표면의 요철을 평탄화한다. 이 때의 연마 상태를 도 8의 (d)에 나타낸다.
도 8의 (d)에 나타낸 바와 같이, 제1 실시예와 마찬가지로, 친수기 다당류, 예컨대 히드록시에틸 셀룰로오스가 첨가된 연마제(18)를 사용하여, 금속막(37)을 화학적 기계 연마한다. 이 때, 연마제(18)에는 히드록시에틸 셀룰로오스가 첨가된다. 이로 인해, 금속막(37)의 표면에는 제1 실시예와 마찬가지로 유기물의 피막(19)이 형성된다. 피막(19)에 의해 금속막(37)의 오목부를 화학적인 에칭으로부터 보호하면서, 금속막(37)의 오목부를 기계적인 폴리싱과 화학적인 에칭으로 서서히 낮게 한다. 즉, 도 8의 (e)에 나타낸 바와 같이, 금속막(37)의 표면은 평탄하게 되어 홈부(35)의 내부에 매립된다. 이로 인해 내부 배선(37-1 ∼ 37-3)이 완성된다.
도 11은 내부 배선 완성 후의 단면도로, 도 11의 (a)는 종래의 제조 방법에 의해 제조할 때의 단면도, 도 11의 (b)는 제3 실시예에 따른 제조 방법에 의해 제조할 때의 단면도이다.
도 11의 (a)에 나타낸 바와 같이, 종래의 연마제(친수기 다당류가 첨가되지 않음)를 사용할 때에는, 내부 배선(37-n)의 표면에는 디싱부(9)가 크게 발생한다. 그러나, 도 11의 (b)에 나타낸 바와 같이, 친수기 다당류를 첨가한 연마제(18)를 사용함으로써, 내부 배선(37-n)의 표면에 발생하는 디싱부(9)의 크기는 작게 된다. 또한, 도면 중 파선(8-)은 제2 층간 절연막(32)의 표면 위치를 나타내고 있다. 디싱부(9)의 크기가 작아짐으로써, 내부 배선(37-n)의 단면적의 저하는 작아진다. 따라서, 상감법에 의해 내부 배선(37-n)에 발생하는 저항치의 증가를 억제할 수 있다.
이와 같이, 본 발명은 저저항 금속을 홈부에 매립하고, 내부 배선을 형성하는 상감 공정을 사용함으로써, 저항치의 증가를 억제할 수 있다는 효과를 얻을 수 있다.
또한, 상감 공정에 사용되는 저저항 금속으로는 구리 외에, 텅스텐(W), 알루미늄(Al), 은(Ag) 등을 이용할 수 있다. 이들의 저저항 금속을 이용한 경우에 있어서도, 구리를 이용한 경우와 동일한 효과를 얻을 수 있다.
또한, 제1 ∼ 제3 실시예에서 사용되는 연마제는 다음과 같은 변형이 가능하다.
우선, 연마 입자로서는 실리카 이외에, 예컨대 산화 세륨, 용매로서는 유기 아민 외에, 예컨대 수산화 나트륨, 수산화 칼륨, 첨가제로서는 히드록시에틸 셀룰로오스 외에, 예컨대 친수기 다당류인 예를 들어 플루란 등을 이용할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 피폴리싱막에 발생하는 디싱을 억제할 수 있고, 평탄화 후의 표면에 발생하는 요철을 보다 경감할 수 있는 화학적 기계 연마법 및 그 연마제를 제공할 수 있다.
또한, 상기 목적을 달성하는 화학적 기계 연마법을 사용한 반도체 장치를 수율 좋게 제조할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (7)

  1. 표면에 요철을 갖는 피폴리싱막을 기계적으로 폴리싱하면서 화학적으로 에칭하는 화학적 기계 연마법에 있어서,
    상기 피폴리싱막의 표면에 화학적인 에칭을 저지하는 피막을 형성하는 공정, 및
    상기 피폴리싱막의 오목부를 상기 피막에 의해 보호하면서, 상기 피폴리싱막의 볼록부에 형성된 상기 피막을 기계적인 폴리싱에 의해 제거하여 상기 피폴리싱막의 볼록부를 노출시키고, 상기 피폴리싱막의 볼록부를 기계적으로 폴리싱 및 화학적으로 에칭하는 공정
    을 포함하는 것을 특징으로 하는 화학적 기계 연마법.
  2. 제1항에 있어서, 상기 피막은 유기물을 포함하는 것을 특징으로 하는 화학적 기계 연마법.
  3. 제1항에 있어서, 상기 피막은 상기 피폴리싱막을 기계적으로 폴리싱하기 위한 연마 입자를 함유하고, 상기 피폴리싱막을 화학적으로 에칭하는 연마제에 상기 피폴리싱막의 표면에 상기 화학적인 에칭을 저지하는 피막을 형성하는 물질을 첨가하여 형성하는 것을 특징으로 하는 화학적 기계 연마법.
  4. 제3항에 있어서, 상기 피막을 형성하는 물질은 친수기 다당류(親水基 多糖類)인 것을 특징으로 하는 화학적 기계 연마법.
  5. 표면에 요철을 갖는 피폴리싱막을 기계적으로 폴리싱하면서 화학적으로 에칭하는 화학적 기계 연마법에 사용하는 연마제에 있어서,
    상기 피폴리싱막을 기계적으로 폴리싱하기 위한 연마 입자를 함유하고, 상기 피폴리싱막을 화학적으로 에칭하는 연마제에 상기 피폴리싱막의 표면에 상기 화학적인 에칭을 저지하는 피막을 형성하는 물질이 첨가되어 있는 것을 특징으로 하는 화학적 기계 연마법에 사용하는 연마제.
  6. 제5항에 있어서, 상기 피막을 형성하는 물질은 친수기 다당류인 것을 특징으로 하는 화학적 기계 연마법에 사용하는 연마제.
  7. 기체(基體)의 일 표면에 홈을 형성하는 공정,
    상기 일 표면 상에 상기 홈을 매립하는 막을 형성하는 공정, 및
    상기 막을 기계적으로 폴리싱하기 위한 연마 입자를 함유하고, 상기 막을 화학적으로 에칭하는 연마제에 상기 막의 표면에 상기 화학적인 에칭을 저지하는 피막을 형성하는 물질이 첨가된 연마제를 사용하여 상기 막의 표면을 평탄하게 하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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