KR19980024372A - 갈륨 질화물족 화합물 반도체 발광 소자 및 그 제조 방법 - Google Patents

갈륨 질화물족 화합물 반도체 발광 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR19980024372A
KR19980024372A KR1019970045934A KR19970045934A KR19980024372A KR 19980024372 A KR19980024372 A KR 19980024372A KR 1019970045934 A KR1019970045934 A KR 1019970045934A KR 19970045934 A KR19970045934 A KR 19970045934A KR 19980024372 A KR19980024372 A KR 19980024372A
Authority
KR
South Korea
Prior art keywords
layer
cladding layer
conductivity type
type
substrate
Prior art date
Application number
KR1019970045934A
Other languages
English (en)
Other versions
KR100274773B1 (ko
Inventor
도시오 하따
Original Assignee
쯔지 하루오
샤프 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쯔지 하루오, 샤프 가부시끼가이샤 filed Critical 쯔지 하루오
Publication of KR19980024372A publication Critical patent/KR19980024372A/ko
Application granted granted Critical
Publication of KR100274773B1 publication Critical patent/KR100274773B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/223—Buried stripe structure
    • H01S5/2231—Buried stripe structure with inner confining structure only between the active layer and the upper electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/173—The laser chip comprising special buffer layers, e.g. dislocation prevention or reduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2304/00—Special growth methods for semiconductor lasers
    • H01S2304/04—MOCVD or MOVPE
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/2054—Methods of obtaining the confinement
    • H01S5/2059—Methods of obtaining the confinement by means of particular conductivity zones, e.g. obtained by particle bombardment or diffusion
    • H01S5/2063—Methods of obtaining the confinement by means of particular conductivity zones, e.g. obtained by particle bombardment or diffusion obtained by particle bombardment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Semiconductor Lasers (AREA)
  • Led Devices (AREA)

Abstract

갈륨 질화물족 화합물 반도체 발광 소자는 기판, 및 상기 기판 상에 제공된 적층 구조를 구비한다. 상기 적층 구조는 활성층; 상부 클래딩 층 및 상기 상부 클래딩 층보다 기판에 근접하여 위치되고, 상기 상부 클래딩 층과의 사이에 상기 활성층이 삽입되는 하부 클래딩 층; 상기 활성층의 선택된 영역 내에 전류를 제한하기 위한 개구를 가지며, 상기 상부 클래딩 층 상에 제공되는 내부 전류 제한층; 상기 내부 전류 제한층 및 상기 내부 전류 제한층의 개구에 있는 상기 상부 클래딩 층의 노출면을 피복하기 위한 표면 보호층; 및 상기 표면 보호층 상에 제공된 재성장층을 구비한다. 상기 표면 보호층은 상기 재성장층의 형성 단계에서 상기 상부 클래딩 층과 상기 내부 전류 제한층에 대한 보호층으로서의 역할을 한다.

Description

갈륨 질화물족 화합물 반도체 발광 소자 및 그 제조 방법
본 발명은 발광 다이오드 및 반도체 레이저와 같은 스펙트럼의 청색 영역에서 자외선 영역으로 광을 발광할 수 있는 갈륨 질화물족 화합물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
도 19는 일본 공개 제8-97507호에 개시된 갈륨 질화물족 화합물 반도체 레이저의 구조를 도시하는 단면도이다. 갈륨 질화물족 화합물 반도체 레이저는 금속 유기 화학 증착법(MOCVD법)로 제조된다. 이하, 갈륨 질화물족 화합물 반도체 레이저 및 그 제조 방법이 설명될 것이다.
먼저, 사파이어 기판(101)이 MOCVD 장치에 삽입된다. 다음에, N형 GaN 버퍼층(102), N형 AlGaN 하부 클래딩 층(103), InGaN 활성층(104), P형 AlGaN 상부 클래딩 층(105), 및 N형 AlGaN 내부 전류 제한층(107)이 순차적으로 상기 사파이어 기판(101) 상에 성장된다.
다음에, 상술된 층이 그 위에 제공된 상기 사파이어 기판(101), 즉 웨이퍼가 MOCVD 장치로부터 꺼내진다. 다음에, N형 AlGaN 내부 전류 제한층(107)이 포토리소그래피에 의해 에칭되어 스트라이프형 개구를 형성한다. 이와 같이, 개구를 갖는 전류 제한층이 형성된다.
다음에, 상술된 웨이퍼는 다시 MOCVD 장치에 삽입된다. 다음에, 재성장 단계가 수행되고, P형 AlGaN 상부 클래딩 층(108)과 P형 GaN 콘택트층(109)이 상기 N형 AlGaN 내부 전류 제한층(107) 상에 순차적으로 형성된다.
마지막으로, P측 전극(110)과 N측 전극(111)이 형성된다. 상술된 방법에서, 도 19에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
이와 같은 종류의 갈륨 질화물족 화합물 반도체 레이저에 따르면, P형 AlGaN 상부 클래딩 층(105)의 노출면과 N형 AlGaN 내부 전류 제한층(107)의 표면을 피복하기 위해, P형 AlGaN 상부 클래딩 층(105)의 표면이 노출된 다음, P형 AlGaN 상부 클래딩 층(108)이 MOCVD 장치에서 재성장될 때까지 내부 전류 제한층(107)이 습식 에칭 또는 건식 에칭에 의해 에칭되어 스트라이프형 개구를 형성하는 경우, 기판 온도는 약 1050℃까지 상승될 필요가 있다. (기판 온도는 층이 그 위에 제공된 기판의 온도를 의미한다)
따라서, 기판 온도의 상승 동안, P형 AlGaN 상부 클래딩 층(105)의 노출면에서 표면 거칠기의 증가; 스트라이프형 개구 폭의 변화; 및 N형 AlGaN 내부 전류 제한층(107)에 형성된 스트라이프형 개구의 변형이 발생된다. 따라서, 갈륨 질화물족 화합물 반도체 레이저의 전기적 특성이 재성장 계면에서의 고저항으로 인해 열화되고, 광학적 특성이 스트라이프형 개구 폭의 변화와 스트라이프형 개구의 변형으로 인해 열화된다. 이와 같이, 상술된 갈륨 질화물족 화합물 반도체 레이저는 소자 특성이 감소한다는 문제가 있다.
상술된 문제는 도 20을 참조로 상세히 서술될 것이다. 재성장 P형 AlGaN 상부 클래딩 층(108)을 AlGaN 상부 클래딩 층(105)의 노출면 (이 표면은 에칭에 의해 노출된다) 상에 성장시키는 단계는 도 20에 도시된 바와 같이 약 1050℃의 온도에서 형성되기 때문에, P형 불순물은 P형 AlGaN 상부 클래딩 층(105)의 노출면으로부터 가스 상태로 증발에 의해 탈출한다. 따라서, P형 AlGaN 상부 클래딩 층(105)의 노출면 상에 결함이 유발되고, 상부 클래딩 층(105)의 노출면에서 표면 거칠기가 증가된다. 이와 같은 현상에 수반하여, 전류 제한층(107)에서의 스트라이프형 개구가 변형된다. 더우기, Si(N형 불순물)이 전류 제한층(107)으로부터 가스 상태로 증발한다. 따라서, 전류 제한층(107)의 표면에서의 표면 거칠기가 증가된다. 결국, 전류 제한층(107) 상에 성장된 재성장 P형 AlGaN 상부 클래딩 층(108)의 결정성이 열화된다. 따라서, 재성장 P형 AlGaN 클래딩 층(108)의 표면 상태가 열화된다.
층 간의 계면으로부터 불순물이 탈출하면, 계면에서 저항이 높아져 전기적 특성이 열화하게 된다. 특히, 순방향 전압, 동작 전압, 및 임계 전압이 증가된다. 따라서, 발광 패턴이 안정될 수 없다.
상술된 갈륨 질화물족 화합물 반도체 레이저에 따르면, 스트라이프형 개구 폭의 변화와 스트라이프형 개구의 변형으로 인해 광학적 특성이 열화된다. 따라서, 재성장 P형 AlGaN 상부 클래딩 층(108)의 결정성이 열화되어, 재성장 클래딩 층(108)의 표면 상태가 열화되게 된다. 결국, 반도체 레이저의 신뢰성이 감소되게 된다.
상술된 종래의 갈륨 질화물족 화합물 반도체 레이저에 따르면, 재성장 P형 AlGaN 상부 클래딩 층(108)이 고온에서 P형 AlGaN 상부 클래딩 층(105)의 노출면과 전류 제한층(107)의 표면 상에 직접 성장된다. 따라서, 열로 유발된 손상으로 인해, 반도체 레이저의 전기적 및 광학적 특성이 열화되어 그 신뢰성이 감소되게 된다.
그러나, 현재 갈륨 질화물족 화합물 반도체를 에칭하기 위한 어떠한 적합한 습식 에칭용액도 공지되어 있지 않다. 따라서, 갈륨 질화물족 화합물 반도체의 성장층을 제어하는 단계에서, 소정의 두께, 및 양호한 재생산성을 갖도록 층을 남기며, 습식 에칭 용액을 사용하여 소정의 성장층의 표면을 노출시키는 것이 힘들다.
또한, 내부 전류 제한층이 주변 분위기에서 포토리소그래피에 의해 에칭되어 스트라이프형 개구를 형성하여 개구를 갖는 전류 제한층을 형성할 때, C 또는 O와 같은 불순물이 상부 클래딩 층(105)의 노출면에 부착한다. 결국, 재성장 상부 클래딩 층(108)이 상부 클래딩 층(105)의 노출면 상에 성장되면, 재성장 계면에서 계면 레벨이 발생된다. 결국, 계면에서의 일련의 저항과 순방향 전압이 증가한다. 따라서, 전기적 특성이 한층 열화된다.
본 발명의 한 특징에 따르면, 갈륨 질화물족 화합물 반도체 발광 소자는 기판, 및 상기 기판 상에 제공된 적층 구조를 구비한다. 상기 적층 구조는 활성층, 상부 클래딩 층 및 상기 상부 클래딩 층보다 기판에 근접하여 위치되며, 상기 상부 클래딩 층과의 사이에 상기 활성층이 삽입되는 하부 클래딩 층, 상기 활성층의 선정된 영역 내에 전류를 제한하기 위한 개구를 가지며, 상기 상부 클래딩 층 상에 제공되는 내부 전류 제한층, 상기 내부 전류 제한층, 및 상기 내부 전류 제한층의 개구에 있는 상기 상부 클래딩 층의 노출면을 피복하기 위한 표면 보호층, 및 상기 표면 보호층 상에 제공된 재성장 층을 구비한다. 상기 표면 보호층은 상기 재성장 층의 형성 단계에서 상기 상부 클래딩 층 및 상기 내부 전류 제한층에 대해 보호층으로서의 역할을 한다.
본 발명의 한 실시예에서, 고 불순물 농도 영역이 상기 개구의 상기 상부 클래딩 층의 노출면 근처에 제공된다.
본 발명의 다른 실시예에서, 상기 내부 전류 제한층의 개구에 대응하는 영역에 개구를 갖는 재증발 층이 상기 상부 클래딩 층과 상기 내부 전류 제한층 사이에 제공된다.
본 발명의 또 다른 실시예에서, 상기 기판은 비전도성이고, 상기 하부 클래딩 층 및 상기 내부 전류 제한층은 제1 전도형이며, 상기 상부 클래딩 층 및 상기 표면 보호층은 제2 전도형이며, 상기 제1 전도형의 버퍼층이 상기 기판과 상기 하부 클래딩 층 사이에 제공되며, 상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고, 상기 제2 전도형의 콘택트층이 상기 재성장 클래딩 층 상에 제공된다.
본 발명의 또 다른 실시예에서, 상기 기판은 비전도성이고, 상기 하부 클래딩 층 및 상기 내부 전류 제한층은 제1 전도형이며, 상기 상부 클래딩 층, 상기 고 불순물 농도 영역, 상기 재증발 층, 및 상기 표면 보호층은 제2 전도형이며, 상기 제1 전도형의 버퍼층은 상기 기판과 상기 하부 클래딩 층 사이에 제공되며, 상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고, 상기 제2 전도형의 콘택트층은 상기 재성장 클래딩 층 상에 제공된다.
본 발명의 또 다른 실시예에서, 상기 기판, 상기 하부 클래딩 층, 및 상기 내부 전류 제한층은 제1 전도형이며, 상기 상부 클래딩 층 및 상기 표면 보호층은 제2 전도형이며, 상기 제1 전도형의 버퍼층은 상기 기판과 상기 하부 클래딩 층 사이에 제공되며, 상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고, 상기 제2 전도형의 콘택트층은 상기 재성장 클래딩 층 상에 제공된다.
본 발명의 또 다른 실시예에서, 상기 기판, 상기 하부 클래딩 층, 및 상기 내부 전류 제한층은 제1 전도형이고, 상기 상부 클래딩 층, 상기 고 불순물 농도 영역, 상기 재증발 층, 및 상기 표면 보호층은 제2 전도형이며, 상기 제1 전도형의 버퍼층은 상기 기판과 상기 하부 클래딩 층 사이에 제공되며, 상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고, 상기 제2 전도형의 콘택트층은 상기 재성장 클래딩 층 상에 제공된다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 AltGa1-tN (0＜t＜1)으로 만들어지고, 상기 내부 전류 제한층은 AlwGa1-wN (0≤w≤1)으로 만들어지고, 상기 하부 클래딩 층 및 상기 상부 클래딩 층은 AlxGa1-xN (0≤x＜1)으로 만들어지고, 상기 활성층은 InyGa1-yN (0≤y≤1: 여기서 w=0, y≠1)으로 만들어진다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 AltGa1-tN (0＜t＜0.5)으로 만들어진다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 AltGa1-tN (0.05＜t＜0.2)으로 만들어진다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 AltGa1-tN (0＜t＜1)으로 만들어지고, 상기 재증발 층은 InzGa1-zN (0＜z≤1)으로 만들어지고, 상기 내부 전류 제한층은 AlwGa1-wN (0≤w≤1)으로 만들어지고, 상기 하부 클래딩 층 및 상기 상부 클래딩 층은 AlxGa1-xN (0≤x＜1)으로 만들어지고, 상기 활성층은 InyGa1-yN (0≤y≤1, 여기서 x=0, y≠0)으로 만들어진다.
본 발명의 또 다른 실시예에서, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형이며, 상기 고 불순물 농도 영역에서 상기 제2 전도형의 불순 이온은 Mg와 Zn으로 구성된 족으로부터 선택된다.
본 발명의 또 다른 실시예에서, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형이고, 상기 고 불순물 농도 영역에서 상기 제2 전도형의 불순 이온은 Si, S, Se, Ge, Sn 및 Te로 구성된 족으로부터 선택된다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 불순물이 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하는 역할을 하고, 또한 상기 상부 클래딩 층의 표면 거칠기와 상기 내부 전류 제한층의 개구의 변형을 방지하는 역할을 한다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 불순물이 상기 고 불순물 농도 영역과 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하기 위한 증발 방지층으로서의 역할을 한다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 재료 가스의 분해 효율에 어떠한 열화도 유발되지 않고 상기 내부 전류 제한층 및 상기 상부 클래딩 층의 증발이 방지되는 약 400 내지 약 650℃의 온도에서 형성된다.
본 발명의 또 다른 실시예에서, 전류 차단층이 상기 내부 전류 제한층 대신에 제공된다.
본 발명의 다른 특징에 따르면, 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법이 개시된다. 상기 갈륨 질화물족 화합물 반도체 발광 소자는 기판, 및 상기 기판 상에 제공된 적층 구조를 구비한다. 상기 적층 구조는 활성층, 상부 클래딩 층 및 상기 상부 클래딩 층보다 기판에 근접하며, 상기 상부 클래딩 층과의 사이에 상기 활성층이 삽입되는 하부 클래딩 층, 상기 활성층의 선정된 영역 내에 전류를 제한하기 위한 개구를 가지며, 상기 상부 클래딩 층 상에 제공되는 내부 전류 제한층, 상기 내부 전류 제한층, 및 상기 내부 전류 제한층의 개구에 있는 상기 상부 클래딩 층의 노출면을 피복하기 위한 표면 보호층, 및 상기 표면 보호층 상에 제공된 재성장층을 구비한다. 상기 방법은 상기 내부 전류 제한층, 및 상기 내부 전류 제한층의 개구에 있는 상기 상부 클래딩 층의 노출면을 피복하도록 제1 온도 범위의 온도로 상기 표면 보호층을 형성하는 단계; 및 제2 온도 범위의 온도에서 상기 표면 보호층 상에 재성장층을 형성하는 단계를 포함한다. 상기 제1 온도 범위는 상기 제2 온도 범위보다 낮다.
본 발명의 한 실시예에서, 상기 제1 온도 범위는 재료 가스의 분해 효율에 어떠한 열화도 유발되지 않고 또한 상기 내부 전류 제한층 및 상기 상부 클래딩 층의 증발이 방지되는 범위이다.
본 발명의 다른 실시예에서, 상기 제1 온도 범위는 약 400 내지 약 650℃이다.
본 발명의 또 다른 실시예에서, 상기 방법은 성장 챔버를 상기 기판에 삽입하고, 제1 전도형의 AluGa1-uN (0≤u≤1)을 사용하여 상기 기판 상에 버퍼층을 성장시키는 단계; 상기 제1 전도형의 AlxGa1-xN (0≤x＜1)을 사용하여 상기 제1 전도형의 AluGa1-uN 버퍼층 상에 하부 클래딩 층을 성장시키는 단계; InyGa1-yN (0≤y≤1: 여기서 x=0, y≠0)을 사용하여 상기 제1 전도형의 AlxGa1-xN 하부 클래딩 층 상에 활성층을 성장시키는 단계; 제2 전도형의 AlxGa1-xN (0≤x＜1)을 사용하여 상기 InyGa1-yN 활성층 상에 상부 클래딩 층을 성장시키는 단계; 상기 제1 전도형의 AlwGa1-wN (0≤w≤1)을 사용하여 상기 제2 전도형의 AlxGa1-xN 상부 클래딩 층 상에 내부 전류 제한층을 성장시키는 단계; 상기 성장 챔버로부터 상기 기판을 제거하고, 개구를 형성하기 위해 상기 제1 전도형의 AlwGa1-wN 내부 전류 제한층의 일부를 선택적으로 제어하는 단계; 상기 성장 챔버에 상기 기판을 다시 삽입하고, 상기 제2 전도형의 AltGa1-tN (0＜t＜1)을 사용하여 상기 제1 전도형의 AlwGa1-wN 내부 전류 제한층 상에 표면 보호층을 성장시키는 단계; 및 상기 제2 전도형의 AlxGa1-xN (0≤x＜1)을 사용하여 상기 제2 전도형의 AltGa1-tN 표면 보호층 상에 상기 재성장 클래딩 층을 포함한 재성장 층을 성장시키고, 상기 제2 전도형의 Alx'Ga1-x'N (0≤x'＜1)을 사용하여 그 위에 콘택트층을 순차적으로 성장시키는 단계를 포함한다.
본 발명의 또 다른 실시예에서, 상기 제2 전도형의 InzGa1-zN (0＜z≤1)을 사용하여 상기 제2 전도형의 AlxGa1-xN 상부 클래딩 층과 상기 제1 전도형의 AlwGa1-wN 내부 전류 제한층 사이에 재증발 층을 형성하는 단계; 상기 AlxGa1-xN 상부 클래딩 층의 표면을 노출시키기 위해 상기 AlwGa1-wN 내부 전류 제한층의 개구에 있는 상기 InzGa1-zN 재증발 층의 노출부을 증발시키는 단계; 및 상기 AlxGa1-xN 상부 클래딩 층의 노출면 근처에 고 농도인 제2 전도형의 불순물을 포함한 고 불순물 농도 영역을 형성하기 위해, 상기 AlxGa1-xN 상부 클래딩 층의 노출면 근방에 금속 원소를 상기 제2 전도형의 불순로서 증착시키거나 또는 그것에 이온을 주입시키는 단계를 포함한다.
본 발명의 또 다른 실시예에서, 상기 기판은 비전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형이다.
본 발명의 또 다른 실시예에서, 상기 기판은 비전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형이다.
본 발명의 또 다른 실시예에서, 상기 기판은 비전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형이다.
본 발명의 또 다른 실시예에서, 상기 기판은 비전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형이다.
본 발명의 또 다른 실시예에서, 상기 기판은 전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형이다.
본 발명의 또 다른 실시예에서, 상기 기판은 전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형이다.
본 발명의 또 다른 실시예에서, 상기 기판은 전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형이다.
본 발명의 또 다른 실시예에서, 상기 기판은 전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형이다.
본 발명의 또 다른 실시예에서, 상기 기판 보호층은 불순물이 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하고, 또한 상부 클래딩 층의 표면 거칠기 및 상기 내부 전류 제한층의 개구의 변형을 방지하는 역할을 한다.
본 발명의 또 다른 실시예에서, 상기 표면 보호층은 불순물이 상기 고 불순물 농도 영역과 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하기 위한 증발 방지층으로서의 역할을 한다.
본 발명의 또 다른 실시예에서, 상기 방법은 상기 내부 전류 제한층 대신에 전류 차단층을 형성하는 단계; 및 상기 성장 챔버로부터 상기 기판을 꺼내고, 상기 상부 클래딩 층의 표면 일부를 노출시키기 위해 상기 전류 차단층을 선택적으로 제거하는 단계를 포함한다.
재료 가스의 분해 효율에 어떠한 열화도 유발되지 않고 내부 전류 제한층과 하부 클래딩 층의 증발이 방지되는 범위의 온도에서 형성된 표면 보호층을 갖는 구조에 따르면, 하부 클래딩 층으로부터 불순물이 탈출하는 것이 방지되어 계면에서 어떠한 저항도 유발되지 않는다. 따라서, 순방향 전압이 감소되어 전기적 특성이 향상되게 된다.
또한, 이와 같은 구조에 따르면, 하부 클래딩 층 등의 표면 거칠기의 증가가 방지될 수 있다. 하부 클래딩 층이 표면 보호층에 의해 보호될 수 있기 때문에, 제성장 클래딩 층의 결정성이 만족되게 되어 재성장 클래딩 층의 표면 상태가 만족할 만하게 된다.
더우기, 이와 같은 구조에 따르면, 스트라이프형 개구의 변형과 스트라이프형 개구 폭의 변화가 방지될 수 있다. 따라서, 광학적 특성이 향상될 수 있다.
상술된 이유로 인해, 상술된 구조를 갖는 갈륨 질화물족 화합물 반도체 발광 소자는 전기 및 광학적 특성 (예를 들면, 동작 전압의 감소, 발광 패턴의 안정화, 임계 전류의 감소 등)을 향상시킬 수 있고 또한 그 신뢰성을 향상시킬 수 있다.
더우기, 하부 클래딩 층이 표면 보호층에 의해 열로부터 보호되기 때문에, 조성비가 안정화될 수 있다. 따라서, 신뢰성이 한층 향상될 수 있다.
표면 보호층은, 재료 가스의 분해 효율성에 어떠한 열화도 유발되지 않고 또한 내부 전류 제한층 및 하부 클래딩 층의 증발이 방지되는 범위의 온도에서 성장되어야 한다. 특히, 온도 범위는 약 400 내지 약 800℃이다. 그러나, 실제로 표면 보호층이 성장될 때 제어 한도가 필요하기 때문에, 약 400 내지 650℃의 범위가 보다 바람직하다.
AlyGa1-yN 상부 클래딩 층과 AlyGa1-yN 재성장 클래딩 층이 N형일 때, Al의조성비, 즉, y의 값은 P형 (x≠y의 조건이 AlyGa1-yN 클래딩 층에 대해 만족된다고 가정)의 조성비보다 클 수 있다. 따라서, 본 발명에 따르면, 광 제한 능력이 한층 향상될 수 있다.
상술된 방법은 전류 제한층 대신에 클래딩 층 위에 전류 차단층을 갖는 갈륨 질화물족 화합물 반도체 발광 소자에 적용될 수 있다.
고 불순물 농도 영역이 하부 클래딩 층의 표면 근처에 형성되고 증발 보호층이 내부 전류 제한층을 피복하도록 형성되어 있는 구조에 따르면, 불순물이 고 불순물 농도 영역으로부터 가스 상태로 증발하는 것이 방지될 수 있다. 결국, 재성장 계면에서 일련의 저항이 감소될 수 있다. 따라서, 스트라이프형 개구를 형성하고 스트라이프형 개구를 갖는 전류 제한층을 형성하기 위해 대기압에서 포토리소그래피에 의해 수분이 에칭될 때에도, 재성장 계면에서 계면 레벨이 발생하게 된다. 결국, 재성장 계면에서 일련의 저항이 증가될 수 없다.
따라서, 낮은 순방향 전압 (따라서 만족할 만한 전기적 특성)을 갖는 고 신뢰성 갈륨 질화물족 화합물 반도체 발광 소자 및 만족할 만한 재성장 계면이 실현될 수 있다.
상술된 구조에서, 낮은 기판 온도 (즉, 성장 온도보다 낮은 온도)에서 도포된 표면 보호층(또는 증발 방지층) 모두는 다결정이다. 그러나, 표면 보호층 또는 증발 방지층의 표면 상에 재성장 클래딩 층의 재성장을 유발하기 위해 기판 온도를 상승시키는 단계 동안, 표면 보호층 또는 증발 방지층은 다결정 상태에서 단결정 상태로 변화한다. 따라서, 소자 특성에 미치는 큰 부작용은 존재하지 않는다.
이와 같이, 본 발명에 따르면 고 품질의 재성상 계면을 가지며, 전기적 및 광학적 특성, 신뢰성 및 소자 특성을 향상시킬 수 있는 갈륨 질화물족 화합물 반도체발광 소자, 및 그 제조 방법을 제공하는 장점을 얻을 수 있다.
본 발명의 상기 및 다른 장점은 첨부하는 도면을 참조한 다음의 상세한 설명을 읽고 이해하는 기술분야의 숙련자에게는 명확할 것이다.
도 1은 본 발명의 제1 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를도시하는 개략 단면도.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 도 1의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 3은 본 발명의 제2 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를도시하는 개략 단면도.
도 4a 내지 도 4g는 본 발명의 제2 실시예에 따른 도 3의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 5는 본 발명의 제3 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를도시하는 개략 단면도.
도 6a 내지 도 6g는 본 발명의 제3 실시예에 따른 도 5의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 7은 본 발명의 제4 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를도시하는 개략 단면도.
도 8a 내지 도 8g는 본 발명의 제4 실시예에 따른 도 7의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 9는 본 발명의 제5 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를도시하는 개략 단면도.
도 10a 내지 도 10k는 본 발명의 제5 실시예에 따른 도 9의 갈륨 질화물족화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 11은 본 발명의 제6 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를 도시하는 개략 단면도.
도 12a 내지 도 12k는 본 발명의 제6 실시예에 따른 도 11의 갈륨 질화물족화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 13은 본 발명의 제7 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를 도시하는 개략 단면도.
도 14a 내지 도 14k는 본 발명의 제7 실시예에 따른 도 13의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 15는 본 발명의 제8 실시예에 따른 갈륨 질화물족 화합물 반도체 레이저를 도시하는 개략 단면도.
도 16a 내지 도 16k는 본 발명의 제8 실시예에 따른 도 15의 갈륨 질화물족화합물 반도체 레이저의 제조 단계를 도시하는 도면.
도 17은 본 발명의 제10 실시예에 따른 갈륨 질화물족 발광 다이오드를 도시는 개략 단면도.
도 18a 내지 도 18f는 본 발명의 제10 실시예에 따른 도 17의 갈륨 질화물족 화합물 발광 다이오드의 제조 단계를 도시하는 도면.
도 19는 종래의 갈륨 질화물족 반도체 레이저를 도시하는 개략 단면도.
도 20은 종래의 갈륨 질화물족 반도체 레이저의 문제를 도시하는 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 기판
2 : N형 GaN 버퍼층
3 : N형 AlGaN 클래딩 층
4 : 비도핑 InGaN 활성층
5, 8 : P형 AlGaN 클래딩 층
7 : N형 AlGaN 내부 전류 제한층
7' : N형 AlGaN 표면 보호층
9 : P형 GaN 콘택트층
10 : P측 전극
11 : N측 전극
12 : 레지스트 마스크
13 : 개구
14 : 보다 깊은 개구
20 : 고농도 불순물 영역
21 : 불순물 증발 방지층
이하, 본 발명은 첨부하는 도면과 관련하여 예시로서 그러나 한정하지 않는 실시예로서 설명될 것이다. 명세서에서, 갈륨 질화물족 화합물 반도체는 예를 들면 GacAldIn1-c-dN (0＜c≤1, 0≤1d＜1, 0＜c＋d≤1)를 포함한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 갈륨 질화물족 화합물 반도체 발광 디바이스를 도시한다. 실시예 1에서, 본 발명은 갈륨 질화물족 화합물 반도체 레이저에 응용된다.
갈륨 질화물족 화합물 반도체 레이저는 MOCVD법을 사용하여 제조된다. MOCVD 장치에 삽입될 기판으로서는, 저저항의 SiC 기판이 사용된다. V족 재료로서는 암모니아 (NH3)가 사용되고, III족 재료로서는 트리메틸 갈륨 (TMG), 트리메틸 알루미늄 (TMAl) 및 트리메틸 인듐 (TMIn)이 사용된다. P형 불순물 및 N형 불순물로서는, 비스사이클로펜타디에닐마그네슘 (CP2Mg) 및 모노실란 (SiH4)이 각각 사용된다. H2및 N2는 캐리어 가스로서 사용된다.
도 1에 도시된 바와 같이, 갈륨 질화물족 화합물 반도체 레이저는 저저항 N형 SiC 기판(1) 상에 그 순서대로 제공된 N형 GaN 버퍼층(2), N형 Al0.1Ga0.9N 클래딩 층(3) (하부 클래딩 층), 비도핑 In0.15Ga0.85N 활성층(4), Mg 도핑 Al0.1Ga0.9N 클래딩 층(5) (상부 클래딩 층), N형 Al0.05Ga0.95N 내부 전류 제한층(7), Mg 도핑 Al0.1Ga0.9N 클래딩 층(8), 및 Mg 도핑 GaN 콘택트층(9)를 포함한다. N측 전극(11)은 저저항 N형 SiC 기판(1)의 하부면에 제공된다. P측 전극(10)은 Mg 도핑 GaN 콘택트층(9)의 상부면에 제공된다. 표면 보호층(7')은 N형 Al0.05Ga0.95N 내부 전류 제한층(7)의 상부면 및 측면과 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 노출면을 피복하기 위해 제공된다.
이후, 실시예 1의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계가 도 2a 내지 도 2g를 참조하여 설명된다. 먼저, 제1 결정 성장을 수행하기 위해서, 저저항 N형 SiC 기판(1)은 MOCVD 장치의 서셉터 상에 배치된다. 다음, 기판(1)의 온도는 약 1200℃로 상승되고 표면 처리가 실행된다. 그 다음, 저저항 N형 SiC 기판(1)의 온도는 약 1050℃로 낮아진다. 그 후, 도 2a에 도시된 바와 같이, N형 GaN 버퍼층(2)는 약 0.05 내지 1μm의 두께를 갖도록 저저항 N형 SiC 기판(1) 상에 성장된다.
다음, N형 Al0.1Ga0.9N 클래딩 층(3)은 약 0.7 내지 1μm의 두께를 갖도록 N형 GaN 버퍼층(2) 상에 성장된다. 그 후, 기판 온도는 약 800 내지 약 850℃ 사이의 온도로 낮아진다. 그 다음, 비도핑 In0.15Ga0.85N 활성층(4)는 약 3 내지 80 nm의 두께를 갖도록 N형 Al0.1Ga0.9N 클래딩 층(3) 상에 성장된다.
그 후, 기판 온도는 약 1050℃로 상승되고, Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)은 약 0.1 내지 0.3μm의 두께를 갖도록 비도핑 In0.15Ga0.85N 활성층(4) 상에 성장된다. 그 다음, N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 약 0.5μm의 두께를 갖도록 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5) 상에 성장된다.
그 다음, 상부에 상기 층들이 제공된 저저항 N형 SiC 기판(1), 즉 웨이퍼는 MOCVD 장치 내의 성장 챔버로부터 추출된다. 대기 분위기에서, SiOx막, SiNx막 또는 레지스트 마스크(12)는 N형 Al0.05Ga0.95N 내부 전류 제한층(7)의 상부면 상에 형성된다. 그 후, 도 2b에 도시된 바와 같이, SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부는 스트라이프형 개구(13)을 형성하도록 제거된다.
다음, 웨이퍼는 습식 에칭 또는 건식 에칭에 의해 처리된다. 도 2c에 도시된 바와 같이, N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출될 때까지 에칭되어 보다 깊은 개구(14)를 형성한다. 에칭은 예를 들어, RIE (반응성 이온 에칭)법 또는 ECR-RIBE (전자 사이클로트론 공명-반응 이온 빔 에칭)법을 사용하여 수행된다.
이어서, 도 2d에 도시된 바와 같이, 레지스트 마스크(12)는 플루오르화 수소산계 에칭 용액 또는 유기 용액에 의해 제거된다.
그 다음, 웨이퍼는 다시 MOCVD 장치의 서셉터 상에 배치된다. 본 발명은 다음과 같은 점에 있어서 상기 종래 방법과는 다르다. 특히, 재성장 클래딩 층, 즉 Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)을 성장시키기 위해서 기판 온도를 약 1050℃로 상승시키는 단계로 진행하기 이전에, Al을 함유하고 두께가 약 10 내지 20 nm인 Mg 도핑 Al0.05Ga0.95N 표면 보호층(7') (도 2e 참조)은 약 400 내지 약 650℃의 기판 온도에 성장되어 클래딩 층(5)의 노출면 및 내부 전류 제한층(7)의 표면을 피복한다.
이 점에서, 낮은 기판 온도 (약 400 내지 약 650℃)에 성장된 표면 보호층(7')은 다결정 상태로 되어 있다. 그러나, 표면 보호층(7')의 표면 상에서 클래딩 층(8)의 재성장을 야기하는 기판 온도 상승 단계 동안에, 표면 보호층(7')은 다결정 상태로부터 단결정 상태로 변환된다. 따라서, 소자 특성에 상당히 불리하게 영향을 끼치는 것은 없다.
표면 보호층(7')의 성장 온도는 재료 가스의 분해 효율이 악화되지 않고 또한 N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 증발이 방지되는 범위 내에 있어야 한다. 특히, 성장 온도는 약 400℃ 내지 약 800℃의 범위 내에 있어야 한다. 그러나, 표면 보호층(7')이 실제로 성정될 때 제어 마진이 필요하기 때문에, 약 400℃ 내지 약 800℃의 범위가 좀 더 바람직하다.
다음, 도 2f에 도시된 바와 같이, 기판 온도는 약 1050℃로 상승되기 때문에 Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)은 약 0.7 내지 1μm의 두께를 갖도록 성장되고 Mg 도핑 GaN 콘택트층(9)는 약 0.5 내지 1μm의 두께를 갖도록 성장된다.
그 후, 웨이퍼는 MOCVD 장치로부터 추출된다. N2분위기에서, 웨이퍼는 약 800℃의 온도로 어닐되기 때문에 Mg 도핑층들은 P형으로 변환된다. 그 다음, 도 2g에 도시된 바와 같이, P측 전극(10)은 P형 GaN 콘택트층(9) 상에 형성되고, N측 전극(11)은 저저항 N형 SiC 기판(1) 상에 형성된다.
상기 방식으로, 도 1에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 1에서의 갈륨 질화물족 화합물 반도체 레이저에 의하면, Mg 도핑 Al0.05Ga0.95N 표면 보호층(7')은 클래딩 층(5)의 노출면과 내부 전류 제한층(7)의 표면을 피복하도록 형성된다. 상술한 바와 같이, 그러한 구조는 기판 온도 상승 중에 다음과 같은 사항이 발생하는 것을 방지한다: (1) 클래딩 층(5)의 노출면의 표면 거칠기 증가; (2) 스트라이프형 개구의 폭 변동; 및 (3) 내부 전류 제한층(7) 내에 형성된 스트라이프형 개구의 변형.
따라서, 본 발명의 실시예 1에 따르면, 전기 및 광학 특성이 우수한 고신뢰성 갈륨 질화물족 화합물 반도체 레이저가 실현될 수 있다.
Mg 도핑 Al0.05Ga0.95N 표면 보호층(7')의 두께는 약 10nm 내지 약 1μm의 범위 내에 있고, 양호하게는 약 10nm 내지 약 60nm 범위 내에 있다. 표면 보호층(7')의 두께가 10nm 이하인 경우에, 표면 보호층(7')은 기판 온도가 상승하는 동안에 증발되어, 보호층으로서의 기능을 더 이상 수행하지 못한다. 표면 보호층(7')의 두께가 1μm 초과하는 경우, 결정성 및 표면 상태는 악화되어, 상부에 형성될 층들에 악영향을 끼친다.
Mg 도핑 Al0.05Ga0.95N 표면 보호층(7'), 즉 AlxGa1-xN의 조성비와 관련하여, x는 약 0x0.5, 양호하게는 0.05x0.2의 범위 내에 있다. x＝0인 경우 (즉, 표면 보호층(7')이 GaN층으로 형성되는 경우), 표면 보호층(7')은 증발되어, 더 이상 보호층로서의 역할을 수행하지 못한다. x가 0.5 이상인 경우, 불순물이 도핑될 때에도 저항은 높게 되고, 결정성이 열화된다.
Mg 도핑 Al0.05Ga0.95N 표면 보호층(7')의 조성비와 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 조성비는 다음의 관계를 갖는다. AlyGa1-yN 클래딩 층(5)가 GaN 클래딩 층(5) (y＝0)인 경우, 레이저는 낮은 광 제한 능력을 갖는다. 그러나, AlxGa1-xN 표면 보호층(7')에서 x의 값이 증가하면, 충분한 정도의 광 제한이 달성될 수 있다. 따라서, 2개 층(7' 및 5)의 조성비는 이들 조성비 간의 관계를 고려하여 설정될 필요가 있다.
실시예 2
도 3은 본 발명의 실시예 2에 따른 갈륨 질화물족 화합물 반도체 발광 소자를 도시한다. 실시예 2의 갈륨 질화물족 화합물 반도체 레이저는 사파이어 기판을 사용한다. V족 재료, III족 재료, P형 불순물, N형 불순물 및 캐리어 가스와 관련하여, 실시예 1에서와 동일한 재료가 실시예 2에서 사용된다. 동일한 성분들은 재료 및 조성비가 다르더라도 실시예 1에서와 동일한 참조 부호가 붙여진다. 이 점과 관련하여, 다음 예에도 동일하게 적용된다.
실시예 2의 갈륨 질화물족 화합물 반도체 레이저는 주로 다음과 같은 점에서 실시예 1과 다르다. 도 3에 도시된 바와 같이, 실시예 2의 갈륨 질화물족 화합물 반도체 레이저에 있어서, GaN 버퍼층, AlN 버퍼층 또는 Al0.1Ga0.9N 버퍼층(2')는 사파이어 기판(1)의 상부면 상에 형성되고, N측 전극(11)은 N형 GaN 버퍼층(2)의 노출면 상에 형성된다.
이후, 본 발명의 실시예 2에 따른 갈륨 질화물족 화합물 반도체 레이저의 제조 단계는 도 4a 내지 도 4g를 참조하여 기술된다.
먼저, 제1 결정 성장을 수행하기 위해서, 사파이어 기판(1)은 MOCVD 장치의 서셉터 상에 배치된다. 다음, 기판 온도는 약 1200℃로 상승되고 표면 처리가 실행된다. 그 다음, 사파이어 기판(1)의 온도는 약 500℃와 약 650℃ 사이의 온도로 낮아진다. 그 후, 도 4a에 도시된 바와 같이, GaN 버퍼층, AlN 버퍼층 또는 Al0.1Ga0.9N 버퍼층(2')는 약 50nm 내지 약 2μm의 두께를 갖도록 사파이어 기판(1)의 상부면에 성장된다. 그 다음, 기판 온도는 약 1050℃로 상승되고, N형 GaN 버퍼층(2)는 약 0.5 내지 약 1μm의 두께를 갖도록 성장된다.
다음, N형 Al0.1Ga0.9N 클래딩 층(3)은 약 0.7 내지 약 1μm의 두께를 갖도록 N형 GaN 버퍼층(2) 상에 성장된다. 그 다음, 기판 온도는 약 800℃와 약 850℃ 사이의 온도로 낮아지고, 비도핑 In0.15Ga0.85N 활성층(4)는 약 3 내지 80nm의 두께로 N형 Al0.1Ga0.9N 클래딩 층(3) 상에 성장된다.
그 후, 기판 온도는 약 1050℃로 상승된다. 그 다음, Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)은 약 0.1 내지 약 0.3μm의 두께로 비도핑 In0.15Ga0.85N 활성층(4) 상에 성장되고, N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 약 0.5μm의 두께로 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5) 상에 성장된다.
그 다음, 웨이퍼는 MOCVD 장치 내의 성장 챔버로부터 추출된다. SiOx막, SiNx막 또는 레지스트 마스크(12)는 N형 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 형성된다. 그 다음, 도 4b에 도시된 바와 같이, N형 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 있는 SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부는 스트라이프형 개구(13)을 형성하도록 공통 포토리소그래피 기술을 사용하여 제거된다.
다음, 웨이퍼는 습식 에칭 또는 건식 에칭에 의해 처리된다. 도 4c에 도시된 바와 같이, N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출될 때까지 에칭되어 보다 깊은 개구(14)를 형성하기 위해 예를 들어, 상기 RIE 또는 ECR-RIBE법을 사용하여 에칭된다.
이어서, 레지스트 마스크(12)는 플루오르화 수소산계 에칭 용액 또는 유기 용액에 의해 제거된다.
그 다음, 웨이퍼는 다시 MOCVD 장치의 서셉터 상에 배치된다. 실시예 1에서와 같은 방식으로, Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)을 성장시키기 위해서 기판 온도를 약 1050℃로 상승시키는 단계로 진행하기 이전에, Al을 함유하는 Mg 도핑 Al0.05Ga0.95N 표면 보호층(7') (도 4d 참조)은 두께가 약 10 내지 약 20nm이 되도록 약 400 내지 약 650℃의 기판 온도에서 성장된다. Mg 도핑 Al0.05Ga0.95N 표면 보호층(7')은 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 노출면과 N형 Al0.05Ga0.95N 내부 전류 제한층(7)의 표면을 피복하도록 형성된다.
이 점에서, 낮은 기판 온도에서 도포된 표면 보호층(7')은 다결정 상태에 있다. 그러나, 표면 보호층(7')의 표면 상에서 Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)의 재성장을 야기하는 기판 온도 상승 단계 동안에, 표면 보호층(7')은 다결정 상태로부터 단결정 상태로 변환된다. 따라서, 소자 특성에 상당히 불리하게 영향을 끼치는 것은 없다.
그 다음, 기판 온도는 약 1050℃로 상승되고, 도 4e에 도시된 바와 같이, Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)은 약 0.7 내지 1μm의 두께를 갖도록 표면 보호층(7') 상에 성장되고, Mg 도핑 GaN 콘택트층(9)는 약 0.5 내지 1μm의 두께를 갖도록 Mg 도핑 Al0.1Ga0.9N 클래딩 층(8) 상에 성장된다.
그 다음, 웨이퍼는 MOCVD 장치로부터 추출된다. N2분위기에서, 웨이퍼는 약 800℃의 온도로 어닐되기 때문에 Mg 도핑층들은 P형으로 변환된다. 그 다음, 도 4f에 도시된 바와 같이, N측 전극(11)을 부착하기 위해서, 에칭(16)은 N형 GaN 버퍼층(2)가 노출될 때까지 수행된다.
그 다음, 도 4g에 도시된 바와 같이, P측 전극(10)은 P형 GaN 콘택트층(9) 상에 형성되고, N측 전극(11)은 N형 GaN 버퍼층(2) 상에 형성된다.
상기 방식으로, 도 3에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 1에서와 동일한 방식으로, 표면 보호층(7')은 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 노출면과 N형 Al0.05Ga0.95N 내부 전류 제한층(7)의 표면을 피복하도록 형성된다. 따라서, 실시예 1에서와 동일한 효과가 실시예 2에서의 갈륨 질화물족 화합물 반도체 레이저에서 얻어질 수 있다.
실시예 3
도 5는 본 발명의 실시예 3에 따른 갈륨 질화물족 화합물 반도체 발광 소자를 도시한다. 실시예 3의 갈륨 질화물족 화합물 반도체 레이저 또한 MOCVD법에 의해 제조된다. 실시예 3의 반도체 레이저는 저저항 SiC 기판을 사용한다. V족 재료, III족 재료, P형 불순물, N형 불순물 및 캐리어 가스와 관련하여, 실시예 1 및 2에서와 동일한 재료가 사용된다.
실시예 3의 갈륨 질화물족 화합물 반도체 레이저는 실시예 1에서와는 다른 재료를 사용하지만, 실시예 1에서와는 동일한 단면적 구조를 갖는다.
이후, 실시예 3의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계가 도 6a 내지 도 6g를 참조하여 설명된다.
먼저, 제1 결정 성장을 수행하기 위해서, 저저항 P형 SiC 기판(1)은 MOCVD 장치의 서셉터 상에 배치된다. 다음, 기판 온도는 약 1200℃로 상승되고 표면 처리가 실행된다. 그 다음, 저저항 P형 SiC 기판(1)의 온도는 약 1050℃로 낮아진다. 그 후, 도 6a에 도시된 바와 같이, Mg 도핑 GaN 버퍼층(2)는 약 0.5 내지 약 1μm의 두께를 갖도록 저저항 P형 SiC 기판(1) 상에 성장된다.
다음, Mg 도핑 Al0.1Ga0.9N 클래딩 층(3)은 약 0.7 내지 1μm의 두께를 갖도록 Mg 도핑 GaN 버퍼층(2) 상에 성장된다. 그 다음, 기판 온도는 약 800℃와 약 850℃ 사이의 온도로 낮아지고, 비도핑 In0.15Ga0.85N 활성층(4)는 약 3 내지 약 80 nm의 두께를 갖도록 성장된다. 그 후, 기판 온도는 약 1050℃로 상승되고, 약 0.1 내지 약 0.3μm 두께의 N형 Al0.1Ga0.9N 클래딩 층(5) 및 약 0.5μm 두께의 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)은 순서대로 성장된다. 내부 전류 제한층(7)은 전류 흐름이 없는 고저항층일 수 있다.
그 다음, 웨이퍼는 MOCVD 장치 내의 성장 챔버로부터 추출된다. 그 다음, SiOx막, SiNx막 또는 레지스트 마스크(12)는 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 형성된다. 그 후, 도 6b에 도시된 바와 같이, SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부는 스트라이프형 개구(13)을 형성하기 위해 공통 포토리소그래피 기술을 사용하여 제거된다.
다음, 웨이퍼는 대기 분위기에서 습식 에칭 또는 건식 에칭에 의해 처리된다. 도 6c에 도시된 바와 같이, Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)은 N형 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출될 때까지 예를 들어, 상기 RIE 또는 ECR-RIBE법을 사용하여 보다 깊은 개구(14)를 형성하기 위해 에칭된다.
이어서, 도 6d에 도시된 바와 같이, 레지스트 마스크(12)는 플루오르화 수소산계 에칭 용액 또는 유기 용액에 의해 제거된다.
그 다음, 웨이퍼는 다시 MOCVD 장치의 서셉터 상에 배치된다. 상기 실시예들에서와 같은 방식으로, Al을 함유하는 N형 Al0.05Ga0.95N 표면 보호층(7')은 두께가 약 10 내지 약 20nm이 되도록 약 400 내지 약 650℃의 기판 온도에서 성장된다. 도 6e에 도시된 바와 같이, N형 Al0.05Ga0.95N 표면 보호층(7')은 N형 Al0.1Ga0.9N 클래딩 층(5)의 노출면과 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)의 표면을 피복하도록 형성된다.
이 점에서, 낮은 기판 온도에서 도포된 표면 보호층(7')은 다결정 상태에 있다. 그러나, 표면 보호층(7')의 표면 상에서 N형 Al0.1Ga0.9N 클래딩 층(8)의 재성장을 야기하는 기판 온도 상승 단계 동안에, 표면 보호층(7')은 다결정 상태로부터 단결정 상태로 변환된다. 따라서, 소자 특성에 상당히 불리하게 영향을 끼치는 것은 없다.
그 다음, 기판 온도는 약 1050℃로 상승된다. 그 다음, 도 6f에 도시된 바와 같이, N형 Al0.1Ga0.9N 클래딩 층(8) 및 N형 GaN 콘택트층(9)는 약 0.7 내지 1μm 및 약 0.5 내지 1μm의 두께를 각각 갖도록 순차적으로 성장된다.
그 다음, 웨이퍼는 MOCVD 장치로부터 추출된다. N2분위기에서, 웨이퍼는 약 800℃의 온도로 어닐되기 때문에 Mg 도핑층들은 P형으로 변환된다. 그 다음, 도 6g에 도시된 바와 같이, N측 전극(11)은 N형 GaN 콘택트층(9) 상에 형성되고, P측 전극(10)은 저저항 P형 SiC 기판(1)의 하부면에 형성된다.
상기 방식으로, 도 5에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 1에서와 동일한 방식으로, 실시예 3의 갈륨 질화물족 화합물 반도체 레이저는 N형 Al0.1Ga0.9N 클래딩 층(5)의 노출면과 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)의 표면을 피복하는 표면 보호층(7')을 포함한다. 따라서, 실시예 1에서와 동일한 효과가 얻어질 수 있다.
더욱이, 본 발명의 실시예 3에 따르면, 상부 클래딩 층(5) 및 클래딩 층(8)의 재성장층은 둘다 N형이다. 따라서, 상기 이유 때문에, 실시예 3의 갈륨 질화물족 화합물 반도체 레이저는 각각이 P형 상부 클래딩 층(5) 및 P형 재성장 클래딩 층(8)을 갖는 실시예 1 및 2에 비해 광 제한 능력이 향상되었다.
실시예 4
도 7은 본 발명의 실시예 4에 따른 갈륨 질화물족 화합물 반도체 발광 소자를 도시한다. 실시예 4의 갈륨 질화물족 화합물 반도체 레이저 또한 MOCVD법에 의해 제조된다. 실시예 4에서, 사파이어 기판이 사용한다. V족 재료, III족 재료, P형 불순물, N형 불순물 및 캐리어 가스와 관련하여, 상기 실시예들에서와 동일한 재료가 실시예 4에서 사용된다.
이후, 본 발명의 실시예 4에 따른 갈륨 질화물족 화합물 반도체 레이저의 제조 단계는 도 8a 내지 도 8g를 참조하여 기술된다.
먼저, 제1 결정 성장을 수행하기 위해서, 사파이어 기판(1)은 MOCVD 장치의 서셉터 상에 배치된다. 다음, 기판 온도는 약 1200℃로 상승되고 표면 처리가 실행된다. 그 후, 사파이어 기판(1)의 온도는 약 500℃와 약 650℃ 사이의 온도로 낮아진다. 그 다음, 도 8a에 도시된 바와 같이, GaN 버퍼층, AlN 버퍼층 또는 Al0.1Ga0.9N 버퍼층(2')는 약 50nm 내지 약 2μm의 두께를 갖도록 사파이어 기판(1) 상에 성장된다.
그 다음, 기판 온도는 약 1050℃로 상승되고, Mg 도핑 GaN 버퍼층(2)는 약 0.5 내지 약 1μm의 두께를 갖도록 성장된다. 그 후, Mg 도핑 Al0.1Ga0.9N 클래딩 층(3)은 약 0.7 내지 약 1μm의 두께를 갖도록 Mg 도핑 GaN 버퍼층(2) 상에 성장된다. 그 다음, 기판 온도는 약 800℃와 약 850℃ 사이의 온도로 낮아지고, 비도핑 In0.15Ga0.85N 활성층(4)는 약 3 내지 80nm의 두께로 성장된다.
그 다음, 기판 온도는 약 1050℃로 상승된다. 그 다음, N형 Al0.1Ga0.9N 클래딩 층(5)은 약 0.1 내지 약 0.3μm의 두께를 갖도록 성장되고, Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)은 약 0.5μm의 두께를 갖도록 성장된다. 내부 전류 제한층(7)은 전류가 흐르지 않는 고저항층일 수 있다.
그 다음, 웨이퍼는 MOCVD 장치 내의 성장 챔버로부터 추출된다. SiOx막, SiNx막 또는 레지스트 마스크(12)는 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 형성된다. 그 다음, 도 8b에 도시된 바와 같이, Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 있는 SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부는 스트라이프형 개구(13)을 형성하도록 공통 포토리소그래피 기술을 사용하여 제거된다.
그 다음, 웨이퍼는 습식 에칭 또는 건식 에칭에 의해 처리된다. 도 8c에 도시된 바와 같이, Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)은 N형 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출될 때까지 에칭되어 보다 깊은 개구(14)를 형성한다. 에칭은 상기 RIE 또는 ECR-RIBE법에서 예를 들어, BCl3/Ar 또는 CCl2F2/Ar과 같은 가스를 사용하여 수행된다.
다음, 도 8d에 도시된 바와 같이, 레지스트 마스크(12)는 플루오르화 수소산계 에칭 용액 또는 유기 용액에 의해 제거된다. 그 다음, 웨이퍼는 다시 MOCVD 장치의 서셉터 상에 배치된다. 상기 실시예들 각각에서와 같은 방식으로, Al을 함유하는 N형 Al0.05Ga0.95N 표면 보호층(7')은 두께가 약 10 내지 약 20 nm이 되도록 약 400 내지 약 650℃의 기판 온도에서 성장된다. N형 Al0.05Ga0.95N 표면 보호층(7')은 N형 Al0.1Ga0.9N 클래딩 층(5)의 노출면과 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)의 표면을 피복하도록 형성된다.
이 점에서, 낮은 기판 온도에서 도포된 표면 보호층(7')은 다결정 상태에 있다. 그러나, 표면 보호층(7')의 표면 상에서 N형 Al0.1Ga0.9N 클래딩 층(8)의 재성장을 야기하는 기판 온도 상승 단계 동안에, 표면 보호층(7')은 다결정 상태로부터 단결정 상태로 변환된다. 따라서, 소자 특성에 상당히 불리하게 영향을 끼치는 것은 없다.
다음, 기판 온도는 약 1050℃로 상승된다. 그 다음, 도 8e에 도시된 바와 같이, N형 Al0.1Ga0.9N 클래딩 층(8)은 약 0.7 내지 1μm의 두께를 갖도록 성장되고, N형 GaN 콘택트층(9)는 약 0.5 내지 약 1μm의 두께를 갖도록 성장된다.
그 후, 웨이퍼는 MOCVD 장치로부터 추출된다. N2분위기에서, 웨이퍼는 약 800℃의 온도로 어닐되기 때문에 Mg 도핑층들은 P형으로 변환된다. 그 다음, 도 8f에 도시된 바와 같이, P측 전극(10)을 부착하기 위해서, 에칭(16)은 P형 GaN 버퍼층(2)가 노출될 때까지 수행된다.
다음, 도 8g에 도시된 바와 같이, N측 전극(11)은 N형 GaN 콘택트층(9) 상에 형성되고, P측 전극(10)은 P형 GaN 버퍼층(2) 상에 형성된다.
상기 방식으로, 도 7에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 1에서와 동일한 방식으로, 실시예 4의 갈륨 질화물족 화합물 반도체 레이저는 N형 Al0.1Ga0.9N 클래딩 층(5)의 노출면과 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)의 표면을 피복하는 표면 보호층(7')을 포함한다. 따라서, 실시예 1에서와 동일한 효과가 얻어질 수 있다.
실시예 5
도 9는 본 발명의 실시예 5에 따른 갈륨 질화물족 화합물 반도체 발광 소자를 도시한다. 실시예 5의 갈륨 질화물족 화합물 반도체 레이저는 다음과 같은 점에서 예와는 다르다. 실시예 5의 갈륨 질화물족 화합물 반도체 레이저는 상부 클래딩 층(5)의 상부면 상에 제공된 재증발층(6); 에칭에 의해 노출된 상부 클래딩 층(5)의 표면에 인접하여 제공된 고 불순물 농도 영역(20); 및 내부 전류 제한층(7)의 표면과 고 불순물 농도 영역(20)을 피복하도록 제공된 불순물 증발 방지층(21) (표면 보호층)을 포함한다.
본 발명의 실시예 5에 따른 갈륨 질화물족 화합물 반도체 레이저 또한 MOCVD법에 의해 제조된다. 실시예 5의 갈륨 질화물족 화합물 반도체 레이저는 저저항 SiC 기판을 사용한다. V족 재료, III족 재료, P형 불순물, N형 불순물 및 캐리어 가스와 관련하여, 상기 실시예들에서와 동일한 재료가 사용된다.
이후, 실시예 5의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계가 도 10a 내지 도 10k를 참조하여 설명된다.
먼저, 제1 결정 성장을 수행하기 위해서, 저저항 N형 SiC 기판(1)은 MOCVD 장치의 서셉터 상에 배치된다. 그 다음, 기판 온도는 약 1200℃로 상승되고 표면 처리가 실행된다. 다음, 저저항 N형 SiC 기판(1)의 온도는 약 1050℃로 낮아진다. 그 후, 도 10a에 도시된 바와 같이, N형 GaN 버퍼층(2)는 약 0.05 내지 약 1μm의 두께를 갖도록 저저항 N형 SiC 기판(1) 상에 성장된다.
다음, N형 Al0.1Ga0.9N 클래딩 층(3)은 약 0.7 내지 1μm의 두께를 갖도록 N형 GaN 버퍼층(2) 상에 성장된다. 이어서, 기판 온도는 약 800℃와 약 850℃ 사이의 온도로 낮아지고, 비도핑 In0.15Ga0.85N 활성층(4)는 약 3 내지 약 80nm의 두께를 갖도록 성장된다. 그 다음, 기판 온도는 약 1050℃로 상승되고, Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)는 약 0.1 내지 약 0.3μm 두께를 갖도록 성장된다. 그 다음, 기판 온도는 약 800℃와 약 850℃ 사이의 온도로 낮아지고, Mg 도핑 InN 재증발층(6)은 약 3nm 두께를 갖도록 성장된다. 기판 온도는 약 400℃로 낮아진다. 그 다음, 기판 온도가 약 400 내지 1050℃로 상승하는 동안, N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 약 0.5μm 두께를 갖도록 성장된다.
그 다음, 웨이퍼는 MOCVD 장치 내의 성장 챔버로부터 추출된다. 그 다음, SiOx막, SiNx막 또는 레지스트 마스크(12)는 N형 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 형성된다. 도 10b에 도시된 바와 같이, N형 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 있는 SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부는 스트라이프형 개구(13)을 형성하기 위해 공통 포토리소그래피 기술을 사용하여 제거된다.
그 다음, 웨이퍼는 대기 분위기에서 습식 에칭 또는 건식 에칭에 의해 처리된다. 도 10c에 도시된 바와 같이, N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 Mg 도핑 InN 재증발층(6)의 표면이 노출될 때까지 에칭되어 보다 깊은 개구(14)를 형성한다. 에칭은 상기 RIE 또는 ECR-RIBE법에서 예를 들어, BCl3/Ar 또는 CCl2F2/Ar과 같은 가스를 사용하여 수행된다.
다음, 도 10d에 도시된 바와 같이, 레지스트 마스크(12)는 플루오르화 수소산계 에칭 용액 또는 유기 용액에 의해 제거된다.
그 후, 웨이퍼는 다시 MOCVD 장치의 서셉터 상에 배치된다. 도 10e에 도시된 바와 같이, Mg 도핑 InN 재증발층(6)은 약 550℃의 기판 온도에서 N2및 NH3를 함유하는 분위기 내에서 재증발되기 때문에 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출된다 (노출 부분(15)가 따라서 얻어진다).
다음, Mg 고 도핑 영역(20) (고 불순물 농도 영역)은 예를 들어, 다음에 의해 형성된다: Mg 도핑 Al0.1Ga0.9N 클래딩 층(5) 상에 Mg 요소의 몇몇 원자층을 증착 (도 10f에서 5P1); 이 곳에 이온을 주입 (도 10g에서 5P2); 또는 선정된 온도에서 그 상부에 Mg 고 도핑 Al0.05Ga0.95N 층을 제공 (도 10h에서 5P3). P형 불순물용의 재료로서는, 증기압이 낮고 온도 의존성이 낮은 CP2Mg가 양호하다.
Mg 고 도핑 영역(20) 내의 Mg 불순물 농도는 양호하게는 약 1×1018내지 약 1×1019cm-3범위 내에 있다.
P형 불순물과 같은 유기 금속 원소는 DMZn, DEZn 등일 수 있다. P형 고 불순물 농도 영역을 형성하기 위한 기판 온도는 양호하게는 약 400 내지 약 800℃ 범위 내에 있다.
다음, 제2 결정 성장이 수행된다. 도 10i에 도시된 바와 같이, Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 노출면 상에서 Mg 고 도핑 영역(20)으로부터 Mg의 재증발을 방지하기 위해서, Mg 도핑 Al0.05Ga0.95N 불순물 증발 방지층(21)은 약 10 내지 약 20 nm 두께를 갖도록 약 400℃ 내지 약 650℃의 기판 온도에서 성장된다.
이 점에서, 낮은 기판 온도로 도포된 불순물 증발 방지층(21)은 다결정 상태에 있다. 그러나, 불순물 증발 방지층(21) 상에서 Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)의 재성장을 야기하는 기판 온도 상승 단계 동안에, 불순물 증발 방지층(21)은 다결정 상태로부터 단결정 상태로 변환된다. 따라서, 소자 특성에 상당히 불리하게 영향을 끼치는 것은 없다.
다음, 기판 온도는 약 1050℃로 상승된다. 그 다음, 도 10j에 도시된 바와 같이, Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)은 약 0.7 내지 1μm의 두께를 갖도록 성장되고, Mg 도핑 GaN 콘택트층(9)는 약 0.5 내지 약 1μm의 두께를 갖도록 성장된다. 기판 온도 상승 단계 동안에, Mg 도핑 클래딩 층(5)의 표면 상에 증착된 Mg는 Al0.1Ga0.9N 클래딩 층(5) 내로 확산된다.
그 다음, 웨이퍼는 MOCVD 장치로부터 추출된다. 그 다음, 웨이퍼가 N2분위기에서 약 800℃의 온도로 어닐되기 때문에 Mg 도핑층들은 P형으로 변환된다. 도 10k에 도시된 바와 같이, P측 전극(10)은 P형 GaN 콘택트층(9)의 상부면에 형성되고, N측 전극(11)은 저저항 N형 SiC 기판(1)의 하부면에 형성된다.
상술된 방식으로, 도 9에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 5의 갈륨 질화물족 화합물 반도체 레이저에 따르면, 재증발층이 저온에서 재증발되고 고 도핑 영역(20)은 클래딩 층의 노출면 상에 P형 불순물을 증착함으로써, 이온을 주입함으로써, 또는 그 상부에 고 도핑 Al0.05Ga0.95N 층을 제공함으로써 형성된다. P형 불순물의 재증발을 방지하기 위해, Al0.05Ga0.95N 불순물 증착 방지층[21(표면 보호층)]이 형성된다. 그 결과, 재성장 계면에서의 캐리어의 부족이 방지될 수 있다. 결과적으로, 재성장 계면의 직렬 저항이 감소된다. 따라서, 고 신뢰성의 내부 전류 제한형 갈륨 질화물 반도체 레이저 또는 낮은 순방향 전압 및 양호한 재성장 계면을 갖는 발광 소자가 실현될 수 있다.
실시예 6
도 11은 본 발명의 실시예 6에 따른 갈륨 질화물족 화합물 반도체 발광 소자를 도시한다. 실시예 6의 갈륨 질화물족 화합물 반도체 레이저는 주로 다음과 같은 점에서 실시예 5와 상이하다. 실시예 6의 갈륨 질화물족 반도체 레이저에 있어서, GaN 버퍼층, AlN 버퍼층 또는 Al0.1Ga0.9N 버퍼층(2')은 사파이어 기판(1) 상에 형성되며, N측 전극(11)은 N형 GaN 버퍼층(2)의 노출면 상에 형성된다.
본 발명의 실시예 6에 따른 갈륨 질화물족 화합물 반도체 레이저는 MOCVD법에 의해 제조되며 사파이어 기판을 사용한다. V족 재료, Ⅲ족 재료, P형 불순물, N형 불순물 및 캐리어 가스에 대해서는, 상술된 각각의 예에서와 동일한 재료가 사용된다.
이후, 도 12a 내지 12k를 참조하여 실시예 6의 갈륨 질화물족 화합물 반도체 레이저의 제조 단계가 기술될 것이다.
먼저, 제1 결정 성장을 위해, 사파이어 기판(1)이 MOCVD 장치의 서셉터 상에 배치된다. 그 후, 기판 온도가 약 1200℃로 상승되며 표면 처리가 행해진다. 그 후, 사파이어 기판(1)의 온도가 약 500 내지 650℃로 저하되고, 도 12a에 도시된 바와 같이, GaN 버퍼층, AlN 버퍼층 또는 Al0.1Ga0.9N 버퍼층(2')이 약 50㎚ 내지 2㎛ 두께를 갖도록 사파이어 기판(1) 상에 성장된다. 그 후, 기판 온도는 약 1050℃로 상승된다. N형 GaN 버퍼층(2)은 0.5 내지 1㎛ 두께를 갖도록 성장된 후, N형 Al0.1Ga0.9N 클래딩 층(3)이 약 0.7 내지 1㎛ 두께를 갖도록 N형 GaN 버퍼층(2) 상에 성장된다.
그 후, 기판 온도가 약 800 내지 850℃의 온도로 저하되며, 비도핑 In0.15Ga0.85N 활성층(4)가 약 3 내지 80㎚의 두께를 갖도록 성장된다. 그 후, 기판 온도가 1050℃로 상승되며, Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)가 약 0.1 내지 약 0.3㎛ 두께를 갖도록 성장된다. 그 후, 기판 온도는 약 800 내지 850℃로 저하되며, Mg 도핑 InN 재증발 층(6)이 약 3㎚ 두께를 갖도록 성장된다. 기판 온도는 약 400 ℃로 저하된다. 그 후, 약 1050℃로 기판 온도가 상승되면서 N형 Al0.05Ga0.95N 내부 전류 제한층(7)이 약 0.5㎛ 두께를 갖도록 성장된다.
그 후, MOCVD 장치 내의 성장 챔버로부터 웨이퍼가 추출된다. 그 후, SiOx막, SiNx막 또는 레지스트 마스크(12)가 N형 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 형성된다. 그 후, 도 12b에 도시된 바와 같이, 공통 포토리소그래피 기술을 사용하여 N형 Al0.05Ga0.95N 내부 전류 제한층(7) 상의 SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부가 제거되어 스트라이프형 개구(13)을 형성한다.
그 후, 웨이퍼는 대기 분위기에서 습식 에칭 또는 건식 에칭으로 처리된다. 도 12c에 도시된 바와 같이, N형 Al0.05Ga0.95N 내부 전류 제한층(7)은 Mg 도핑 InN 재증발층(6)의 표면이 노출될 때까지 에칭되어 보다 깊은 개구(14)가 형성된다. 이러한 에칭은 상술된 RIE 또는 ECR-RIBE 방법으로 예를 들어 BCl3/Ar 또는 CCI2F2/Ar과 같은 가스를 사용하여 수행된다.
불화 수소산계 에칭 용액 또는 유기 용매에 의해 레지스트 마스크(12)가 제거된다.
그 후, 웨이퍼는 MOCVD 장치의 서셉터 상에 재배치된다. N2및 NH3를 함유한 대기 분위기에서, Mg 도핑 InN 층(6)은 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출되도록 약 550℃ 기판 온도에서 재증발된다(그리하여, 노출부(15)가 형성된다).
그 후, 예를 들어, 소정 온도에서 Mg 소자의 여러 원자층을 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)의 노출면 상에(도 12e에서 5P1) 증착함으로써, 그것에(도 12f에서 5P2) 이온을 주입함으로써, 또는 그 상부에(도 12g에서 5P3) Mg 고 도핑 Al0.05Ga0.95N 층을 제공함으로써 Mg 고 도핑 영역(20)이 형성된다.
실시예 6에서의 P형 불순물 재료 및 Mg 불순물 농도의 양호한 범위는 실시예 5에서와 동일하다.
그 후, 제2 결정 성장이 수행된다. 도 12h에 도시된 바와 같이, Mg 도핑 Al0.1Ga0.9N 클래딩 층(5) 상에 Mg 고 도핑 영역(20)으로부터 Mg의 재증발을 방지하기 위해, 약 400 내지 약 650℃의 기판 온도에서 Mg 도핑 Al0.05Ga0.95N 불순물 증발 방지층(21)이 약 10 내지 20㎚의 두께를 갖도록 성장된다.
이 때, 불순물 증발 방지층(21)은 다결정 상태이다. 그러나, 기판 온도를 상승시켜 불순물 증발 방지층(21) 상에 Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)을 재성장시키는 단계 동안, 불순물 증발 방지층(21)은 다결정 상태에서 단결정 상태로 변형된다. 그러므로, 소자 특성에 그다지 큰 악영향을 미치지는 않는다.
그 후, 기판 온도가 약 1050℃로 상승된다. 그 후, 도 12i에 도시된 바와 같이, Mg 도핑 Al0.1Ga0.9N 클래딩 층(8)이 약 0.7 내지 약 1㎛ 두께를 갖도록 성장되고 Mg 도핑 GaN 콘택트 층(9)가 약 0.5 내지 1㎛ 두께를 갖도록 성장된다. 기판 온도 상승 단계 동안 Mg 도핑 클래딩 층(5)의 표면 상에 증착된 Mg가 Mg 도핑 Al0.1Ga0.9N 클래딩 층(5)로 확산된다.
그 후, MOCVD 장치로부터 웨이퍼가 추출된다. 그 후, N2분위기에서, Mg 도핑층이 P형으로 변형되도록 약 800℃의 온도에서 웨이퍼가 어닐링된다. 그 후, N측 전극의 부착을 수행하기 위해, 도 12j에 도시된 바와 같이 N형 GaN 층(2)가 노출될 때까지 에칭(16)이 수행된다.
그 후, 도 12k에 도시된 바와 같이, P형 전극(10)이 P형 GaN 콘택트 층(9)의 상부면 상에 형성되며, N측 전극(11)이 N형 GaN 층(2)의 노출면 상에 형성된다.
상술된 방식으로, 도 11에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 6의 갈륨 질화물족 화합물 반도체 레이저는 실시예 5에서의 소자 구조와 동일하다. 그러므로, 실시예 5에서와 동일한 효과가 얻어진다.
실시예 7
도 13은 본 발명의 실시예 7에 따른 갈륨 질화물족 화합물 반도체 레이저를 도시한다. 실시예 7의 갈륨 질화물족 화합물 반도체 레이저는 실시예 5에서와 동일한 구조를 가지며 MOCVD법에 의해 제조된다. 실시예 7에서, 저저항 P형 SiC 기판이 사용된다. V족 재료, Ⅲ족 재료, P형 불순물, N형 불순물 및 캐리어 가스에 대해서는, 상술된 각각의 예에서와 동일한 재료가 실시예 7에서도 사용된다.
이 후, 도 14a 내지 14k를 참조하여, 실시예 7의 갈륨 질화물족 화합물 반도체 레이저의 생성 단계를 설명하기로 한다.
제1 결정 성장을 위해, 저저항의 P형 SiC 기판(1)이 MOCVD 장치의 서셉터 상에 배치된다. 그 후, 기판 온도가 약 1200℃로 상승되며 표면 처리가 행해진다.
그 후, 저저항의 P형 SiC 기판(1)의 온도가 약 1050 ℃로 저하되고, 도 14a에 도시된 바와 같이, Mg 도핑 GaN 버퍼층(2)가 약 0.5 내지 1 ㎛ 두께를 갖도록 저저항의 P형 SiC 기판(1) 상에 성장된다. 그 후, 기판 온도가 약 800 내지 850℃의 온도까지 저하되며, 비도핑 In0.15Ga0.85N 활성층(4)가 약 3 내지 80㎚의 두께를 갖도록 성장된다. 그 후, 기판 온도가 1050℃로 상승되는 동안, N형 Al0.1Ga0.9N 클래딩 층(5)가 약 0.1 내지 약 0.3㎛ 두께를 갖도록 성장된다. 그 후, 기판 온도는 약 800 내지 850℃로 저하되며, N형 InN 재증발 층(6)이 약 3㎚ 두께를 갖도록 성장된다. 그 후, 기판 온도는 약 400℃로 저하된 후, 약 400 내지 1050℃로 기판 온도가 상승되면서 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)이 약 0.5㎛ 두께를 갖도록 성장된다. 내부 전류 제한층(7)은 전류가 흐르지 않는 고저항층일 수도 있다.
그 후, MOCVD 장치 내의 성장 챔버로부터 웨이퍼가 추출된다. 그 후, SiOx막, SiNx막 또는 레지스트 마스크(12)가 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 형성된다. 그 후, 도 14b에 도시된 바와 같이, 공통 포토리소그래피 기술을 사용하여 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7) 상의 SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부가 제거되어 스트라이프형 개구(13)을 형성한다.
그 후, 웨이퍼는 대기 분위기에서 습식 에칭 또는 건식 에칭으로 처리된다. 도 14c에 도시된 바와 같이, Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)은 N형 InN 재증발층(6)의 표면이 노출될 때까지 에칭되어 보다 깊은 개구(14)가 형성된다. 이러한 에칭은 상술된 ECR-RIBE 방법으로 예를 들어 BCl3/Ar 또는 CCI2F2/Ar과 같은 가스를 사용하여 수행된다.
그 후, 도 14에 도시된 바와 같이, 불화 수소산계 에칭 용액 또는 유기 용매에 의해 레지스트 마스크(12)가 제거된다.
그 후, 웨이퍼는 MOCVD 장치의 서셉터 상에 재배치된다. N2및 NH3를 함유한 대기 분위기에서, 도 14e에 도시된 바와 같이 N형 InN 층(6)은 N형 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출되도록 약 550℃ 기판 온도에서 재증발된다.
그 후, 예를 들어, 소정 온도에서 Si 소자의 여러 원자층을 N형 Al0.1Ga0.9N 클래딩 층(5)의 노출면 상에(도 14f에서 5N1) 증착함으로써, 그것에(도 14g에서 5N2) 이온을 주입함으로써, 또는 그 상부에(도 14h에서 5N3) Si 고 도핑 Al0.05Ga0.95N 층을 제공함으로써 Si 고 도핑 영역(20)이 형성된다.
Si 고 도핑 영역(20)의 캐리어 농도는 양호하게는 1×1018내지 1×1019㎝-3범위이다.
N형 불순물로서는, 예를 들어 수산화물의 수소 희석 가스인 디실란(Si2H6), 황화 수소(H2S), 황화 셀레늄(H2Se), GeH4, SnH4, TeH4등의 가스가 사용될 수도 있다. N형 고 불순물 농도 영역을 형성하는 기판 온도는 양호하게는 약 400 내지 800℃이다.
그 후, 제2 결정 성장이 수행된다. 도 14i에 도시된 바와 같이, Si 도핑 Al0.1Ga0.9N 클래딩 층(5)의 노출면 상에 Si 고 도핑 영역으로부터 Si의 재증발을 방지하기 위해, 약 400 내지 약 650℃의 기판 온도에서 약 10 내지 20㎚의 두께를 갖도록 Si 도핑 Al0.05Ga0.95N 불순물 증발 방지층(21)이 도포된다. 이 때, 저 기판 온도에서 도포된 불순물 증발 방지층(21)은 다결정 상태이다. 그러나, 기판 온도를 상승시켜 불순물 증발 방지층(21) 상에 N형 Al0.1Ga0.9N 클래딩 층(8)을 재성장시키는 단계 동안, 불순물 증발 방지층(21)은 다결정 상태에서 단결정 상태로 변형된다. 그러므로, 소자 특성에 그다지 큰 악영향을 미치지는 않는다.
그 후, 기판 온도가 약 1050℃로 상승되며, 도 14j에 도시된 바와 같이, N형 Al0.1Ga0.9N 클래딩 층(8)이 약 0.7 내지 약 1㎛ 두께를 갖도록 성장된다. 그 후, N형 콘택트 층(9)가 약 0.5 내지 1㎛ 두께를 갖도록 성장된다. 기판 온도 상승 단계 동안 N형 클래딩 층(5)의 표면 상에 Si 고 도핑 Al0.1Ga0.9N 클래딩 층(5)로 Si가 확산된다.
그 후, MOCVD 장치로부터 웨이퍼가 추출된다. 그 후, N2분위기에서, Mg 도핑층이 P형으로 변형되도록 약 800℃의 온도에서 웨이퍼가 어닐링된다. 도 14k에 도시된 바와 같이, N측 전극(11)이 N형 GaN 콘택트 층(9)의 상부면 상에 형성되며, P측 전극(10)이 저저항의 P형 SiC 기판(1)의 하부면 상에 형성된다.
상술된 방식으로, 도 13에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 7의 갈륨 질화물족 화합물 반도체 레이저는 실시예 5 및 실시예 6에서의 소자 구조와 동일하다. 그러므로, 실시예 5 및 실시예 6에서와 동일한 효과가 얻어진다.
실시예 8
도 15는 본 발명의 실시예 8에 따른 갈륨 질화물족 화합물 반도체 레이저를 도시한다. 실시예 8의 갈륨 질화물족 화합물 반도체 레이저는 실시예 6에서와 동일한 구조를 가지며 MOCVD법에 의해 제조된다. 본 발명의 실시예 8에 따르면 사파이어 기판이 사용되며, V족 재료, Ⅲ족 재료, P형 불순물, N형 불순물 및 캐리어 가스에 대해서는, 상술된 각각의 예에서와 동일한 재료가 사용된다.
이 후, 도 16a 내지 16k를 참조하여, 갈륨 질화물족 화합물 반도체 레이저의 생성 단계를 설명하기로 한다.
먼저, 제1 결정 성장을 수행하기 위해, 사파이어 기판(1)이 MOCVD 장치의 서셉터 상에 배치된다. 그 후, 기판 온도가 약 1200℃로 상승되며 표면 처리가 행해진다. 그 후, 사파이어 기판(1)의 온도가 약 500 및 650℃로 저하되고, 도 16a에 도시된 바와 같이, GaN 버퍼층, AlN 버퍼층 또는 Al0.1Ga0.9N 버퍼층(2')이 약 50 ㎚ 내지 약 2 ㎛ 두께를 갖도록 사파이어 기판(1) 상에 성장된다.
그 후, 기판 온도가 약 1050℃로 저하된다. 그 후, Mg 도핑 GaN 버퍼층(2)가 약 0.5 내지 1㎛의 두께를 갖도록 성장된다. 그 후, Mg 도핑 Al0.1Ga0.9N 클래딩 층(3)이 약 0.7 내지 약 1㎛ 두께를 갖도록 Mg 도핑 GaN 버퍼층(2) 상에 성장된다. 그 후, 기판 온도는 약 400 내지 850℃로 저하되며, 비도핑 In0.15Ga0.85N 활성층(4)가 약 3 내지 80㎚ 두께를 갖도록 성장된다. 그 후, 기판 온도를 약 1050℃로 상승시키면서 N형 Al0.1Ga0.9N 클래딩 층(5)가 약 0.1 내지 0.3㎛ 두께를 갖도록 성장된다. 그 후, 기판 온도가 약 800 내지 850℃로 저하되며, N형 InN 재증발 층(6)이 약 3㎚의 두께를 갖도록 성장된다. 그 후, 기판 온도가 약 400℃로 저하되면, 기판 온도를 약 400 내지 1050℃까지 상승시키면서 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)이 약 0.5㎛ 두께를 갖도록 성장된다. 내부 전류 제한층(7)은 전류가 흐르지 않는 고저항층일 수도 있다.
그 후, MOCVD 장치 내의 성장 챔버로부터 웨이퍼가 추출된다. 그 후, SiOx막, SiNx막 또는 레지스트 마스크(12)가 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7) 상에 형성된다. 그 후, 도 16b에 도시된 바와 같이, 공통 포토리소그래피 기술을 사용하여 Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7) 상의 SiOx막, SiNx막 또는 레지스트 마스크(12)의 일부가 제거되어 스트라이프형 개구(13)을 형성한다.
그 후, 웨이퍼는 습식 에칭 또는 건식 에칭으로 처리된다. 도 16c에 도시된 바와 같이, Mg 도핑 Al0.05Ga0.95N 내부 전류 제한층(7)은 N형 InN 재증발층(6)의 표면이 노출될 때까지 에칭되어 보다 깊은 개구(14)가 형성된다. 이러한 에칭은 상술된 RIE 또는 ECR-RIBE 방법으로 예를 들어 BCl3/Ar 또는 CCI2F2/Ar과 같은 가스를 사용하여 수행된다.
그 후, 불화 수소산계 에칭 용액 또는 유기 용매에 의해 레지스트 마스크(12)가 제거된다.
그 후, 웨이퍼는 MOCVD 장치의 서셉터 상에 재배치된다. N2및 NH3를 함유한 대기 분위기에서, 도 16d에 도시된 바와 같이 N형 InN 층(6)은 N형 Al0.1Ga0.9N 클래딩 층(5)의 표면이 노출되도록 약 550℃의 기판 온도에서 선택적으로 재증발된다(따라서, 노출부(15)가 형성된다).
그 후, 예를 들어, 소정의 기판 온도에서 N형 불순물로서 Si의 여러 원자층을 N형 Al0.1Ga0.9N 클래딩 층(5)의 노출면 상에(도 16e에서 5N1) 증착함으로써, 그것에(도 16f에서 5N2) 이온을 주입함으로써, 또는 그 상부에(도 16g에서 5N3) Si 고 도핑 Al0.05Ga0.95N 층을 제공함으로써 Si 고 도핑 영역(20)이 형성된다.
Si 고 도핑 영역(20)의 양호한 캐리어 농도 범위, N형 불순물 및 양호한 기판 온도 범위 또는 실시예 8에서의 것들은 실시예 7에서와 동일하다.
그 후, 제2 결정 성장이 수행된다. 도 16h에 도시된 바와 같이, Si 도핑 Al0.1Ga0.9N 클래딩 층(5)의 노출면 상에 Si 고 도핑 영역(20)으로부터 Si의 재증발을 방지하기 위해, 약 400 내지 약 650℃의 기판 온도에서 약 10 내지 20㎚의 두께를 갖도록 Si 도핑 Al0.05Ga0.95N 불순물 증발 방지층(21)이 도포된다. 이 때, 저 기판 온도에서 도포된 증발 방지층(21)은 다결정 상태이다. 그러나, 기판 온도를 상승시켜 증발 방지층(21) 상에 N형 Al0.1Ga0.9N 클래딩 층(8)을 재성장시키는 단계 동안, 불순물 증발 방지층(21)은 다결정 상태에서 단결정 상태로 변형된다. 그러므로, 소자 특성에 그 다지 큰 악영향을 미치지는 않는다.
그 후, 기판 온도가 약 1050℃로 상승된다. 도 16i에 도시된 바와 같이, 재성장 N형 Al0.1Ga0.9N 클래딩 층(8)이 약 0.7 내지 약 1㎛ 두께를 갖도록 성장되며, N형 GaN 콘택트 층(9)가 약 0.5 내지 1㎛ 두께를 갖도록 성장된다. 기판 온도 상승 단계 동안 N형 클래딩 층(5)의 표면 상에 증착된 Si는 N형 Al0.1Ga0.9N 클래딩 층(5)로 확산된다.
그 후, MOCVD 장치로부터 웨이퍼가 추출된다. N2분위기에서, Mg 도핑층이 P형으로 변형되도록 약 800℃의 온도에서 웨이퍼가 어닐링된다. 도 16j에 도시된 바와 같이, P측 전극의 부착을 수행하기 위해, P형 GaN 층(2)가 노출될 때까지 에칭이 수행된다.
그 후, 도 16k에 도시된 바와 같이, N측 전극(11)이 N형 GaN 콘택트 층(9)의 상부면 상에 형성되며, P측 전극(10)이 P형 GaN 층(2) 상에 형성된다.
상술된 방식으로, 도 15에 도시된 구조를 갖는 갈륨 질화물족 화합물 반도체 레이저가 완성된다.
실시예 8의 갈륨 질화물족 화합물 반도체 레이저는 실시예 5, 실시예 6 및 7에서의 소자 구조와 동일하다. 그러므로, 실시예 5, 6 및 7에서와 동일한 효과가 얻어진다.
실시예 9
상술된 실시예에서, 표면 보호층(7')을 포함하는 갈륨 질화물족 화합물 반도체 레이저 및 고 불순물 농도 영역(20)과 불순물 증발 방지층(21)의 조합을 갖는 갈륨 질화물족 화합물 반도체 레이저에 대해 기술되었다. 그러나, 본 발명은 표면 보호층(7') 및 고 불순물 농도 영역(20)의 조합을 갖는 갈륨 질화물족 화합물 반도체 레이저 및 표면 보호층(7'), 고 불순물 농도 영역(20) 및 불순물 증발 방지층(21)의 조합을 갖는 갈륨 질화물족 화합물 반도체 레이저에 응용될 수 있다.
표면 보호층(7'), 고 불순물 농도 영역(20) 및 불순물 증발 방지층(21)의 조합을 갖는 소자 구조에 따르면, 전기적 특성이 특히 양호한 고 신뢰성 갈륨 질화물족 화합물 반도체 레이저가 향상된 능력으로 인해 실현되어 불순물의 누출이 확실히 방지된다.
실시예 10
실시예 10에서, 본 발명은 갈륨 질화물족 화합물 발광 다이오드에 적용된다. 도 17은 본 발명의 실시예 10에 따른 갈륨 질화물족 화합물 발광 다이오드를 도시한다. 실시예 10의 갈륨 질화물족 화합물 발광 다이오드는 상술된 실시예 1내지 4의 갈륨 질화물족 화합물 반도체 레이저와 다음의 점에서 상이하다. 실시예 1 내지4의 각각의 갈륨 질화물족 화합물 반도체 레이저은 내부 전류 제한층(7)을 가지지만, 실시예 10의 갈륨 질화물족 화합물 발광 다이오드는 내부 전류 제한층(7) 대신에 내부 전류 차단층(37)을 갖는다.
갈륨 질화물족 화합물 발광 다이오드는 또한 표면 보호층(37')을 포함한다. 표면 보호층(37')이 존재하기 때문에, 상술된 예에서와 같이 전기적 특성 및 광학 특성이 향상될 수 있다(예를 들어, 동작 전압 감소, 광 방사 패턴 안정화, 임계 전류 감소 등). 그 결과, 고 신뢰성의 갈륨 질화물족 화합물 발광 다이오드가 실현될 수 있다.
상술된 예에서와 같이, 본 예의 갈륨 질화물족 화합물 발광 다이오드는 다음의 MOCVD법에 의해 제조된다. V족 재료, Ⅲ족 재료 및 N형 불순물에 대해서는, 상술된 예에서와 동일한 재료가 사용된다.
이 후, 도 18a 내지 18f를 참조하여, 실시예 10의 갈륨 질화물족 화합물 발광 다이오드의 생성 단계를 설명하기로 한다.
먼저, 제1 결정 성장을 위해, N형 SiC 기판(31)이 MOCVD 장치의 서셉터 상에 배치된다. 그 후, 기판 온도가 약 1200℃로 상승되며 표면 처리가 행해진다. 그 후, N형 SiC 기판(31)의 온도가 약 500 내지 650℃로 저하된다. 그 후, 도 184a에 도시된 바와 같이, N형 GaN 버퍼층(32)가 약 10 내지 100㎚ 두께를 갖도록 N형 SiC 기판(31) 상에 성장된다.
그 후, 기판 온도가 약 1050℃의 온도까지 상승된다. 그 후, N형 GAN 층(33)이 약 0.5 내지 4㎛의 두께를 갖도록 성장된 후, N형 Al0.1Ga0.9N 클래딩 층(34)가 약 0.1 내지 약 0.3㎛ 두께를 갖도록 성장된다. 그 후, 기판 온도는 약 800 내지 850℃로 저하되며, 비도핑 In0.15Ga0.85N 활성층(35)가 약 3 내지 80㎚ 두께를 갖도록 성장된다.
그 후, 기판 온도가 약 1050℃로 상승된다. 그 후, Mg 도핑 Al0.1Ga0.9N 클래딩 층(36)이 약 0.1 내지 0.3㎛ 두께를 갖도록 성장되며, N형 또는 고저항성의 Al0.05Ga0.95N 내부 전류 차단층(37)이 약 0.5㎛ 두께를 갖도록 성장된다.
그 후, MOCVD 장치 내의 성장 챔버로부터 웨이퍼가 추출된다. 그 후, SiOx막, SiNx막 또는 레지스트 마스크(100)이 N형 또는 고저항성의 Al0.05Ga0.95N 내부 전류 차단층(37) 상에 형성된다. 그 후, 도 18b에 도시된 바와 같이, 공통 포토리소그래피 기술을 사용하여 N형 또는 고저항성의 Al0.05Ga0.95N 내부 전류 차단층(37) 상의 SiOx막, SiNx막 또는 레지스트 마스크(100)의 일부가 제거되어 원형부가 남겨진다.
그 후, 웨이퍼가 습식 에칭 또는 건식 에칭으로 처리된다. 도 18c에 도시된 바와 같이, N형 또는 고저항성의 Al0.05Ga0.95N 내부 전류 차단층(37)은 Mg 도핑 Al0.1Ga0.9N 클래딩 층(36)의 표면이 노출될 때까지 선택적으로 에칭된다.
그 후, 불화 수소산계 에칭 용액 또는 유기 용매에 의해 레지스트 마스크(100)이 제거된다.
그 후, 제2 결정 성장을 위해, 웨이퍼는 MOCVD 장치의 서셉터 상에 재배치된다. 약 400 내지 650℃의 기판 온도에서, 도 18d에 도시된 바와 같이, Mg 도핑 Al0.05Ga0.95N 표면 증발 방지층(37')이 약 20 내지 100㎚ 두께를 갖도록 성장된다. 그 후, 기판 온도가 1050℃로 상승되며, Mg 도핑 GaN 콘택트층(39)가 약 0.5 내지 1㎛ 두께를 갖도록 성장된다.
이때, 저 기판 온도에서 도포된 표면 증발 방지층(37')는 다결정 상태이다. 그러나, 기판 온도를 상승시켜 표면 증발 방지층(37') 상에 P형 GaN 콘택트층(39)를 재성장시키는 단계 동안, 표면 증발 방지층(37')은 다결정 상태에서 단결정 상태로 변형된다. 그러므로, 소자 특성에 그다지 큰 악영향을 미치지는 않는다.
그 후, MOCVD 장치로부터 웨이퍼가 추출된다. 그 후, N2분위기에서, Mg 도핑층이 P형으로 변형되도록 약 800℃의 온도에서 웨이퍼가 어닐링된다. 도 18e에 도시된 바와 같이, P형 전극(10)이 P형 GaN 콘택트 층(39)의 상부면 상에 형성되며, N측 전극(12)가 N형 SiC 기판(31)의 하부면 상에 형성된다.
그 후, 도 18f에 도시된 바와 같이, Au로 제조된 본딩 전극(11)이 약 500 내지 800㎚의 두께를 갖도록 P측 전극(10) 상의 바람직한 위치에 형성된다. 상술된 방식으로, 도 17에 도시된 구조를 갖는 갈륨 질화물족 화합물 발광 다이오드가 완성된다.
실시예 10의 갈륨 질화물족 화합물 발광 다이오드는 또한 클래딩 층(36)의 노출면을 피복하는 표면 보호층(37') 및 내부 전류 차단층(37)을 포함하며, 상술된 예에서와 동일한 효과가 실시예 10에서도 얻어질 수 있다.
기판, 각 층의 조합비 등을 고려하면, 상기 실시예에서 기술된 것으로부터의 선택 및 그 조합이 가능하다.
상술된 실시예 1 내지 9에서, 본 발명은 갈륨 질화물족 화합물 반도체 레이저에 응용되었다. 그러나, 본 발명은 갈륨 질화물족 화합물 발광 다이오드에도 응용될 수 있다.
상술된 본 발명은 재료 가스의 분해 효율이 저하되지 않고 내부 전류 제한층 및 하부 클래딩 층의 노출면의 증발이 방지되는 범위의 온도에서 형성된 표면 보호 층을 포함한다. 그 결과, 하부 클래딩 층으로부터 불순물이 누출되는 것이 방지될 수 있으므로, 계면에서 저저항을 야기한다. 그 결과, 순방향 전압이 감소되어 전기적 특성이 향상될 수 있다.
게다가, 본 발명에 따르면, 하부 클래딩 층의 표면 거칠기 증가 등이 방지될 수 있다. 그 결과, 재성장 클래딩 층의 다결정성이 양호해지므로, 표면 상태가 양호해진다.
더우기, 본 발명에 따르면, 스트라이프형 개구의 변형 및 스트라이프형 개구의 폭 변화가 방지될 수 있다. 따라서, 광학 특성이 향상될 수 있다.
상술된 이유로 인해, 상술된 구조를 갖는 갈륨 질화물족 화합물 반도체 발광 소자는 전기적 특성 및 광학 특성을 향상시키므로(예를 들어, 동작 전압의 감소, 광 방사 패턴의 안정화, 임계 전압의 감소 등), 그 신뢰성이 향상된다.
더우기, 본 발명에 따르면, 표면 보호층에 의해 하부 클래딩 층이 열로부터 보호되기 때문에, 합성비가 안정화될 수 있다. 그러므로, 신뢰성이 보다 향상될 수 있다.
고 불순물 농도 영역이 하부 클래딩 층의 노출면 근처에 형성되고 증발 방지층이 내부 전류 제한층 및 하부 클래딩 층의 노출면을 피복하도록 형성되는 본 발명에 따르면, 불순물은 고 불순물 농도 영역으로부터 기체 상태에서 증발되는 것이 방지될 수 있다. 그 결과, 재성장 계면에서의 직렬 저항이 감소될 수 있다. 결과적으로, 대기 분위기에서 포토리소그래피에 의해 웨이퍼가 에칭되어 스트라이프형 개구를 형성하여, 스트라이프형 개구를 갖는 전류 제한층이 형성되더라고, 계면 레벨은 재성장 계면에서 발생되지 않는다. 그 결과, 재성장 계면에서의 직렬 저항이 증가되지 않는다.
따라서, 낮은 순방향 전압, 그에 따른 바람직한 전기적 특성을 갖는 고 신뢰성의 갈륨 질화물족 화합물 반도체 발광 소자 및 바람직한 재성장 계면이 실현될 수 있다.
본 기술 분야의 숙련자는 본 발명의 사상 및 범위에서 벗어나지 않는 다양한 또 다른 변형을 이해할 수 있으며 가능할 것이다. 따라서, 첨부된 청구 범위는 상술된 설명에 의해 한정되지 않고 오히려 넓게 해석된다.

Claims (33)

  1. 기판, 및 상기 기판 상에 제공된 적층 구조를 구비한 갈륨 질화물족 화합물 반도체 발광 소자에서,
    상기 적층 구조는
    활성층,
    상부 클래딩 층(an upper cladding layer) 및 상기 상부 클래딩 층보 다 기판에 근접하여 위치되며, 상기 상부 클래딩 층과의 사이에 상기 활성층 이 삽입되는 하부 클 래딩 층(a lower cladding layer),
    상기 활성층의 선정된 영역 내에 전류를 제한하기 위한 개구를 가지 며, 상기 상부 클래딩 층 상에 제공되는 내부 전류 제한층,
    상기 내부 전류 제한층, 및 상기 내부 전류 제한층의 개구에 있는 상 기 상부 클래딩 층의 노출면을 피복하기 위한 표면 보호층, 및
    상기 표면 보호층 상에 제공된 재성장 층
    을 구비하되,
    상기 표면 보호층은 상기 재성장 층의 형성 단계에서 상기 상부 클래딩 층 및 상기 내부 전류 제한층에 대해 보호층으로서의 역할을 하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  2. 제1항에 있어서,
    고 불순물 농도 영역이 상기 개구의 상기 상부 클래딩 층의 노출면 근처에 제공되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 내부 전류 제한층의 개구에 대응하는 영역에 개구를 갖는 재증발 층(a revaporation layer)이 상기 상부 클래딩 층과 상기 내부 전류 제한층 사이에 제공되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  4. 제1항에 있어서,
    상기 기판은 비전도성이고,
    상기 하부 클래딩 층 및 상기 내부 전류 제한층은 제1 전도형이며,
    상기 상부 클래딩 층 및 상기 표면 보호층은 제2 전도형이며,
    상기 제1 전도형의 버퍼층이 상기 기판과 상기 하부 클래딩 층 사이에 제공되며,
    상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고,
    상기 제2 전도형의 콘택트층이 상기 재성장 클래딩 층 상에 제공되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  5. 제3항에 있어서,
    상기 기판은 비전도성이고,
    상기 하부 클래딩 층 및 상기 내부 전류 제한층은 제1 전도형이며,
    상기 상부 클래딩 층, 상기 고 불순물 농도 영역, 상기 재증발 층, 및 상기 표면 보호층은 제2 전도형이며,
    상기 제1 전도형의 버퍼층은 상기 기판과 상기 하부 클래딩 층 사이에 제공되며,
    상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고,
    상기 제2 전도형의 콘택트층은 상기 재성장 클래딩 층 상에 제공되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  6. 제1항에 있어서,
    상기 기판, 상기 하부 클래딩 층, 및 상기 내부 전류 제한층은 제1 전도형이며,
    상기 상부 클래딩 층 및 상기 표면 보호층은 제2 전도형이며,
    상기 제1 전도형의 버퍼층은 상기 기판과 상기 하부 클래딩 층 사이에 제공되며,
    상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고,
    상기 제2 전도형의 콘택트층은 상기 재성장 클래딩 층 상에 제공되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  7. 제3항에 있어서,
    상기 기판, 상기 하부 클래딩 층, 및 상기 내부 전류 제한층은 제1 전도형이고,
    상기 상부 클래딩 층, 상기 고 불순물 농도 영역, 상기 재증발 층, 및 상기 표면 보호층은 제2 전도형이며,
    상기 제1 전도형의 버퍼층은 상기 기판과 상기 하부 클래딩 층 사이에 제공되며,
    상기 재성장 층은 상기 제2 전도형의 재성장 클래딩 층을 포함하고,
    상기 제2 전도형의 콘택트층은 상기 재성장 클래딩 층 상에 제공되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  8. 제1항에 있어서,
    상기 표면 보호층은 AltGa1-tN (0＜t＜1)으로 만들어지고,
    상기 내부 전류 제한층은 AlwGa1-wN (0≤w≤1)으로 만들어지고,
    상기 하부 클래딩 층 및 상기 상부 클래딩 층은 AlxGa1-xN (0≤x＜1)으로 만들어지고,
    상기 활성층은 InyGa1-yN (0≤y≤1: 여기서 w=0, y≠1)으로 만들어지는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  9. 제1항에 있어서,
    상기 표면 보호층은 AltGa1-tN (0＜t＜0.5)으로 만들어지는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  10. 제1항에 있어서,
    상기 표면 보호층은 AltGa1-tN (0.05＜t＜0.2)으로 만들어지는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  11. 제2항에 있어서,
    상기 표면 보호층은 AltGa1-tN (0＜t＜1)으로 만들어지고,
    상기 재증발 층은 InzGa1-zN (0＜z≤1)으로 만들어지고,
    상기 내부 전류 제한층은 AlwGa1-wN (0≤w≤1)으로 만들어지고,
    상기 하부 클래딩 층 및 상기 상부 클래딩 층은 AlxGa1-xN (0≤x＜1)으로 만들어지고,
    상기 활성층은 InyGa1-yN (0≤y≤1, 여기서 x=0, y≠0)으로 만들어지는 것을특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  12. 제3항에 있어서,
    상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형이며, 상기 고 불순물 농도 영역에서 상기 제2 전도형의 불순 이온은 Mg와 Zn으로 구성된 족으로부터 선택되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  13. 제3항에 있어서,
    상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형이고, 상기 고 불순물 농도 영역에서 상기 제2 전도형의 불순 이온은 Si, S, Se, Ge, Sn 및 Te로 구성된 족으로부터 선택되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  14. 제1항에 있어서,
    상기 표면 보호층은 불순물이 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하는 역할을 하고, 또한 상기 상부 클래딩 층의 표면 거칠기와 상기 내부 전류 제한층의 개구의 변형을 방지하는 역할을 하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  15. 제2항에 있어서,
    상기 표면 보호층은 불순물이 상기 고 불순물 농도 영역과 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하기 위한 증발 방지층으로서의 역할을 하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  16. 제1항에 있어서,
    상기 표면 보호층은 재료 가스(material gases)의 분해 효율에 어떠한 열화도 유발되지 않고 상기 내부 전류 제한층 및 상기 상부 클래딩 층의 증발이 방지되는 약 400 내지 약 650℃의 온도로 형성되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  17. 제1항에 있어서,
    전류 차단층이 상기 내부 전류 제한층 대신에 제공되는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자.
  18. 갈륨 질화물족 화합물 반도체 발광 소자가 기판, 및 상기 기판 상에 제공된 적층 구조를 구비하고,
    상기 적층 구조는
    활성층,
    상부 클래딩 층(an upper cladding layer) 및 상기 상부 클래딩 층보 다 기판에 근접하며, 상기 상부 클래딩 층과의 사이에 상기 활성층이 삽입되 는 하부 클래딩 층(a lower cladding layer),
    상기 활성층의 선정된 영역 내에 전류를 제한하기 위한 개구를 가지 며, 상기 상부 클래딩 층 상에 제공되는 내부 전류 제한층,
    상기 내부 전류 제한층, 및 상기 내부 전류 제한층의 개구에 있는 상 기 상부 클래딩 층의 노출면을 피복하기 위한 표면 보호층, 및
    상기 표면 보호층 상에 제공된 재성장층
    을 구비하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법에 있어서,
    상기 내부 전류 제한층, 및 상기 내부 전류 제한층의 개구에 있는 상기 상부 클래딩 층의 노출면을 피복하도록 제1 온도 범위의 온도로 상기 표면 보호층을 형성하는 단계; 및
    제2 온도 범위의 온도에서 상기 표면 보호층 상에 재성장층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 온도 범위는 재료 가스(material gases)의 분해 효율에 어떠한 열화도 유발되지 않고 또한 상기 내부 전류 제한층 및 상기 상부 클래딩 층의 증발이 방지되는 범위인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 온도 범위는 약 400 내지 약 650℃인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  21. 제18항에 있어서,
    성장 챔버를 상기 기판에 삽입하고, 제1 전도형의 AluGa1-uN (0≤u≤1)을 사용하여 상기 기판 상에 버퍼층을 성장시키는 단계;
    상기 제1 전도형의 AlxGa1-xN (0≤x＜1)을 사용하여 상기 제1 전도형의 AluGa1-uN 버퍼층 상에 하부 클래딩 층을 성장시키는 단계;
    InyGa1-yN (0≤y≤1: 여기서 x=0, y≠0)을 사용하여 상기 제1 전도형의 AlxGa1-xN 하부 클래딩 층 상에 활성층을 성장시키는 단계;
    제2 전도형의 AlxGa1-xN (0≤x＜1)을 사용하여 상기 InyGa1-yN 활성층 상에 상부 클래딩 층을 성장시키는 단계;
    상기 제1 전도형의 AlwGa1-wN (0≤w≤1)을 사용하여 상기 제2 전도형의 AlxGa1-xN 상부 클래딩 층 상에 내부 전류 제한층을 성장시키는 단계;
    상기 성장 챔버로부터 상기 기판을 제거하고, 개구를 형성하기 위해 상기 제1 전도형의 AlwGa1-wN 내부 전류 제한층의 일부를 선택적으로 제어하는 단계;
    상기 성장 챔버에 상기 기판을 다시 삽입하고, 상기 제2 전도형의 AltGa1-tN (0＜t＜1)을 사용하여 상기 제1 전도형의 AlwGa1-wN 내부 전류 제한층 상에 표면 보호층을 성장시키는 단계; 및
    상기 제2 전도형의 AlxGa1-xN (0≤x＜1)을 사용하여 상기 제2 전도형의 AltGa1-tN 표면 보호층 상에 상기 재성장 클래딩 층을 포함한 재성장 층을 성장시키고, 상기 제2 전도형의 Alx'Ga1-x'N (0≤x'＜1)을 사용하여 그 위에 콘택트층을 순차적으로 성장시키는 단계
    를 포함하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 제2 전도형의 InzGa1-zN (0＜z≤1)을 사용하여 상기 제2 전도형의 AlxGa1-xN 상부 클래딩 층과 상기 제1 전도형의 AlwGa1-wN 내부 전류 제한층 사이에 재증발 층을 형성하는 단계;
    상기 AlxGa1-xN 상부 클래딩 층의 표면을 노출시키기 위해 상기 AlwGa1-wN 내부 전류 제한층의 개구에 있는 상기 InzGa1-zN 재증발 층의 노출부를 증발시키는 단계; 및
    상기 AlxGa1-xN 상부 클래딩 층의 노출면 근처에 고 농도인 제2 전도형의 불순물을 포함한 고 불순물 농도 영역을 형성하기 위해, 상기 AlxGa1-xN 상부 클래딩 층의 노출면 근방에 금속 원소를 상기 제2 전도형의 불순물로서 증착시키거나 또는 그것에 이온을 주입시키는 단계
    를 포함하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  23. 제21항에 있어서,
    상기 기판은 비전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  24. 제22항에 있어서,
    상기 기판은 비전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  25. 제21항에 있어서,
    상기 기판은 비전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  26. 제22항에 있어서,
    상기 기판은 비전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  27. 제21항에 있어서,
    상기 기판은 전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  28. 제22항에 있어서,
    상기 기판은 전도형이고, 상기 제1 전도형은 N형이고, 상기 제2 전도형은 P형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  29. 제21항에 있어서,
    상기 기판은 전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  30. 제22항에 있어서,
    상기 기판은 전도형이고, 상기 제1 전도형은 P형이고, 상기 제2 전도형은 N형인 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  31. 제18항에 있어서,
    상기 기판 보호층은 불순물이 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하고, 또한 상부 클래딩 층의 표면 거칠기 및 상기 내부 전류 제한층의 개구의 변형을 방지하는 역할을 하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  32. 제22항에 있어서,
    상기 표면 보호층은 불순물이 상기 고 불순물 농도 영역과 상기 상부 클래딩 층으로부터 가스 상태로 증발하는 것을 방지하기 위한 증발 방지층으로서의 역할을 하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
  33. 제18항에 있어서,
    상기 내부 전류 제한층 대신에 전류 차단층을 형성하는 단계; 및
    상기 성장 챔버로부터 상기 기판을 꺼내고, 상기 상부 클래딩 층의 표면 일부를 노출시키기 위해 상기 전류 차단층을 선택적으로 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 갈륨 질화물족 화합물 반도체 발광 소자의 제조 방법.
KR1019970045934A 1996-09-06 1997-09-05 갈륨질화물족화합물반도체발광소자및그제조방법 KR100274773B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23704996A JP3787195B2 (ja) 1996-09-06 1996-09-06 窒化ガリウム系化合物半導体発光素子の製造方法
JP96-237049 1996-09-06

Publications (2)

Publication Number Publication Date
KR19980024372A true KR19980024372A (ko) 1998-07-06
KR100274773B1 KR100274773B1 (ko) 2001-01-15

Family

ID=17009659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970045934A KR100274773B1 (ko) 1996-09-06 1997-09-05 갈륨질화물족화합물반도체발광소자및그제조방법

Country Status (4)

Country Link
US (2) US6111275A (ko)
EP (1) EP0828302B1 (ko)
JP (1) JP3787195B2 (ko)
KR (1) KR100274773B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3283802B2 (ja) * 1997-09-29 2002-05-20 日本電気株式会社 選択成長法を用いた半導体層及びその成長方法、選択成長法を用いた窒化物系半導体層及びその成長方法、窒化物系半導体発光素子とその製造方法
JP4079393B2 (ja) * 1998-03-10 2008-04-23 シャープ株式会社 窒化物系化合物半導体レーザ素子及びその製造方法
US6503769B2 (en) * 1998-10-26 2003-01-07 Matsushita Electronics Corporation Semiconductor device and method for fabricating the same
WO2000054342A1 (en) * 1999-03-10 2000-09-14 Nova Crystals, Inc. HIGH BRIGHTNESS NITRIDE-BASED LEDs
JP3459607B2 (ja) 1999-03-24 2003-10-20 三洋電機株式会社 半導体レーザ素子およびその製造方法
JP2001094212A (ja) 1999-09-24 2001-04-06 Sanyo Electric Co Ltd 半導体素子およびその製造方法
US6562644B2 (en) * 2000-08-08 2003-05-13 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate, method of manufacturing the semiconductor substrate, semiconductor device and pattern forming method
JP3909811B2 (ja) * 2001-06-12 2007-04-25 パイオニア株式会社 窒化物半導体素子及びその製造方法
US20040140474A1 (en) * 2002-06-25 2004-07-22 Matsushita Electric Industrial Co., Ltd. Semiconductor light-emitting device, method for fabricating the same and method for bonding the same
US6815241B2 (en) * 2002-09-25 2004-11-09 Cao Group, Inc. GaN structures having low dislocation density and methods of manufacture
CN1638055A (zh) * 2003-12-24 2005-07-13 松下电器产业株式会社 氮化物系化合物半导体元件的制造方法
KR100586955B1 (ko) * 2004-03-31 2006-06-07 삼성전기주식회사 질화물 반도체 발광소자의 제조방법
US7508001B2 (en) 2004-06-21 2009-03-24 Panasonic Corporation Semiconductor laser device and manufacturing method thereof
US20070195843A1 (en) * 2006-02-22 2007-08-23 Satoshi Tamura Nitride semiconductor laser device and method for fabricating the same
US8034648B1 (en) * 2006-05-15 2011-10-11 Finisar Corporation Epitaxial regrowth in a distributed feedback laser
JP4954691B2 (ja) * 2006-12-13 2012-06-20 パナソニック株式会社 窒化物半導体レーザ装置の製造方法及び窒化物半導体レーザ装置
TWI452716B (zh) * 2007-06-08 2014-09-11 Formosa Epitaxy Inc Gallium nitride based light emitting diode and manufacturing method thereof
KR101047634B1 (ko) * 2008-11-24 2011-07-07 엘지이노텍 주식회사 발광 소자 및 그 제조방법
KR101552104B1 (ko) * 2009-01-20 2015-09-14 삼성전자주식회사 반도체 발광소자
US8748932B2 (en) * 2011-01-26 2014-06-10 Lg Innotek Co., Ltd. Light emitting device having curved top surface with fine unevenness
KR102007402B1 (ko) * 2012-08-06 2019-08-05 엘지이노텍 주식회사 발광소자
WO2017202329A1 (zh) * 2016-05-25 2017-11-30 厦门三安光电有限公司 发光二极管及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07101769B2 (ja) * 1989-01-24 1995-11-01 ローム株式会社 半導体レーザ
JPH0362585A (ja) * 1989-07-28 1991-03-18 Nec Corp 半導体レーザ装置
US5386429A (en) * 1992-03-31 1995-01-31 Matsushita Electric Industrial Co., Ltd. Low operating current and low noise semiconductor laser device for optical disk memories
US5432808A (en) * 1993-03-15 1995-07-11 Kabushiki Kaisha Toshiba Compound semicondutor light-emitting device
JP2914093B2 (ja) * 1993-06-04 1999-06-28 住友電気工業株式会社 半導体レーザ
KR970011146B1 (ko) * 1993-10-06 1997-07-07 엘지전자 주식회사 반도체 레이저 다이오드 제조방법
JPH07249820A (ja) * 1994-03-09 1995-09-26 Toshiba Corp 半導体発光素子
JP3325713B2 (ja) * 1994-08-22 2002-09-17 ローム株式会社 半導体発光素子の製法
JPH0897507A (ja) * 1994-09-29 1996-04-12 Rohm Co Ltd 半導体レーザ
JPH08222815A (ja) * 1994-12-13 1996-08-30 Mitsubishi Electric Corp 半導体レーザ装置の製造方法、及び半導体レーザ装置
US5539762A (en) * 1995-05-12 1996-07-23 At&T Corp. Article comprising a semiconductor laser with carrier stopper layer
US5751756A (en) * 1995-09-05 1998-05-12 Matsushita Electronics Corporation Semiconductor laser device for use as a light source of an optical disk or the like

Also Published As

Publication number Publication date
JPH1084165A (ja) 1998-03-31
EP0828302A2 (en) 1998-03-11
JP3787195B2 (ja) 2006-06-21
EP0828302A3 (en) 1998-12-23
KR100274773B1 (ko) 2001-01-15
US6284559B1 (en) 2001-09-04
US6111275A (en) 2000-08-29
EP0828302B1 (en) 2012-05-30

Similar Documents

Publication Publication Date Title
KR100274773B1 (ko) 갈륨질화물족화합물반도체발광소자및그제조방법
US8101465B2 (en) Method of fabricating a semiconductor device with a back electrode
US6091083A (en) Gallium nitride type compound semiconductor light-emitting device having buffer layer with non-flat surface
JP4083866B2 (ja) 半導体レーザ素子
KR100330314B1 (ko) 질화갈륨계화합물반도체레이저및그제조방법
KR100303963B1 (ko) 질화갈륨계화합물반도체발광소자및그제조방법
JP3857295B2 (ja) 半導体発光素子
US6030849A (en) Methods of manufacturing semiconductor, semiconductor device and semiconductor substrate
US7485902B2 (en) Nitride-based semiconductor light-emitting device
US20110001126A1 (en) Nitride semiconductor chip, method of fabrication thereof, and semiconductor device
KR20030001470A (ko) 질화물계 반도체 레이저 소자 및 그 제조방법
US5966396A (en) Gallium nitride-based compound semiconductor laser and method of manufacturing the same
US6801559B2 (en) Group III nitride compound semiconductor laser
US6631149B1 (en) Laser diode using group III nitride group compound semiconductor
US5970080A (en) Gallium nitride compound semiconductor light emitting element and method for fabricating the same
US7741654B2 (en) Group III nitride semiconductor optical device
EP0834929B1 (en) Ohmic contact to n-GaN related compound semiconductor and its manufacturing method
JP2010272593A (ja) 窒化物半導体発光素子及びその製造方法
EP1037344B1 (en) Buried heterostructure for lasers and light emitting diodes
KR100323237B1 (ko) 구동회로의변동을억제할수있는발광반도체소자
US7268007B2 (en) Compound semiconductor, method for manufacturing the same, semiconductor device, and method for manufacturing the same
JP4179424B2 (ja) 窒化ガリウム系化合物半導体発光素子の製造方法
JP4033519B2 (ja) 窒化ガリウム系化合物半導体発光素子
KR20010102795A (ko) 변형된 피형 전극구조를 이용한 질화갈륨계 발광 다이오드및 그 제조방법
JP2002237655A (ja) 窒化物半導体素子及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140905

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150904

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160902

Year of fee payment: 17

EXPY Expiration of term