KR102608794B1 - 습기로부터 보호되는 하이브리드 전자 장치 및 습기로부터 하이브리드 전자 장치를 보호하는 방법 - Google Patents

습기로부터 보호되는 하이브리드 전자 장치 및 습기로부터 하이브리드 전자 장치를 보호하는 방법 Download PDF

Info

Publication number
KR102608794B1
KR102608794B1 KR1020170013682A KR20170013682A KR102608794B1 KR 102608794 B1 KR102608794 B1 KR 102608794B1 KR 1020170013682 A KR1020170013682 A KR 1020170013682A KR 20170013682 A KR20170013682 A KR 20170013682A KR 102608794 B1 KR102608794 B1 KR 102608794B1
Authority
KR
South Korea
Prior art keywords
layer
inorganic material
delete delete
chamber
protecting
Prior art date
Application number
KR1020170013682A
Other languages
English (en)
Other versions
KR20170093069A (ko
Inventor
프랑소아 마리온
토니 마인드론
Original Assignee
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
탈레스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈, 탈레스 filed Critical 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
Publication of KR20170093069A publication Critical patent/KR20170093069A/ko
Application granted granted Critical
Publication of KR102608794B1 publication Critical patent/KR102608794B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/26Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device including materials for absorbing or reacting with moisture or other undesired substances, e.g. getters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291Oxides or nitrides or carbides, e.g. ceramics, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3178Coating or filling in grooves made in the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605Shape
    • H01L2224/16057Shape in side view
    • H01L2224/16058Shape in side view being non uniform along the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909Post-treatment of the bump connector or bonding area
    • H01L2224/8192Applying permanent coating, e.g. protective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Chemical Vapour Deposition (AREA)
  • Wire Bonding (AREA)
  • Led Device Packages (AREA)

Abstract

장치의 습기에 대한 보호에 관한 본 발명에 따른 방법은 각각이 2개의 대향 표면을 갖는 제1 및 제2 전자 부품을 포함하되, 상기 표면은:
- 10㎛ 보다 짧은 0이 아닌 거리만큼 이격되며;
- 100mm2 보다 큰 면적을 가지며;
- 물질의 공간 공극만큼 서로로부터 이격된 전기적 상호 연결 요소의 조립에 의해 연결된다.
이 방법은 얇은 원자층 증착물을 장치상에 도포하여 적어도 상기 상호 연결 요소를 덮는 미네랄 물질층을 형성하는 단계를 포함하되, 상기 미네랄 물질층은 10-3g/m2/하루 이하의 수증기 투과성을 갖는다.

Description

습기로부터 보호되는 하이브리드 전자 장치 및 습기로부터 하이브리드 전자 장치를 보호하는 방법{Hybrid electronic device protected against humidity and method of protecting a hybrid electronic device against humidity}
본 발명은 두 조립된 구성 부품들 사이의 연결의 신뢰성을 개선하는데 관한 것이다.
본 발명은 특히 두 구성 부품 사이에 수직 상호 연결을 형성하는 소위 "플립 칩(flip-chip)" 기술에 따른 두 전자 구성 부품의 조립에 적용된다. 본 발명은 따라서 소위 "칩 온 칩(chip-on chip)", "칩 온 웨이퍼(chip-on-wafer)", 및 "웨이퍼 온 웨이퍼(wafer-on-wafer)"에 적용된다.
본 발명은 유리하게는 매우 작은 피치를 갖는 금속 패턴에 대한 상호 연결을 요하는 장치에 적용되며, 특히 예를 들면 다수의 연결을 포함하는 대형 이질 검출 어레이, 실온 하이브리드화된(cold-hybridized) 온도 감지 검출 어레이, 또는 기계적 응력에 대해 감지하는 검출 어레이와 같은 매우 큰 규모이며 매우 작은 피치를 갖는 이미저(imager)의 제조에 적용된다. 본 발명은 또한 유리하게는 상이한 재료로 만들어진 회로의 스택을 포함하며 열적 응력에 감응하는 소위 "3D" 구조에 적용된다. 본 발명은 또한 작은 수의 광자, 특히 단일 광자를 검출할 수 있는 고감도 검출기에 적용된다.
본 발명은 또한 구성 부품의 실온 하이브리드화에 적용된다.
소위 "플립 칩" 기술에 의한 예를 들면 열압축에 의한 두 전자 구성 부품의 조립은 일반적으로 소정 연결 패턴에 따라 제1 전자 구성 부품의 표면 및 제2 전자 구성 부품의 표면 상에 전기적 도전성 솔더 볼(solder ball)을 형성하는 단계를 포함한다. 다음으로 제1 구성 부품은 제2 구성 부품 상에 배치되어 그들의 각 솔더 볼들을 정렬하고, 그 후 조립체가 가압되고 가열된다. 접촉하도록 배치된 볼들은 변형되고 용융되어 일반적으로 슬라이스의 형태로 전자 구성 부품들의 주면(main plane)에 수직인 전기적 상호 연결을 형성한다.
1 마이크로미터 내지 10 마이크로미터 범위의 간격만큼 이격되고 100mm2 보다 큰 대향 면적(예를 들면, 서로 대향하는 10 밀리미터 측면 길이를 갖는 2개의 사각형 표면)을 갖는 2개의 전자 구성 부품을 포함하는 장치가 일반적으로 얻어진다. 일상적으로, 상호 연결의 표면 밀도는 1010/m2 내지 1012/m2의 범위 내에 있다.
이러한 유형의 조립체의 문제점은 하이브리드화에 의해 얻어지는 수직 상호 연결이 열 응력에 민감하고, 이는 제1 및 제2 구성 부품이 상이한 재료로 만들어지는 경우에는 더하다는 점이다. 실제로, 구성 부품들은 종종 상이한 열 팽창 계수를 가져서, 온도 변형의 효과 하에서는, 상호 연결은 상호 연결을 부서지게 하고 부러트리게 하는 전단 가공이 된다.
하이브리드화된 조립체의 열-기계적 신뢰성을 증가시키고 환경에 대항하여 상호 연결의 보호 기능을 제공하기 위하여, 두 구성 부품을 이격시키는 공간을 수지로 채우는 소위 "언더필(underfill)"이 일반적으로 제공되는데, 이 공간을 채우는 동작은 "언더필링(underfilling)"이라 칭한다. 따라서 전단력이 상호 연결이 아닌, 2개의 하이브리드화된 구성 부품을 이격시키는 층 전체에 걸쳐 분산되어, 상호 연결이 효과적으로 보호된다. 이는 "캡슐화된 플립 칩" 이라 칭한다. 예를 들면, 문서 "Underfill material selection for flip chip technology" of Diana C. Chiang, Thesis (S.M.), Massachusetts Institute of Technology, Dept. of Materials Science and Engineering, 1998 가 참조될 수 있다.
솔더 볼로 하이브리드화된 두 구성 부품을 이격시키는 볼륨을 채우는 2가지 기술이 공지된다: 첫번째는 "패스트 플로우(fast flow)"로 공지되어 있고, 두번째는 "노 플로우(no-flow)"로 공지되어 있다. 그러한 기술은 예를 들면 문서 "Characterization of a No-Flow Underfill Encapsulant During the Solder Reflow Process", of C.P. Wong et al., Proceedings of the Electronic Components and Technology Conference, 1998, pages 1253-1259 에 설명된다.
"패스트 플로우" 기술에 따른 언더필에 이은 "플립 칩" 조립체가 도 1 내지 도 4와 관련하여 이제 설명된다.
제1 단계(도 1)에서, 표면(14a) 중 하나 상에 솔더 볼(12a)을 구비하는 제1 전자 구성 부품(10a)이 표면(14b) 중 하나 상에 솔더 볼(12b)을 구비하는 제2 전자 구성 부품(10b)과 정렬된다. 다음으로, 조립체의 온도를 금속 형성 볼(12a, 12b)의 용융 온도와 동일하거나 더 높은 온도로 상승시킴에 의해 화살표로 표시된 것과 같이 제2 구성 부품 상에 압력이 가해진다. 볼(12a, 12b)은 다음으로 열압축에 의해 서로에 접합되어 상호 연결(16)을 형성한다(도 2). 다음 단계 동안(도 3), 통상적으로 상호 연결(16)을 세정하기 위한 탈산 흐름(deoxidation flow)의 적용이 잇따르고, 제1 구성 부품(10a)의 표면(14a) 상에 디스펜서(20)를 이용하여 전기 절연 액체 수지(18)가 퇴적된다. 수지(18)는 다음으로 모세관력(capillarity)에 의해 볼륨(20)으로 이동하여 평행 표면(14a, 14b)의 대향 면적을 이격시키고, 이 볼륨(20) 전체를 최종적으로 채워서, 전기 상호 연결(16)을 매립한다(도 4). 수지(18)는 다음으로 통상 열 처리 또는 "경화(curing)"의 적용하여 응고된다. 하이브리드화된 장치를 다른 요소(도시 없음)에 연결하는 최종 단계는 예를 들면 이 목적을 위하여 제1 구성 부품(10a) 상에 와이어(24)(소위, "와이어 본딩" 연결)를 이용하여 연결 영역(22)을 연결함에 의해 이행된다(도 5).
본질적으로 알려진 것처럼, 수지는 주성분으로 예를 들면 에폭시 글루와 같은 글루 및 수지의 점도를 조정할 수 있고 수지의 열처리 동안 증발되는 용매의 혼합물이다. 혼합물은 또한 촉매제, 광개시제(photoinitiator) 또는 열개시제와 같은 경화제(hardening agent) 및/또는 구성 부품의 표면 상의 수지의 결합력 및 습윤성을 증가시키는 예를 들면 실란(silane)과 같은 접촉을 가능하게 하는 표면제(surface agent) 및/또는 수지의 열팽창 계수를 조절하기 위한 일반적으로 "충전제(fillers)"로 불리는 입자를 포함한다.
"캡슐화된 플립 칩" 기술에 의해 제기되는 제1 문제는 수지를 채우는데 있어서의 중합체(polymer)의 존재에 있다. 이제, 중합체는 속성상 "조밀하지 않다(non tight)" 즉, 이들은 장기적으로는 습기에 대한 장벽을 형성할 수 없다. 또한, 장치가 현저한 열적 변화(significant thermal excursion)를 격게 되면 습기에 대한 이들의 효율은 크게 감소한다. 특히, 흡수된 습기의 존재로 인한 상호 연결(16)의 부식이 관찰될 수 있다. 실제로, 상호 연결은 일반적으로 금속 재료의 복잡한 적층으로 형성되며(땜납, 금속간 화합물, 결합 금속, 땜납 확산 장벽 금속판 등), 그러한 구조는 습기의 존재로 부식을 촉진하는 화학적인 잠재성을 갖는다.
또한, 습기는 습기가 흡수된 이후에 캡슐화된 수지의 팽창을 유발하며, 이로 인해 기계적 응력이 구성 부품을 이격시키고, 상호 연결(16)을 조기에 끊어지도록 한다.
그러므로, 종래 기술의 캡슐화된 재료 단독으로는 기후적 스트레스에 대해 우수한 내성을 제공하지 못한다.
본 발명은 특히 "플립 칩 (flip-chip)"형 하이브리드화와 관련하여 서로 배치된 2 개의 구성 부품을 연결하는 상호 연결부의 습기에 대한 증가된 내성을 제공하는 것을 목적으로 한다.
이러한 목적을 위하여, 본 발명은 각각이 2개의 대향 표면을 갖는 제1 및 제2 전자 구성 부품을 포함하는 장치를 습기에 대해 보호하는 방법에 관한 것으로, 상기 표면은:
- 10 마이크로미터 보다 짧은 0이 아닌 간격만큼 이격되며;
- 100mm2 보다 큰 면적을 가지며; 또한
- 물질이 없는 공간(space void of matter)에 의해 서로로부터 이격된 전기적 상호 연결 요소의 조립에 의해 연결된다.
본 발명에 따르면, 상기 방법은 적어도 상기 상호 연결 요소를 덮는 무기재료층을 형성하기 위하여 장치에 얇은 원자층의 퇴적물을 도포하는 단계를 포함하며, 상기 무기재료층은 10-3g/m2/하루 이하의 수증기 투습도(water vapor permeability)를 갖는다.
무기재료는 본 발명의 의미에서 이온 결합 또는 공유 결합을 갖는 무기 또는 세라믹 물질, 특히 그의 기계적 및 내열성(예를 들어, 내화 물질) 및 수증기 장벽으로서 우수한 품질을 특징으로 하는 무기재료를 의미한다. 전기 상호 연결을 방수하는데 이용되는 무기재료 중에서, 유전체 산화물 및/또는 질화물, 특히 화학식 TiO2, ZrO2, SiOx, SiNx, SiOxNy, ZnSe, ZnO, Sb2O3, 산화 알루미늄 (예:Al2O3) 및 투명 전도성 산화물 (또는 "TCO", 예를 들면 인듐-주석-산화물("ITO")) 또는 알루미늄 산화 아연 ("AZO")이 언급될 수 있다.
다시 말하면, 본 발명은 예를 들면 하이브리드화 후에 수지와 함께 캡슐화되기 전에 발생하는 방수와 같은 "플립 칩(flip-chip)" 기술에 따라 조립된 2개의 구성 부품의 상호 연결을 방수하는 단계를 포함한다. 상호 연결의 표면은 따라서 무기재료로 덮히고, 따라서 물에서 부식될 수 없고 효율적인 방벽을 형성하는 물질로 덮여있다. 또한, 방수재는 금속과의 밀착성이 강하다. 마지막으로, 상호 연결부는 부식되지 않기 때문에, 습기에 의해 유도된 수지 팽창에 대해 더 나은 내성을 갖는다.
또한, 종래의 기상 증착 기술(예를 들어, PVD, CVD뿐만 아니라 ALD)은 매우 큰 종횡비를 갖는 볼륨에 위치하는 상호 연결부를 캡슐화하게 되지 않는 것으로 고려된다. 실제로, 상호 연결부는 표면 밀도가 매우 높기 때문에 하이브리드화된 장치의 에지로부터의 "직접" 경로가 존재하지 않는다, 즉 두 구성 부품 사이에서의 볼륨으로의 증기의 진입점 및 장치의 중심에 하우징되는 상호 연결부가 존재하지 않는다. 특히, 이들 상호 연결부 각각에 대해 증기 상(vapor phase)으로부터 그것을 차폐하는 다수의 상호 연결부가 존재한다. 한편, 언더필(underfill)은 항상 액상(liquid phase)에서 수행되며, 두 구성 부품 사이에서 진전을 위하여 모세관력을 사용한다는 점에 주목해야 한다. 특히, 종래 기술에서는 언더필을 위하여 기상 증착 기술을 사용하지 않았지만, 그러한 기술은 재료의 두께를 수십 마이크로미터로, 따라서 2개의 하이브리드화된 구성 부품 사이의 통상의 간격(1㎛ 내지 10㎛) 보다 훨씬 큰 두께로 퇴적할 수 있다. 이는 특히 다수의 상호 연결에 의해 가로지르는 2 구성 부품 사이의 볼륨이 모세관력에 의해서만 억세스 가능한 것으로 간주되고, 기상 증착은 반대로 임의 재료가 없는 캐비티를 퇴적하거나 또는 채우는데 이용되어, 기상에 대한 그들의 벽에 대한 직접 경로를 제공한다.
이제, 본 발명자는 103 보다 크거나 같은 종횡비를 갖는 볼륨(이 볼륨은 측면 길이가 10 밀리미터인 사각형이고 10 마이크로미터 만큼 이격된 대향 표면에 대응함) 내에 하우징되는 상호 연결부 상에 무기재료층을 퇴적하는데 성공하였고, 상호 연결 표면 밀도는 1010/m2 보다 크다.
특정 실시예에 따르면, 무기재료층은 특히 알루미나(Al2O3)로 만들어진 무기재료에 대해 10나노미터 내지 100나노미터의 범위의 두께를 갖는다. 10 나노미터 두께는 상호 연결부의 우수한 방수를 가능하게 한다. 100 밀리미터를 넘어서면, 방수 측면에서 현저한 이득이 얻어지지 않음이 더욱 관찰될 수 있다.
실시예에 따르면:
- 얇은 원자층의 퇴적의 적용은 구조체를 챔버 내에 위치시키고 상기 챔버에 무기재료층의 형성을 위하여 반응 가스를 주입하는 단계를 포함하며;
- 또한, 반응 가스의 주입이 챔버 내의 펌핑 없이 수행된다.
다시 말하면, 퇴적 동안, 챔버는 ALD에 대한 종래의 경우와 같이 ALD에 의해 이용되는 전구체의 연속 흐름에 의해 가로지르지 않는다. 실제로, 이러한 종래의 펌핑 동작 모드에서, 종(species)은 구성 부품과 상호 연결부 사이의 볼륨에 의해 생성되는 돌기(asperties) 모든 곳에 확산할 시간을 가지지 않을 수 있다. 그러한 돌기에 의해 방해되는 가스 흐름(예를 들면, 소용돌이(vortex)의 생성)이 존재할 수 있어서, 비균질 퇴적층, 또는 심지어 비피복부를 생성하게 된다. 펌핑을 중단함에 의해, 종은 이에 따라 가스 교란(gas disturbance)을 초래하지 않고 확산할 시간을 가진다.
실시예에 따르면, 방법은 두 구성 부품의 대향 표면을 이격시키는 물질이 없는 공간을 전체적으로 채우는 충전재를 퇴적하는 단계를 포함하며, 충전재의 퇴적은 상호 연결 요소 상에 무기재료층의 퇴적 이후에 수행된다.
본 발명은 또한 각각이 두개의 대향 표면을 갖는 제1 및 제2 전자 구성 부품을 포함하는 장치에 관한 것으로, 상기 표면은:
- 10 마이크로미터 보다 짧은 논-제로 간격만큼 이격되며;
- 100mm2 보다 큰 면적을 가지며;
- 상이한 전기 상호 연결 요소의 세트에 의해 연결된다.
본 발명에 따르면, 상기 장치는 상기 상호 연결 요소를 적어도 덮는 무기재료층을 포함하며, 상기 무기재료층은 10-3g/m2/하루 이하의 수증기 투습도를 갖는다.
그러한 장치는 상호 연결부의 부식에 대해 보다 신뢰성 있게 되고, 따라서 수명이 증가된다.
실시예에 따르면, 무기재료는 화학식 SiOx, SiNx, SiOxNy, ZnSe, ZnO, Sb2O3을 갖는 화합물, 산화 알루미늄 및 투명한 전도성 산화물(TCO)을 포함하는 군으로부터 선택된다.
실시예에 따르면, 무기재료층은 10 내지 100 나노미터 범위의 두께를 갖는다.
실시예에 따르면, 상기 장치는 두 구성 부품의 대향 표면을 이격하는 공간을 전체적으로 채우는 충전재를 포함한다.
본 발명은 첨부된 도면과 관련하여 단지 예로서 제공된 다음의 설명을 읽음으로써 더 잘 이해 될 것이며, 동일한 도면 부호는 동일하거나 유사한 구성 요소를 나타낸다.
도 1 내지 도 5는 상술한 것과 같이 종래 기술의 "플립 칩" 기술로 하이브리드화된 장치를 제조하는 방법을 도시하는 간략화된 횡단면도이다.
도 6 내지 도 8은 전기 상호 연결부를 방수하는 단계를 포함하는 본 발명에 따른 "플립 칩" 기술로 하이브리드화된 장치를 제조하는 방법을 도시하는 간략화된 횡단면도이다.
도 6 내지 도 8을 참조로, 전기 상호 연결부(16)를 포함하는 2개의 하이브리드화된 전자 구성 부품(10a, 10b)을 포함하는 장치(30)를 제조하는 방법은 도 1 및 도 2와 관련하여 예로서 설명된 종래 기술과 유사하게 시작한다. 이 장치는 예를 들면 1 마이크로미터 내지 10 마이크로미터 범위의 간격만큼 이격되고, 100mm2 보다 큰 상호 대향 면적(예를 들면, 서로 대향하는 10 밀리미터 측면 길이를 갖는 2개의 사각형 표면)을 가지며, 1010/m2 내지 1012/m2 범위의 상호 연결부의 표면 밀도를 갖는 2개의 전자 구성 부품을 포함한다.
하이브리드화가 완료되고 캡슐화된 재료(18)를 적용하기 전에, 무기층으로 전기 상호 연결부(16)를 방수하는 단계가 "ALD"를 이용하여 이행된다.
본질적으로 알려진 것처럼, ALD는 챔버 또는 "반응 챔버" 내에 놓인 표면을 연속적으로 상이한 화학적 전구체에 노출하여 초박층을 얻는 단계를 포함하는 원자층 퇴적 기술이다. 원자층의 퇴적은 일반적으로 4 단계로 발생한다.
a) 화학흡착(chemisorbed) 종 및 다른 물리흡착(physisorbed) 종으로 만들어진 단분자층의 표면 상의 형성을 초래하는 제1 기체 전구체를 챔버내에 주입하는 단계;
b) 가능한 반응 부산물 외에도 반응하지 않은 임의의 종을 제거하기 위하여 예를 들면 초순수 질소로 스위핑하여 반응 챔버를 배출(purging)하는 단계;
c) 소망된 재료의 층을 표면 상에 형성하는 것을 초래하기 위하여 제2 가스 전구체를 챔버 내에 주입하는 단계;
d) 반응하지 않은 종 및 가능한 반응 부산물을 제거하기 위하여 챔버를 배출하는 단계. 일반적으로, 챔버의 펌핑이 전구체의 주입 동안 수행되어, 챔버 내의 흐름을 초래한다.
유리하게는, 장치(30)는 챔버 내에 특히 지지체(32) 상에 놓이며, 펌핑 없이 전구체 주입이 수행되어, 장치(30)는 전구체 내에 침지되고, 이는 가스 교란을 초래하지 않고 구성 부품 사이의 볼륨(20)에서 일체로 확산한다. 장치(30)의 전체 노출된 표면에 걸쳐 퇴적된 층(34), 및 이에 따른 상호 연결부(16)가 이에 따라 얻어진다(도 6).
ALD에 의해 퇴적된 무기재료층은 유리하게는 전기적 절연층 특히 화학식 TiO2, ZrO2, SiOx, SiNx, SiOxNy, ZnSe, ZnO, Sb2O3, 산화 알루미늄 (예:Al2O3) 및 투명 전도성 산화물 (또는 "TCO", 예를 들면 인듐-주석 산화물("ITO") 또는 알루미늄 산화 아연 ("AZO"))의 층이며, 특히 10 나노미터 내지 100 나노미터 범위의 두께를 갖는다. 10-3g/m2/하루 이하의 수증기 투습도를 갖는 층이 얻어진다.
유리하게는, Al2O3, TiO2 또는 ZrO2의 층이 퇴적된다. 이들 재료들은 그 방수 특성에 추가하여, 충전을 위해 현재 이용되는 수지로 우수한 습윤성을 가지며, 따라서 모세관력에 의한 수지 진전을 돕는다.
제1 변형에서, 층(34)은 단일 재료로 만들어진다.
제2 변형에서, 층(34)은 나노라미네이트(nanolaminated)로 칭하는 상이한 무기재료의 다중층으로, 상이한 습윤 특성을 결합하거나 또는 상이한 재료의 층을 퇴적함에 의해 층 내에 가스 확산 경로를 차단하는 것을 가능하게 한다. 유리하게는, 층(34)은 Al2O3/TiO2 이중층 또는 Al2O3/ZrO2 이중층이다. 이중층은 특히 습기-안정 재료로 상호 연결부(예를 들어, Al2O3)와 접촉하는 층을 패시베이션할 수 있게 한다.
수밀층(34)의 절연 특성으로 인하여, 장치의 연결 영역(22)은 특히 와이어 본딩에 의해 전기 연결에 억세스되지 않는다. 따라서 방법은 유리하게는 도 7의 화살표로 표시된 것과 같이 장치의 주면에 법선인 방향으로 등방성 에칭을 이행함에 의해 연결 영역(22) 중 적어도 하나의 노출을 계속한다. 그러한 등방성 에칭은 제2 구성 부품(10b)의 상부 표면 상의 수밀층의 부분 및 제2 구성 부품(10b)과 대향하지 않은 제1 구성 부품(10a)의 수밀층(34)의 부분 및 이에 따라 연결 영역(22)을 덮는 층(34)의 부분을 제거하게 된다. 등방성 에칭은 예를 들면 이온 머시닝(단방향 이온으로 충격함(bombarding)), 등방성 플라즈마 에칭 등이다. 필요한 경우에는, 예를 들면 에칭이 상호 연결부(16)에 도달하는 것을 방지하면서 등방성 에칭 동안 장치(30)를 기울임에 의해 장치의 측방향 에지(36)가 또한 노출된다.
일단 상호 연결부(16)가 방수처리 된다면, 제조 방법은 예를 들어 도 3 내지 도 5와 관련하여 설명된 것처럼 구성 부품들 사이의 볼륨(20)을 수지(18)로 채우고 또한 연결 영역(22)을 연결하는 종래의 방식을 계속 유지한다. 상호 연결부가 조밀층(34)으로 캡슐화되고 또한 전자 구성 부품(10a 및 10b) 사이의 볼륨(20)이 수지(18)로 채워지는 하이브리드화된 장치가 얻어진다(도 8).
수치의 예로서, 방수 방법이 10- 마이크로미터 피치의 1746 × 1000 픽셀(따라서 많은 상호 연결)의 어레이를 포함하고 금층으로 코팅되고 각각이 픽셀 어레이의 인듐 볼에 삽입되는 마이크로튜브를 구비하는 CMOS 제어 어레이에 대해 하이브리드화된 프로젝터의 디스플레이에 대해 테스트되었으며, 상호 연결부는 이에 따라 볼 내로 삽입되는 마이크로튜브로 형성된다. 따라서 능동 어레이의 크기는 17.46mm x 10mm 이며, 픽셀 어레이는 제어 어레이로부터 5마이크로미터 간격만큼 이격된다. 그러한 하이브리드화는 예를 들면 문서 WO 2009/115686 및 US 2011/0094789에 설명된다. 본 발명으로 인하여, 25 나노미터의 Al2O3 층이 각각의 상호 연결부 상에 ALC에 의해 퇴적되었고, 상기 방법은 예를 들면 미국 Epoxy Technology Inc.의 "Epotek 353ND"ⓒ 수지를 이용한 모세관력에 의한 언더필링으로 종료한다.
전술한 바에 비추어 볼 때, 본 발명은 임의의 유형의 "플립 칩" 하이브리드화(볼의 열 압착, 수 요소의 암 요소로의 삽입, 중실 또는 중공 요소의 낮은 연성의 볼로의 삽입, 실온 또는 비실온에서의 삽입 등)에 적용됨을 이해해야 한다.
유사하게, 본 발명은 장치가 "플립 칩" 하이브리드화에 의해 얻어지는지 여부와 관계없이 상호 연결부에 의해 연결된 2 개의 대향 구성 부품을 포함하는 임의의 장치에 적용된다.
유사하게, 최종 언더필 단계가 설명되었지만, 본 발명은 또한 그러한 캡슐화가 제공되지 않는 장치도 포함한다.

Claims (9)

  1. 각각이 2개의 대향 표면을 갖는 제1 및 제2 전자 구성 부품(10a, 10b)을 포함하는 장치의 습기에 대한 보호 방법으로서, 상기 표면은:
    - 10 마이크로미터 보다 짧은 논-제로 간격만큼 이격되며;
    - 100mm2 보다 큰 면적을 가지며;
    - 물질이 없는 공간(space void of matter)에 의해 서로로부터 이격된 전기적 상호 연결 요소(16)의 조립에 의해 연결되며,
    상기 방법은, 상기 전기적 상호 연결 요소(16)가 구현되고나서, 적어도 상기 상호 연결 요소를 덮는 무기재료층(34)을 형성하기 위하여 상기 장치에 얇은 원자층의 퇴적물을 바르는 단계를 포함하며,
    상기 무기재료층은 10-3g/m2/하루 이하의 수증기 투습도(permeability to water vapor)를 가지며,
    상기 무기재료는 화학식 Al2O3, TiO2, ZrO2, Al2O3/TiO2 또는 Al2O3/ZrO2의 화합물을 포함하는 군으로부터 선택되며,
    - 상기 얇은 원자층의 퇴적물을 바르는 단계는, 구조체를 챔버 내에 위치시키고 상기 챔버에 상기 무기재료층의 형성을 위하여 반응 가스를 주입하는 단계를 포함하며;
    - 또한, 상기 반응 가스의 주입이 상기 챔버 내의 펌핑 없이 수행되는, 장치의 습기에 대한 보호 방법.
  2. 청구항 1에 있어서, 상기 무기재료층은 10 나노미터 내지 100 나노미터 범위의 두께를 갖는, 장치의 습기에 대한 보호 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    두 구성 부품의 대향 표면을 이격시키는 물질이 없는 공간을 전체적으로 채우는 충전재를 퇴적하는 단계를 포함하며, 상기 충전재의 퇴적은 상기 상호 연결 요소 상의 상기 무기재료층의 퇴적 이후에 수행되는, 장치의 습기에 대한 보호 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
KR1020170013682A 2016-02-04 2017-01-31 습기로부터 보호되는 하이브리드 전자 장치 및 습기로부터 하이브리드 전자 장치를 보호하는 방법 KR102608794B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1650873 2016-02-04
FR1650873A FR3047604B1 (fr) 2016-02-04 2016-02-04 Dispositif electronique hybride protege contre l'humidite et procede de protection contre l'humidite d'un dispositif electronique hybride

Publications (2)

Publication Number Publication Date
KR20170093069A KR20170093069A (ko) 2017-08-14
KR102608794B1 true KR102608794B1 (ko) 2023-12-01

Family

ID=55759811

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170013682A KR102608794B1 (ko) 2016-02-04 2017-01-31 습기로부터 보호되는 하이브리드 전자 장치 및 습기로부터 하이브리드 전자 장치를 보호하는 방법

Country Status (5)

Country Link
US (1) US9793141B2 (ko)
EP (1) EP3203511B1 (ko)
JP (1) JP7160518B2 (ko)
KR (1) KR102608794B1 (ko)
FR (1) FR3047604B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
FR3094561B1 (fr) * 2019-03-25 2022-08-26 Commissariat Energie Atomique Procédé de fabrication d’une structure
CN114258580A (zh) * 2020-01-28 2022-03-29 Tdk电子股份有限公司 制造和钝化管芯的方法
US20230084360A1 (en) * 2021-09-10 2023-03-16 Innolux Corporation Electronic device and manufacturing method thereof
EP4213199A1 (en) * 2022-01-14 2023-07-19 Nexperia B.V. Chip-scale packaged vertical semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030137062A1 (en) * 1996-09-20 2003-07-24 Salman Akram Use of nitrides for flip-chip encapsulation
JP2008042104A (ja) * 2006-08-10 2008-02-21 Sony Corp 電子装置及びその製造方法
JP2008113045A (ja) 2008-02-04 2008-05-15 Texas Instr Japan Ltd 半導体装置の製造方法
JP2009206052A (ja) * 2008-02-29 2009-09-10 Asahi Kasei Corp 有機el素子

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050103264A1 (en) * 2003-11-13 2005-05-19 Frank Jansen Atomic layer deposition process and apparatus
US7164520B2 (en) * 2004-05-12 2007-01-16 Idc, Llc Packaging for an interferometric modulator
WO2007052543A1 (ja) * 2005-11-04 2007-05-10 Unitika Ltd. 生分解性樹脂発泡シート、生分解性樹脂発泡体および生分解性樹脂成形容器
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
JP2007250572A (ja) * 2006-03-13 2007-09-27 Seiko Epson Corp 圧電素子
WO2008114413A1 (ja) * 2007-03-20 2008-09-25 Fujitsu Microelectronics Limited 半導体装置の製造方法
JP2009016383A (ja) * 2007-06-29 2009-01-22 Fujitsu Ltd パッケージドデバイスおよびパッケージドデバイス製造方法
US7781260B2 (en) * 2007-09-11 2010-08-24 Intel Corporation Methods of forming nano-coatings for improved adhesion between first level interconnects and epoxy under-fills in microelectronic packages and structures formed thereby
JP5239294B2 (ja) * 2007-10-31 2013-07-17 富士通セミコンダクター株式会社 半導体装置の製造方法
FR2928033B1 (fr) 2008-02-22 2010-07-30 Commissariat Energie Atomique Composant de connexion muni d'inserts creux.
JP5250524B2 (ja) 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
EP2476784A1 (en) * 2011-01-18 2012-07-18 Nederlandse Organisatie voor toegepast -natuurwetenschappelijk onderzoek TNO Method for manufacturing an electronic device by electrodeposition from an ionic liquid
JP5938912B2 (ja) 2012-01-13 2016-06-22 日亜化学工業株式会社 発光装置及び照明装置
US9220183B1 (en) * 2014-07-16 2015-12-22 International Business Machines Corporation Devices employing semiconductor die having hydrophobic coatings, and related cooling methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030137062A1 (en) * 1996-09-20 2003-07-24 Salman Akram Use of nitrides for flip-chip encapsulation
JP2008042104A (ja) * 2006-08-10 2008-02-21 Sony Corp 電子装置及びその製造方法
JP2008113045A (ja) 2008-02-04 2008-05-15 Texas Instr Japan Ltd 半導体装置の製造方法
JP2009206052A (ja) * 2008-02-29 2009-09-10 Asahi Kasei Corp 有機el素子

Also Published As

Publication number Publication date
JP7160518B2 (ja) 2022-10-25
FR3047604B1 (fr) 2018-02-02
EP3203511A1 (fr) 2017-08-09
JP2017139461A (ja) 2017-08-10
KR20170093069A (ko) 2017-08-14
FR3047604A1 (fr) 2017-08-11
US9793141B2 (en) 2017-10-17
US20170229321A1 (en) 2017-08-10
EP3203511B1 (fr) 2020-01-29

Similar Documents

Publication Publication Date Title
KR102608794B1 (ko) 습기로부터 보호되는 하이브리드 전자 장치 및 습기로부터 하이브리드 전자 장치를 보호하는 방법
CN112736044B (zh) 用于制造半导体装置封装的方法、封装和并入有此类封装的系统
CN102969305B (zh) 用于半导体结构的管芯对管芯间隙控制及其方法
TWI343117B (en) Stacked chip semiconductor device and method for manufacturing the same
CN101770958B (zh) 在芯片封装中的保护薄膜涂层
CN104752236B (zh) 用于封装应用的两步模塑研磨
US8154881B2 (en) Radiation-shielded semiconductor assembly
US7547630B2 (en) Method for stacking semiconductor chips
US7626262B2 (en) Electrically conductive connection, electronic component and method for their production
JP5286382B2 (ja) 半導体装置およびその製造方法
US7868446B2 (en) Semiconductor device and methods of manufacturing semiconductor devices
US7928582B2 (en) Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
US20080131998A1 (en) Method of fabricating a film-on-wire bond semiconductor device
CN107039290A (zh) 半导体器件及其制造方法
US9305911B2 (en) Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
TW202117867A (zh) 包含增強結構之重新分佈層及相關之半導體裝置封裝、系統及方法
CN102403270A (zh) 硅通孔互连结构的形成方法
TWI503906B (zh) 半導體結構、半導體裝置及半導體裝置的製造方法
CN106663672A (zh) 批量封装低引脚计数嵌入式半导体芯片的结构及方法
CN102403268A (zh) 用于在芯片封装装置中填充接触孔的方法以及芯片封装装置
CN105575917B (zh) 封装结构及其制法
CN101617387A (zh) 局部结合的方法和设备
CN114023704B (zh) 非导电膜及其形成方法、芯片封装结构及方法
CN118522643A (zh) 形成半导体结构的方法和半导体结构
KR100922309B1 (ko) 웨이퍼 레벨 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant