CN105575917B - 封装结构及其制法 - Google Patents
封装结构及其制法 Download PDFInfo
- Publication number
- CN105575917B CN105575917B CN201410538198.9A CN201410538198A CN105575917B CN 105575917 B CN105575917 B CN 105575917B CN 201410538198 A CN201410538198 A CN 201410538198A CN 105575917 B CN105575917 B CN 105575917B
- Authority
- CN
- China
- Prior art keywords
- encapsulating structure
- insulating film
- protective layer
- preparation
- package substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 20
- 239000011241 protective layer Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims description 49
- 238000002360 preparation method Methods 0.000 claims description 37
- 239000010410 layer Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 230000000694 effects Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- 238000005253 cladding Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract 2
- 238000007731 hot pressing Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 241000209094 Oryza Species 0.000 description 4
- 235000007164 Oryza sativa Nutrition 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 4
- 235000009566 rice Nutrition 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000003973 paint Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 235000002017 Zea mays subsp mays Nutrition 0.000 description 1
- 241000482268 Zea mays subsp. mays Species 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
一种封装结构及其制法，该制法，先提供一具有绝缘膜的电子元件，该绝缘膜具有至少一缝隙，再将该电子元件以该绝缘膜覆晶结合至一具有绝缘保护层的封装基板上，且该绝缘膜具有该缝隙之处结合该绝缘保护层，所以藉由该绝缘保护层填补该绝缘膜的缝隙，使该电子元件与该封装基板之间能有效密封，而不易渗入水气。
Description
技术领域
本发明涉及一种封装结构，尤指一种覆晶式封装结构及其制法。
背景技术
随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术也随之开发出不同的封装型态。为满足半导体装置的高积集度(Integration)以及微型化(Miniaturization)需求，除传统打线式(Wire bonding)的半导体封装技术外，也可藉由覆晶(Flip chip)方式，以提升布线密度。
图1A至图1B为现有覆晶式封装结构1的剖视示意图。
如图1A所示，一半导体晶片11藉由多个焊锡凸块13结合至一封装基板10上。
如图1B所示，形成底胶12于该半导体晶片11与该封装基板10之间，以包覆该些焊锡凸块13。
然而，形成该底胶12时由外向内灌注，所以该底胶12不易流入该封装基板10较中间的区域，因而无法完整包覆该区域的焊锡凸块13。因此，遂发展出一种直接压合非导电性绝缘膜(Non-conductive Film，简称NCF)以减少底胶固化时间的NCF制程。
图1A’至图1C’为现有晶片尺寸封装(Chip Scale Package,简称CSP)的覆晶式封装结构1’的制法的剖视示意图。
如图1A’所示，形成一非导电性绝缘膜(NCF)12’于一晶圆11’上，再将该晶圆11’与该非导电性绝缘膜12’沿切割路径S进行切单制程，以取得多个具有该非导电性绝缘膜12’的晶片11。
如图1B’所示，提供一具有电性接触垫100的封装基板10，且形成焊锡凸块13于该电性接触垫100上。
于进行切单制程时，该非导电性绝缘膜12’的边缘会产生应力集中现象而导致其发生碎裂(如图1B’所示的裂痕k)，且切割用的刀具于长期使用后容易钝化，导致该非导电性绝缘膜12’的边缘会发生切割不良的情形，也会使该非导电性绝缘膜12’发生碎裂。
如图1C’所示，将该晶片11以该非导电性绝缘膜12’热压贴合于该封装基板10上，令该晶片11的电极垫110结合该焊锡凸块13以电性连接该电性接触垫100，而制成该封装结构1’，且该非导电性绝缘膜12’未接触该绝缘保护层101。
然而，现有封装结构1’的制法中，由于该非导电性绝缘膜12’的边缘会发生碎裂，所以当进行热压贴合制程后，该非导电性绝缘膜12’的边缘会产生空隙(void)120，使该晶片11与该封装基板10之间并无法完全密封，即该空隙120位于该晶片11与该封装基板10之间，因而容易渗入水气，以致于后续制程中容易发生爆米花现象(Popcorn)，致使产品良率降低。
因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种封装结构及其制法，可避免后续制程中发生爆米花现象，以提高产品良率。
本发明的封装结构，包括：封装基板，其具有一绝缘保护层；电子元件，其设于该封装基板上，且该电子元件具有相对的作用面与非作用面，该作用面具有多个电极垫并结合于该封装基板上；以及绝缘膜，其形成于该电子元件与该封装基板之间，以包覆该些导电元件，且该绝缘保护层位于对应该绝缘膜的边缘。
本发明还提供一种封装结构的制法，包括：提供一具有相对的作用面与非作用面的电子元件，该电子元件的作用面具有多个电极垫，且一绝缘膜覆盖该作用面与该些电极垫，该绝缘膜具有至少一缝隙；以及将该电子元件以该绝缘膜结合至一具有一绝缘保护层的封装基板上，且该绝缘保护层位于对应该绝缘膜的边缘。
前述的制法中，该电子元件的制程包括：形成该绝缘膜于一基材上，再将该基材与该绝缘膜进行切单制程。
前述的封装结构及其制法中，该绝缘膜为非导电性绝缘膜。
前述的封装结构及其制法中，该绝缘保护层为防焊层。
前述的封装结构及其制法中，该电子元件为主动元件、被动元件或其组合者。
前述的封装结构及其制法中，该绝缘保护层围绕该绝缘膜的边缘。
前述的封装结构及其制法中，该绝缘膜堆迭于该绝缘保护层上。
前述的封装结构及其制法中，该绝缘保护层的上视状为凹凸状。该绝缘保护层具有沟槽。该绝缘保护层为阶梯状。
前述的封装结构及其制法中，结合该电子元件与该封装基板之前，该封装基板具有相对的第一表面与第二表面，该些导电元件与该绝缘保护层形成于该第一表面上。因此，结合该电子元件与该封装基板之后，该绝缘膜结合至该封装基板的第一表面上。
另外，前述的封装结构及其制法中，结合该电子元件与该封装基板之前，该封装基板还具有线路层，该线路层具有多个电性接触垫与导电迹线，该绝缘保护层外露该些电性接触垫。例如，结合该电子元件与该封装基板之前，该绝缘保护层还外露部分该导电迹线，则结合该电子元件与该封装基板之后，该绝缘膜还结合至部分该导电迹线上。
由上可知，本发明的封装结构及其制法，藉由该绝缘膜结合至该绝缘保护层上，以填补该绝缘膜的边缘的空隙，使该电子元件与该封装基板之间能有效密封，即该电子元件与该封装基板之间没有空隙，因而不易渗入水气，所以相较于现有技术，本发明可避免后续制程中发生爆米花现象，以提高产品良率。
附图说明
图1A至图1B为现有覆晶式封装结构的制法的剖视示意图；
图1A’至图1C’为现有覆晶式封装结构的另一制法的剖视示意图；
图2A至图2C为本发明封装结构的制法的剖视示意图；其中，图2B’为图2B的另一实施例，图2C’及图2C”为图2C的其它实施例；
图3A至图3E为本发明的绝缘保护层的不同实施例的上视示意图；其中，图3E’为图3E的剖面图；以及
图4为图2C的其它实施例。
符号说明
1,1’,2,2’,2” 封装结构
10,20 封装基板
100,200 电性接触垫
101,201,201a-201e,201e’,401 绝缘保护层
11 晶片
11’ 晶圆
110,210 电极垫
12 底胶
12’ 非导电性绝缘膜
120 空隙
13 焊锡凸块
20a 第一表面
20b 第二表面
20’ 线路层
202 导电迹线
21 电子元件
21’ 基材
21a 作用面
21b 非作用面
22,22’ 绝缘膜
23 导电元件
301 沟槽
k 裂痕
S 切割路径
t 缝隙
r 宽度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2C为本发明的封装结构2的制法的剖视示意图。
如图2A所示，形成一绝缘膜22于一基材21’上，以令该绝缘膜22’覆盖该基材21’，再将该基材21’与该绝缘膜22’沿切割路径S进行切单制程，以取得多个具有该绝缘膜22’的电子元件21。
于本实施例中，该电子元件21为主动元件、被动元件或其组合者，且该主动元件例如为晶片，而该被动元件例如为电阻、电容及电感。
此外，该电子元件21具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫210。
又，该绝缘膜22覆盖该作用面21a与该些电极垫210，且该绝缘膜22为非导电性绝缘膜(Non-conductive Film，简称NCF)。
如图2B所示，提供一具有相对的第一表面20a与第二表面20b的封装基板20，且于该第一表面20a上具有一线路层20’与一绝缘保护层201。
于本实施例中，该封装基板20的材质可为介电材或其它现有材质，并无特别限制，且该封装基板20可具有电性连接该线路层20’的内部线路(图略)，而该绝缘保护层201为防焊层，如绿漆、黑漆。
此外，该线路层20’具有多个电性接触垫200与多个导电迹线202，以令该些电性接触垫200外露于该绝缘保护层201。
又，该些电性接触垫200上具有多个导电元件23，例如含有焊锡材料的块体(如焊球)。
另外，于进行切单制程时，该绝缘膜22的边缘会产生应力集中现象而导致其发生碎裂(如图2B所示的缝隙t)，且切割用的刀具于长期使用后容易钝化，导致该绝缘膜22的边缘会发生切割不良的情形，也会使该绝缘膜22发生碎裂。
于另一实施例中，如图2B’所示，也可于切单制程前，先将该些导电元件23形成于该电极垫210上，且该绝缘膜22覆盖该作用面21a、该些电极垫210与该些导电元件23，使该些电性接触垫200上不需形成该些导电元件23。
如图2C所示，进行热压制程，将该电子元件21以该绝缘膜22结合至该封装基板20的第一表面20a上，且该绝缘膜22具有该缝隙t之处结合该绝缘保护层201。
于本实施例中，该绝缘膜22处于融熔状态以贴合于该封装基板20上，且该绝缘膜22具有该缝隙t之处堆迭于该绝缘保护层201上，例如该绝缘膜22的堆迭部分的宽度r约小于2㎜。
此外，不论接续图2B或图2B’的制程，于热压制程后，该些导电元件23电性结合该些电极垫210与该些电性接触垫200，且该绝缘膜22包覆该些导电元件23。
又，如图2C’所示，若于结合该电子元件21与该封装基板20之前，部分该导电迹线202外露于该绝缘保护层201，则于结合该电子元件21与该封装基板20之后，该绝缘膜22还结合至部分该导电迹线202上。
另外，如图2C”所示，该线路层不形成有位于该第一表面20a上的导电迹线202，且该绝缘膜22具有该缝隙t之处抵靠于该绝缘保护层201的侧面而未堆迭于该绝缘保护层201上。
本发明的制法中，虽然该绝缘膜22的边缘会发生碎裂，而当进行热压贴合制程时，该绝缘膜22的边缘会产生空隙(void)，但藉由该绝缘膜22结合该绝缘保护层201，使该绝缘保护层201的材料填补该绝缘膜22的该缝隙t，以令该电子元件21与该封装基板20之间有效密合，即该电子元件21与该封装基板20之间没有空隙，因而不易渗入水气。
此外，该绝缘膜22对应该电子元件21的形状而呈矩形，且该缝隙t之处为该绝缘膜22的边缘，所以该绝缘保护层201需位于对应该绝缘膜22的边缘。
具体地，如图3A至图3E所示，该绝缘保护层201a,201b,201c,201d,201e围绕该绝缘膜22的边缘。其中，如图3D所示的绝缘保护层201d为凹凸状，如锯齿，所以能增加该绝缘膜22与该绝缘保护层201d的结合面积，以增强结合力。又如图3E及图3E’所示的绝缘保护层201e,201e’具有沟槽301，也就是该电子元件21外围环绕多圈绝缘保护层201e,201e’，所以当该电子元件21的尺寸大小不同时，仍可有效结合该绝缘膜22与该绝缘保护层201e,201e’。
需注意，该绝缘保护层的布设图案不限于图3A至图3E的实施例。
另外，如图4所示，该绝缘保护层401也可呈现阶梯状，不仅能增加该绝缘膜22与该绝缘保护层401的结合面积，且可配合该电子元件21的尺寸变化而结合该绝缘膜22具有该缝隙t之处。
本发明提供一种封装结构2,2’,2”，包括：一封装基板20、一电子元件21以及一绝缘膜22。
所述的封装基板20具有相对的第一表面20a与第二表面20b、及形成于该第一表面20a上的一绝缘保护层201。该绝缘保护层201为防焊层或绿漆。
所述的电子元件21为主动元件、被动元件或其组合者，其设于该封装基板20上，且该电子元件21具有相对的作用面21a与非作用面21b，该作用面21a具有多个电极垫210并藉由多个导电元件23结合于该封装基板20的第一表面20a上。
所述的绝缘膜22为非导电性绝缘膜(NCF)，其形成于该电子元件21与该封装基板20的第一表面20a之间，以包覆该些导电元件23，且该绝缘保护层201位于对应该绝缘膜22的边缘。
于一实施例中，该绝缘膜22具有至少一缝隙t，又该绝缘膜22具有该缝隙t之处结合该绝缘保护层201。
于一实施例中，该绝缘保护层201a-201e围绕该绝缘膜22的边缘。
于一实施例中，该封装基板20还具有线路层20’，该线路层20’具有多个电性接触垫200与多个导电迹线202，以令该些电性接触垫200外露于该绝缘保护层201。另外，该绝缘膜22也可结合至部分该导电迹线202上。
于一实施例中，该绝缘膜22堆迭于该绝缘保护层201上。
综上所述，本发明的封装结构及其制法，藉由该绝缘膜结合至该绝缘保护层上，以填补该绝缘膜的空隙，使该电子元件与该封装基板之间能有效密封，因而不易渗入水气，所以能避免后续制程中发生爆米花现象，以提高产品良率。
上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (27)
1.一种封装结构，包括：
封装基板，其具有一绝缘保护层；
电子元件，其设于该封装基板上，且该电子元件具有相对的作用面与非作用面，该作用面具有多个电极垫并结合于该封装基板上；以及
绝缘膜，其具有至少一缝隙，该绝缘膜形成于该电子元件与该封装基板之间，以包覆该些电极垫，且该绝缘保护层位于对应该绝缘膜的边缘，该绝缘保护层的材料填补该绝缘膜的该缝隙。
2.如权利要求1所述的封装结构，其特征为，该绝缘保护层为防焊层。
3.如权利要求1所述的封装结构，其特征为，该电子元件为主动元件、被动元件或其组合者。
4.如权利要求1所述的封装结构，其特征为，该封装基板具有相对的第一表面与第二表面，该绝缘保护层形成于该第一表面上，且该绝缘膜结合该封装基板的第一表面。
5.如权利要求1所述的封装结构，其特征为，该封装基板还具有线路层，该线路层具有多个电性接触垫与多个导电迹线，且该些电性接触垫外露于该绝缘保护层。
6.如权利要求5所述的封装结构，其特征为，该绝缘膜还结合至部分该导电迹线上。
7.如权利要求1所述的封装结构，其特征为，该绝缘膜为非导电性绝缘膜。
8.如权利要求1所述的封装结构，其特征为，该绝缘保护层围绕该绝缘膜的边缘。
9.如权利要求1所述的封装结构，其特征为，该绝缘膜堆迭于该绝缘保护层上。
10.如权利要求1所述的封装结构，其特征为，该绝缘保护层的表面呈凹凸状。
11.如权利要求1所述的封装结构，其特征为，该绝缘保护层具有沟槽。
12.如权利要求1所述的封装结构，其特征为，该绝缘保护层的剖面呈阶梯状。
13.一种封装结构的制法，包括：
形成一绝缘膜于一电子元件具有多个电极垫的表面上，以覆盖该表面与该些电极垫，该绝缘膜具有至少一缝隙；以及
将该电子元件以该绝缘膜结合至一具有一绝缘保护层的封装基板上，且令该绝缘保护层位于对应该绝缘膜的边缘，该绝缘保护层的材料填补该绝缘膜的该缝隙。
14.如权利要求13所述的封装结构的制法，其特征为，该电子元件的制程包括：形成该绝缘膜于一基材上，再将该基材与该绝缘膜进行切单制程。
15.如权利要求13所述的封装结构的制法，其特征为，该电子元件为主动元件、被动元件或其组合者。
16.如权利要求13所述的封装结构的制法，其特征为，该绝缘膜为非导电性绝缘膜。
17.如权利要求13所述的封装结构的制法，其特征为，结合该电子元件与该封装基板之前，该封装基板具有相对的第一表面与第二表面，该绝缘保护层形成于该第一表面上。
18.如权利要求17所述的封装结构的制法，其特征为，结合该电子元件与该封装基板之后，该绝缘膜结合至该封装基板的第一表面上。
19.如权利要求13所述的封装结构的制法，其特征为，结合该电子元件与该封装基板之前，该封装基板还具有线路层，该线路层具有多个电性接触垫与导电迹线，该绝缘保护层外露该些电性接触垫。
20.如权利要求19所述的封装结构的制法，其特征为，结合该电子元件与该封装基板之前，该绝缘保护层还外露部分该导电迹线。
21.如权利要求20所述的封装结构的制法，其特征为，结合该电子元件与该封装基板之后，该绝缘膜还结合至部分该导电迹线上。
22.如权利要求13所述的封装结构的制法，其特征为，该绝缘保护层为防焊层。
23.如权利要求13所述的封装结构的制法，其特征为，该绝缘保护层围绕该绝缘膜的边缘。
24.如权利要求13所述的封装结构的制法，其特征为，该绝缘膜堆迭于该绝缘保护层上。
25.如权利要求13所述的封装结构的制法，其特征为，该绝缘保护层的表面呈凹凸状。
26.如权利要求13所述的封装结构的制法，其特征为，该绝缘保护层具有沟槽。
27.如权利要求13所述的封装结构的制法，其特征为，该绝缘保护层的剖面呈阶梯状。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103129813 | 2014-08-29 | ||
| TW103129813A TWI556383B (zh) | 2014-08-29 | 2014-08-29 | 封裝結構及其製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105575917A CN105575917A (zh) | 2016-05-11 |
| CN105575917B true CN105575917B (zh) | 2018-06-22 |
Family
ID=55885894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410538198.9A Active CN105575917B (zh) | 2014-08-29 | 2014-10-13 | 封装结构及其制法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN105575917B (zh) |
| TW (1) | TWI556383B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI629756B (zh) * | 2017-08-14 | 2018-07-11 | 矽品精密工業股份有限公司 | 封裝結構及其封裝基板 |
| CN111855034B (zh) * | 2020-07-24 | 2021-12-10 | 芜湖传方智能科技有限公司 | 一种压力传感器敏感元件的制造工艺 |
| TWI817552B (zh) * | 2022-06-13 | 2023-10-01 | 欣興電子股份有限公司 | 封裝結構及其製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103229605A (zh) * | 2011-07-25 | 2013-07-31 | 日本特殊陶业株式会社 | 布线基板 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI243462B (en) * | 2004-05-14 | 2005-11-11 | Advanced Semiconductor Eng | Semiconductor package including passive component |
| TWI301660B (en) * | 2004-11-26 | 2008-10-01 | Phoenix Prec Technology Corp | Structure of embedding chip in substrate and method for fabricating the same |
| US8143096B2 (en) * | 2008-08-19 | 2012-03-27 | Stats Chippac Ltd. | Integrated circuit package system flip chip |
| TWI443761B (zh) * | 2011-09-14 | 2014-07-01 | Manufacturing method for flip chip packaging | |
| US20140175658A1 (en) * | 2012-12-21 | 2014-06-26 | Qualcomm Incorporated | Anchoring a trace on a substrate to reduce peeling of the trace |
-
2014
- 2014-08-29 TW TW103129813A patent/TWI556383B/zh active
- 2014-10-13 CN CN201410538198.9A patent/CN105575917B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103229605A (zh) * | 2011-07-25 | 2013-07-31 | 日本特殊陶业株式会社 | 布线基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105575917A (zh) | 2016-05-11 |
| TWI556383B (zh) | 2016-11-01 |
| TW201608685A (zh) | 2016-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105845635B (zh) | 电子封装结构 | |
| US8461689B2 (en) | Packaging structure having embedded semiconductor element | |
| CN104377170B (zh) | 半导体封装件及其制法 | |
| CN103515325B (zh) | 半导体封装件的制法 | |
| TWI418003B (zh) | 嵌埋電子元件之封裝結構及其製法 | |
| CN107369671A (zh) | 半导体封装及其制造方法 | |
| US10910346B2 (en) | Semiconductor package | |
| CN106711118B (zh) | 电子封装件及其制法 | |
| TW200919677A (en) | Substrate structure and semiconductor package using the same | |
| CN103295925A (zh) | 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法 | |
| CN106469712A (zh) | 电子封装结构及其制法 | |
| TW201340261A (zh) | 半導體裝置及其製造方法 | |
| US7498199B2 (en) | Method for fabricating semiconductor package | |
| TW201535541A (zh) | 半導體裝置之製造方法及半導體裝置 | |
| CN105575917B (zh) | 封装结构及其制法 | |
| CN104124212B (zh) | 半导体封装件及其制法 | |
| CN105489564B (zh) | 电子单体及其制法 | |
| CN105679735B (zh) | 封装结构及其制法与封装基板 | |
| TW201247093A (en) | Semiconductor packaging method to form double side electromagnetic shielding layers and device fabricated from the same | |
| CN105990302B (zh) | 封装结构的制法及其封装基板 | |
| US11264334B2 (en) | Package device and method of manufacturing the same | |
| TWI579994B (zh) | 封裝結構 | |
| CN106206477A (zh) | 电子封装结构及电子封装件的制法 | |
| CN107799490A (zh) | 电子封装件及其制法 | |
| CN104979219A (zh) | 封装结构的制法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |