KR102583794B1 - 핵형성 층 증착 방법 - Google Patents

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Abstract

본 발명은 III 및 V 주족들의 원소들로 구성된 핵형성 층(3)을 IV 주족의 원소로 제조된 기판(1)의 표면(2) 상에 직접 증착하기 위한 방법과 관련되며, 여기서 III 주족의 원소를 함유하는 제1 가스 시재료와 함께, V 주족의 원소를 함유하는 제2 가스 시재료는 500 ℃ 초과의 프로세스 온도에서 기판(1)을 포함하는 프로세스 챔버(8) 내로 도입된다. 적어도, 증착 프로세스의 시작 시에, IV 주족의 원소를 함유하는 제3 가스 시재료가 제1 가스 시재료 및 제2 가스 시재료와 함께 프로세스 챔버(8) 내로 공급되고, 제3 가스 시재료는 증착된 III-V 결정에서 n-도핑 효과를 발현시키며, 댐핑 감소는 < 1 × 1018 cm-1의 도펀트 농도에서 달성되는 것이 본질적이다.

Description

핵형성 층 증착 방법
[0001] 본 발명은 III 및 V 주족들의 원소들로 구성된 핵형성 층을 IV 주족의 원소로 제조된 기판의 표면 상에 직접 증착하기 위한 방법에 관한 것이며, 여기서 V 주족의 원소를 함유하는 제2 가스 시재료는 III 주족의 원소를 함유하는 제1 가스 시재료와 함께, 500 ℃ 초과의 프로세스 온도에서 기판을 포함하는 프로세스 챔버 내로 도입된다. 적어도, 핵형성 층의 증착의 시작 시에, IV 주족의 원소를 함유하는 가스 시재료가 프로세스 챔버 내로 공급되어, 층에서 도핑 효과를 생성한다.
[0002] 본 발명은 추가로, 방법에 기초하여 생성된 층 시퀀스 특히, HFET 트랜지스터에 관련된다.
[0003] 종-관련 방법(species-related metho)은 JP 2013030725 A 문서에서 설명된다. 이 방법에 따르면, 기계적 왜곡을 억제하기 위해 III 및 V 주족의 원소 외에도, 고농도의 실리콘이 도펀트로서 핵형성 층 내로 도입되어야 한다.
[0004] HFET(High Electron Mobility Transistor)들 또는 헤테로 구조(Heterostructure) 전계 효과 트랜지스터들은 AlN의 핵형성 층이 실리콘 기판 상에 먼저 증착되는 층 시퀀스로 구성된다. GaN의 버퍼 층은 핵형성 층 상에 증착된다. AlGaN 층은 활성 층으로서 버퍼 층 상에 증착되어서, 활성 층과 버퍼 층 사이에 2-차원 전자 가스가 형성된다.
[0005] HEMT들을 생성하는 대안적인 방법은 문서 US 9,917,156 B1에서 설명된다. 실리콘의 핵형성 층이 먼저, 실리콘 기판 상에 증착된다. 실리콘 핵형성 층은 프로세스 챔버의 벽들에 부착된 갈륨, 알루미늄 등에 기인하는, 프로세스 챔버의 오염으로 인해 p-전도 특성을 갖는다. p-도핑은 핵형성 층을 금속으로 도핑함으로써 균형이 맞춰져야 한다(counterbalanced). III-V 버퍼 층은 실리콘 핵형성 층 상에 증착된다.
[0006] III-V 핵형성 층이 기판 상에 증착될 때, 높은 전기 전도율을 갖는 경계 표면이 핵형성 층과 기판 사이에 형성된다. 이러한 전기 전도성 경계 층의 형성은 다른 이유들 중에서도, 핵형성 층(AlN 층)이 증착되는 비교적 높은 온도에 기인한다. 이 전도율의 원인은 아직 완전히 설명되지 않았다. 2개의 인접한 층들의 경계 표면들을 통한 원자의 확산은 또한 전기 전도율을 자극할 수 있다. 이에 더하여, 강한 내부 전기장들은 또한, 경계 표면 상에 전하 캐리어들을 집중시키는 효과를 가질 수 있다. 핵형성 층과 기판 사이의 경계 표면에서 전도율이 증가하는 이러한 현상은 분산 또는 댐핑(damping)으로 인해 높은 스위칭 주파수들에서 구성 원소들의 특성들을 크게 손상시킨다.
[0007] 논문 "Growth and Studies of Si-doped AlN-layers, Journal of crystal growth 310(2008) 4939-4941"은 사파이어로 구성된 기판 상에의 실리콘-도핑 AlN 층(여기서 도펀트로서 실란이 사용됨)의 증착을 설명한다.
[0008] 특허들 US 2002/0117104 A1 및 US 2003/0092263 A1은 III 및 V-반도체 층들을 증착하기 위한 방법들을 설명한다.
[0009] 본 발명이 해결하고자 하는 문제는 특히 GaN-기반 HFET 구성 원소 구조에서 기생 분산 효과들이 감소될 수 있는 방편(measure)들을 설명하는 것이다.
[0010] 문제는 청구항들에 설명된 방법 및 청구된 층 구조로 해결된다.
[0011] 종속 청구항들은 메인 청구항들의 유리한 개량들뿐만 아니라 문제에 대한 독립적인 솔루션들을 표현한다.
[0012] 우선적으로 그리고 본질적으로, 분산 또는 댐핑은 핵형성 층의 성장 동안 증착 파라미터들의 수정에 의해 감소된다. 우선적으로 그리고 본질적으로, 적어도 핵형성 층의 증착의 시작 시에, 제3 가스 시재료가 제1 및 제2 가스 시재료들과 함께 프로세스 챔버 내로 공급되며, 제3 가스 시재료는 특정 도핑 효과를 발현시킨다는 것이 제안된다. 제1 및 제2 가스 시재료들은 화학양론적으로 정확한 다중컴포넌트 결정, 특히 III-V 결정이 기판 표면 상에 증착되는 방식으로 프로세스 챔버 내로 공급된다. 본 발명의 바람직한 변형에서, 기판은 (111)- 또는 (110)-배향을 갖는 실리콘 기판이다. III 주족의 원소는 알루미늄일 수 있지만, 또한 갈륨 또는 인듐일 수 있고; V 주족의 원소는 질소일 수 있지만, 또한 비소 또는 인일 수 있다. 제1 가스 시재료는 알루미늄, 갈륨 또는 인듐을 함유하는 유기 금속 화합물, 예컨대 TMAl일 수 있다. 제2 가스 시재료는 V-수소 화합물, 특히 질소-수소 화합물, 예컨대 NH3일 수 있다. 알루미늄 및 질소가 바람직하게는 1:1의 비로 혼입되는 핵형성 층의 증착이 일어나는 프로세스 온도들은 800 내지 1,200 ℃의 범위에 있다. 증착 프로세스는 30 내지 300mbar의 총 압력 하에서 수행된다. 바람직한 변형에서, 제2 가스 시재료와 제1 가스 시재료 사이, 즉 질소 화합물과 알루미늄 화합물 사이의 몰비(molar ratio)는 약 10 내지 5,000이다. 제1 가스 시재료(III 주족)의 분압에 의해 조정되는 핵형성 층의 성장 레이트는 바람직하게는 0.01 내지 2μm/h이다. 본 발명에 따르면, 결정 매트릭스를 형성하는 2개의 가스 시재료들 외에도, 제3 가스 시재료가 프로세스 챔버 내로 공급되며, 제3 시재료는 n-도핑, 특히 약한 n-도핑을 초래하고, 층에서 도펀트의 농도는 1×1019cm-3 미만이다. 도펀트의 기능을 갖는 이러한 제3 시재료는 핵형성 층을 증착하는 프로세스 전반에 걸쳐 또는 핵형성 층 증착 프로세스의 시작 시에 그의 일부 동안에만 동일하게 공급될 수 있다. 적합한 시재료들은 실리콘 또는 게르마늄의 수소 화합물들이다. 예컨대, 제3 가스 시재료는 SinH2n+2 또는 GenH2n+2와 등가의 구조식을 가질 수 있다. 일반적으로, 실리콘 또는 게르마늄을 함유하는 임의의 가스 시재료가 고려대상으로 적격이다. 제3 가스 시재료의 분압 또는 프로세스 챔버 내로의 제3 가스 시재료의 가스 흐름은 바람직하게는, 도펀트 레벨이 1×1017 내지 1×1018 cm-3 범위에 있도록 세팅된다. 바람직한 방법에서, AlN 핵형성 층은 TMAl 및 NH3와 함께, 실리콘-수소 화합물 또는 게르마늄-수소 화합물, 예컨대 실란 또는 게르만(germane)을 프로세스 챔버 내로 공급함으로써 실리콘 기판의 표면 상에 증착된다.
[0013] 본 발명의 추가 개발에서, 그룹 III 질화물들, 특히 AlN, GaN, InN, AlGaN, InGaN 또는 AlInGaN의 재료 시스템으로 구성된 버퍼 층이 핵형성 층 상에 증착되는 것이 제안된다. 추가의 층들이 또한 도핑될 수 있다. 실리콘이 또한 도펀트로서의 사용을 위해 고려될 수 있다. 활성 층과 버퍼 층 사이에, 또는 예컨대, 2개의 활성 층들 사이에 2-차원 전자 가스를 갖는 헤테로구조 전계 효과 트랜지스터를 생성하는 데 필요한 하나 이상의 추가의 활성 층들이 적어도 하나의 버퍼 층 상에 증착될 수 있다. 특히 GaN/AlN, GaN/AlGaN, GaN/AlInN, InGaN/AlN, InGaN/GaN 및/또는 InGaN/AlInN 헤테로구조들이 이에 적합하다.
[0014] 핵형성 층이 이전에 설명된 방식으로 증착된 구조들에 관한 실험들은 실질적으로 감소된 댐핑을 초래하였다. Si 기판 상의 약 200nm 두께의 AlN 층 상에 증착된 동일 평면 라인의 측정된 고주파 댐핑(순방향 송신 S21)은 1018 cm-3을 초과하지 않는 도펀트 레벨을 갖는 실질적으로 더 낮은 댐핑 값을 갖는다.
[0015] 본 발명은 또한 이러한 방법에 의해 생성된 층 시퀀스에 관련되며, 이러한 층 시퀀스는, V 주족의 엘리먼트로 도핑되는, 실리콘 기판 상에 증착된 III-V 핵형성 층으로 구성된다. 핵형성 층은 III-V 재료로 제조된 적어도 하나의 버퍼 층을 지지한다. 2-차원 전자 가스는 버퍼 층과 활성 층 사이에 형성된다.
[0016] 다음의 텍스트에서, 본 발명의 예시적인 실시예가 첨부 도면을 참조하여 설명될 것이다.
도 1은 높은 전자 이동도 트랜지스터의 층 구조의 개략도이다.
도 2는 도 1에 표현된 층 시퀀스를 증착하기 위한 CVD 반응기의 개략도이다.
도 3은 AlN 층에 다양한 도펀트들을 갖는 AlN/Si 구조 상의 동일 평면 라인의 S21 댐핑 파라미터를 도시한다.
[0017] 도 1은 핵형성 층(3)이 실리콘 기판(1)의 표면(2) 상에 증착되는 HEMT의 구조의 개략도이다. 실리콘 기판(1)의 표면(2)은 핵형성 층(3)이 증착되기 전에 적절히 준비된다. 이를 위해, 실리콘 기판(1)은 CVD 반응기(7)의 프로세스 챔버(8) 내에 도입된다. 그것은 수소 분위기에서 50 내지 800mbar의 통상적인 총 압력 하에서 900 내지 1,200 ℃의 온도로 가열된다. 이 준비 단계 동안, 기판의 천연 SiO2 층은 열적으로 제거된다. 다음으로, 예컨대 TMAl 또는 NH3 또는 다른 가스 시재료들을 사용하여 더 낮거나 더 높은 온도 및 조정된 압력에서 기판의 선택적 추가 전처리가 이어진다.
[0018] AlN 핵형성 층(3)의 실제 에피택셜(epitactic) 적용은 TMAl 및 NH3를 동시에 도입함으로써 수행된다. 핵형성 층(3)은 다중스테이지 프로세스에서 증착될 수 있으며, 여기서 온도, 압력 및 가스 흐름들이 변경될 수 있다. 핵형성 층(3)의 증착을 위한 온도 범위는 통상적으로 800 내지 1,200 ℃의 구역에 있는 반면, 프로세스 챔버(8) 내부의 총 압력은 30 내지 300mbar의 범위에 있다.
[0019] 가스 시재료들은 예컨대, 가스 유입 부재(11)를 통해 캐리어 가스인 수소와 함께, 프로세스 챔버(8) 내로 공급된다. 하나 이상의 기판들(1)은 가열 디바이스(10)에 의해 가열되는 서셉터(9) 상에서 프로세스 챔버(8)에 존재하고 핵형성 층(3)으로 코팅된다. 가스 전구체들, 특히 TMAl 및 NH3는 10 내지 5,000 범위의 V 시재료 대 III 시재료의 몰비로, 가스 유입 부재(11)를 통해 프로세스 챔버(8) 내로 공급된다. 가스 시재료들의 유량들은 AlN 핵형성 층(3)의 성장 레이트가 0.01 내지 2 μm/h 범위에 있도록 조정된다.
[0020] 그러나, 핵형성 층(3)의 증착 동안, 그러나 적어도 핵형성 층(3)의 증착의 시작 시에, 추가의 가스 시재료가 프로세스 챔버(8) 내로 공급되어, 약한 n-전도율을 초래하는 것이 본 발명에 본질적이다. 이러한 제3 가스 시재료는 바람직하게는, 구조식 SinH2n+2 또는 GenH2n+2를 갖는 실란 또는 게르마늄이다.
[0021] III-V 핵형성 층(3)의 부가적인 n-도핑은, 예로서,
a) 도핑되지 않은 AlN,
b) 1×1018 cm-1 도핑된 AlN 또는
c) 2×1017 cm-1 도핑된 AlN
d) 5×1017 cm-1 도핑된 AlN에 의해, 도 3에 도시된 바와 같이, 도입부에 설명된 분산 효과들의 실질적인 감소 및 댐핑의 감소를 초래한다.
[0022] 도 3은 2×1017 cm-1 및 5×1017 cm-1의 도펀트 농도들에서 댐핑의 상당한 감소를 보여주는 반면, 1×1018 cm-1의 더 많은 도핑을 통해, 댐핑은 재차 증가하고 도핑되지 않은 AlN과 거의 동일한 값에 도달한다.
결과들은 원하는 효과가 더 높은 도펀트 농도들에서 명확히 검출 가능하지 않음을 보여준다.
[0023] 그 후, 먼저 GaN 버퍼 층(4) 및 이후, 활성 AlGaN 층(6)이 알려진 방식으로 핵형성 층(3) 상에 증착되고, 그 결과 버퍼 층(4)과 활성 층(6) 사이의 경계 표면(5) 상에 2-차원 전자 가스가 형성된다. 게이트 접촉부들, 소스 접촉부들 및 드레인 접촉부들이 또한 알려진 방식으로 생성된다.
[0024] 앞선 언급들은, 적어도 특징들의 다음의 조합들에 의해서 뿐만 아니라 각각의 경우마다 독립적으로 종래 기술을 발전시키는, 본 출원에서 전적으로 정리된 발명들의 설명을 제공하도록 의도되며, 여기서 둘, 그 이상 또는 전부의 상기 특징 조합들은 그 자체로 결합될 수 있는데, 즉:
[0025] 적어도 핵형성 층(3)의 증착의 시작 시에, IV 주족의 원소를 함유하는 제3 가스 시재료가 제1 가스 시재료 및 제2 가스 시재료와 함께 프로세스 챔버(8) 내로 공급되는 것을 특징으로 하는 방법.
[0026] 제3 가스 시재료의 분압은 프로세스 챔버(8) 내의 제1 및 제2 가스 시재료들의 분압들보다 적어도 10 배만큼 더 낮고, 그리고/또는 프로세스 챔버(8)에서 제3 가스 시재료의 분압 또는 질량 흐름은, 1×1018 cm-3를 초과하지 않는 도핑을 초래하도록 선택되는 것을 특징으로 하는 방법.
[0027] 프로세스 온도는 800 ℃ 내지 1,200 ℃, 바람직하게는 950 ℃ 내지 1,050 ℃ 범위에 있는 것을 특징으로 하는 방법.
[0028] 핵형성 층(3)은 30 내지 300 mbar의 총 압력 하에 증착되는 것을 특징으로 하는 방법.
[0029] 제2 가스 시재료 대 제1 가스 시재료의 몰비는 10 내지 5,000 범위에 있는 것을 특징으로 하는 방법.
[0030] 제3 가스 시재료의 첨가는 1×1017 내지 1×1018 cm-3 범위의 핵형성 층의 n-도핑을 야기하는 것을 특징으로 하는 방법.
[0031] 기판(1)은 실리콘 또는 게르마늄으로 구성되고, 그리고/또는 제3 가스 시재료는 SinH2n+2 또는 GenH2n+2, 또는 실리콘 또는 게르마늄을 함유하는 다른 가스 시재료인 것을 특징으로 하는 방법.
[0032] III 주족의 원소가 Al이고 그리고/또는 제1 가스 시재료는 TMAl인 것을 특징으로 하는 방법.
[0033] V 주족의 원소가 질소이고 그리고/또는 제2 가스 시재료는 NH3인 것을 특징으로 하는 방법.
[0034] 2-차원 전자 가스가 활성 층(6)과 버퍼 층(4) 사이의 경계 표면(5) 상에서 전개되는 방식으로, 특히 AIN의 버퍼 층(4)이 핵 형성층(3) 상에 증착되고 활성 층(6)이 버퍼 층(4) 상에 증착되고, 그리고/또는 제3 가스 시재료의 도입은 고주파 댐핑의 댐핑 값을 감소시키는 것을 특징으로 하는 방법.
[0035] III 및 V 주족들의 원소들로 구성된 핵형성 층(3)이 IV 주족의 원소로 구성된 기판(1)의 표면(2) 상에 증착되고, 핵형성 층(3)은 적어도, 표면(2)에 바로 인접한 구역에서 상기 IV 주족의 원소로 도핑되는 것을 특징으로 하는 층 시퀀스.
[0036] 적어도 하나의 버퍼 층(4)이 핵형성 층(3) 상에 증착되고, 버퍼 층 상에 활성 층(6)이 차례로 증착되고, 그 결과, 버퍼 층(4)과 활성 층(6) 사이의 경계 층(5) 상에서 2-차원 전자 가스가 전개되는 것을 특징으로 하는 층 시퀀스.
[0037] 개시된 특징들 전부는 (그 자체로 뿐만 아니라 서로 조합하여) 본 발명의 목적들을 위해 필수적이다. 연관된/수반되는 우선권 문서들(사본 및 이전 출원)의 개시내용의 콘텐츠는 또한 본 출원의 청구항들에서 상기 문서들의 특징들을 포함할 목적을 위해서도, 그 전문이 본 출원의 개시내용에 통합된다. 그 특징들에 의해, 종속 청구항들은 특히 이러한 청구항들에 기초한 분할 출원을 위해, 인용된 청구항의 특징들 없이도, 종래 기술에 대한 독립된 발명적 진보들을 특징으로 한다. 각각의 청구항에 개시된 발명은 또한 전술한 설명에서 설명된 특징들, 특히 참조 번호들로 그리고/또는 참조 번호들의 리스트에서 식별되는 그러한 특징들 중 하나 이상을 포함할 수 있다. 본 발명은 또한 디자인 폼들에 관련되는데, 이 디자인 폼들에서 전술한 설명에서 식별된 것들의 개별 특징들은 특히, 개개의 의도된 목적들에 대해 분명히 필수적이지 않거나 기술적으로 동등한 효과를 갖는 다른 수단들로 교체될 수 있는 정도까지, 이 특징들이 실현되지 않는다.
1 기판
2 표면
3 핵형성 층
4 버퍼 층
5 경계 표면
6 활성 층
7 반응기
8 프로세스 챔버
9 서셉터
10 가열 디바이스
11 가스 유입 부재

Claims (12)

  1. III 및 V 주족(main group)들의 원소들로 구성된 핵형성 층(nucleation layer)(3)을 IV 주족의 원소로 제조된 기판(1)의 표면(2) 상에 직접 증착하기 위한 방법으로서,
    상기 V 주족의 원소를 함유하는 제2 가스 시재료(gaseous starting material)는 상기 III 주족의 원소를 함유하는 제1 가스 시재료와 함께, 500 ℃ 초과의 프로세스 온도에서 상기 기판(1)을 포함하는 프로세스 챔버(8) 내로 도입되고,
    적어도 상기 핵형성 층(3)의 증착의 시작 시에, IV 주족의 원소를 함유하는 제3 가스 시재료가 상기 제1 가스 시재료 및 제2 가스 시재료와 함께 상기 프로세스 챔버(8) 내로 공급되고,
    2-차원 전자 가스가 활성 층(6)과 버퍼 층(4) 사이의 경계 표면(5) 상에서 전개(develop)되도록, 상기 버퍼 층(4)이 상기 핵형성 층(3) 상에 증착되고 상기 활성 층(6)이 상기 버퍼 층(4) 상에 증착되고,
    상기 프로세스 챔버(8)에서 상기 제3 가스 시재료의 분압(partial pressure) 및/또는 질량 흐름은, 1×1017 cm-3 보다 크고 1×1018 cm-3 보다 작은 도핑을 초래하고 고주파 댐핑(high-frequency damping)의 감소를 야기하도록 선택되는 것을 특징으로 하는,
    방법.
  2. 제1항에 있어서,
    상기 프로세스 온도는 800 ℃ 내지 1,200 ℃의 범위에 있는 것을 특징으로 하는,
    방법.
  3. III 및 V 주족들의 원소들로 구성된 핵형성 층(3)을 IV 주족의 원소로 제조된 기판(1)의 표면(2) 상에 직접 증착하기 위한 방법으로서,
    상기 V 주족의 원소를 함유하는 제2 가스 시재료는 상기 III 주족의 원소를 함유하는 제1 가스 시재료와 함께, 500 ℃ 초과의 프로세스 온도에서 상기 기판(1)을 포함하는 프로세스 챔버(8) 내로 도입되고,
    적어도 상기 핵형성 층(3)의 증착의 시작 시에, IV 주족의 원소를 함유하는 제3 가스 시재료가 상기 제1 가스 시재료 및 제2 가스 시재료와 함께 상기 프로세스 챔버(8) 내로 공급되고,
    상기 프로세스 챔버(8)에서 상기 제3 가스 시재료의 분압 및/또는 질량 흐름은, 1×1018 cm-3 이하의 도핑을 초래하도록 선택되고, 상기 핵형성 층(3)은 30 내지 300 mbar의 총 압력 하에 증착되는 것을 특징으로 하는,
    방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 가스 시재료 대 상기 제1 가스 시재료의 몰비는 10 내지 5,000 범위에 있는 것을 특징으로 하는,
    방법.
  5. 제1항에 있어서,
    상기 제3 가스 시재료의 첨가는 1×1017 내지 1×1018 cm-3 범위의, 상기 핵형성 층의 n-도핑을 야기하는 것을 특징으로 하는,
    방법.
  6. 제1항 또는 제3항에 있어서,
    상기 기판(1)은 실리콘 또는 게르마늄으로 제조되고, 그리고/또는 상기 제3 가스 시재료는 SinH2n+2 또는 GenH2n+2, 또는 실리콘 또는 게르마늄을 함유하는 다른 가스 시재료인 것을 특징으로 하는,
    방법.
  7. 제1항 또는 제3항에 있어서,
    상기 III 주족의 원소가 Al이고 그리고/또는 상기 제1 가스 시재료는 TMAl인 것을 특징으로 하는,
    방법.
  8. 제1항 또는 제3항에 있어서,
    상기 V 주족의 원소가 질소이고 그리고/또는 상기 제2 가스 시재료는 NH3인 것을 특징으로 하는,
    방법.
  9. 제3항에 있어서,
    2-차원 전자 가스가 활성 층(6)과 버퍼 층(4) 사이의 경계 표면(5) 상에서 전개되도록, 상기 버퍼 층(4)이 상기 핵형성 층(3) 상에 증착되고 상기 활성 층(6)이 상기 버퍼 층(4) 상에 증착되고, 그리고/또는 상기 제3 가스 시재료의 도입은 고주파 댐핑의 댐핑 값을 감소시키는 것을 특징으로 하는,
    방법.
  10. 제1항 또는 제3항에 따른 방법에 의해 생성된 층 시퀀스로서,
    상기 III 및 V 주족들의 원소들로 구성된 핵형성 층(3)이 상기 IV 주족의 원소로 제조된 기판(1)의 표면(2) 상에 증착되고, 상기 핵형성 층(3)은, 적어도, 상기 표면(2)에 바로 인접한 상기 핵형성 층(3)의 구역에서 상기 IV 주족의 원소로 도핑되는 것을 특징으로 하는,
    층 시퀀스.
  11. 제10항에 있어서,
    적어도 하나의 버퍼 층(4)이 상기 핵형성 층(3) 상에 증착되고, 상기 버퍼 층(4) 상에 활성 층(6)이 차례로 증착되고, 그 결과, 상기 버퍼 층(4)과 상기 활성 층(6) 사이의 경계 표면(5)에서 2-차원 전자 가스가 전개되는 것을 특징으로 하는,
    층 시퀀스.
  12. 삭제
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120326160A1 (en) 2011-06-24 2012-12-27 Sanken Electric Co., Ltd. Semiconductor device having nitride semiconductor layer
US20150076509A1 (en) 2013-09-19 2015-03-19 Fujitsu Limited Semiconductor device with buffer layer made of nitride semiconductor
US20180069085A1 (en) 2016-09-02 2018-03-08 IQE, plc Nucleation layer for growth of iii-nitride structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817995B2 (ja) * 1990-03-15 1998-10-30 富士通株式会社 ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置
JP4432180B2 (ja) * 1999-12-24 2010-03-17 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法、ｉｉｉ族窒化物系化合物半導体素子及びｉｉｉ族窒化物系化合物半導体
JP3679720B2 (ja) * 2001-02-27 2005-08-03 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
US8269253B2 (en) * 2009-06-08 2012-09-18 International Rectifier Corporation Rare earth enhanced high electron mobility transistor and method for fabricating same
JP6331695B2 (ja) * 2014-05-28 2018-05-30 三菱電機株式会社 半導体素子の製造方法
EP3243212B1 (en) * 2015-01-09 2021-06-09 Swegan AB Semiconductor device structure and methods of its production
JP6493523B2 (ja) * 2015-05-08 2019-04-03 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6264485B2 (ja) * 2017-03-06 2018-01-24 富士通株式会社 化合物半導体装置及びその製造方法
TWI624872B (zh) * 2017-07-20 2018-05-21 新唐科技股份有限公司 氮化物半導體元件
US20230104038A1 (en) * 2018-01-25 2023-04-06 Xiamen Sanan Integrated Circuit Co., Ltd. Epitaxial structure for high-electron-mobility transistor and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120326160A1 (en) 2011-06-24 2012-12-27 Sanken Electric Co., Ltd. Semiconductor device having nitride semiconductor layer
US20150076509A1 (en) 2013-09-19 2015-03-19 Fujitsu Limited Semiconductor device with buffer layer made of nitride semiconductor
US20180069085A1 (en) 2016-09-02 2018-03-08 IQE, plc Nucleation layer for growth of iii-nitride structures

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