KR102563724B1 - 반도체 발광 소자의 제조 방법 - Google Patents
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Abstract
반도체 발광 소자의 제조 방법은, 기판(5) 상에 반도체 구조가 마련된 웨이퍼를 준비하는 공정과, 웨이퍼의 기판(5) 내의 두께 방향에 있어서의 소정의 깊이에서, 소정의 거리 간격으로 복수회, 레이저광을 펄스형으로 제1 시간 간격 INT1로 조사하는 공정을 포함한다. 레이저광을 조사하는 공정에 있어서, 제1 시간 간격 INT1로 행해지는 각 레이저광 조사가, 기판(5) 내의 두께 방향에 있어서의 제1 집광 위치에, 제1 펄스 에너지를 갖는 제1 레이저 펄스 LP1을 조사하는 공정과, 제1 레이저 펄스 LP1의 조사 후, 제1 시간 간격 INT1보다도 짧은 3ps 내지 900ps의 제2 시간 간격 INT2로, 상기 제1 펄스 에너지에 대하여 강도비를 0.5 내지 1.5로 하는 제2 펄스 에너지의 제2 레이저 펄스 LP2를 조사하는 공정을 포함한다.
Description
본 개시는, 반도체 발광 소자의 제조 방법에 관한 것이며, 구체적으로는, 웨이퍼 내부에 레이저광을 조사하여, 웨이퍼를 칩화하는 반도체 발광 소자의 제조 방법에 관한 것이다.
반도체 발광 소자는, 소형이며 전력 효율이 좋고 선명한 색의 발광을 한다. 또한, 반도체 소자인 발광 소자는 번아웃 등의 걱정이 없다. 또한 초기 구동 특성이 우수하고, 진동이나 온·오프 점등의 반복에 강하다는 특징을 갖는다. 이와 같은 우수한 특성을 갖기 때문에, 발광 다이오드(Light Emitting Diode: 이하 「LED」라고도 함), 레이저 다이오드(Laser Diode: 이하 「LD」라고도 함) 등의 반도체 발광 소자는, 각종 광원으로서 이용되고 있다. 특히 최근에는, 형광등을 대체할 조명용 광원으로서, 보다 저소비 전력이며 장수명의 차세대 조명으로서 주목을 받고 있어, 한층 더한 발광 출력의 향상 및 발광 효율의 개선이 요구되고 있다.
이와 같은 반도체 발광 소자는, 사파이어 기판 상에 반도체층을 에피택셜 성장시킨 후, 칩마다 분할한다. 종래, 기판 상에 반도체층이 적층된 웨이퍼는, 다이싱, 스크라이브, 레이저 스크라이브 등에 의해 칩화되어 있다. 반도체층에 질화물 반도체를 사용하는 경우에는, 사파이어 기판이나 SiC 기판 등이 성장 기판으로서 사용되고 있다.
사파이어 기판을 갖는 웨이퍼의 할단 방법으로서는, 사파이어 기판의 두께 방향의 내부에 레이저광을 조사시켜, 할단을 행하는 방법이 제안되어 있다(예를 들어 일본 특허 공개 제2006-245043호 공보). 또한 기판 표면의 가공에는 나노초 버스트 펄스 레이저가 이용되고 있다.
그러나, 사파이어 기판 상에 반도체층을 에피택셜 성장시킨 웨이퍼에 대하여 높은 에너지의 레이저광을 조사하면, 반도체층이 파손되거나 하여, 수율이 저하될 가능성이 있었다.
본 발명의 목적의 하나는, 효율적으로 레이저 스크라이브를 실현 가능한 반도체 발광 소자의 제조 방법을 제공하는 것에 있다.
본 발명의 일 측면에 관한 반도체 발광 소자의 제조 방법에 의하면, 기판 상에 반도체 구조가 마련된 웨이퍼를 준비하는 공정과, 상기 웨이퍼의 기판 내의 두께 방향에 있어서의 소정의 깊이에서, 소정의 거리 간격으로 복수회, 레이저광을 펄스형으로 제1 시간 간격으로 조사하는 공정을 포함하고, 상기 레이저광을 조사하는 공정에 있어서, 상기 제1 시간 간격으로 행해지는 각 레이저광 조사가, 상기 기판 내의 두께 방향에 있어서의 제1 집광 위치에, 제1 펄스 에너지를 갖는 제1 레이저 펄스를 조사하는 공정과, 상기 제1 레이저 펄스의 조사 후, 상기 제1 시간 간격보다도 짧은 3ps 내지 900ps의 제2 시간 간격으로, 상기 제1 펄스 에너지에 대하여 강도비를 0.5 내지 1.5로 하는 제2 펄스 에너지의 제2 레이저 펄스를 조사하는 공정을 포함할 수 있다.
상기 형태에 의하면, 종래의 레이저 조사에 비해, 제1 시간 간격으로 조사하는 레이저광을 복수로 분할함으로써 1펄스당의 강도(제1 펄스 에너지, 제2 펄스 에너지)를 억제할 수 있으므로, 반도체층에 대한 파손의 우려를 저감하여, 수율을 개선시킨 반도체 발광 소자의 제조 방법을 실현할 수 있다.
또 다른 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 상기 제2 레이저 펄스를 조사하는 공정에 있어서, 상기 제2 레이저 펄스의 제2 펄스 에너지를, 상기 제1 펄스 에너지에 대하여 강도비를 0.8 내지 1.2로 할 수 있다.
다른 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 상기 제2 시간 간격을, 3ps 내지 500ps, 바람직하게는 50ps 내지 350ps로 할 수 있다.
다른 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 상기 제1 레이저 펄스 및 제2 레이저 펄스의 펄스폭을, 100fs 내지 10000fs로 할 수 있다.
또한, 다른 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 상기 제1 시간 간격을, 5μs 내지 40μs로 할 수 있다.
또한, 다른 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 상기 제1 레이저 펄스의 제1 펄스 에너지를, 0.5μJ 내지 15μJ로 할 수 있다.
또한, 다른 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 상기 기판을 사파이어 기판으로 할 수 있다.
본 발명에 대한 보다 완벽한 이해와 그것에 수반되는 많은 장점은 다음에 첨부된 도면과 상세한 설명을 참조하면 더 잘 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 발광 소자를 도시하는 단면도이다.
도 2는 웨이퍼로부터 반도체 발광 소자 칩을 할단하는 모습을 도시하는 모식 단면도이다.
도 3은 기판의 이면측으로부터 레이저광을 제1 집광 위치에 조사하는 상태를 도시하는 모식 단면도이다.
도 4는 배경 기술의 레이저광 조사 패턴의 예를 나타내는 그래프이다.
도 5는 배경 기술의 레이저광 집광 위치를 도시하는 모식 단면도이다.
도 6은 일 실시 형태에 관한 레이저광 조사 패턴의 예를 나타내는 그래프이다.
도 7은 점(스폿)과 크랙의 예를 나타내는 광학 현미경 사진이다.
도 8은 실시 형태에 관한 레이저광의 집광 위치를 도시하는 모식 단면도이다.
도 9는 마이컬슨 간섭계의 광학계를 도시하는 모식도이다.
도 10은 레이저 조사 후부터의 시간축에 있어서의 현상을 나타내는 표이다.
도 11은 제2 시간 간격마다의 크랙 신장률을 나타내는 그래프이다.
도 12는 크랙의 신장성과 가공흔 형상의 펄스 간격의 관계를 나타내는 표이다.
도 13은 배경 기술과 실시 형태의 크랙의 신장에 필요한 최소 펄스 에너지를 나타내는 그래프이다.
도 14는 배경 기술과 실시 형태에서의 기판 이면측의 크랙을 나타내는 광학 현미경 사진이다.
도 15는 실시 형태에서의 펄스폭과 기판 이면측의 크랙의 관계를 나타내는 광학 현미경 사진이다.
도 16a는 기판의 이면측으로부터 제1 주사째의 레이저광을 제1 집광 위치에 조사하는 상태를 도시하는 모식 단면도, 도 16b는 도 16a의 확대 모식 단면도, 도 16c는 도 16b의 상태에서 제2 주사의 레이저광을 제2 집광 위치에 조사하는 상태를 도시하는 모식 단면도, 도 16d는 도 16c 후, 크랙이 신장되는 상태를 도시하는 모식 단면도이다.
도 17은 기판 중의 레이저광의 주사 방향을 도시하는 모식 평면도이다.
도 1은 본 발명의 일 실시 형태에 관한 반도체 발광 소자를 도시하는 단면도이다.
도 2는 웨이퍼로부터 반도체 발광 소자 칩을 할단하는 모습을 도시하는 모식 단면도이다.
도 3은 기판의 이면측으로부터 레이저광을 제1 집광 위치에 조사하는 상태를 도시하는 모식 단면도이다.
도 4는 배경 기술의 레이저광 조사 패턴의 예를 나타내는 그래프이다.
도 5는 배경 기술의 레이저광 집광 위치를 도시하는 모식 단면도이다.
도 6은 일 실시 형태에 관한 레이저광 조사 패턴의 예를 나타내는 그래프이다.
도 7은 점(스폿)과 크랙의 예를 나타내는 광학 현미경 사진이다.
도 8은 실시 형태에 관한 레이저광의 집광 위치를 도시하는 모식 단면도이다.
도 9는 마이컬슨 간섭계의 광학계를 도시하는 모식도이다.
도 10은 레이저 조사 후부터의 시간축에 있어서의 현상을 나타내는 표이다.
도 11은 제2 시간 간격마다의 크랙 신장률을 나타내는 그래프이다.
도 12는 크랙의 신장성과 가공흔 형상의 펄스 간격의 관계를 나타내는 표이다.
도 13은 배경 기술과 실시 형태의 크랙의 신장에 필요한 최소 펄스 에너지를 나타내는 그래프이다.
도 14는 배경 기술과 실시 형태에서의 기판 이면측의 크랙을 나타내는 광학 현미경 사진이다.
도 15는 실시 형태에서의 펄스폭과 기판 이면측의 크랙의 관계를 나타내는 광학 현미경 사진이다.
도 16a는 기판의 이면측으로부터 제1 주사째의 레이저광을 제1 집광 위치에 조사하는 상태를 도시하는 모식 단면도, 도 16b는 도 16a의 확대 모식 단면도, 도 16c는 도 16b의 상태에서 제2 주사의 레이저광을 제2 집광 위치에 조사하는 상태를 도시하는 모식 단면도, 도 16d는 도 16c 후, 크랙이 신장되는 상태를 도시하는 모식 단면도이다.
도 17은 기판 중의 레이저광의 주사 방향을 도시하는 모식 평면도이다.
실시예는 첨부 도면을 참조하여 설명될 것이며, 동일한 참조 번호는 다양한 도면에 걸쳐 대응하거나 동일한 요소를 나타낸다.
단, 이하에 기재하는 실시 형태 및 실시예는, 본 발명의 기술 사상을 구체화하기 위한 예시이며, 본 발명은 이하의 것에 한정되는 것은 아니다. 또한 각 도면이 나타내는 부재의 크기나 위치 관계 등은, 설명을 명확하게 하기 위해 과장되어 있는 경우가 있다. 또한 이하의 설명에 있어서, 동일한 명칭, 부호에 대해서는 동일 혹은 동질의 부재를 나타내고 있어, 상세 설명을 적절히 생략한다. 또한, 본 발명에 관한 실시 형태 및 실시예를 구성하는 각 요소는, 복수의 요소를 동일한 부재로 구성하여 하나의 부재에서 복수의 요소를 겸용하는 양태로 해도 되고, 반대로 하나의 부재의 기능을 복수의 부재에서 분담하여 실현할 수도 있다. 또한, 일부의 실시예, 실시 형태에 있어서 설명된 내용은, 다른 실시예, 실시 형태 등에 이용 가능한 것도 있다. 또한, 이하의 설명에서는, 필요에 따라서 특정 방향이나 위치를 나타내는 용어(예를 들어, 「상」, 「하」, 「우」, 「좌」, 및, 그것들의 용어를 포함하는 다른 용어)를 사용한다.
(실시 형태 1)
이하, 본 발명의 실시 형태 1에 대하여 설명한다.
(반도체 발광 소자(10))
먼저, 본 발명의 실시 형태 1에 관한 제조 방법에 의해 얻어지는 반도체 발광 소자(10)의 개략을 설명한다.
도 1에, 반도체 발광 소자(10)의 단면을 도시한다. 도 1에 도시한 바와 같이, 반도체 발광 소자(10)는, 기판(5)의 한쪽의 주면인 제1 주면(5a) 상에, 반도체 구조(11)로서 질화물 반도체층이 적층되어 이루어진다. 구체적으로는, 반도체 발광 소자(10)는, 대향하는 한 쌍의 주면을 갖는 기판(5)의 제1 주면(5a)인 표면측에, 제1 반도체층(6)인 n형 반도체층, 활성층(8), 제2 반도체층(7)인 p형 반도체층을 순서대로 구비하는 반도체 구조(11)가 적층되어 있다. 또한, n형 반도체층에는 n측 패드 전극(3A)이 전기적으로 접속되고, p형 반도체층에는 p측 패드 전극(3B)이 전기적으로 접속되어 있다. 반도체 발광 소자(10)는, n측 패드 전극(3A) 및 p측 패드 전극(3B)을 통해, 외부로부터 전력이 공급되면, 활성층(8)으로부터 광을 방출하고, 도 1에 있어서의 전극(3A, 3B)의 형성면측 또는 제2 주면(5b)측으로부터, 주로 광이 취출된다. 활성층(8)은 발광층에 상당한다. 활성층(8)이 발하는 광의 피크 파장은, 예를 들어 360㎚ 내지 650㎚로 한다.
또한, p형 반도체층 상에 투광성 도전층(13)이 형성되고, 투광성 도전층(13) 상에 p측 패드 전극(3B)이 형성된다. 또한, n측 패드 전극(3A) 및 p측 패드 전극(3B)의 소정의 표면만이 노출되고, 다른 부분은 절연성의 보호막(14)으로 피복된다.
(반도체 발광 소자의 제조 방법)
다음에, 반도체 발광 소자(10)의 제조 방법에 대하여 설명한다.
(웨이퍼 준비 공정)
먼저, 기판(5)의 제1 주면(5a) 상에 반도체 구조(11)가 마련된 웨이퍼를 준비한다. 여기서 기판(5)은, 반도체 구조(11)를 성장시킬 수 있는 성장 기판이면, 크기나 두께 등은 특별히 한정되지 않는다. 이와 같은 기판(5)의 재질로서는, 반도체 적층체로부터의 발광을 투과하는, 사파이어(Al2O3), SiC, 스피넬(MgAl2O4)과 같은 투광성의 절연성 재료나, 반도체 재료(예를 들어, 질화물계 반도체 재료)를 사용할 수 있다.
사파이어는 크랙을 신장시키기 어려운 재료이지만, 본 실시 형태에 관한 방법이면, 이와 같은 사파이어 기판이라도 크랙을 신장시킬 수 있다. 또한, 사파이어 기판(5)의 두께는, 예를 들어 50㎛ 내지 2㎜ 정도로 할 수 있다. 사파이어 기판(5)은, 반도체 구조(11) 및 전극을 형성할 때까지는 200㎛ 내지 2㎜ 정도의 두께로 하고 그 후, 연마 등에 의해 50㎛ 내지 1㎜, 바람직하게는 100 내지 500㎛ 정도로 박막화해도 된다.
기판(5)의 제1 주면(5a) 상에 성장시키는 반도체 구조(11)로서는, 예를 들어 기판(5)측으로부터, 제1 반도체층(6)(예를 들어 n형 반도체층), 활성층(8)(발광층), 제2 반도체층(7)(예를 들어 p형 반도체층)이 이 순서로 적층된 구조가, 출력, 효율상 바람직하지만, 그것에 한정되지 않고 그 밖의 반도체 구조여도 된다.
자외광이나, 청색광으로부터 녹색광의 가시광을 발광 가능한 반도체층으로서는, 예를 들어 III-V족 화합물 반도체, II-VI족 화합물 반도체 등의 반도체 재료로 형성할 수 있다. 구체적으로는, InXAlYGa1 -X- YN(0≤X, 0≤Y, X+Y≤1) 등의 질화물계의 반도체 재료(예를 들어 InN, AlN, GaN, InGaN, AlGaN, InGaAlN 등)를 사용할 수 있다. 질화물 반도체에 의한 발광은, 가시광 영역의 단파장 영역, 근자외 영역, 혹은 그것보다 단파장 영역이기 때문에, 반도체 구조(11)로부터의 광과 광 변환 부재(형광체 등)를 조합함으로써 백색광을 용이하게 얻을 수 있다. 또한 기판(5)으로서 사파이어 기판을 선택하는 경우에는, 질화물 반도체를 포함하는 반도체 구조(11)를 성장시키는 것이 용이하다.
이들 반도체층의 성장 방법으로서는, 특별히 한정되지 않지만, MOVPE(유기 금속 기상 성장법), HVPE(하이드라이드 기상 성장법) 등, 반도체의 성장 방법으로서 알려져 있는 모든 방법을 적합하게 사용할 수 있다. 특히, MOCVD는 결정성 좋게 성장시킬 수 있으므로 바람직하다.
또한, 반도체 구조(11)를 성장시킨 후에, 레이저광을 조사하는 공정 전에, 기판(5)의 두께를 얇게 하는 공정을 포함시켜도 된다. 기판(5)의 두께를 얇게 하기 위해서는, 기판(5)을 제2 주면(5b)(이면)측으로부터 연마 및/또는 연삭한다.
(할단 공정)
기판(5) 상에 반도체 구조(11)를 성장시킨 후, 도 2에 도시한 바와 같이 기판(5)을 할단하여 칩 CP로 개편화한다. 할단 공정에 있어서는, 기판(5)의 내측에, 레이저광 LB를 조사하여 부분적으로 취화시킴으로써 개질시킨다. 이 모습을 도 3의 모식 단면도에 도시한다.
(레이저광 LB)
레이저광 LB를 조사하는 레이저 광원은, 펄스 발진하는 레이저를 사용할 수 있다. 또한, 그 파장은 특별히 한정되는 것은 아니고, 예를 들어 800 내지 1100㎚의 범위에 피크 파장을 갖는 레이저를 사용할 수 있다. 구체적으로는, 티타늄 사파이어 레이저, Nd: YAG 레이저, Nd: YVO4 레이저, Nd: YLF 레이저, 이테르븀 도프드 파이버 레이저 등, 다양한 것을 이용할 수 있다. 또한, 이들의 고차 고조파를 사용해도 된다. 레이저광 LB의 펄스폭으로서는, 펨토초 내지 피코초의 펄스폭의 펄스 레이저가 사용되고, 구체적으로는 100fs 내지 10000fs인 것을 사용할 수 있다. 실시 형태 1에서는 피크 파장을 1045㎚로 하는 이테르븀 도프드 파이버 레이저를 사용하고 있다. 고출력의 펄스 레이저는, 효율적으로 기판(5)의 내부에 집광할 수 있으므로, 기판의 개질에 적합하게 이용할 수 있다.
레이저광 LB의 수평면 내에 있어서의 주사 방향은, 웨이퍼를 분할해야 할 라인(가상적인 분할 예정선)을 따라서 행한다. 일례로서, 도 17의 평면도에 도시한 바와 같이, 웨이퍼의 오리엔테이션 플랫면 OF(예를 들어 사파이어의 a면)에 대하여 대략 수직인 방향을 1차 방향, 대략 수평인 방향을 2차 방향으로 한다. 먼저, 웨이퍼의 2차 방향에 대하여 레이저광의 주사를 행하고, 다음에 웨이퍼의 1차 방향으로 레이저광의 주사를 행한다.
도 3에 도시한 바와 같이, 기판(5)의 이면측으로부터, 기판(5)의 내부를 향하여, 기판(5)의 두께 방향에 있어서의 제1 집광 위치(31)에, 펨토초 내지 피코초의 펄스폭의 펄스 레이저 등의 레이저 가공기를 사용하여 레이저광 LB를 조사한다. 배경 기술의 레이저광은 도 4에 도시한 바와 같이, 일정한 시간 간격(제1 시간 간격 INT1)으로써 펄스형의 레이저광(싱글 펄스 SLP)을 기판(5)에 조사하여, 크랙을 신장시켰다. 구체적으로는, 도 5에 도시한 바와 같이, 기판(5) 내의 두께 방향(도면에 있어서 상하 방향)에 있어서의 소정의 깊이 DPT에 있어서, 일정한 스폿 간격 STD로 레이저광을 집광시키는 점 SPT를 설정하고, 점 SPT끼리의 사이에 크랙 CRK를 신장시키고 있다. 사파이어 기판의 경우에는 육방정계이기 때문에, a면을 따라서 크랙이 신장되기 쉽기 때문에, 미리 사파이어 기판의 c면에 반도체층을 에피택셜 성장시키고 있다.
그러나, 레이저광은 강한 에너지를 갖고 있기 때문에, 기판의 이면측으로부터 레이저광을 입광시켰다고 해도, 기판의 표면측에 성장된 반도체 구조에 대미지를 줄 것이 우려된다. 반도체 구조가 손상을 받으면, 불량품의 원인이 되어 수율이 저하된다. 한편 레이저광의 강도를 억제하면, 충분한 크랙의 신장이 얻어지지 않아, 기판의 할단 시에 원하는 방향으로 파단되지 않아, 이것도 수율의 저하를 초래한다. 이와 같이, 레이저 스크라이브를 사용하는 반도체의 제조 방법에 있어서는, 반도체 구조의 보호와 레이저 스크라이브의 제어는 상반되는 문제였다.
이에 반해 본원 발명자 등은, 시행 착오를 반복한 후, 레이저광의 1펄스 강도를 억제하면서도 크랙의 제어를 가능하게 하는 방법을 알아냈다. 즉, 도 4의 상태로부터, 도 6에 도시한 바와 같이 펄스를 복수로 분할하고, 또한 분할한 각 펄스 LP1, LP2의 강도를 1:(1±0.5)로 함으로써, 충분한 크랙의 신장이 얻어지는 것을 알아내고, 본원 발명을 달성하기에 이르렀다. 즉, 레이저광을 펄스형으로 제1 시간 간격 INT1로 조사하는 공정을 유지하면서, 각 레이저광의 조사를, 하나의 대펄스(싱글 펄스 SLP)로 행하지 않고, 도 6에 도시한 바와 같이 펄스 강도를 억제한 복수의 분할 펄스 LP1, LP2로 짧은 시간 간격으로 행함으로써, 크랙의 신장을 제어하면서도, 반도체층에 대한 영향을 억제하는 것에 성공한 것이다. 이와 같이 하여 얻어진 점(스폿) SPT와 크랙 CRK의 예를 도 7의 사진에 나타낸다. 이 도면은 기판의 이면측으로부터 본 사진이다.
각 레이저광 조사는, 도 6에 도시한 바와 같이, 제1 레이저 펄스 LP1의 조사와, 제2 레이저 펄스 LP2의 조사로 구성된다. 제1 레이저 펄스 LP1과 제2 레이저 펄스 LP2의 강도비는, 거의 동등하게 하는 것이 바람직하다. 도 4에 도시한 배경기술의 싱글 펄스와 마찬가지의 가공성을 실현하기 위해, 동일한 펄스 에너지를 토탈로 조사하기 위해서는, 거의 균등한 펄스로 분할함으로써, 1펄스당의 에너지를 억제할 수 있다. 단, 완전히 제1 레이저 펄스 LP1과 제2 레이저 펄스 LP2를 일치시키지 않더라도, 예를 들어 제1 레이저 펄스 LP1과 제2 레이저 펄스 LP2의 강도비를 1:(1±0.2)로 해도 된다. 강도비가 이것보다도 커지면, 크랙의 신장성이 저하된다.
또한 제1 레이저 펄스 LP1 및 제2 레이저 펄스 LP2의 펄스폭은, 100fs 내지 10000fs, 바람직하게는 200fs 내지 5000fs, 보다 바람직하게는 500fs 내지 1000fs로 한다. 또한 제1 레이저 펄스 LP1 및 제2 레이저 펄스 LP2의 펄스폭도, 동등하게 하는 것이 바람직하지만, 완전히 일치시킬 필요는 없고, 예를 들어 제1 레이저 펄스 LP1과 제2 레이저 펄스 LP2의 펄스폭을 1:(1±0.2)로 해도 된다.
제1 레이저 펄스 LP1과 제2 레이저 펄스 LP2의 시간 간격인 제2 시간 간격 INT2는, 제1 시간 간격 INT1보다도 1/1000 이상 짧게 한다. 바람직하게는, 제2 시간 간격 INT2를 3ps 내지 900ps, 보다 바람직하게는 3ps 내지 500ps, 가장 바람직하게는 50ps 내지 350ps로 한다. 본 발명자들이 행한 시험에 의하면, 제2 시간 간격 INT2를 50ps 내지 350ps(예를 들어 200ps)로 하였을 때, 최소 출력으로 크랙의 신장성이 확보되었다. 또한 하한의 3ps보다도 짧으면, 크랙의 신장성이 변동되어 안정된 결과가 얻어지지 않았다. 또한, 도 6에 도시한 바와 같이, 제1 시간 간격 INT1이란 제1 레이저 펄스 LP1로부터 다음 제1 레이저 펄스 LP1까지의 시간을, 또한 제2 시간 간격 INT2란 제1 레이저 펄스 LP1로부터 제2 레이저 펄스 LP2까지의 시간을, 각각 가리킨다.
또한 일정한 거리 간격으로 이격시킨 점 SPT에 레이저광을 조사시키기 위해, 레이저광의 조사 위치와 기판(5)을 상대적으로 이동시킨다. 예를 들어 기판(5)을 일정 속도로 송출하고, 이것에 동기시켜 레이저광의 조사를 정위치에서 반복함으로써, 스폿 간격 STD로 이격시킨 점 SPT를 복수 형성할 수 있다. 혹은 기판을 고정하고, 레이저광의 조사 위치를 변화시키도록 주사시켜도 되고, 또한 기판의 이동과 레이저광의 주사를 조합해도 된다. 또한 스폿 간격 STD는, 예를 들어 1㎛ 내지 10㎛, 바람직하게는 2㎛ 내지 6㎛로 한다.
예를 들어, 레이저광의 조사 위치를 고정하고, 기판(5)측을 이동시킨다. 이에 의해, 스폿 간격 STD에 더하여, 펄스의 시간차인 제2 시간 간격 INT2에 따라서, 스폿간의 거리 간격 DST도 변동된다. 제2 시간 간격 INT2를 넓게 하면, 거리 간격 DST가 넓어지고, STD간의 스폿끼리를 연결하는 크랙이 길어져 신장성이 향상된다. 본 발명자들이 행한 시험에 의하면, 50ps 내지 350ps의 범위에서 가장 크랙의 신장성이 향상되었다. 단, 펄스 간격이 나노초의 오더로까지 확대되면, 크랙의 신장성이 저하되었다. 제2 시간 간격 INT2가 200ps로, 배경 기술의 싱글 펄스(펄스폭 700fs)와 비교하여, 펄스 에너지를 약 60％ 저하시켜도 레이저 스크라이브 가공이 실현되었다.
한편, 제1 시간 간격 INT1은, 2μs 내지 100μs, 바람직하게는 5μs 내지 40μs로 한다.
본 발명자들이 행한 시험에 의하면, 배경 기술의 싱글 펄스에 의한 크랙의 신장에 필요한 펄스 에너지가 3.4μJ였던바, 본 실시 형태에서는 1.4μJ로 저감할 수 있었다. 즉, 본 실시 형태에서는, 배경 기술의 방법에 비해, 크랙의 신장에 필요한 펄스 에너지가 40％로 저감되어, 가공 효율이 개선되었다. 또한, 신장되는 크랙의 직진성도 향상되어, 크랙의 제어의 용이함도 향상되었다.
(펄스 간격이 피코초인 레이저)
이와 같은 펄스 간격이 피코초인 레이저의 발생에는, 예를 들어 도 9에 도시한 마이컬슨 간섭계 등을 이용할 수 있다. 이 도면에 도시한 마이컬슨 간섭계의 광학계에서는, 피코초 간격의 펄스열로 되도록 광을 분기한다. 여기에서는 입사된 펄스형의 레이저광을, 제1 편광 필터 HWP1을 통해 편광을 45° 회전시켜, 편광 빔 스플리터 PBS에 입사시켜, 광을 2방향(도면에 있어서 상방향과 우방향)으로 분기한다. 분기된 레이저광 성분 중, 상방향으로 반사된 레이저광 성분(제1 레이저 펄스 LP1에 상당)은, 제1 원편광 필터 QWP1을 통해 제1 금제 미러 AUM1에서 반사된다. 한편, 우방향으로 직진한 레이저광 성분(제2 레이저 펄스 LP2에 상당)은, 제2 원편광 필터 QWP2를 통해 제2 금제 미러 AUM2에서 반사된다. 이들 분기된 레이저광 성분은, 편광 빔 스플리터 PBS로부터 편광자 WP 및 제2 편광 필터 HWP2를 통해 각각 출력된다. 이때, 각 레이저광 성분은, 광로 길이의 차이에 따라 시간 지연이 발생하여 출력된다. 도 9에 있어서는, 금제 미러 중 어느 한쪽(예를 들어 제1 금제 미러 AUM1)을 이동시킴으로써, 제1 레이저 펄스 LP1과 제2 레이저 펄스 LP2의 시간차, 즉 제2 시간 간격 INT2를 조정하는 것이 가능해진다. 예를 들어 광로 길이차를 0.3㎜로 함으로써, 1ps의 시간차를 발생시킬 수 있다. 또한, 레이저 광원으로서 파이버 레이저를 사용하는 경우에는, WDM(Wavelength Division Multiplexer) 등의 광학적인 분기 소자를 사용하여, 복수의 펄스가 전반되는 거리(파이버 길이)를 조정함으로써도 시간을 조정할 수 있다. 또한, 상기 분기 후의 특정 파이버에, 광학적 지연 장치를 도입함으로써, 펄스 간격의 조정을 행하는 것도 가능하다. 광학적 지연 장치는 인라인형의 것이 바람직하다.
(초단 펄스 레이저 조사 때 발생하는 현상)
여기서, 초단 펄스의 제1 레이저 펄스를 조사하였을 때 발생하는 현상에 대하여 고찰한다. 여기에서는, 도 10에 도시한 레이저 조사 후로부터의 시간축에 있어서의 현상을 나타내는 표(S. K. SUNDARAM, E. MAZUR "Inducing and probing non-thermal transitions in semiconductors using femtosecond laser pulses" Nature Materials Vol.1, pp.217-224. Dec. 2002의 Figure 1)에 기초하여, 레이저 조사 후, 각 시간 스케일에 정성적으로 어떤 현상이 발생하였는지를 검토한다. 도면에 있어서 A로 나타내는 ps(피코초)에 해당하는 10-12s 내지 10-11s의 영역에서는, 캐리어(여기 전자)간의 산란, 캐리어-포논 산란 과정을 거쳐, 캐리어의 확산이나 격자로의 열 에너지 전파가 발생한다. 이 영역에서는, 캐리어(전자 밀도)가 통상보다도 많은 여기 상태에 있는 영역(여기에 다광자 흡수를 필요로 하지 않음)에 후속 펄스가 조사되면 전자가 효율적으로 광 흡수를 일으켜, 전리·이온화가 가속되어, 가공 효율이 향상된다. 그리고, 이것에 이어지는 B로 나타내는 10-11s 내지 10-9s의 영역에서는, 레이저 조사에 의한 상 전이(액화, 기화)의 「핵」이 형성되는 초기 과정, 혹은 폭발에 의해 발생하는 응력파 발생·크랙 형성의 초기 과정이다. 따라서, 이 영역에 후속의 제2 레이저 펄스가 도달함으로써 가공을 가속시킬 수 있다고 생각된다. B 내에서도 특히 C로 나타내는 영역에 있어서는, 효율적인 가공을 기대할 수 있다.
다음에, 제2 레이저 펄스를 조사하는 타이밍으로서, 제1 레이저 펄스로부터의 지연 시간인 제2 시간 간격마다의 크랙 신장률을 도 11의 그래프에 나타낸다. 도 11에 있어서 D로 나타내는 2ps 내지 10ps의 범위(도 10의 A의 영역)는, 초기의 가공성 양호화 범위이며, 여기에서는 전자가 전도체에 다수 존재하고 있는 여기 상태의 시료에 제2 레이저 펄스가 조사되기 때문에, 다광자 흡수를 필요로 하지 않는다. 따라서 전자에 광 에너지를 직접 부여할 수 있기 때문에, 에너지 흡수 효율이 높고, 전리, 이온화가 가속되어, 가공 효율이 향상된다고 생각된다.
또한 도 11에 있어서 E로 나타내는 90ps 내지 340ps의 범위(도 10의 C의 영역)는, 가공성 양호화 범위이며, 여기에서는 일부의 잔류 여기 캐리어가 광 흡수를 일으킴으로써, 전리·이온화가 가속되어, 가공 효율이 상승된다. 또한 레이저 조사에 의한 상 전이(액화, 기화)의 「핵」이 형성되는 초기 과정, 혹은 폭발에 의해 발생하는 응력파 발생·크랙 형성의 초기 과정에, 후속의 제2 레이저 펄스가 도달함으로써, 가공을 가속시킬 수 있다고 생각된다.
(실시예)
다음에, 실시예 1 내지 6으로서, 제2 시간 간격을 변화시켜 레이저광을 조사시키고, 레이저 가공 후의 사파이어 기판의 이면에 형성된 가공흔과 크랙을 광학 현미경으로 촬상하여, 크랙의 신장성을 확인하였다. 또한 비교예 1로서, 싱글 펄스로 레이저광을 조사하여 측정을 행하였다. 가공흔과 크랙은, 광학 현미경으로, 투과 조명의 환경에서 레이저 조사부(제1 초점 거리)에 포커스를 맞추어 촬상하였다. 여기에서는, 사파이어 기판으로서 4인치, 두께 150㎛의 것을 사용하였다. 또한 제1 시간 간격은 10μs로 하였다. 또한 펄스폭은 300fs로 하였다. 이 조건에서, 펄스의 제2 시간 간격을, 실시예 1에서 3ps, 실시예 2에서 10ps, 실시예 3에서 50ps, 실시예 4에서 90ps, 실시예 5에서 200ps, 실시예 6에서 340ps로 하였다. 이들 결과를, 도 12에 도시한다. 크랙의 신장성이 좋은 것을 A, 나쁜 것을 C로 하여, 평가를 A, B, C의 3개로 나누었다.
도 12에 도시한 바와 같이, 실시예 1 내지 6은, 모두 크랙의 신장성이 보여, 양호하며(평가가 A와 B), 특히 실시예 4 내지 6이 크랙의 신장성이 가장 양호하였다(평가가 A). 한편, 비교예 1의 싱글 펄스는, 크랙의 신장이 거의 보이지 않았다(평가가 C).
또한, 제1 레이저 펄스와 제2 레이저 펄스의 강도비를 변화시킨 시험을 행하였다. 여기에서는, 제1 레이저 펄스와 제2 레이저 펄스의 강도비를, 실시예 7에서는 1:1(4:4), 실시예 8에서는 4:2, 실시예 9는 2:4로 하면서, 비교예 2에서는 4:1, 비교예 3에서는 1:4로 변화시켜, 가공흔과 크랙의 관찰 화상을 촬상하였다. 또한, 실시예 7의 다른 조건은 실시예 4와 동일한 조건이다. 이 결과를, 표 1에 나타낸다. 표 1에 나타내는 바와 같이, 크랙의 신장성은, 강도비 1:1이 가장 양호하고, 한편, 제1 레이저 펄스에 대하여 제2 레이저 펄스의 강도를 높게 한 경우, 낮게 한 경우 모두, 강도차를 크게 할수록 크랙의 신장성이 나빠져, 크랙의 신장이 거의 보이지 않았다(평가 C).
또한, 양호한 크랙의 신장성이 보이는 최소의 펄스 에너지를, 복수의 조건에서 확인하였다. 도 13은 비교예 4로서, 싱글 펄스(1펄스), 비교예 5로서, 제1 레이저 펄스와 제2 레이저 펄스의 간격이 나노초(1ns 내지 1000ns, 여기에서는 20ns)인 분할 펄스, 실시예 10으로서, 제1 레이저 펄스와 제2 레이저 펄스의 간격이 피코초(본 실시 형태의 범위 3ps 내지 900ps)인 분할 펄스의 각각에서, 크랙의 신장성이 양호해지는 최소의 펄스 에너지를 정리한 그래프이다. 이들을 비교하면, 실시예 10은 1.4μJ이며, 비교예 4의 싱글 펄스 3.4μJ의 40％ 이하(60％ 이상 저감)에 상당하고, 본 실시예가 높은 가공 효율을 실현할 수 있음을 확인하였다. 또한 실시예 10은, 펄스 간격이 나노초인 비교예 5(1.7μJ)에 대해서도, 80％(20％ 저감)에 상당하고, 본 실시예가 더욱 높은 가공 효율을 실현할 수 있음을 확인하였다.
또한, 도 14에 도시한 바와 같이, 사파이어 기판 이면측의 크랙의 형상에 대하여, 상기와 동일한, 비교예 4, 비교예 5, 실시예 10의 3개의 조건에서 확인하였다. 기판 이면의 표면은, 광학 현미경으로, 투과 조명의 환경에서 기판 이면의 표면에 포커스를 맞추어 촬상하였다. 도 14에 의하면, 나노초의 분할 펄스(비교예 5)에서는, 크랙의 직진성이 상실되지만, 실시예 10에 관한 피코초의 분할 펄스에서는, 싱글 펄스(비교예 4)와 마찬가지의 크랙의 직진성을 유지할 수 있었다. 이와 같이, 본 실시예에 의하면 크랙의 직진성이 좋아, 높은 가공 효율의 레이저 스크라이브를 실현할 수 있음이 확인되었다. 이상과 같이, 실시예에 관한 반도체 발광 소자의 제조 방법에 의하면, 배경 기술의 레이저 조사에 비해, 제1 시간 간격으로 조사하는 레이저광을 복수로 분할하고, 분할한 펄스 간격을 3ps 내지 900ps로 함으로써, 반도체층에 대한 파손의 우려를 저감하여, 수율을 개선한 반도체 발광 소자의 제조 방법을 실현할 수 있다. 이 결과, 반도체층에 대한 대미지에 대한 여유도를 향상시킬 수 있다.
또한, 도 15에 도시한 바와 같이, 본 실시예의 제1 레이저 펄스 LP1 및 제2 레이저 펄스 LP2의 펄스폭과, 사파이어 기판 이면측의 크랙의 형상의 관계에 대하여, 광학 현미경 사진으로부터 확인하였다. 실시예 11은, 펄스폭을 300fs, 실시예 12는 펄스폭을 700fs로 하였다. 그 밖의 조건은, 제1 레이저 펄스와 제2 레이저 펄스의 간격이 200ps, 제1 레이저 펄스와 제2 레이저 펄스의 강도비가 1:1이었다. 이 결과로부터, 실시예 12의 펄스폭이 700fs인 쪽이, 신장되는 크랙의 직진성이 양호하였다.
이상의 예에서는, 레이저광의 조사를, 기판(5)의 두께 방향으로 일정한 위치에서, 기판(5)의 주면을 따라서 일정 간격으로 행하는 예를 설명하였다. 단 본 발명은 이 구성에 한하지 않고, 이와 같은 일정 깊이에서의 레이저광의 조사를, 다른 두께 방향으로 2회 주사할 수도 있다. 특히 도 16a 내지 도 16d의 모식 단면도에 도시한 바와 같이, 제1 깊이의 제1 주사로 형성된 개질 영역 내를 집광 위치로 한 제2 주사의 레이저광을 조사함으로써, 크랙의 신장을 더욱 촉진시킬 수 있다. 이 경우, 먼저 도 16a에 도시한 바와 같이, 기판(5)의 표면(제1 주면(5a)측) 상에 반도체 구조(11)를 성장시킨 웨이퍼를 준비한 상태에서, 이 기판(5)의 이면(제2 주면(5b))측으로부터, 기판(5) 내의 두께 방향, 즉 기판(5)의 내부이며 기판(5)의 깊이 방향에 있어서의 제1 집광 위치(31)에 제1 주사째의 레이저광 LB1을 조사한다. 이때 레이저광 LB1이 제1 집광 위치(31)에 집광되도록, 레이저광 LB1의 집광 위치를 조정한다. 레이저광 LB1이 집광된 부분의 주변에는 개질 영역(20)이 형성되고, 레이저광 LB1을 수평 방향으로 주사함으로써, 띠형의 개질 영역(20)이 형성된다. 이 제1 레이저 조사 공정에 의해, 도 16b의 확대 단면도에 도시한 바와 같이, 띠형으로 개질 영역(20)이 형성된다. 다음에 도 16c에 도시한 바와 같이, 이 개질 영역(20) 내이며, 기판(5)의 두께 방향에 있어서 제1 집광 위치(31)와 다른 제2 집광 위치(32)에 제2 주사째의 레이저광 LB2를 조사한다. 이 제2 레이저 조사 공정에 의해, 크랙의 신장이 촉진되어, 기판(5)의 제2 주면(5b)에까지 크랙이 신장되는 시간을 단축할 수 있다. 이와 같이 하면, 웨이퍼를 할단하여 반도체 발광 소자마다 개편화하는 공정을, 더욱 단시간에 행할 수 있다.
또한 레이저광의 주사 횟수도 2회에 한하지 않고, 3회 이상으로 할 수도 있다. 예를 들어, 제1 레이저 조사 공정 전에, 레이저광을 제3 집광 위치에 조사하는 제3 레이저 조사 공정을 포함시켜도 된다. 이에 의해 기판의 제1 주면측으로의 크랙의 신장을 더욱 촉진할 수 있다.
또한, 본 발명의 다른 실시 형태에 관한 반도체 발광 소자의 제조 방법에서는, 나노초 버스트 펄스 레이저(1ns 내지 1000ns)의 적어도 1펄스를, 본 실시 형태와 같은 피코초 간격으로 2개의 펄스로 나누어 사용할 수도 있다. 또한, 본 발명의 실시 형태에 관한 반도체 발광 소자의 제조 방법을 구비하고 있으면, 제2 레이저 펄스의 다음에 제2 레이저 펄스로부터 3ps 내지 900ps의 간격을 두고 제3 레이저 펄스를 조사하는 공정을 더 추가해도 되고, 마찬가지의 간격을 두고 제3 레이저 펄스 후에 제4 레이저 펄스를 조사하는 공정이나, 이것에 계속해서 제5 이상의 레이저 펄스를 조사하는 공정을 추가해도 된다.
본 발명의 제조 방법에서 얻어지는 반도체 발광 소자는, 조명용 광원, LED 디스플레이, 백라이트 광원, 신호기, 조명식 스위치, 각종 센서 및 각종 인디케이터 등에 사용하는 LED, 레이저 소자 등의 반도체 발광 소자뿐만 아니라, 반도체 발광 소자의 제조에 광범위하게 이용할 수 있다.
본 발명의 다양한 바람직한 실시예들이 도시되고 설명되었지만, 본 발명은 본 발명의 개념을 단지 예시하는 것으로 간주되는 개시된 특정 실시예들로 제한되지 않아야 하고, 본 발명의 범위를 제한하는 것으로 해석되어서는 안되며, 특정 실시예들은 첨부된 청구범위에 정의된 바와 같이 본 발명의 범위 내에 속하는 모든 수정 및 변경에 적합하다는 것이 당업자에게 명백해야 한다.
Claims (8)
- 반도체 발광 소자의 제조 방법이며,
기판 상에 반도체 구조가 마련된 웨이퍼를 준비하는 공정과,
상기 웨이퍼의 기판 내의 두께 방향에 있어서의 소정의 깊이에서, 소정의 거리 간격으로 복수회, 레이저광을 펄스형으로 제1 시간 간격으로 조사하는 공정을 포함하고,
상기 레이저광을 조사하는 공정에 있어서, 상기 제1 시간 간격으로 행해지는 각 레이저광 조사가,
상기 기판 내의 두께 방향에 있어서의 제1 집광 위치에, 제1 펄스 에너지를 갖는 제1 레이저 펄스를 조사하는 공정과,
상기 제1 레이저 펄스의 조사 후, 상기 제1 시간 간격보다도 짧은 3ps 내지 900ps의 제2 시간 간격으로, 상기 제1 펄스 에너지에 대하여 강도비를 0.5 내지 1.5로 하는 제2 펄스 에너지의 제2 레이저 펄스를 조사하는 공정을 포함하는 반도체 발광 소자의 제조 방법. - 제1항에 있어서,
상기 제2 레이저 펄스를 조사하는 공정에 있어서, 상기 제2 레이저 펄스의 제2 펄스 에너지를, 상기 제1 펄스 에너지에 대하여 강도비를 0.8 내지 1.2로 하여 이루어지는 반도체 발광 소자의 제조 방법. - 제2항에 있어서,
상기 제2 시간 간격이, 3ps 내지 500ps인 반도체 발광 소자의 제조 방법. - 제3항에 있어서,
상기 제2 시간 간격이, 50ps 내지 350ps인 반도체 발광 소자의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 레이저 펄스 및 제2 레이저 펄스의 펄스폭이, 100fs 내지 10000fs인 반도체 발광 소자의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 시간 간격이, 5μs 내지 40μs인 반도체 발광 소자의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 레이저 펄스의 제1 펄스 에너지가, 0.5μJ 내지 15μJ인 반도체 발광 소자의 제조 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 기판이 사파이어 기판인 반도체 발광 소자의 제조 방법.
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