KR102549048B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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고이치로 니시자와
다카유키 히사카
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미쓰비시덴키 가부시키가이샤
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Abstract

디바이스 기판(1)의 상면에 디바이스(2)가 형성되어 있다. 무전해 도금 반응의 촉매 금속으로 이루어지는 실링 프레임(16)이 디바이스 기판(1)의 상면에 있어서 디바이스(2)를 둘러싸고 형성되어 있다. 실링 프레임(16)을 개재하여 디바이스 기판(1)의 상면과 캡 기판(10)의 하면이 중공 상태로 접합되어 있다. 복수의 전극(8, 11, 12)이 디바이스(2)에 접속되고 디바이스 기판(1) 및 캡 기판(10)의 외측에 인출되어 있다. 금속막(20)이 실링 프레임(16)의 외측면에 형성되고, 디바이스 기판(1) 및 캡 기판(10)에는 형성되어 있지 않다.

Description

반도체 장치 및 그 제조 방법
본 발명은, 디바이스 기판과 캡(cap) 기판을 중공(hollow) 상태로 접합한 반도체 장치 및 그 제조 방법에 관한 것이다.
습도 등의 환경에 의한 열화를 방지하고, 디바이스 특성을 확보하여 높은 신뢰성을 얻기 위해서 디바이스부를 기밀 실링(sealing)한 반도체 장치가 이용되고 있다. 그 하나로서 디바이스 기판의 디바이스를 둘러싸고 실링 프레임(sealing frame)을 형성하고, 실링 프레임을 개재하여 디바이스 기판과 캡 기판을 중공 상태로 접합한 반도체 장치가 제안되고 있다.
실링 프레임을 메탈 입자 페이스트로 형성했을 경우, 접합 프로세스 시의 메탈의 벌크화가 불충분하다면 입자 간의 공극(포러스)이 남는다. 이 공극이 중공부와 외측에 걸쳐 연결된 오픈 포러스가 리크 패스가 되는 경우가 있다. 이 대책으로서 실링 프레임의 표면에 CVD막을 형성하는 종래 기술이 있다(예를 들면, 특허 문헌 1 참조).
[특허문헌 1]일본 특개 2009－158962 공보
그러나, CVD막은, 실링 프레임의 재료인 금속 또는 수지와의 밀착성이 낮고, 열 프로세스 또는 핸들링에 의해 벗겨진다. 이 때문에, 기밀성을 확보할 수 없다는 문제가 있었다.
또, 반도체 장치의 표면에 무전해 도금 또는 전기 도금막을 형성하는 것에 의해 기밀성을 확보하는 기술도 있다. 무전해 도금에서는, 우선 촉매 금속 용액에 피도금물을 침지하여 촉매 금속을 표면에 부여한다. 다음에, 피도금물을 무전해 도금액에 침지하여, 촉매 금속의 작용이 있는 표면에 도금막을 형성한다. 촉매 금속은 금속뿐만이 아니라 반도체 기판의 표면에도 부여되기 쉽다. 따라서, 무전해 도금막이 반도체 기판에 도금 성장해 버려, 실링 프레임에만 성막할수가 없었다. 디바이스 기판 또는 캡 기판의 표면에는 디바이스로부터 취출한 복수의 전극이 있다. 이 때문에, 무전해 도금막이 장치 전면에 도금 성장하면, 전극 간이 쇼트해, 디바이스로서 기능할 수 없게 된다고 하는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해서 된 것으로, 그 목적은 기밀성을 확보하면서, 전극 간의 쇼트를 방지할 수가 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
본 발명에 따른 반도체 장치는, 디바이스 기판과, 상기 디바이스 기판의 상면에 형성된 디바이스와, 캡 기판과, 상기 디바이스 기판의 상기 상면에 있어서 상기 디바이스를 둘러싸고 형성되고, 무전해 도금 반응의 촉매 금속으로 이루어지고, 상기 디바이스 기판과 상기 캡 기판을 중공 상태로 접합하는 실링 프레임과, 상기 디바이스에 접속되고 상기 디바이스 기판 및 상기 캡 기판의 외측에 인출된 복수의 전극과, 상기 실링 프레임의 외측면에 형성되고, 상기 디바이스 기판 및 상기 캡 기판에는 형성되어 있지 않은 금속막을 구비하는 것을 특징으로 한다.
본 발명에서는, 실링 프레임은 무전해 도금 반응의 촉매 금속으로 이루어진다. 이 때문에, 무전해 도금에 의해 금속막을 디바이스 기판 및 캡 기판에 형성하는 일없이 실링 프레임에 형성할 수가 있다. 금속막이 실링 프레임의 외측면을 덮는 것으로 기밀성을 확보할 수가 있다. 또, 금속막이 디바이스 기판 및 캡 기판에 형성되지 않기 때문에, 디바이스 기판 및 캡 기판의 외측에 인출된 복수의 전극 간의 쇼트를 방지할 수가 있다.
도 1은 실시의 형태 1에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 실시의 형태 1에 따른 반도체 장치를 나타내는 단면도이다.
도 3은 실시의 형태 1에 따른 디바이스 기판을 나타내는 상면도이다.
도 4는 실시의 형태 1에 따른 캡 기판을 나타내는 상면도이다.
도 5는 실시의 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 6은 실시의 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 7은 실시의 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 8은 실시의 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 9는 비교예 1에 따른 반도체 장치의 접합부를 나타내는 단면도이다.
도 10은 비교예 2에 따른 반도체 장치의 접합부를 나타내는 단면도이다.
도 11은 Au의 서브 미크론 입자 페이스트를 이용하여 형성한 실링 프레임부를 나타내는 확대 단면도이다.
도 12는 실시의 형태 1에 따른 반도체 장치의 하면에 실장 기판을 실장한 상태를 나타내는 단면도이다.
도 13은 실시의 형태 1에 따른 반도체 장치의 상면에 실장 기판을 실장한 상태를 나타내는 단면도이다.
도 14는 실시의 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다.
도 15는 실시의 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 16은 실시의 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 17은 실시의 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 18은 실시의 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
실시의 형태에 따른 반도체 장치 및 그 제조 방법에 대해 도면을 참조하여 설명한다. 동일 또는 대응하는 구성 요소에는 동일 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1 및 도 2는, 실시의 형태 1에 따른 반도체 장치를 나타내는 단면도이다. 도 3은 실시의 형태 1에 따른 디바이스 기판을 나타내는 상면도이다. 도 4는 실시의 형태 1에 따른 캡 기판을 나타내는 상면도이다. 도 1은 도 3 및 도 4의 I-II에 따른 단면도에 대응한다. 도 2는 도 3 및 도 4의 III-IV에 따른 단면도에 대응한다.
디바이스 기판(1)의 상면에 디바이스(2)가 형성되어 있다. 디바이스(2)는, 소스 전극(3)과, 드레인 전극(4)과, 양자의 사이에 배치된 게이트 전극(5)을 가지는 고전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT)이다. 다만, 디바이스는 HEMT에는 한정되지 않는다. 디바이스(2)는, 게이트 전극(5)에 입력된 전압 신호에 대응한 출력을 드레인 전극(4)으로부터 전류 신호로서 출력한다. 소스 전극(3)은 그라운드가 되어 전자의 공급을 행한다. 게이트 패드(6)가 게이트 전극(5)에 접속되어 있다. 드레인 패드(7)가 드레인 전극(4)에 접속되어 있다. 디바이스 기판(1)의 하면에 이면 전극(8)이 형성되어 있다. 디바이스 기판(1)을 관통하는 비아(9)를 통하여 소스 전극(3)이 이면 전극(8)에 접속되어 있다.
캡 기판(10)의 상면에 인출 전극(11), (12)이 형성되어 있다. 인출 전극(11), (12)은, 각각 캡 기판(10)을 관통하는 비아(13), (14)에 접속되어 있다.
수신 패드(15)가 디바이스 기판(1)의 상면에 있어서 디바이스(2)를 둘러싸고 형성되어 있다. 실링 프레임(16)이 수신 패드(15) 위에 형성되고, 디바이스 기판(1)의 상면에 있어서 디바이스(2)를 둘러싸고 있다. 수신 패드(17)가 캡 기판(10)의 하면에 있어서 비아(13), (14)를 둘러싸고 형성되어 있다.
실링 프레임(16)을 개재하여 디바이스 기판(1)의 상면과 캡 기판(10)의 하면이 중공 상태로 접합되어 있다. 실링 프레임(16)은 수신 패드(15)와 수신 패드(17)에 접합되어 있다. 드레인 패드(7) 및 게이트 패드(6)가 각각 접속 범프(18), (19)를 개재하여 비아(13), (14)에 접속되어 있다.
금속막(20)이 실링 프레임(16)의 외측면에 형성되고, 디바이스 기판(1) 및 캡 기판(10)에는 형성되어 있지 않다. 실링 프레임(16)은 무전해 도금 반응의 촉매 금속으로 이루어진다. 이 때문에, 무전해 도금에 의해 금속막(20)을 디바이스 기판(1) 및 캡 기판(10)에 형성하는 일없이 실링 프레임(16)의 외측면에 형성할 수가 있다. 또, 수신 패드(15), (17)의 최표면과, 이면 전극(8) 및 인출 전극(11), (12)의 최표면은 무전해 도금 반응의 촉매 금속으로 이루어진다. 이 때문에, 수신 패드(15), (17)와 실링 프레임(16)의 접합부, 및 수신 패드(15), (17)도 덮도록 금속막(20)을 형성할 수가 있다.
계속하여, 본 실시의 형태에 따른 반도체 장치의 제조 방법을 설명한다. 도 5 내지 도 8은, 실시의 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
우선, 도 5에 나타내는 바와 같이, 에피택시얼 레이어를 가지는 디바이스 기판(1)의 상면에 성막, 가공 프로세스 등을 시행하는 것에 의해 디바이스(2)를 형성한다. 디바이스(2)를 둘러싸는 수신 패드(15)를 형성한다. 디바이스 기판(1)의 하면에 이면 전극(8)을 형성한다. 도 6에 나타내는 바와 같이, 캡 기판(10)의 하면에 수신 패드(17)를 형성한다. 캡 기판(10)의 상면에 인출 전극(11), (12)을 형성한다.
여기서, 이면 전극(8), 인출 전극(11), (12), 수신 패드(15), (17)는 스퍼터링 또는 증착법에 의해 촉매 금속으로 형성한다. 또한, 최표면만이 촉매 금속인 수신 패드(15), (17)를 증착 또는 스퍼터링으로 연속 성막하는 경우, 패터닝할 때에 측면에 촉매 금속이 형성되기 어렵기 때문에, 형성 방법에 숙고가 필요하다.
다음에, 도 7에 나타내는 바와 같이, 수신 패드(15) 위에 얼라인먼트하여 실링 프레임(16)을 형성한다. 예를 들면, 무전해 도금 반응의 촉매 금속의 메탈 입자 페이스트를 이용하여 스크린 인쇄법 등에 의해 실링 프레임(16)을 형성한다. 메탈 입자 페이스트로서는, 예를 들면 Au, Ag, Cu, Pt, Pd 등이 있다. 실링 프레임(16)의 재료가 수신 패드(15), (17)와 동일하면 밀착성이 높아지기 때문에 바람직하다.
다음에, 도 8에 나타내는 바와 같이, 디바이스 기판(1)과 캡 기판(10)을 얼라인먼트하여, 실링 프레임(16)을 개재하여 디바이스 기판(1)의 상면과 캡 기판(10)의 하면을 중공 상태로 접합한다. 이것에 의해 중공 구조를 가지는 HEMT 디바이스가 된다. 접합 시에 가열·가압하는 것에 의해 실링 프레임(16)의 입자 형상의 메탈이 벌크화한다. 그 후, 무전해 도금을 행하는 것으로, 도 1 및 도 2에 나타내는 바와 같이, 금속막(20)을 실링 프레임(16)의 외측면, 수신 패드(15), (17), 인출 전극(11), (12), 이면 전극(8)에 각각 형성한다.
무전해 도금을 행하면, 피도금면 근방에서 도금 금속 이온이 금속화하는 반응이 일어나 도금막이 형성된다. 이 반응은 통상은 반응 장벽에 의해 진행하지 않는다. 반응이 진행하는 것은, 촉매 금속에 의해 반응 장벽이 내려진 경우에 일어나는 것이 알려져 있다. 따라서, 촉매 금속의 표면, 또는 사전 처리에 의해 촉매 금속이 부여된 표면에 대해서만, 도금을 실시할 수가 있다. 촉매 금속 표면이 도금막에 덮이면, 덮인 도금막을 촉매로 하여 도금 반응이 진행하는 자기 촉매 반응에 의해 도금막이 더 후막화해 간다.
통상의 무전해 도금에 있어서 촉매 부여의 공정을 행할 필요가 있지만, 본 실시의 형태에서는 피도금면이 촉매 금속으로 이루어지기 때문에, 촉매 부여의 공정이 불필요해진다. 그래서, 사전 처리인 촉매 금속 용액에의 침지를 행하지 않고, HEMT 디바이스를 무전해 도금액에 직접 침지한다. 이것에 의해, 촉매 금속이 부여되어 있지 않은 디바이스 기판(1) 및 캡 기판(10)에 금속막(20)을 형성하는 일없이, 촉매 금속으로 이루어지는 실링 프레임(16) 등에만 금속막(20)을 선택적으로 형성할 수가 있다.
계속하여, 본 실시의 형태의 효과를 비교예와 비교하여 설명한다. 도 9는 비교예 1에 따른 반도체 장치의 접합부를 나타내는 단면도이다. 실링 프레임(16)을 메탈 입자 페이스트로 형성했을 경우, 접합 프로세스 시의 메탈의 벌크화가 불충분하다면 입자 간의 공극(포러스)이 남는다. 이 공극이 중공부와 외측에 걸쳐 연결된 오픈 포러스가 리크 패스로 되어, 중공 구조의 기밀성을 열화시킨다. 이것에 대해서, 본 실시의 형태에서는, 피복성이 높고 밀착성이 높은 금속막(20)으로 실링 프레임(16)의 외측면을 덮는다. 이것에 의해, 실링 프레임(16)의 리크 패스를 막아 중공 구조의 기밀성을 확보할 수가 있다.
또, 본 실시의 형태에서는, 금속막(20)은 디바이스 기판(1) 및 캡 기판(10)에 형성되지 않는다. 이 때문에, 디바이스(2)에 접속되고 디바이스 기판(1) 및 캡 기판(10)의 외측에 인출된 이면 전극(8) 및 인출 전극(11), (12) 간의 쇼트를 방지할 수가 있다.
도 10은 비교예 2에 따른 반도체 장치의 접합부를 나타내는 단면도이다. 수신 패드(15), (17)와 실링 프레임(16)의 접합부에 이물이 낀 경우, 수신 패드(15), (17)의 표면 산화, 표면의 평탄성의 결여 등에 의해 중공부와의 리크 패스가 된다. 이것에 대해서, 본 실시의 형태에서는, 금속막(20)이 수신 패드(15), (17)와 실링 프레임(16)의 접합부도 덮는 것으로 기밀성을 확보할 수가 있다.
또한, 본 실시의 형태에서는, 디바이스 기판(1) 및 캡 기판(10)의 외측에 인출된 모든 전극의 표면에 무전해 도금으로 금속막(20)을 형성했지만, 필요한 전극에만 금속막(20)을 형성하고, 다른 전극에는 형성하지 않아도 된다. 예를 들면, 장치의 이면을 SnAg 땝납 실장하고, 캡 측에 Al 와이어를 접속하는 경우, 캡 기판(10) 측의 인출 전극(11), (12)을 Al로 구성하고, 디바이스 기판(1) 측의 이면 전극(8)의 최표면을 Pd로 한다. 이 경우, 금속막(20)은, 무전해 도금에 의해 실링 프레임(16)과 이면 전극(8)의 표면에 형성되고, 인출 전극(11), (12)에는 형성되지 않는다. 이면 전극(8)은 금속막(20)에 의해 땜납 베리어성을 가지고, 인출 전극(11), (12)은 Al 와이어와 접합성이 좋은 Al 전극으로 할 수가 있다.
또, 촉매 금속은 예를 들면 Au, Ag, Cu, Ni, Co, Pd, Pt, In, Sn, Rh 중의 어느 하나이다. 표면 산화하면 무전해 도금막과의 밀착성이 나빠지기 때문에, 촉매 금속은 Au, Ag, Pd, Pt, Rh 등의 귀금속인 것이 바람직하다. 특히 Au, Pt, Pd는 산화하기 어렵고, 이들 메탈 입자 페이스트재는 비교적 저온·저가압으로 벌크화하기 때문에, 실링 프레임(16)의 재료에 적합하다. 또, 촉매 금속은 무전해 도금의 촉매성이 높은 Pt 또는 Pd인 것이 더욱 바람직하다. 이것에 의해 무전해 도금막 형성의 반응이 안정된다. 이들 촉매 금속은 디바이스 기판(1)에 대해서 밀착성이 높지 않은 경우도 있다. 그래서, 밀착성 향상을 위해서 밀착층을 얇게 성막하고, 그 위에 촉매 금속을 성막해도 된다. 예를 들면, Si 기판 또는 GaAs 기판 위에 Ti를 50nm 두께 정도 성막하고 나서 Au를 1μm 두께 성막한다.
금속막(20)은 예를 들면 Ni-P(니켈·인) 합금 도금이다. 이것에 한정하지 않고, 금속막(20)은, 무전해 도금 가능한 Au, Ag, Cu, Ni, Co, Pd, Pt, In, Sn, Rh 중의 어느 하나 또는 어느 하나의 합금이면 된다. 또, 금속막(20)은, 땜납에 대한 베리어성이 있는 Ni, Co, Pd, Rh 중의 어느 하나 또는 어느 하나의 합금인 것이 바람직하다. 다만, Ni 합금, Co 합금, Rh 합금계는 땜납 습윤성이 나쁘기 때문에, 치환성의 무전해 Au 도금을 연속하여 행하여, 최표면에 Au층을 형성한다. 이것에 의해, 땜납에 습윤성이 좋은 표면을 얻을 수 있다. 이 경우, Au층은 30~50nm 정도이다.
도 11은, Au의 서브 미크론 입자 페이스트를 이용하여 형성한 실링 프레임부를 나타내는 확대 단면도이다. 서브 미크론 오더의 포러스가 산재하고 있음을 알 수 있다. 일 단면이기 때문에, 각각의 포러스가 분리되어 있는 것처럼 보이고 있다. 그러나, 실제로는 오픈 포러스가 연결되어 리크 패스가 되어 있다.
이와 같이 실링 프레임(16)에 이용하는 메탈 입자 페이스트로서 서브 미크론 입자 페이스트를 이용했을 경우, 접합 불량의 원인이 되는 오픈 포러스의 사이즈 지름은 서브 미크론 오더이다. 그래서, 금속막(20)의 두께를 1μm 이상으로 하는 것으로 오픈 포러스를 완전하게 막을 수가 있다. 나노 입자 페이스트를 이용했을 경우는 오픈 포러스의 사이즈 지름이 더욱 작아지기 때문에, 금속막(20)의 두께가 1μm 이상이면 충분하다. 또, 무전해 도금막은 도금 성장의 초기에 핀홀을 일으키기 쉽기 때문에, 금속막(20)을, 핀홀을 일으키지 않는 1μm 이상의 두께까지 형성하는 것이 바람직하다. 한편, 무전해 도금막은 내재하는 응력이 높기 때문에, 10μm 이상의 두께에서는 응력에 의한 박리 또는 크랙이 생기기 쉽다. 따라서, 금속막(20)의 두께를 10μm 미만으로 할 필요가 있다.
도 12는, 실시의 형태 1에 따른 반도체 장치의 하면에 실장 기판을 실장한 상태를 나타내는 단면도이다. 디바이스 기판(1)의 이면 전극(8)이 실장 기판(21)의 전극(도시하지 않음)에 땝납(22)에 의해 접합되어 있다. 도 13은, 실시의 형태 1에 따른 반도체 장치의 상면에 실장 기판을 실장한 상태를 나타내는 단면도이다. 캡 기판(10)의 인출 전극(11), (12)이 실장 기판(21)의 전극(도시하지 않음)에 땝납(22)에 의해 접합되어 있다. 이면 전극(8) 및 인출 전극(11), (12)을 덮는 금속막(20)은 땝납(22)에 대한 베리어층으로서 기능하기 때문에, 땝납(22)이 디바이스 측으로 확산하는 것에 의한 특성 열화 등을 방지할 수가 있다. 예를 들면 Ni계 합금으로 제작한 금속막(20)의 경우, 땜납 베리어성을 가지려면 두께가 3μm 이상 필요하다. 다만, 금속막(20)의 두께가 10μm 이상이 되면 박리 또는 크랙의 염려가 있기 때문에, 두께를 10μm 미만으로 하는 것이 바람직하다.
실시의 형태 2.
도 14는, 실시의 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 15-18은, 실시의 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 도 15-18은 도 14의 I-II에 따른 단면도에 대응한다. 또한, 디바이스(2)의 구체적인 구성, 이면 전극(8) 및 인출 전극(11), (12) 등은 도시를 생략하고 있다.
도 14에 나타내는 바와 같이, 원반 형상의 디바이스 기판(1)의 상면에 동일 패턴의 복수의 디바이스(2)를 형성한다. 다음에, 도 15에 나타내는 바와 같이, 실링 프레임(16)을 개재하여 디바이스 기판(1)과 캡 기판(10)을 중공 상태로 접합한다. 다음에, 도 16에 나타내는 바와 같이, 하프 컷을 행해서 캡 기판(10)만을 다이싱하여 개개의 디바이스(2)마다로 분리한다. 다음에, 도 17에 나타내는 바와 같이, 실링 프레임(16)의 외측면에 금속막(20)을 무전해 도금으로 형성한다. 다음에, 도 18에 나타내는 바와 같이, 디바이스 기판(1)을 다이싱하여 개개의 디바이스(2)마다로 분리한다.
무전해 도금을 행하는 단계에서는 아직 디바이스 기판(1)이 다이싱되지 않고 복수의 디바이스(2)가 연결되어 있기 때문에, 무전해 도금을 웨이퍼 단위로 실시할 수 있다. 또, 각 디바이스(2)에 대한 도금액의 액류의 타격(incident) 방법이 안정된다. 또한, 효율적으로 무전해 도금을 행할 수가 있기 때문에, 금속막(20)의 특성이 안정된다. 또한, 디바이스 기판(1)만을 다이싱하여 금속막(20)을 형성한 후에 디바이스 기판(1)을 다이싱해도 된다.
1　디바이스 기판, 2 디바이스, 8 이면 전극, 10 캡 기판, 11, 12 인출 전극, 15, 17 수신 패드, 16 실링 프레임, 20 금속막

Claims (19)

  1. 디바이스 기판과,
    상기 디바이스 기판의 상면에 형성된 디바이스와,
    캡 기판과,
    상기 디바이스 기판의 상기 상면에 있어서 상기 디바이스를 둘러싸고 형성되고, 무전해 도금 반응의 촉매 금속으로 이루어지고, 상기 디바이스 기판과 상기 캡 기판을 중공 상태로 접합하는 실링 프레임과,
    상기 디바이스에 접속되고 상기 디바이스 기판 및 상기 캡 기판의 외측에 인출된 복수의 전극과,
    상기 실링 프레임의 외측면에 형성되고, 상기 디바이스 기판 및 상기 캡 기판에는 형성되어 있지 않은 금속막과,
    상기 디바이스 기판의 상기 상면에 있어서 상기 디바이스를 둘러싸고 형성된 제 1 수신 패드와,
    상기 캡 기판의 하면에 형성된 제 2 수신 패드를 구비하고,
    상기 실링 프레임은 상기 제 1 수신 패드와 상기 제 2 수신 패드에 접합되고,
    상기 제 1 및 제 2 수신 패드의 최표면은 무전해 도금 반응의 촉매 금속으로 이루어지고,
    상기 금속막은 상기 제 1 및 제 2 수신 패드와 상기 실링 프레임의 접합부도 덮는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 　
    상기 복수의 전극의 최표면은 무전해 도금 반응의 촉매 금속으로 이루어지고,
    상기 금속막은, 접합된 상기 디바이스 기판 및 상기 캡 기판의 외측에 노출된 상기 복수의 전극의 표면도 덮는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 촉매 금속은 Au, Ag, Cu, Ni, Co, Pd, Pt, In, Sn, Rh 중의 어느 하나인 것을 특징으로 반도체 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 촉매 금속은 Au, Ag, Pd, Pt, Rh 중의 어느 하나인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 촉매 금속은 Pt 또는 Pd인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 금속막은 Au, Ag, Cu, Ni, Co, Pd, Pt, In, Sn, Rh 중의 어느 하나 또는 어느 하나의 합금인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 금속막은 Ni, Co, Pd, Rh 중의 어느 하나 또는 어느 하나의 합금인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 또는 제 3 항에 있어서,
    상기 금속막의 두께는 1μm 이상 10μm 미만인 것을 특징으로 하는 반도체 장치.
  10. 디바이스 기판의 상면에 디바이스를 형성하는 공정과,
    상기 디바이스 기판의 상기 상면에 있어서 상기 디바이스를 둘러싸고 실링 프레임을 무전해 도금 반응의 촉매 금속의 메탈 입자 페이스트로 형성하는 공정과,
    상기 디바이스 기판과 캡 기판을 얼라이먼트하고, 상기 실링 프레임을 개재하여 상기 디바이스 기판과 상기 캡 기판을 중공 상태로 접합하는 공정과,
    상기 디바이스에 접속되고 상기 디바이스 기판 및 상기 캡 기판의 외측에 인출된 복수의 전극을 형성하는 공정과,
    상기 디바이스 기판과 상기 캡 기판을 접합한 후에, 무전해 도금에 의해 금속막을 상기 디바이스 기판 및 상기 캡 기판에 형성하는 일없이 상기 실링 프레임의 외측면에 형성하는 공정과,
    상기 디바이스 기판의 상기 상면에 있어서 상기 디바이스를 둘러싸고 제 1 수신 패드를 형성하는 공정과,
    상기 캡 기판의 하면에 제 2 수신 패드를 형성하는 공정을 구비하고,
    상기 실링 프레임은 상기 제 1 수신 패드와 상기 제 2 수신 패드에 접합되고,
    상기 제 1 및 제 2 수신 패드의 최표면은 무전해 도금 반응의 촉매 금속으로 이루어지고,
    상기 금속막은 상기 제 1 및 제 2 수신 패드와 상기 실링 프레임의 접합부도 덮는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 복수의 전극의 최표면은 무전해 도금 반응의 촉매 금속으로 이루어지고,
    상기 금속막은, 접합된 상기 디바이스 기판 및 상기 캡 기판의 외측에 노출된 상기 복수의 전극의 표면도 덮는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10 항 또는 제 12 항에 있어서,
    상기 디바이스 기판의 상기 상면에 복수의 상기 디바이스를 형성하고,
    상기 디바이스 기판과 상기 캡 기판 중 한쪽만을 다이싱하여 개개의 상기 디바이스마다로 분리한 후에 상기 금속막을 형성하고,
    상기 금속막을 형성한 후에 상기 디바이스 기판과 상기 캡 기판 중 다른 쪽을 다이싱하여 개개의 상기 디바이스마다로 분리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 10 항 또는 제 12 항에 있어서,
    상기 촉매 금속은 Au, Ag, Cu, Ni, Co, Pd, Pt, In, Sn, Rh 중의 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 10 항 또는 제 12 항에 있어서,
    상기 촉매 금속은 Au, Ag, Pd, Pt, Rh 중의 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 10 항 또는 제 12 항에 있어서,
    상기 촉매 금속은 Pt 또는 Pd인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 10 항 또는 제 12 항에 있어서,
    상기 금속막은 Au, Ag, Cu, Ni, Co, Pd, Pt, In, Sn, Rh 중의 어느 하나 또는 어느 하나의 합금인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 10 항 또는 제 12 항에 있어서,
    상기 금속막은 Ni, Co, Pd, Rh 중의 어느 하나 또는 어느 하나의 합금인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 10 항 또는 제 12 항에 있어서,
    상기 금속막의 두께는 1μm 이상 10μm 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250680A (ja) 2006-03-14 2007-09-27 Mitsubishi Electric Corp 電子部品収容パッケージおよび電子部品収容パッケージに用いられるシールリングの製造方法
JP2016025094A (ja) * 2014-07-16 2016-02-08 セイコーエプソン株式会社 パッケージベース、パッケージ、電子デバイス、電子機器及び移動体
WO2017029822A1 (ja) 2015-08-18 2017-02-23 三菱電機株式会社 半導体装置
WO2018078680A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023624A (en) * 1988-10-26 1991-06-11 Harris Corporation Microwave chip carrier package having cover-mounted antenna element
JP2005167969A (ja) * 2003-11-14 2005-06-23 Fujitsu Media Device Kk 弾性波素子および弾性波素子の製造方法
JP4415653B2 (ja) * 2003-11-19 2010-02-17 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP4908528B2 (ja) 2009-01-26 2012-04-04 株式会社フジクラ 半導体パッケージ
JPWO2010087336A1 (ja) * 2009-01-27 2012-08-02 パナソニック株式会社 半導体チップの実装方法、該方法を用いて得られた半導体装置及び半導体チップの接続方法、並びに、表面に配線が設けられた立体構造物及びその製法
WO2010114602A1 (en) * 2009-03-31 2010-10-07 Sand9, Inc. Integration of piezoelectric materials with substrates
JP5720839B2 (ja) * 2013-08-26 2015-05-20 三菱マテリアル株式会社 接合体及びパワーモジュール用基板
JP6312766B2 (ja) * 2016-09-23 2018-04-18 日本エレクトロプレイテイング・エンジニヤース株式会社 金属膜の積層構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250680A (ja) 2006-03-14 2007-09-27 Mitsubishi Electric Corp 電子部品収容パッケージおよび電子部品収容パッケージに用いられるシールリングの製造方法
JP2016025094A (ja) * 2014-07-16 2016-02-08 セイコーエプソン株式会社 パッケージベース、パッケージ、電子デバイス、電子機器及び移動体
WO2017029822A1 (ja) 2015-08-18 2017-02-23 三菱電機株式会社 半導体装置
WO2018078680A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 半導体装置

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