KR102492268B1 - 3차원 메모리 소자의 워드 라인 구조 - Google Patents

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Abstract

3차웜 메모리 소자의 구조 및 방법이 개시된다. 일례에서, 상기 메모리 소자는 기판; 상기 기판 위에 제1 방향을 따라 연장되는 제1 복수의 도체층을 포함하는 제1 길이의 도체층의 제1 티어를 포함한다. 상기 제1 방향은 상기 기판의 상면에 실질적으로 평행한다. 일부 실시예에서, 상기 메모리 소자는 또한 상기 제1 티어의 둘 이상의 도체층을 전도 가능하게 연결하는 하나 이상의 연결부; 및 상기 제1 티어의 연결된 도체층에 의해 전도 가능하게 공유되고 제1 금속 상호연결부에 연결된 제1 금속 콘택트 비아를 포함한다.

Description

3차원 메모리 소자의 워드 라인 구조{WORD LINE STRUCTURE OF THREE-DIMENSIONAL MEMORY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2017년 3월 7일에 출원된 중국 특허출원 제201710132422.8호의 우선권을 주장하며, 그 내용 전체는 인용에 의해 본 출원에 포함된다.
본 출원은 3차원 메모리 소자의 워드 라인 구조에 관한 것이다.
플래시 메모리 소자는 급속한 발전을 이루고 있다. 플래시 메모리 소자는 전력을 공급하지 않아도 상당히 오랫동안 데이터를 저장할 수 있으며, 높은 집적도(integration level), 빠른 액세스, 용이한 소거 및 다시 쓰기와 같은 장점이 있다. 비트 밀도를 더욱 향상시키고 플래시 메모리 소자의 비용을 감소시키기 위해, 3차원 NAND 플래시 메모리 소자가 개발되었다.
3차원 NAND 플래시 메모리 소자는, 기판 내로, 워드 라인을 관통하여 교차하는 복수의 반도체 채널을 구비한, 기판 위에 배열된 게이트 전극의 스택을 포함한다. 바텀/하부(bottom/lower) 게이트 전극은 바텀/하부 선택 게이트(selective gate)로서의 기능을 한다. 탑/상부(top/upper) 게이트 전극은 탑/상부 선택 게이트로서의 기능을 한다. 탑/상부 선택 게이트 전극과 바텀/하부 게이트 전극 사이의 워드 라인/게이트 전극은 워드 라인으로서의 기능을 한다. 워드 라인과 반도체 채널의 교차점은 메모리 셀을 형성한다. 탑/상부 선택 게이트는 행(row) 선택을 위해 워드 라인에 연결되고, 바텀/하부 선택 게이트는 열(column) 선택을 위해 비트 라인에 연결된다.
따라서, 본 출원에서는 3차원 메모리 소자 아키텍처 및 제조 방법의 실시예를 개시한다. 개시된 구조 및 방법은 제조 프로세스를 단순화하고, 3차원 메모리 소자의 크기를 감소시키고, 3차원 메모리 소자가 형성된 칩의 공간 이용율을 향상시키는 것을 포함하지만 이에 한정되지 않는 수많은 이점을 제공한다.
일부 실시예에서, 3차원 메모리 소자는, 기판 - 상기 기판은 소자 영역(device region) 및 서로 인접한 연결 영역(connection region)을 포함함 -; 상기 소자 영역 및 상기 연결 영역 내의 복수의 개별 스택 구조체(stack structure) - 상기 스택 구조체는 복수의 적층 워드 라인(stack structure)(예: 게이트 전극)를 포함함-; 및 인접한 스택 구조체들 사이의 기판의 부분 위의 분리층(separation layer)(예: 게이트 라인 슬릿(gate line slit))을 포함한다. 상기 3차원 메모리 소자는 상기 연결 영역 위에, 인접한 스택 구조체들을 전도 가능하게 연결하는 연결 구조체(connection structure)를 더 포함한다. 상기 연결 구조체는 복수의 반복적인 전도성 연결부(repeating conductive connection portion)를 포함하고, 각각의 전도층(conductive layer)의 두 단부(end)는 각각 인접한 스택 구조체들 내의 동일한 높이의 워드 라인을 연결한다. 상기 3차원 메모리 소자는 각각의 높이의 워드 라인의 상면(top surface) 상에 복수의 콘택트 비아(contact via)를 더 포함한다. 각각의 콘택트 비아는 콘택트 워드 라인, 상기 콘택트 워드 라인과 동일한 높이의 다른 워드 라인, 및 상기 콘택트 워드 라인과 동일한 높이의 전도성 연결부에 전도 가능하게 연결된다.
일부 실시예에서, 상기 전도성 연결부는 상기 워드 라인과 동일한 재료로 만들어진다.
일부 실시예에서, 상기 전도성 연결부 및 상기 워드 라인은 텅스텐, 알루미늄 및 구리 중 하나 이상으로 만들어진다.
일부 실시예에서, 상기 스택 구조체는 인접한 게이트 구조체들 사이에 제1 절연부(insulating portion)를 더 포함하고; 상기 연결 구조체는 인접한 전도성 연결부 사이에 제2 절연부를 더 포함한다.
일부 실시예에서, 상기 제1 절연부 및 상기 제2 절연부는 실리콘 산화물로 만들어진다.
일부 실시예에서, 상기 기판은 상기 연결 영역 및 상기 소자 영역 중 하나 이상에 인접한 채널 영역(channel region)을 더 포함한다. 상기 스택 구조체는 상기 채널 영역의 상기 기판의 부분으로 연장된다. 일부 실시예에서, 상기 3차원 메모리 소자는 상기 채널 영역의 상기 기판의 부분 위에 복수의 반도체 채널(semiconductor channel)을 더 포함하고, 상기 반도체 채널은 상기 스택 구조체를 관통한다.
일부 실시예에서, 3차원 메모리 소자는 상기 워드 라인과 상기 반도체 채널 사이에 게이트 유전체층(gate dielectric layer)을 더 포함한다.
일부 실시예에서, 3차원 메모리 소자 형성 방법은, 기판을 제공하는 단계 - 상기 기판은 소자 영역 및 서로 인접한 연결 영역을 포함함 -; 상기 소자 영역 및 상기 연결 영역 내에 복수의 개별 스택 구조체를 형성하는 단계 - 상기 스택 구조체는 복수의 적층 워드 라인을를 포함함-; 및 인접한 스택 구조체들 사이의 기판의 부분 위의 분리층(예: 게이트 라인 슬릿)을 형성하는 단계를 포함한다. 상기 3차원 메모리 소자 형성 방법은 상기 연결 영역 위에, 인접한 스택 구조체들을 전도 가능하게 연결하는 연결 구조체를 형성하는 단계를 더 포함한다. 상기 연결 구조체는 복수의 반복적인 전도성 연결부를 포함하고, 각각의 전도층의 두 단부는 각각 인접한 스택 구조체들 내의 동일한 높이의 워드 라인을 연결한다. 상기 3차원 메모리 소자 형성 방법은 각각의 높이의 워드 라인의 상면 상에 복수의 콘택트 비아를 형성하는 단게를 더 포함한다. 각각의 콘택트 비아는 콘택트 워드 라인, 상기 콘택트 워드 라인과 동일한 높이의 다른 워드 라인, 및 상기 콘택트 워드 라인과 동일한 높이의 전도성 연결부에 전도 가능하게 연결된다.
일부 실시예에서, 상기 스택 구조체는 인접한 게이트 구조체들 사이에 절연부를 더 포함하고; 상기 연결 구조체는 인접한 전도성 연결부 사이에 절연부를 더 포함한다. 일부 실시예에서, 상기 스택 구조체 및 상기 절연부를 형성하는 작업(operation)은, 상기 소자 영역의 상기 기판의 부분 및 상기 연결 영역 위에 복합 구조체(composite structure)를 형성하는 단계를 포함한다. 상기 복합 구조체는 번갈아 배치된 복수의 절연부와 복수의 희생층(sacrificial layer)을 포함한다. 상기 복합 구조체는 상기 소자 영역 내의 상기 복합 구조체의 일부를 제거하여 수직 트렌치(vertical trench)를 형성하도록 패터닝될 수 있으며, 여기서 상기 수직 트렌치는 상기 기판에 수직인 방향을 따라 상기 복합 구조체를 통해 연장된다. 상기 수직 트렌치가 연장되는 방향은 상기 소자 영역과 상기 연결 영역 사이의 경계에 수직일 수 있다. 또한, 상기 수직 트렌치 내에 분리층(예: 게이트 라인 슬릿)이 형성될 수 있다. 상기 분리층이 형성된 후, 상기 소자 영역 및 상기 연결 영역 내의 상기 희생층이 제거될 수 있고, 인접한 절연부들 사이에 수평 트렌치(horizontal trench)가 형성될 수 있다. 상기 소자 영역 및 상기 연결 영역 내의 상기 수평 트렌치에 워드 라인층(word line layer)이 형성될 수 있다. 상기 분리층에 이웃하는 상기 연결 영역 내의 상기 워드 라인층의 부분 및 상기 소자 영역 내의 상기 워드 라인층의 부분이 워드 라인을 형성할 수 있다. 상기 연결 영역 내의 상기 워드 라인층은 상기 전도성 연결부를 형성하도록 연결될 수 있다.
일부 실시예에서, 상기 복합 구조체를 패터닝하는 단계는 상기 복합 구조체 위에 마스크층을 형성하는 단계를 포함하며, 상기 마스크층은 상기 연결 영역 내의 상기 복합 구조체의 부분 및 상기 소자 영역 내의 상기 복합 구조체의 일부를 덮는다. 상기 마스크층은 상기 복합 구조체를 에칭하기 위한 에칭 마스크로서 사용될 수 있다.
일부 실시예에서, 상기 복합 구조체를 에칭하는 것은 건식 에칭(dry etch) 및/또는 습식 에칭(wet etch)을 포함한다.
일부 실시예에서, 상기 워드 라인을 형성하기 전에, 상기 메모리 소자 형성 방법은 상기 소자 영역 및 상기 연결 영역 내의 상기 수평 트렌치의 부분의 바닥(bottom) 및 측벽에 게이트 유전체층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 기판은 상기 연결 영역 및 상기 소자 영역 중 하나 이상에 인접한 채널 영역을 더 포함한다. 상기 스택 구조체는 상기 채널 영역의 상기 기판의 부분으로 연장된다. 일부 실시예에서, 상기 소자 영역 및 상기 연결 영역 내의 상기 희생층을 제거하기 전에, 상기 메모리 소자 형성 방법은 상기 채널 영역의 상기 기판의 부분 위에 복수의 반도체 채널을 형성하는 단계를 더 포함하며, 상기 반도체 채널은 상기 스택 구조체를 관통한다.
일부 실시예에서, 상기 절연부는 실리콘 산화물을 포함하고; 상기 희생층은 폴리 실리콘, 폴리 게르마늄 및/또는 실리콘 질화물을 포함하고; 상기 워드 라인층은 텅스텐, 알루미늄 및/또는 구리를 포함한다.
일부 실시예에서, 상기 소자 영역 및 상기 연결 영역에서 상기 희생층을 제거하는 것은 등방성 건식 에칭(isotropic dry etch) 및/또는 습식 에칭을 포함한다.
일부 실시예에서, 상기 워드 라인을 형성하는 것은 화학 기상 증착(chemical vapor deposition, CVD)을 포함한다.
일부 실시예에서, 상기 전도성 연결부는 텅스텐, 알루미늄 및/또는 구리를 포함한다.
종래 기술과 비교할 때, 본 발명은 다음과 같은 장점을 포함한다.
본 개시에 의해 제공되는 3차원 메모리 소자를 사용하면, 전도성 연결부가 인접한 스택 구조체 내의 동일한 높이의 워드 라인을 연결할 수 있어, 인접한 스택 구조체들 내의 동일한 높이의 워드 라인들의 전기적 연결을 달성할 수 있다. 따라서, 인접한 스택 구조체들 내의 동일한 높이의 워드 라인들은 동일한 콘택트 비아를 공유할 수 있으므로 이들 워드 라인은 외부 회로에 연결될 수 있다. 따라서, 개시된 방법은 콘택트 비아의 수를 감소시킬 수 있고, 3차원 메모리 소자의 제조를 단순화할 수 있고, 메모리 소자의 크기를 줄일 수 있으며, 칩의 공간 활용도를 향상시킬 수 있다.
본 발명에 의해 제공되는 3차원 메모리 소자 형성 방법을 사용하면, 연결 구조체는 연결 영역의 기판의 부분 위에 형성될 수 있다. 연결 구조체는 인접한 스택 구조체들을 연결할 수 있다. 인접한 스택 구조체들 내의 동일한 높이의 워드 라인들의 전기적 연결은 스택 구조체를 통해 달성될 수 있고, 인접한 스택 구조체들 내의 동일한 높이의 워드 라인들은 동일한 워드 콘택트를 공유할 수 있으므로 이들 워드 라인은 외부 회로에 연결될 수 있다. 따라서, 개시된 방법은 콘택트 비아의 수를 감소시킬 수 있고, 3차원 메모리 소자의 제조를 단순화할 수 있고, 메모리 소자의 크기를 줄일 수 있으며, 칩의 공간 활용도를 향상시킬 수 있다.
본 개시의 여러 측면은 첨부도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 유의할 것은, 업계의 일반적인 관행에 따라 다양한 특징부가 비율에 맞춰 그려지지 않는다는 것이다. 실제로, 다양한 특징부의 치수는 예시 및 설명의 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 3차원 메모리 소자의 예시이다.
도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 각각 일부 실시예에 따른 예시적인 제조 프로세스의 상이한 단계에서의 3차원 메모리 구조의 평면도의 예시이다.
도 2b는 일부 실시예에 따른, 도 2a의 3차원 메모리 구조의 단면도의 예시이다.
도 3b는 일부 실시예에 따른, 도 3a의 3차원 메모리 구조의 단면도의 예시이다.
도 4b는 일부 실시예에 따른, 도 4a의 3차원 메모리 구조의 단면도의 예시이다.
도 5b는 일부 실시예에 따른, 도 5a의 3차원 메모리 구조의 단면도의 예시이다.
도 6b는 일부 실시예에 따른, 도 6a의 3차원 메모리 구조의 단면도의 예시이다.
도 7b는 일부 실시예에 따른, 도 7a의 3차원 메모리 구조의 단면도의 예시이다.
도 7c는 일부 실시예에 따른, 도 7a의 3차원 메모리 구조의 다른 단면도의 예시이다.
도 8b는 일부 실시예에 따른, 도 8a의 3차원 메모리 구조의 단면도의 예시이다.
도 9b는 일부 실시예에 따른, 도 9a의 3차원 메모리 구조의 단면도의 예시이다.
도 10은 일부 실시예에 따른, 다른 3차원 메모리 구조의 평면도의 예시이다.
도 11은 일부 실시예에 따른, 3차원 메모리 구조를 형성하기 위한 제조 프로세스의 예시이다.
구체적인 구성 및 배치가 논의되지만, 이는 예시적인 목적으로만 이루어진 것으로 이해되어야 한다. 본 발명이 속하는 기술분야의 통상의 지식을 가진 자(이하, 당업자)라면 본 개시의 사상 및 범위를 벗어나지 않으면서 다른 구성 및 배치가 사용될 수 있음을 인식할 수 있을 것이다. 본 개시가 다양한 다른 애플리케이션에 채용될 수 있다는 것은 당업자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 언급은, 기재된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예가 반드시 그러한 특정한 특징, 구조 또는 특성을 포함할 필요는 없다. 또한, 이러한 문구는 반드시 동일한 실시예를 가리키는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 기재될 때, 다른 실시예와 관련하여 명시적으로 기재되는지의 여부에 관계없이, 그러한 특징, 구조 또는 특성을 달성하는 것은 당업자의 지식의 범위 내일 것이다.
일반적으로, 용어는 문맥상 사용에 의거하여 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에 사용된 용어 "하나 이상"은, 적어도 부분적으로 문맥에 의존하여, 단수의 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미로 특징, 구조 또는 특성을 설명하는 데 사용될 수 있다.
본 개시에서 "상에(on)"와 "위에(above, over)"의 의미는, "상에"는 무엇인가의 "직접적으로 상에"를 의미할 뿐만 아니라 그 사이에 중간 특징부(intermediate feature) 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위에(above or over)"는 무엇인가의 "위에"를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 층이 없는 무엇인가의 "위에"(무엇인가의 직접적으로 상에)의 의미도 포함할 수 있도록, 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "아래(beneath, below, lower)", "위(above, upper)" 등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해, 하나의 요소 또는 특징부의, 도면에 예시된 다른 요소(들) 또는 특징부(들)와의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 시 또는 동작 시의 소자의 여러 다른 방향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 방향으로), 본 명세서에서 사용되는 공간적으로 상대적인 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에 사용되는 바와 같이, 용어 "기판"은 그 위에 후속 재료층이 부가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판 맨 위(top)에 부가된 재료는 패터닝되거나 패터닝되지 않은 채로 있을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은, 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성의 재료로부터 만들어질 수 있다.
본 명세서에 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 밑에 있거나(underlying) 위에 있는(overlying) 구조체 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조체의 범위보다 작은 규모를 가질 수 있다. 또한, 층은 연속 구조체(continuous structure)의 두께보다 얇은 두께를 갖는 균질 또는 비균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 임의의 수평 평면의 쌍 사이에, 또는 연속 구조체의 상면(top surface)과 하면(bottom surface) 사이에 위치할 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼형의 표면(tapered surface)을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호연결층(interconnect layer)은 하나 이상의 도체층 및 콘택트층(콘택트, 상호연결 라인 및/또는 비아가 형성되어 있음) 및 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "명목/명목상(nominal/nominally)"은 원하는 값보다 높은 및/또는 낮은 값의 범위와 함께. 제품 또는 프로세스의 설계 단계 중에 설정되는 구성요소 또는 프로세스 작업(process operation)에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 값의 범위는 제조 공정 또는 공차의 약간의 변화로 인한 것일 수 있다. 본원에 사용 된 용어 "약"은 본 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예: 값의 ± 10%, ± 20% 또는 ± 30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
본 명세서에서 사용된 용어 "3D 메모리 소자"는 횡으로 배향된(laterally-oriented) 기판 상에 수직 배향된(vertically oriented) 메모리 셀 트랜지스터 스트링(본 명세서에서 "낸드 스트링과 같은 메모리 스트링"으로 지칭됨)을 갖는 반도체 소자를 지칭하므로 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본 명세서에서 사용된 용어 "수직/수직으로"는 기판의 측면에 명목상 수직인 것을 의미한다.
3차원 NAND 메모리 산업의 경향은 소자 치수의 축소 및 제조 공정의 단순화를 포함한다. 3차원 NAND 메모리 소자에서, 데이터를 저장하기 위한 메모리 셀은 워드 라인(제어 게이트 전극)의 스택과, 스택을 통해 형성된 반도체 채널에 내장된다(embedded). 각각의 워드 라인은 금속 콘택트 비아에 개별적으로 연결되며, 이는 금속 상호연결부, 비트 라인 및/또는 외부 회로(예: 제어 회로)에 더 연결되어, 메모리 셀에 데이터를 기록 및 소거하는 것이 외부 회로에서 제어될 수 있다. 따라서, 금속 콘택트 비아의 수는 종종 워드 라인의 수와 동일하다. 저장 용량의 요구가 증가함에 따라, 증가된 수의 워드 라인 및 반도체 채널에 의해 형성되는 수 많은 메모리 셀이 NAND 메모리 소자에 형성된다. 따라서, 워드 라인에 연결하기 위해 더 많은 금속 콘택트 비아가 형성될 필요가 있다. 한편, NAND 메모리 소자의 크기는 계속 감소하고 있다. 따라서, 감소된 소자 공간 내에 증가된 수의 금속 콘택트 비아(즉, 금속 상호연결부)를 형성하는 것이 더 어렵다. 예를 들어, 더 많은 수의 금속 콘택트 비아를 더 작은 NAND 메모리 소자에 배치하기 위해, 워드 라인 및 금속 콘택트 비아의 제조는, 원하는 수의 워드 라인 및 금속 콘택트 비아가 더 작은 NAND 메모리 소자에 형성될 수 있도록, 이들 부분의 감소된 치수에 적합하게 할 필요가 있다. 결과적으로, 보다 더 NAND 메모리 소자의 제조는 더욱 어려워지고, 더 작은 NAND 메모리 소자의 공간은 효율적으로 이용되지 않는다.
본 개시에서, 설명의 편의를 위해, "티어(tier)"는 수직 방향을 따라 실질적으로 동일한 높이의 요소를 지칭하는 데 사용된다. 예를 들어, 워드 라인과 그 하부 게이트 유전체층이 "티어(tier)"로 지칭될 수 있고, 희생층과 그 하부 절연층이 함께 "티어"로 지칭될 수 있고, 워드 라인과 그 하부 절연층이 함께 "티어(tier)"로 지칭될 수 있고, 실질적으로 동일한 높이의 워드 라인들은 "워드 라인의 티어" 또는 이와 유사한 것으로 지칭될 수 있는 등이다.
도 1은 3차원 NAND 플래시 메모리 소자의 블록(100)을 나타낸다. 플래시 메모리 소자는 기판(101), 기판(101) 위의 절연층(103), 절연층(103) 위의 하부 선택 게이트 전극(lower selective gate electrod)(104)의 티어, 및 하부 선택 게이트 전극(104)의 상부(top)에 적층된 제어 게이트 전극(107)의 복수의 티어를 포함한다. 플래시 메모리 소자는 또한 제어 게이트 전극(107)의 스택 위의 상부 선택 게이트 전극(upper selective gate electrode)(109)의 티어, 인접한 하부 선택 게이트 전극(104) 사이의 기판(101)의 부분 내의 도핑된 소스 라인 영역(120), 그리고 상부 선택 게이트 전극(109), 제어 게이트 전극(107), 하부 선택 게이트 전극(104) 및 절연층(103)을 관통하는 반도체 채널(114)을 포함한다. 반도체 채널(114)은 반도체 채널(114)의 내면 위의 메모리 필름(113)과, 반도체 채널(114) 내의 메모리 필름(113)으로 둘러싸인 코어 충전 필름(115)을 포함한다. 플래시 메모리 소자는 상부 선택 게이트 전극(109) 위에서 반도체 채널(114)에 연결된 복수의 비트 라인(111), 및 복수의 금속 콘택트(117)를 통해 게이트 전극들에 연결된 복수의 금속 상호연결부(119)를 더 포함한다. 게이트 전극의 인접한 티어들 사이의 절연층은 도 1에 도시되어 있지 않다. 게이트 전극은 상부 선택 게이트 전극(109), 제어 게이트 전극(107)(예: 워드 라인이라고도 함) 및 하부 선택 게이트 전극(104)을 포함한다.
도 1에는, 예시를 목적으로, 제어 게이트 전극의 세 개의 티어(107-1, 107-2, 107-3)가 상부 선택 게이트 전극(109)의 하나의 티어 및 하부 선택 게이트 전극(104)의 하나의 티어과 함께 도시되어 있다. 게이트 전극의 티어 각각은 기판(101) 위에서 실질적으로 동일한 높이이다. 각각의 티어의 게이트 전극은 게이트 전극의 스택을 관통하는 게이트 라인 슬릿(108-1, 108-2)에 의해 분리된다. 동일한 티어 내의 게이트 전극 각각은 금속 콘택트 비아(117)를 통해는 금속 상호연결부(119)에 전도 가능하게 연결된다. 즉, 게이트 전극 상에 형성된 금속 콘택트의 수는 게이트 전극의 수(즉, 모든 상부 선택 게이트 전극(109), 제어 게이트 전극(107) 및 하부 선택 게이트 전극(104)의 합)와 동일하다. 또한, 동일한 수의 금속 상호연결부가 각각의 금속 콘택트 비아에 연결되도록 형성된다. 플래시 메모리 소자의 크기가 감소함에 따라, 소자의 감소된 공간에 적합할 수 있는 금속 콘택트 비아 및 금속 상호연결부를 형성하는 것이 더욱 어려워진다.
본 개시는 블록 내의 동일한 티어의 하나 이상의 워드 라인이 서로 전도 가능하게 연결되고 연결된 워드 라인이 공유 금속 콘택트에 전도 가능하게 연결되어 금속 콘택트 비아 및 금속 상호 연결부의 수를 감소시키는 3차원 NAND 메모리 소자를 기술한다. 개시된 방법 및 구조는 3차원 NAND 메모리 소자를 형성하기 위한 제조 프로세스를 단순화시킨다. 특히, 동일한 티어의 워드 라인을 전도 가능하게 연결하는 이점은 제어 신호에 연결되는 금속 상호연결부의 수를 크게 감소시키는 것이다. 다시 말해, 동일한 티어에서, 연결된 워드 라인은 동일한 금속 상호연결부를 공유할 수 있다. 따라서 형성된 3차원 NAND 메모리 소자는 감소된 수의 금속 콘택트 비아 및 금속 상호연결부를 가질 수 있고, 총 금속 콘택트 비아의 수는 총 워드 라인 수보다 적다. 따라서, 3차원 NAND 메모리 소자의 제조가 단순화될 수 있고, 메모리 소자의 치수가 더욱 감소될 수 있으며, 메모리 소자 내의 공간이 보다 효율적으로 이용될 수 있다.
예시를 목적으로, 3차원 NAND 소자에서 유사하거나 동일한 부분은 동일한 요소 번호를 사용하여 표시한다. 그러나, 요소 번호는 단지 상세한 설명에서 관련 부분을 구별하기 위해 사용되며, 기능성, 조성 또는 위치의 유사성 또는 차이점을 나타내지 않는다. 도 2 내지 도 10에 나타낸 구조체(200-1000)는 3차원 NAND 메모리 소자의 각 부분이다. 메모리 소자의 다른 부분들은 설명의 편의를 위해 도시되지 않았다. 예로서 3차원 NAND 소자를 사용하지만, 다양한 적용 및 설계에서, 개시된 구조는 예를 들어, 금속 연결부 또는 배선의 수를 감소시키기 위해 유사하거나 상이한 반도체 소자에 적용될 수 있다. 개시된 구조의 구체적인 적용은 본 개시의 실시예에 의해 제한되지 않아야 한다. 예시를 목적으로, 워드 라인 및 게이트 전극은 본 개시를 설명하기 위해 상호 교환 가능하게 사용된다.
도 2a 및도 2b는 일부 실시예에 따른 3차원 메모리 구조체를 형성하기 위한 예시적인 구조체(200)를 도시한다. 도 2a는 구조체(200)의 평면도(201)이고, 도 2b는 2-2'방향을 따른 구조체(200)의 단면도(202)이다. 일부 실시예에서, 구조체(200)는 베이스 기판(210) 및 베이스 기판(210) 위의 재료층(240)을 포함한다. 베이스 기판(210)은 후속 구조체를 형성하기 위한 플랫폼을 제공할 수 있다. 재료층(240)은 번갈아 배치된 제1 재료/요소(211') 및 제2 재료/요소(212')를 갖는 교호 스택(예: 유전체층 쌍/스택)을 포함할 수 있다. 재료층(240)은 베이스 기판(210) 위에 후속 워드 라인을 형성하는 데 사용될 수 있다. 예시를 목적으로, 본 개시를 설명하기 위해 제1 재료(211')/제2 재료(212')의 세 개의 티어/쌍이 도시되어 있다. 다양한 적용 및 설계에서, 재료층(240)은 3차원 메모리 소자의 설계에 따라, 함께 적층되는 제1 재료/제2 재료의 임의의 적절한 수의 티어/쌍을 포함할 수 있다. 예를 들어, 재료층(240)은 함께 적층되는 제1 재료/제2 재료의 64개의 티어/쌍을 포함할 수 있고, 이것은 나중에 3차원 메모리 소자에서 64개의 워드 라인의 64개 티어를 형성한다.
일부 실시예에서, 베이스 기판(210)은 3차원 메모리 소자를 형성하기 위한 임의의 적절한 재료를 포함한다. 예를 들어,베이스 기판(210)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 절연체 상 실리콘(silicon on insulator, SOI), 절연체 상 게르마늄(germanium on insulator, GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적합한 III-V 화합물을 포함할 수 있다.
일부 실시예에서, 재료층(240)은 베이스 기판(210) 위에 수직으로 배치된 희생 재료층(211')(즉, 제1 요소 또는 제1 재료) 및 절연 재료층(212')(즉, 제2 요소 또는 제2 재료)의 교호 스택을 포함한다. 예시를 목적으로, 희생 재료층(211') 및 대응하는 하부 절연 재료층(212')은 재료 쌍 또는 동일한 티어의 재료 쌍으로 지칭된다. 희생 재료층(211')은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 절연 재료층(212')은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 일부 실시예에서, 재료층(240)은 재료 쌍보다 더 많은 희생 재료층 및/또는 더 많은 절연 재료층을 포함한다. 추가 희생 재료층/층들은 각각 재료 쌍의 희생 재료층(211')과 동일하거나 상이한 두께를 가질 수 있고, 추가 절연 재료층/층들은 재료 쌍의 절연 재료층(212')과 동일하거나 상이한 두께를 가질 수 있다. 일부 실시예에서, 희생 재료층(211')은 워드 라인을 형성하기 위한 게이트 재료를 증착(퇴적)하기 위해 나중에 제거된다. 일부 실시예에서, 희생 재료층(211')은 절연 재료층(212')과 다른 임의의 적합한 재료를 포함한다. 예를 들어, 다양한 실시예에서, 희생 재료층(211')은 다결정 실리콘, 실리콘 질화물, 다결정 게르마늄 및/또는 다결정 게르마늄-실리콘을 포함할 수 있다. 일부 실시예에서, 희생 재료층(211')은 실리콘 질화물을 포함한다. 절연 재료층(212')은 임의의 적합한 절연 재료, 예를 들어 실리콘 산화물을 포함할 수 있다. 재료층(240)은 베이스 기판(210) 위에 절연 재료층(212')과 희생 재료층(211')을 번갈아 증착함으로써 형성될 수 있다. 예를 들어, 절연 재료층(212')은 베이스 기판(210) 위에 증착될 수 있고, 희생 재료층(211')은 절연 재료층(212') 등에 증착될 수 있다. 희생 재료층(211') 및 절연 재료층(212')의 증착은 CVD, 물리 기상 증착(PVD), 플라즈마 강화(plasma-enhanced) CVD(PECVD), 스퍼터링(sputtering), 금속 유기 화학 기상 증착(metal-organic chemical vapor deposition, MOCVD) 및/또는 원자 층 증착(atomic layer deposition, ALD)과 같은 임의의 적합한 증착 방법을 포함할 수 있다. 일부 실시예에서, 희생 재료층(211') 및 절연 재료층(212')은 각각 CVD에 의해 형성된다.
예시를 목적으로, 구조체(200)(예: 또는 베이스 기판(210))는 세 개의 영역, 즉 영역 A, B 및 C로 분할된다. 3차원 메모리 구조체의 후속 제조에서, 워드 라인(게이트 전극)은 베이스 기판(210)의 상면에 실질적으로 평행한 수평 방향(예: y축)을 따라 영역 A(예: 소자 영역), B(예: 연결 영역) 및 C(예: 어레이 영역)를 통해 형성되고, 반도체 채널(예: 메모리 스트링이라고도 함)은 실질적으로 영역 C에 형성되고, 워드 라인을 전도 가능하게 연결하는 연결부는 실질적으로 영역 B에 형성된다. 유의해야 할 것은, 영역 A, B 및 C는 설명의 편의상 나타낸 것이고, 구조(200)의 물리적 분할 또는 구조(200)의 치수를 나타내는 것으로 의도되지 않는다는 것이다.
도 3a 및 3b는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 구조(300)를 나타낸다. 도 3a는 구조체(300)의 평면도(301)이며, 도 3b는 3-3' 방향을 따른 구조체(300)의 단면도(302)이다. 도 3a 및 도 3b로 나타낸 구조체는 "계단 구조체(staircase structure)" 또는 "계단형 공동 구조체(stepped cavity structure)"로 지칭될 수 있다. "계단 구조체", "계단형 공동 구조체" 또는 이와 유사한 용어는 계단형 표면을 갖는 구조를 지칭한다. 본 개시에서, "계단형 표면"은 적어도 두 개의 수평면(예: xy 평면을 따름) 및 적어도 두 개(예: 제1 및 제2) 수직면(예: z축을 따름)을 포함하여, 각각의 수평면이 수평면의 제1 에지로부터 위쪽으로 연장되는 제1 수직면에 인접하고, 수평면의 제2 에지로부터 아래쪽으로 연장되는 제2 수직면에 인접하는 일련의 표면을 지칭한다. "계단(step 또는 staircase)"은 일련의 인접한 표면의 높이에서의 수직 이동을 의미한다.
도 3a 및 3b을 참조하여, 계단 구조체는 다양한 계단형 표면을 가질 수 있으며, 계단 구조체의 수평 단면 형상이 구조체(300)의 상면으로부터의 수직 거리의 함수로서 단계적으로 변화한다. 일부 실시예에서, 구조체(300)는 마스크를 사용하여, 예를 들어 수직 방향(즉, z축)을 따라, 재료층(240)의 희생 재료층(211') 및 절연 재료층(212')을 반복적으로 에칭함으로써 구조체(200)로부터 형성된다. 예시를 목적으로, 베이스 기판(210) 위에 있는 에칭 재료층(240)에 의해 형성된 구조체는 스택(240')으로 지칭된다. 따라서, 도 3a 및 3b에 도시된 바와 같이, 구조체(300)는 복수의 희생층(예: 211-1 내지 211-4) 및 복수의 절연층(예: 212-1 내지 212-4)을 가질 수 있다. 각각의 희생층(211)은 y축을 따라 실질적으로 동일한 길이/형상을 갖는 인접한 하부 절연층과 쌍 또는 티어를 형성할 수 있다. 예를 들어, 희생층(211-1)과 절연층(212-1)은 제1 티어를 형성하고, 희생층(211-2)과 절연층(212-2)은 제2 티어를 형성하는 등등이다. 각 쌍에서의 희생층 및 절연층의 에칭은 하나의 에칭 프로세스 또는 상이한 에칭 프로세스에서 수행될 수 있다. 계단형 표면의 형성 후에, 마스크는 예를 들어 애싱(ashing)에 의해 제거될 수 있다. 일부 실시예에서, 계단형 표면을 형성하기 위해 다수의 포토 레지스트층 및/또는 다수의 에칭 프로세스가 사용된다. 도 3a에 도시된 바와 같이, 구조체(300)에서, 각 티어의 희생층(즉, 211-1 내지 211-4)은 z축을 따라 노출된다. 다양한 실시예에서, 각각의 쌍/티어에서, 절연층(212)은 또한 희생층(211) 위에 있을 수 있다. 이 경우에, 추가 절연층이 재료층(240)과 베이스 기판(210) 사이에 배치될 수 있다. 워드 라인을 형성하는 제조 프로세스는 본 개시에서 제공되는 제조 프로세스와 유사할 수 있다. 이어서, 각각의 티어의 절연층을 관통하여 하부 워드 라인과의 콘택트를 형성함으로써, 워드 라인에 전도 가능하게 연결되는 금속 콘택트 비아가 형성될 수 있다. 제조 프로세스의 세부사항은 본 개시를 참조할 수 있으며 여기서 생략된다.
도 4a 및 도 4b는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 구조체(400)를 도시한다. 도 4a는 구조체(400)의 평면도(401)이고, 도 4b는 4-4' 방향을 따른 구조체(400)의 단면도(402)이다. 일부 실시예에서, 구조체(400)는 영역 C에 형성된 복수의 반도체 채널(220)을 포함한다. 반도체 채널(220)은 x축을 따라 어레이로서 분포될 수 있고, 각각의 어레이는 3차원 메모리 소자의 설계/레이아웃에 따른 임의의 적절한 거리일 수 있는 적절한 거리, 예를 들어, Δx만큼 떨어져 있을 수 있다. 반도체 채널(220)의 어레이 각각은 동일한 수 또는 상이한 수의 반도체 채널(220)을 가질 수 있다. 예시를 목적으로, 도 4a를 참조하면, 본 개시에서, 각각의 어레이는 2x2 어레이 배열을 형성하는 4개의 반도체 채널(220)을 포함한다. 반도체 채널(220)은 3차원 메모리 소자의 소스 및/또는 드레인의 후속 형성을 위해 실질적으로 z축을 따라 스택(240)을 관통하여 베이스 기판(210) 내로 형성될 수 있다. 반도체 채널(220) 및 후속하여 형성되는 워드 라인은 예를 들어 데이터를 저장하기 위한, 3차원 메모리 소자의 메모리 셀들을 형성할 수 있다.
각각의 반도체 채널(220)은 실질적으로 z축을 따라 기둥의 형상을 가질 수 있고 서로를 둘러싸는 복수의 층을 포함할 수 있다(본 개시의 도면에는 도시되지 않음). 예를 들어, 반도체 채널(220)은 z축을 따라 그리고 실질적으로 반도체 채널(220)의 중심에 위치한 유전체 코어를 포함할 수 있다. 유전체 코어는 반도체 채널 필름에 의해 둘러싸일 수 있다. 반도체 채널 필름은 메모리 필름에 의해 둘러싸일 수 있다. 유전체 코어, 반도체 채널 필름 및 메모리 필름은 각각 하나 이상의 층을 포함할 수 있고, 채널 홀(channel hole)을 함께 채워서 반도체 채널(220)을 형성할 수 있다. 일부 실시예에서, 채널 홀은 마스크를 사용하여 스택(240')을 패터닝함으로써, 예컨대, 적합한 에칭 프로세스, 예컨대 건식 에칭 및/또는 습식 에칭을 사용하여 패턴닝된 마스크에 의해 노출된 스택(240')의 부분을 에칭함으로써 형성될 수 있다. 채널 홀은 스택(240)을 관통하여 실질적으로 베이스 기판(210) 속으로 들어 갈 수 있다. 채널 홀이 형성된 후에 마스크는 제거될 수 있다.
예를 들어, 메모리 필름은 채널 홀의 측벽 위에 형성되고 채널 홀의 측벽과 접촉할 수 있다. 일부 실시예에서, 메모리 필름은 채널 홀을 둘러싸는 스택(240')으로부터 채널 홀 내의 다른 층을 절연시키기 위해 채널 홀의 측벽 위에 하나 이상의 블록 유전체층을 포함할 수 있다. 메모리 필름은 또한 전하를 포획하고 z축을 따라 복수의 전하 저장 영역(charge storage region)을 형성하기 위해, 블록 유전체층 위에 그에 의해 둘러싸인 저장 유닛 층(storage unit layer)(메모리층)을 포함할 수 있다. 메모리 필름은 또한 메모리층 위에 그에 의해 둘러싸인 터널링층(tunneling layer)(예: 터널링 유전체)을 포함할 수 있다. 전하 터널링은 적절한 전기 바이어스 하에서 터널링층을 통해 수행될 수 있다. 일부 실시예에서, 전하 터널링은 3차원 메모리 소자의 동작에 따라, 핫 캐리어 주입(hot-carrier injection) 또는 파울러 노르트 하임 터널링 유도 전하 전송(Fowler-Nordheim tunneling induced charge transfer)에 의해 수행될 수 있다.
하나 이상의 블록 유전체층은 비교적 높은 유전 상수를 갖는 유전체 금속 산화물층을 포함하는 제1 블록층을 포함할 수 있다. 용어 "금속 산화물"은 금속 원소와, 산소, 질소 및 다른 적합한 원소와 같은 비금속 원소를 포함할 수 있다. 예를 들어, 유전체 금속 산화물 층은 산화 알루미늄, 하프늄 산화물, 란타늄 산화물, 이트륨 산화물, 탄탈륨 산화물, 실리케이트, 질소 도핑된(nitrogen-doped) 화합물, 합금 등을 포함할 수 있다. 제1 블록층은 예를 들어, CVD, ALD, 펄스 레이저 증착(pulsed laser deposition, PLD), 액체원 미스트 화학 증착(liquid source misted chemical deposition) 및/또는 다른 적절한 증착 방법에 의해 증착될 수 있다.
하나 이상의 블록 유전체층은 또한 유전체 금속 산화물 위에 다른 유전체층을 포함하는 제2 블록층을 포함할 수 있다. 다른 유전체층은 유전체 금속 산화물 층과 상이할 수 있다. 다른 유전체층은 실리콘 산화물, 제1 블록층과 상이한 조성을 갖는 유전체 금속 산화물, 실리콘 산질화물, 실리콘 질화물 및/또는 다른 적절한 유전체 물질을 포함할 수 있다. 제2 블록층은 예를 들어, 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD), ALD, CVD 및/또는 다른 적절한 증착 방법에 의해 증착될 수 있다. 일부 실시예에서, 하나 이상의 블록 유전체층은 CVD에 의해 형성된 실리콘 산화물을 포함한다.
저장 유닛 층은 하나 이상의 블록 유전체층 위에 순차적으로 형성될 수 있다. 저장 유닛 층은 전하 포획 재료, 예컨대, 유전체 전하 포획 재료(예: 실리콘 질화물) 및/또는 전도성 재료(예: 도핑된 폴리 실리콘)를 포함할 수 있다. 일부 실시예에서, 유전 전하 포획 재료은 실리콘 질화물을 포함하고 CVD, ALD, PVD 및/또는 다른 적절한 증착 방법에 의해 형성될 수 있다.
터널링층은 메모리층 위에 순차적으로 형성될 수 있다. 터널링층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물, 유전체 금속 산질화물, 유전체 금속 실리케이트, 합금 및/또는 다른 적절한 재료를 포함할 수 있다. 터널링층은 CVD, ALD, PVD 및/또는 다른 적절한 증착 방법에 의해 형성될 수 있다. 일부 실시예에서, 터널링층은 CVD에 의해 형성된 실리콘 산화물을 포함한다.
반도체 채널 필름은 터널링층 위에 순차적으로 형성될 수 있다. 반도체 채널 필름은 실리콘, 실리콘 게르마늄, 게르마늄, III-V 화합물 재료, II-VI 화합물 재료, 유기 반도체 재료 및/또는 다른 적합한 반도체 재료와 같은 임의의 적절한 반도체 재료의 하나 이상의 층을 포함할 수 있다. 반도체 채널 필름은 금속 유기 화학 기상 증착(MOCVD), LPCVD, CVD 및/또는 다른 적절한 증착 방법과 같은 적절한 증착 방법에 의해 형성될 수 있다. 일부 실시예에서, 반도체 채널 필름은 CVD를 사용하여 비정질 실리콘층을 증착한 후, 어닐링 프로세스에 의해 비정질 실리콘이 단결정 실리콘으로 변환되도록 하여 형성된다. 일부 실시예에서, 다른 비정질 재료는 결정화되도록 어닐링되어 반도체 채널 필름을 형성할 수 있다.
유전체 코어는 반도체 채널 필름 위에 형성되어 채널 홀의 중심에서 공간을 채울 수 있다. 유전체 코어는 실리콘 산화물 및/또는 유기 실리케이트 유리와 같은 적절한 유전체 재료를 포함할 수 있다. 유전체 코어는 적합한 공형(conformal) 증착 방법(예: LPCVD) 및/또는 자체 평탄화 증착 방법(self-planarizing deposition method)(예: 스핀 코팅)에 의해 형성될 수 있다. 일부 실시예에서, 유전체 코어는 실리콘 산화물을 포함하고 LPCVD에 의해 형성된다.
다양한 실시예에서, 층의 수, 이들 층을 형성하는 방법 및 이들 층을 형성하는 특정 순서는 상이한 설계에 따라 달라질 수 있으며 본 개시의 실시예에 의해 한정되어서는 안된다.
도 5a 및 도 5b는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 구조체(500)를 도시한다. 도 5a는 구조체(500)의 평면도(501)이고, 도 5b는 5-5' 방향을 따른 구조체(500)의 단면도(502)이다. 구조체(500)는 스택(240')을 복수의 핑거(finger) - 각각 핑거는 실질적으로 y축을 따라 연장됨 -로 분할하기 위해, 실질적으로 y축을 따라 반도체 채널(220)의 두 개의 어레이 사이에 각각 형성된 복수의 절연 트렌치(insulating trench) 또는 수직 트렌치(vertical trench)를 포함한다. 본 개시에서, "수직"이라는 용어는 "z축을 따르는 것" 또는 "x-y 평면에 실질적으로 직각"을 의미한다. 워드 라인은 이후에 각각의 핑거에 형성될 수 있다. 수직 트렌치는 y축을 따라 하나 이상의 개구부(opening)를 포함할 수 있다. 개구부는 상이한 티어에 정렬된 서브 개구부(sub-opening)를 수직으로 형성하여 동일한 티어의 인접한 핑거가 재료 연결부에 의해 티어의 서브 개구부를 통해 연결될 수 있게 한다(즉, 개구부가 재료층(240)의 부분으로 채워짐). 동일한 개구부로부터 형성된 서브 개구부는 x축, y축 및 z축을 따라 서로 정렬될 수 있다(즉, 베이스 기판(210)의 상면 상에 동일한 투영 면적을 가짐). 수직 트렌치는 이후 적절한 절연 재료로 채워져 절연 스페이서(insulating spacer)라고도 하는 게이트 라인 슬릿을 형성한다. 즉, 인접한 핑거에서 후속하여 형성되는 워드 라인은 절연 재료로 채워진 위치에서 절연될 수 있고 개구부의 위치에서 연결될 수 있다. 다시 말해, 동일한 티어의 두 개의 인접한 워드 라인은 하나 이상의 개구부(절연 재료로 채워지지 않고 게이트 금속 재료로 채워지는 연결부)에 의해 형성된 연결부를 통해 전도 가능하게 연결될 수 있다.
예시를 목적으로, 두 개의 인접한 수직 트렌치(221', 222')가 도 5a 및 도 5b에 도시되어 있다. 도 5a에 도시된 바와 같이, 수직 트렌치(221')는 스택(240')을 관통하여 형성된 개구부(223')를 포함하고, 수직 트렌치(222')는 스택(240')을 관통하여 형성된 개구부(224')를 포함한다. 개구부(223', 224')는 영역 B에 형성되어, y축을 따라, 수직 트렌치(221')를 제1 부분(221'-1)과 제2 부분(221'-2)으로 분할하고 수직 트렌치(222')를 제1 부분(222'-1)과 제2 부분(222-2)으로 분할한다.
두 개의 인접한 수직 트렌치(221', 222')는 각각의 반도체 채널(220)을 포함하는 핑거 1, 핑거 2 및 핑거 3으로 구조체(500)을 분할한다. 수직 트렌치의 제1 부분(221'-1, 222'-1)은 영역(C)에 형성되어 상이한 핑거 내의 반도체 채널(220)의 어레이를 x축을 따라 분할하고, 수직 트렌치의 제2 부분(221'-2, 222'-2)은 영역 A에 형성되어 상이한 핑거 내의 후속하여 형성되는 워드 라인을 분할한다. 반도체 채널(220)의 어레이는 핑거 1, 핑거 2, 핑거 3)에 후속하여 형성되는 워드 라인을 구비한 메모리 셀을 각각 형성할 수 있다. 구조체(500)의 각각의 티어의 희생층/절연층 쌍은 개구부를 통해 연결된다. 예를 들어, 도 5b는 핑거 2와 핑거 3 사이의 구조체(500)의 단면도를 나타낸다. 핑거 2와 핑거 3의 경우, 희생층(211-1)/절연층(212-1) 쌍은 개구부(224')를 통해 연결된다. 마찬가지로, 핑거 2와 핑거 3의 다른 티어(211-2/212-2, 211-3/212-3, 211-4/212-4)의 희생층/절연층은 서로 다른 티어의 개구부(223', 224')의 서브 개구부를 통해 연결된다. 핑거 1 및 핑거 2의 희생층/절연층은 유사한 구성으로 연결된다. 다시 말해, 스택(240')의 핑거는 영역 B를 통해 연결되고 수직 트렌치(221', 222')에 의해 영역 A와 C에서 분리된다. 따라서, 후속하는 제조 단계에서, 워드 라인이 각각의 핑거에 형성될 수 있다. 동일한 티어의 인접한 워드 라인은 영역 B를 통해 전도 가능하게 연결될 수 있다. 또한, 동일한 티어의 인접한 절연층은 개구부(223', 224')(영역 B에서)를 통해 연결될 수 있다. 일부 실시예에서, 핑거 1, 핑거 2 및 핑거 3은 함께 블록으로 지칭되고, 블록 내의 동일한 티어의 워드 라인은 영역 B를 통해 연결된다.
수직 트렌치(예: 221' 및 222')는, 스택(240') 위에 마스크층을 형성하고 예컨대, 포토 리소그래피를 사용하여 마스크를 패터닝함으로써 형성되어, 패터닝된 마스크층의 수직 트렌치에 대응하는 개구부를 형성할 수 있다. 수직 트렌치가 베이스 기판(210)을 노출할 때까지, 개구부에 의해 노출된 스택(240')의 부분을 제거하기 위해 예컨대, 건식 에칭 및/또는 습식 에칭과 같은 적절한 에칭 프로세스가 수행될 수 있다. 마스크층은 수직 트렌치의 형성 후에 제거될 수 있다. 일부 실시예에서, 수직 트렌치는 스택(240') 내의 각각의 티어를 관통하여 스택(240')을 y축을 따라 복수의 핑거로 분할한다. 수직 트렌치는 y축을 따라 전술한 바와 같은 하나 이상의 개구부를 포함할 수 있어서, 각각의 티어에서 인접한 핑거의 희생층/절연층은 사이의 수직 트렌치의 개구부(들)를 통해 연결될 수 있다. 본 개시에서, "수직"이라는 용어는 "x-y 평면에 실질적으로 수직" 또는 "실질적으로 z축을 따르는 것"을 의미한다. 일부 실시예에서, 수직 트렌치는 베이스 기판(210)의 상면에 실질적으로 수직이다.
일부 실시예에서, 수직 트렌치는 스택(240') 내의 티어의 인접한 희생층/절연층이 하나 이상의 위치에서 연결될 수 있도록 하나 이상의 개구부를 가질 수 있다. 예를 들어, 영역 B는 y축을 따라, 수직 트렌치의 부분에 의해 분리된 복수의 서브 영역을 포함할 수 있다. 즉, 각각의 티어의 인접한 핑거의 후속하여 형성된 워드 라인은 하나 이상의 위치에서 전도 가능하게 연결될 수 있다. 일부 실시예에서, 수직 트렌치는 스택(240') 내의 티어 중 일부의 희생층/절연층이 하나 이상의 위치에 연결될 수 있도록 하나 이상의 개구부를 가질 수 있다. 예를 들어, 수직 트렌치는 y축을 따라 영역 A에 분포된 하나 이상의 개구부를 가질 수 있다. 즉, 티어 중 일부의, 인접한 핑거의 후속하여 형성된 워드 라인은 하나 이상의 위치에서 전도 가능하게 연결될 수 있다. 이하에 세부 사항을 설명한다.
도 6a 및 도 6b는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 구조체(600)를 나타낸다. 도 6a는 구조체(600)의 평면도(601)이고, 도 6b는 6-6' 방향을 따른 구조체(600)의 단면도(602)이다. 구조체(600)는 스택(240')에 복수의 절연층을 포함한다. 일부 실시예에서, 구조체(600)는 희생층을 제거함으로써 구조체(500)로부터 형성된다. 각각의 티어의 절연층은 수직 트렌치에 의해 분리되지 않은 위치(들)에서 연결될 수 있다. 따라서, 인접한 레어들의 절연층 사이, 즉 희생층이 제거되는 위치/공간에 수평 트렌치(horizontal trench)가 형성될 수 있다. 수평 트렌치는 z축을 따라 수직 트렌치에 의해 분할될 수 있다. 본 명세서에서,"수평"이라는 용어는 "실질적으로 x-y 평면을 따르는 것" 또는 "실질적으로 z축에 수직"을 의미한다. 유사하게, 각각의 티어의 수평 트렌치는 수직 트렌치에 의해 분리되지 않은 위치에 연결될 수 있다. 각각의 티어의 절연층의 상면, 및 희생층에 의해 이전에 둘러싸인 반도체 채널(220)의 외부 측벽 부분은 노출될 수 있다.
예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 구조체(600)는 절연 재료로 채워진 위치(예: 영역 A 및 영역 C)에 핑거 1, 핑거 2 및 핑거 3을 서로 분리하는 수직 트렌치(221', 222')를 포함한다. 각각의 티어의 절연층(212)은 수직 트렌치(221', 222')에 의해 분리되지 않은 위치(예: 개구부(223', 224')의 위치)에 연결된다. 각각의 티어의 희생층(211)이 제거된 후, 수평 트렌치(예: 230-1, 230-2, 230-3, 230-4)가 형성된다. 따라서, 각각의 티어의 절연층(예: 212-1, 212-2, 212-3, 212-4)의 상면, 및 희생층(211)에 의해 이전에 둘러싸인 반도체 채널(220)의 외부 측벽 부분이 노출된다. 각각의 티어의 수평 트렌치(230) 및 절연층(212)은 영역 B에 각각 연결된다. 일부 실시예에서, 희생층을 제거하는 동안에 스택(240')을 지지하기 위해 다른 지지 구조체(예: 스택(240') 내의 더미/보조 채널)이 형성될 수 있다. 여기서는 지지 구조체에 대한 세부사항을 설명하지 않는다.
희생층(211)은 적절한 에칭 프로세스, 예컨대 등방성 건식 에칭 또는 습식 에칭에 의해 제거될 수 있다. 에칭 프로세스는 기판(200)의 다른 부분의 재료에 비해 희생층(211)의 재료에 대한 에칭 선택성이 충분히 높을 수 있어서, 에칭 프로세스는 기판(200)의 다른 부분에 대한 영향을 최소화할 수 있다. 등방성 건식 에칭 및/또는 습식 에칭은 희생층(211)을 다양한 방향으로 제거하여 각각의 절연층(212)의 상면 및 하면(bottom surface), 그리고 희생층(211)에 의해 이전에 둘러싸인 반도체 채널(220)의 외부 측벽 부분을 노출시킬 수 있다. 수평 트렌치(230)는 각각의 티어에 형성될 수 있다. 일부 실시예에서, 희생층(211)은 실리콘 질화물을 포함하고, 등방성 건식 에칭의 에칭제는 CF4, CHF3, C4F8, C4F6 및 CH2F2 중 하나 이상을 포함한다. 등방성 건식 에칭의 무선 주파수(radio frequency, RF) 전력은 약 100W 미만일 수 있고 바이어스는 약 10V 미만일 수 있다. 일부 실시예에서, 희생층(211)은 실리콘 질화물을 포함하고 습식 에칭의 에칭 제는 인산을 포함한다.
도 7a, 도 7b 및 도 7c는 일부 실시예에 따른 3차원 메모리 소자를 형성하기위한 구조체(700)를 나타낸다. 도 7a는 구조체(700)의 평면도(701)이이고, 도 7b는 7-7' 방향을 따른 구조체(700)의 단면도(702)이고, 도 7c는 7"-7" 방향을 따른 구조체(700)의 단면도(703)이다. 구조체(700)에서, 스택(240')은 번갈아 배치된 게이트 재료층(231') 및 절연층(212)을 포함한다. 예를 들어, 구조체(700)의 각각의 티어는 각각의 절연층(212) 위에 게이트 재료층(231')을 포함한다. 일부 실시예에서, 구조체(700)는 수평 트렌치(230)를 적절한 게이트 재료(예: 도체 및/또는 금속)로 채움으로써 도 6a 및 도 6b에 도시된 구조체(600)로부터 형성된다. 게이트 재료는 x-y 평면을 따라 각각의 수평 트렌치를 채우고 각각의 절연층(212)을 덮을 수 있다. 게이트 재료층(231')은 후속하여 형성되는 워드 라인(즉, 게이트 전극)을 위한 기본 재료를 제공할 수 있다. 수평 트렌치(230)가 게이트 재료로 채워진 후, 게이트 재료로 만들어진 연결부는 스택(240')의 각각의 티어에서 수직 트렌치의 개구부(들)에 형성될 수 있다. 연결부는 수직 트렌치에 의해 형성된 개구에서 각각의 절연층(212) 위에 증착된 게이트 재료층(231')의 부분을 지칭한다. 연결부는 상이한 티어에 정렬된 서브 개구부로부터 복수의 서브 연결부(sub-connection portion)를 수직으로 형성할 수 있다. 하나의 개구부로부터 형성된 서브 연결부는 x축, y축 및 z축을 따라 서로 정렬될 수 있다(즉, 베이스 기판(210)의 상면 상에 동일한 투영 면적을 가짐). 연결부는, 동일한 티어에 있고 연결부에 연결되는 각각의 게이트 재료층(231')의 서로 다른 부분(즉, 연결부에 인접한/연결된 핑거에 증착된 게이트 재료, 또는 핑거에 인접하여 증착된 게이트 재료)을 전도 가능하게 연결할 수 있다. 설명의 편의상, 워드 라인 아래(즉, 핑거)의 절연층(212) 부분을 제1 절연부(2121)라고 하고, 연결부 아래(즉, 핑거들 사이)의 절연층(212) 부분을 제2 절연부(2122)라고 한다.
예를 들어, 도 7a에 도시된 바와 같이, 게이트 재료은 스택(240')의 각각의 티어(230-1, 230-2, 230-3, 230-4)의 수평 트렌치 내에 증착되어 도체/유전체층 쌍/스택을 형성할 수 있다. 게이트 재료(예: 도체)는 각각의 수평 트렌치(230)를 채워 스택(240')의 각각의 티어(231'-1, 231'-2, 231'-3, 231'-4)의 게이트 재료층을 형성할 수 있다. 각각의 게이트 재료층(231')의 적어도 일부는 x-y 평면을 따라 노출된다. 연결부(223, 224)는 개구부(223', 224')에 증착된 게이트 재료의 일부에 의해 형성될 수 있다. 따라서, 각각의 티어의 연결부(223, 224)의 서브 연결부는 각각의 티어의 개구부(223', 224')에 증착된 게이트 재료의 부분에 의해 형성될 수 있다. 도 7b에 도시된 바와 같이, 게이트 재료는 각각의 제1 절연부(2121-1, 2121-2, 2121-3,및 2121-4) 위에 핑거 2에 형성되고, 각각의 제1 절연부(2121)는 z축을 따라 제1 절연부(2121)의 양측에서 인접한 게이트 재료를 전기적으로 절연시킨다. 도 7c에 도시된 바와 같이, 연결부는 (영역 B에서) z축을 따라 정렬된 상이한 티어에 서브 연결부(224-1, 224-2, 224-3, 224-4)를 포함하여, 개구부(224')의 위치에 형성된다. 각각의 서브 연결부(224)는 각각의 제2 절연부(2122) 위에 형성되고, 각각의 제2 절연부(2122)는 각각의 제2 절연부(2122)는 인접한 서브 연결부(224)를 z축을 따라 서로 전기적으로 절연시킨다. 각각의 티어의 서브 연결부(224)는 핑거 1 및 핑거 2 내의 각각의 게이트 재료를 전도 가능하게 연결한다. 예를 들어, 서브 연결부(224-1)는 핑거 1 및 핑거 2에 증착된 게이트 재료(예: 후속하여 형성되는 워드 라인)를 전도 가능하게 연결한다. 마찬가지로, 서브 연결부(224-2 내지 224-4)는 제2 티오 내지 제4 티어의 핑거 1과 핑거 2에 증착된 게이트 재료를 각각 전도 가능하게 연결한다. 각각의 티어의 게이트 재료층(231')은 반도체 채널(220)의 각각의 외부 측벽 부분을 둘러싼다.
게이트 재료는 워드 라인(즉, 게이트 전극 또는 도체층)을 형성하기 위한 임의의 적절한 전도성 재료, 예컨대 텅스텐, 알루미늄 및/또는 구리를 포함할 수 있다. 게이트 재료는 CVD, 스퍼터링, MOCVD 및/또는 ALD와 같은 적절한 증착 방법을 사용하여 수평 트렌치(230)에 증착될 수 있다. 일부 실시예에서, 게이트 재료는 텅스텐을 포함하고, 이는 CVD에 의해 형성된다.
일부 실시예에서, 게이트 유전체 재료층(본 개시의 도면에 도시되지 않음)은 게이트 금속 재료의 증착 전에 수평 트렌치에 형성될 수 있다. 게이트 유전체 재료층은 수평 트렌치를 형성하는 인접한 절연층의 대향하는 표면, 대향하는 표면 사이의 반도체 채널(220)의 외부 측벽 부분, 및 각각의 수직 트렌치 위에 형성될 수 있다. 게이트 유전체층은 후속하여 형성되는 게이트 유전체층을 위한 기본 재료를 제공한다. 게이트 유전체층은 하부 절연층(212)으로부터 각각의 워드 라인을 절연시킬 수 있다. 게이트 절연 재료층은 전기 절연성인 임의의 적절한 유전체 재료를 포함할 수 있다. 예를 들어, 게이트 절연 재료층은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 게이트 절연 재료층은 높은 k의 유전체 재료(k는 3.9 미만)를 포함할 수 있다. 일부 실시예에서, 게이트 절연 재료층은 제1 실리콘 산화물층, 제1 실리콘 산화물층 위의 실리콘 질화물층, 및 실리콘 질화물층 위의 제2 실리콘 산화물층을 포함할 수 있다. 게이트 유전체 재료층의 형성은 CVD, PECVD, PVD 및/또는 ALD 중 하나 이상을 포함할 수 있다.
연결부(예: 223 또는 224)는 연결부에 인접한/연결된 핑거에 증착된 게이트 재료를 전도 가능하게 연결할 수 있다. 일부 실시예에서, 수직 트렌치는 티어 내에 하나 이상의 개구부를 포함하여, 게이트 금속 재료의 증착 후에 개구부로부터 하나 이상의 연결부가 형성되도록 한다. 일부 실시예에서, 각각의 티어는 하나 이상의 서브 연결부을 포함한다. 하나의 티어에서 하나 이상의 서브 연결부는 하나 이상의 서브 연결부에 인접한/연결된 핑거에 증착된 게이트 재료 사이의 전도성 연결을 강화/향상시켜서 이들 핑거 사이의 전기적 연결이 보장될 수 있도록 한다. 따라서, 연결된 핑거에서 후속하여 형성되는 워드 라인은 동일한 금속 콘택트 비아를 공유할 수 있으며, 이는 외부 회로로부터의 전기 신호를 송신하기 위해 각각의 금속 상호연결부에 추가로 연결된다. 따라서, 금속 콘택트 비아의 수를 감소시킬 수 있고 3차원 메모리 소자의 제조를 단순화할 수 있다.
도 8a 및 도 8b는 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 구조체(800)를 나타낸다. 도 8a는 구조체(800)의 평면도(801)이며, 도 8b는 8-8' 방향을 따른 구조체(800)의 단면도(802)이다. 구조체(800)는 실질적으로 y축을 따른 복수의 게이트 라인 슬릿을 포함한다. 게이트 라인 슬릿은 도 5a 내지 도 7c에 기재된 수직 트렌치를 적절한 단열 재료로 채우는 것으로부터 형성될 수 있다. 형성된 게이트 라인 슬릿은 절연 재료로 채워진 위치에서 상이한 티어의 인접한 핑거와 후속하여 형성되는 워드 라인을 전기적으로 절연하고 분리한다. 게이트 라인 슬릿은 y축을 따라 인접한 핑거의 게이트 재료층/절연층을 연결하는 하나 이상의 개구를 포함할 수 있다.
예시적인 목적으로, 수직 트렌치(221'및 222)로부터 형성된 2개의 게이트 라인 슬릿(221, 222)이 도 8a에 도시되어 있다. 게이트 라인 슬릿(221)은 게이트 라인 슬릿(221)을 제1 부분(221-1)과 제2 부분(221-2)으로 분할하는 연결부(223)를 포함하고, 게이트 라인 슬릿(222)은 게이트 라인 슬릿(222)을 제1 부분(222-1)과 제2 부분(222-2)으로 분할하는 연결부(224)를 포함한다. 게이트 라인 슬릿(221, 222)은 스택(240')을 핑거 1, 핑거2, 핑거 3으로 분할한다. 각각의 게이트 라인 슬릿(221, 222)은 절연 재료로 채워진 위치(예: 영역 A 및 C)에서 각각의 티어의 인접한 게이트 재료층/절연층을 절연시킨다. 절연 재료로 채워지지 않은 위치(예: 영역 B)에서 각각의 티어의 인접 게이트 재료층/절연층은 연결된다. 예를 들어, 도 8b에 도시된 바와 같이, 게이트 라인 슬릿(222)의 제1 부분(222-1) 및 제2 부분(222-2)은 스택(240')을 통해 영역 A 및 영역 C에서 핑거 3으로부터 핑거 2를 절연시키고, 동일한 티어의 게이트 핑거 2와 핑거 3의 게이트 재료층/절연층 쌍(예: 231'-1/2121-1, 231'-2/2121-2, 231'-3/2121-3, 231'-4/2121-4)은 영역 B에 연결된다.
일부 실시예에서, 게이트 라인 슬릿(예: 221, 222)은 적절한 절연 재료로 수직 트렌치(예: 221', 222')를 채움으로써 형성될 수 있다. 예를 들어, CVD, PVD, PECVD 및/또는 ALD와 같은 적절한 증착 방법을 사용하여 절연 재료를 수직 트렌치에 증착할 수 있다. 절연 재료는 핑거 간에 전기적 절연을 제공하는 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 절연 재료는 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 일부 실시예에서, 절연 재료는 실리콘 산화물을 포함한다. 일부 실시예에서, 게이트 재료층(231'-1)이 노출되고 게이트 라인 슬릿의 상면의 게이트 재료층(231'-1)의 상면이 수평이 되도록, 스택(240') 위에 과도한 절연 재료를 제거하기 위해 리세스 에칭 및/또는 화학 기계적 평탄화(chemical-mechanical planarization, CMP)가 사용된다.
일부 실시예에서, 도핑 프로세스는 베이스 기판(210)과 반대의 도펀트 유형을 갖는 수직 트렌치(221', 222')의 바닥(bottom)에서 베이스 기판(210)을 도핑하기 위해 게이트 라인 슬릿을 형성하기 전에 수행된다. 수직 트렌치의 바닥에 있는 영역은 소스 영역을 형성할 수 있다. 절연 재료가 그 후 수직 트렌치의 바닥 및 측벽에 증착될 수 있다. 이어서, 수직 트렌치의 중심을 소스 재료로 충전함으로써 수직 트렌치 내에 소스 콘택 비아가 형성될 수 있다. 따라서, 절연 재료는 소스 콘택트 비아와 스택(240')의 나머지 사이에 전기 절연을 제공할 수 있다. 일부 실시예에서, 게이트 라인 슬릿의 환형 하면(annular bottom surface)은 소스 영역과 접촉하고 소스 콘택트 비아는 소스 영역과 전기적으로 연결된다. 일부 실시예에서, 소스 영역을 형성하기 위해 수직 트렌치의 바닥에서 베이스 기판(210)을 도핑하기 위해 이온 주입이 이용되며, 절연 재료는 수직 트렌치의 측벽을 덮도록 증착되어, 수직 트렌치에 절연 재료로 둘러싸인, 공동(cavity)이 형성되도록 한다. 공동을 채우고 소스 콘택트 비아를 형성하기 위해 적절한 소스 금속이 증착될 수 있다. 절연 재료는 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 소스 금속은 텅스텐 및/또는 다른 적절한 전도성 재료를 포함할 수 있다. 일부 실시예에서, 소스 금속이 스택(240') 내로 침투하는 것을 방지하기 위해, 게이트 라인 슬릿과 소스 콘택트 비아 사이에 배리어 층(barrier layer), 예컨대 TiN이 형성된다.
도 9a 및 9b는 일부 실시예에 따른 3차원 메모리 소자를 형성하는 구조체(900)를 도시한다. 도 9a는 구조체(900)의 평면도(901)이고, 도 9b는 9-9'방향을 따른 구조체(900)의 단면도(902)이다. 구조체(900)는 z축을 따라 적층된 복수의 워드 라인의 티어를 포함하고, 각각의 티어는 복수의 워드 라인을 포함하고, 각 워드 라인은 상이한 핑거로 정렬된다. 인접한 티어의 워드 라인들 사이에 절연층이 형성되어 2개의 인접한 티어의 워드 라인을 전기적으로 절연시킨다. 동일한 티어의 하나 이상의 워드 라인은 하나 이상의 연결부를 통해 전도 가능하게 연결될 수 있다. 연결된 워드 라인은 동일한 금속 콘택트 비아를 공유할 수 있다. 연결된 워드 라인을 전기적으로 연결하기 위해 각각의 티어에 하나 이상의 금속 콘택트 비아가 형성될 수 있다.
일부 실시예에서, 구조체(900)는 도 8a 및 도 8b에 나타낸 구조체(800)로부터 형성될 수 있다. 일부 실시예에서, 스택(240')의 측벽(예: 절연층(212)의 측벽)상의 과도한 게이트 재료 및 게이트 유전체 재료는 적절한 에칭 프로세스(예: 건식 에칭 및/또는 습식 에칭)를 사용하여 제거될 수 있다. 게이트 재료층의 나머지 부분은 각각의 티어의 워드 라인을 형성할 수 있고, 게이트 유전체 재료층의 나머지 부분은 각각의 티어의 게이트 유전체층을 형성할 수 있다. 일부 실시예에서, 각각의 워드 라인은 각각의 게이트 유전체층 위에 형성된다. 또한, 각각의 티어의 워드 라인을 외부 회로에 연결하기 위해 각각의 티어 위에 금속 콘택트 비아가 형성될 수 있다. 일부 실시예에서, 구조체(900)는 후속하여 형성되는 금속 콘택트 비아를 서로 전기적으로 절연시키기 위해 스택(240') 위에/주위에 유전체 스택(도시되지 않음)을 포함한다. 일부 실시예에서, 금속 콘택 비아는 유전체 스택을 패터닝하여 각각의 티어의 콘택 영역을 노출시키는 복수의 콘택 개구부를\를 형성하고, 콘택 개구부를 적절한 전도성 재료로 채워 금속 콘택 비아를 형성함으로써 형성된다. 패터닝 프로세스는 유전체 스택 위에 마스크를 형성하는 단계, 마스크 내의 콘택 개구부를 한정하기 위해 포토 리소그래피 프로세스를 수행하는 단계, 및 스택(240')의 콘택 영역이 노출될 때까지 콘택 개구부 내의 재료를 제거하는 단계를 포함할 수 있다. 각각의 티어의 콘택트 영역은 하나 이상의 워드 라인 상에 있을 수 있다. 또한, 콘택트 개구부는 적절한 전도성 재료, 예를 들어 텅스텐, 알루미늄 및/또는 구리로 채워질 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 과도한 게이트 재료 및 게이트 유전체 재료가 스택(240')으로부터 제거된 후, 스택(240')의 각각의 티어의 나머지 게이트 재료는 실질적으로 y축을 따른 상이한 핑거에서 워드 라인(231-m-wln, m=1-4, n=1-4)을 형성한다. 일부 실시예에서, 각각의 핑거(예: 핑거 1-3)는 z축을 따라 적층 된 복수의 워드 라인(231-m-wln)을 포함하고, 각각의 워드 라인(231-m-wln)은 인접한 제1 절연부(들)에 의해 z축을 따라 서로 절연되어 있다. 게이트 라인 슬릿(221, 222)은 각각, 영역 A와 C의 인접 핑거 사이에 전기적 절연을 제공하여 서로 다른 핑거의 워드 라인(231-m-wln)을 분리하고 서로 다른 핑거의 반도체 채널(220)의 어레이를 분리한다. 동일한 티어의 인접한 워드 라인(231-m-wln)(또는 인접한 핑거의 워드 라인(231-m-wln))은 동일한 티어의 서브 연결부(예: 223-1 내지 223-4 및/또는 224-1 내지 224-4, 도 7c 및 도 9a를 참조)에 의해 전도 가능하게 연결된다. 즉, 동일한 티어의 둘 이상의 워드 라인(231-m-wln)은 동일한 티어의 하나 이상의 서브 연결부에 의해 전도 가능하게 연결될 수 있으므로, 연결된 워드 라인(231-m-wln)은 동일한 금속 접촉을 공유할 수 있다 통하다. 일부 실시예에서, 각각의 워드 라인(231-m-wln)은 동일한 티어의 워드 라인(231-m-wln)이 하나의 금속 접촉을 통해 공유할 수 있도록 연결부을 통해 동일한 티어의 다른 워드 라인(231-m-wln)과 연결된다.
예를 들어, 구조체(900)는 핑거 1, 2 및 3을 포함한다. z측 따라 핑거 1에 워드 라인(231-1-wl1, 231-2-wl1, 231-3-wl1, 231-4-wl1)이 적층되고; 핑거 2에서 z축을 따라 워드 라인(231-1-wl2, 231-2-wl2, 231-3-wl2, 231-4-wl2)이 적층되고; 핑거 3에서 z축을 따라 워드 라인(231-1-wl3, 231-2-wl3, 231-3-wl3, 231-4-wl3)이 적층된다. 워드 라인 231-1-wl1, 231-1-wl2, 및 231-1-wl3은 동일한 티어 1에 있고 연결부(223, 224)(예: 또는 연결부(223, 224)의 서브 연결부)에 의해 전도 가능하게 연결된다. 금속 콘택트 비아(232-1)가 워드 라인 231-1-wl2 위에 형성되어 워드 라인 231-1-wl1, 231-1-wl2 및 231-1-wl3을 연결한다. 유사하게, 워드 라인 231-2-wl1, 231-2-wl2 및 231-2-wl3은 동일한 티어 2에 있고 연결부(223, 224)에 의해 전도 가능하게 연결되고; 워드 라인 231-3-wl1, 231-3-wl2, 및 231-3-wl3은 동일한 티어 3에 있고 연결부(223, 224)에 의해 전도 가능하게 연결되고; 워드 라인 231-4-wl1, 231-4-wl2 및 231-4-wl3은 동일한 티어 4에 있고 연결부(223, 224)에 의해 전도 가능하게 연결된다. 금속 콘택트 비아(232-2, 232-3, 232-4)는 티어 2-4 위에 각각 형성되어 각각의 티어의 워드 라인에 전도 가능하게 연결된다. 일부 실시예에서, 2개의 인접한 워드 라인(231-m-wln)은 하나 이상의 연결부에 의해 전도 가능하게 연결된다. 일부 실시예에서, 동일한 티어의 일부 워드 라인(231-m-wln)은 전도 가능하게 연결되고 연결된 워드 라인은 하나 이상의 금속 콘택트 비아(232)를 공유한다. 일부 실시예에서, 하나 이상의 금속 콘택트 비아(232)는 연결된 워드 라인(233-m-wln)과 대응하는 금속 상호연결부(들) 사이의 전기적 연결을 보장하기 위해 연결된 워드 라인(233-m-wln)에 연결되도록 형성된다. 설계에 따라, 금속 콘택트 비아(232)는 티어의 임의의 적절한 위치(x-y 평면 내)에 형성될 수 있다. 일부 실시예에서, 다른 구조체, 예를 들어 드레인 영역이 구조체(900)에 형성될 수 있다. 설명의 편의를 위해, 다른 구조체의 형성에 대한 세부사항은 본 개시에서 생략된다.
도 2 내지 도 9에 나타낸 개시된 방법 및 구조체를 사용함으로써, 3차원 메모리 소자에서 금속 콘택트 비아의 수를 크게 감소시킬 수 있다. 일부 실시예에서, 동일한 티어의 각각의 워드 라인은 하나 이상의 연결부에 의해 다른 워드 라인에 전도 가능하게 연결될 수 있어서 동작 중에 전기적 연결이 향상될 수 있고 메모리 소자는 이들 연결부의 연결 실패에 덜 민감하다. 일부 실시예에서, 하나의 금속 콘택트 비아는 워드 라인 블록의 각각의 티어를 연결하도록 형성되며, 이들의 모든 워드 라인이 전도 가능하게 연결된다. 각각의 티어가 N개의 워드 라인을 포함한다고 가정하면, 이 티어에는 단 하나의 금속 콘택트 비아가 형성될 필요가 있다. 종래의 방법 및 구조와 비교하면, 금속 콘택트 비아의 수는 워드 라인의 각각의 티어마다 (N-1)개 만큼 감소된다. 일부 실시예에서, 제조를 고려하여, 상이한 티어의 연결부는 도 7c에 도시된 바와 같이, z축을 따라 정렬된다. 다양한 실시예에서, 상이한 티어 내의 연결부 중 일부는 z축을 따라 정렬되지 않는다. 즉, 각각의 티어에서 연결부의 구체적인 위치는 상이한 설계 요건에 따라 개별적으로 결정될 수 있다. 일부 실시예에서, 3차원 메모리 소자의 다른 구성요소는 동작 시에 원하는 워드 라인 상에 전기 신호를 인가하도록 조정될 수 있다. 예를 들어, 외부 회로는 원하는 워드 라인을 선택하고 워드 라인에 전기 신호/바이어스를 인가하도록 프로그래밍되거나 조정될 수 있다. 다른 적절한 수단이 적용될 수도 있다.
도 10은 3차원 메모리 소자의 다른 예시적인 구조체(1000)의 평면도(1001)를 도시한다. 구조체(900)와 달리, 구조체(1000)는 각각의 티어의 워드 라인을 공유 된 금속 콘택트 비아(들)와 전도 가능하게 연결하기 위해, 각각의 티어에 하나 이상의 연결부를 포함한다. 예시적인 목적으로, 각각의 티어(232-1, 232-2, 232-3, 232-4)에 대해 하나의 금속 콘택트 비아가 도시되어 있다. 게이트 라인 슬릿(221, 222) 각각은 실질적으로 y축을 따르는 하나 이상의 개구부를 포함하여, 하나 이상의 연결부(예: 영역 B1, B2, B3, B4, B5에서)가 실질적으로 y축을 따라 형성된다. 연결부의 스택이 게이트 라인 슬릿의 개구부의 위치에서 수직으로(y축을 따라) 형성되기 때문에, 도 10에서, 제1 티어의 워드 라인(즉, 231-1-wln (n=1-3))은 4개의 연결부(223, 224, 225, 229)에 의해 전도 가능하게 연결되고; 제2 티어의 워드 라인(즉, 231-2-wln (n=1-3))은 6개의 연결부(223, 224, 225, 229, 226, 230)에 의해 전도 가능하게 연결되고; 제3 티어의 워드 라인(즉, 231-3-wln (n=1-3))은 8개의 연결부(223, 224, 225, 229, 226, 230, 227, 231)에 의해 전도 가능하게 연결되고; 제4 티어 워드 라인(즉, 231-4-wln (n=1-3))은 10개의 연결부(223, 224, 225, 229, 226, 230, 227, 231, 228, 232)에 의해 전도 가능하게 연결된다. 워드 라인의 티어에서 증가된 수의 연결부는 원하는 워드 라인을 보다 효과적으로 연결하고 워드 라인 사이의 연결 실패 확률을 감소시킬 수 있다. 다양한 실시예에서, 금속 콘택트 비아의 총 수는 워드 라인의 총 수보다 작다. 따라서, 금속 콘택트 비아의 수는 감소될 수 있고 3차원 메모리 소자의 제조는 단순화될 수 있다. 3차원 메모리 소자의 공간이보다 효율적으로 이용될 수 있다.
설명의 편의를 위해, 상이한 핑거 사이에 형성된 연결부는 실질적으로 x축을 따라 정렬된다. 다양한 다른 실시예에서, 상이한 핑거 사이에 형성된 연결부는 또한 x축을 따라 엇갈리거나 정렬되지 않을 수 있다. 예를 들어, 도 10에서, 연결부(223, 224)는 x축을 따라 서로 정렬되거나 정렬되지 않을 수 있다. 다양한 설계 및 애플리케이션에서, 연결부의 수 및 위치는 상이한 설계 규칙에 따라 변할 수 있으며 본 개시의 실시예에 의해 제한되지 않아야 한다.
도 11은 일부 실시예에 따른 3차원 메모리 소자를 형성하기 위한 예시적인 방법(1100)의 나타낸다. 설명을 위해, 방법(1100)에 도시된 작업은 도 2 내지 도 9의 문맥으로 설명된다. 본 개시의 다양한 실시예에서, 방법(1100)의 직압은 상이한 순서로 수행되거나 및/또는 변할 수 있다.
작업 1101에서, 기판이 제공될 수 있다. 도 2a 및 도 2b는 이 작업에서 예시적인 기판을 도시한다. 기판은 베이스 기판 및 기판 위의 재료층을 포함할 수 있다. 베이스 기판은 3차원 메모리 구조체를 형성하기 위한 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 베이스 기판은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 온 절연체(silicon on insulator, SOI), 게르마늄 온 절연체(germanium on insulator, GOI), 유리, 질화 갈륨, 갈륨 비소 및/또는 다른 적절한 III-V 화합물을 포함할 수 있다. 일부 실시예에서, 재료층은 베이스 기판 위에 수직 방향을 따라 배열된 희생 재료층과 절연 재료층의 교호 스택을 포함할 수 있다. 일부 실시예에서, 희생 재료층은 실리콘 질화물을 포함하고 절연 재료층은 실리콘 산화물을 포함한다.
작업 1102에서, 베이스 기판 위에 수평으로 연장되는 복수의 워드 라인 및 둘 이상의 워드 라인을 전도 가능하게 연결하는 하나 이상의 연결부가 형성될 수 있다. 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a-도 7c, 도 8a, 도 8b, 도 9a 및 도 9b는 이 동작에서의 예시적인 구조체를 도시한다. 도 3a 및 도 3b를 참조하면, 작업 1101에서 제공된 기판으로부터, 계단 구조를 갖는 교호 스택이 형성될 수 있다. 번갈아 적층된 복수의 희생층/절연층 쌍이 스택 내에 형성될 수 있다. 각각의 희생층의 상면의 일부가 노출될 수 있고 각각의 절연층이 희생층 아래에 있을 수 있다. 또한, 도 4a 및 도 4b에 도시된 바와 같이, 복수의 반도체 채널이 스택을 통해 실질적으로 베이스 기판 내로 형성될 수 있다. 반도체 채널은 각각 적어도 유전체 코어, 반도체 채널 필름 및 메모리 필름을 포함할 수 있다. 적절한 증착 방법을 사용하여 메모리 필름, 반도체 채널 필름 및 유전체 코어를 순차적으로 증착함으로써 반도체 채널이 형성될 수 있다.
도 5a, 도 5b, 도 6a 및 도 6b를 참조하면, 스택을 관통하는 수직 트렌치가 수평 방향을 따라 형성되어 스택을 복수의 핑거로 분할할 수 있다. 수직 트렌치는 나중에 게이트 라인 슬릿을 형성할 수 있다. 수직 트렌치들 중 적어도 하나는 수평 방향을 따라 하나 이상의 개구부를 포함하여 동일한 티어의 인접한 핑거의 희생층/절연층 쌍을 연결한다. 수직 트렌치는 스택 위에 마스크를 패터닝하고 마스크에 의해 노출된 스택 부분을 에칭함으로써 형성될 수 있다. 또한, 스택 내의 희생층은 수평 트렌치가 형성될 수 있도록 적절한 등방성 에칭 프로세스를 사용하여 제거될 수 있다. 수평 트렌치는 반도체 채널의 나머지 절연층 및 측벽 부분을 노출시킬 수 있다.
또한, 도 7a 내지 7c를 참조하면, 게이트 재료가 수평 트렌치를 채우도록 증착될 수 있으며 게이트 재료층은 각각의 절연층 위에 형성될 수 있다. 상이한 핑거에 증착된 게이트 재료층의 부분은 후속 단계에서 워드 라인을 형성할 수 있다. 수직 트렌치의 개구부의 위치에서 게이트 재료층의 부분은 개구부에 인접한, 후속하여 형성되는 워드 라인을 전도 가능하게 연결하는 연결부를 형성할 수 있다. 일부 실시예에서, 게이트 재료는 텅스텐, 알루미늄 및 구리 중 하나 이상을 포함하고, CVD, 스퍼터링 및/또는 ALD와 같은 임의의 적절한 증착 방법에 의해 증착될 수 있다. 또한, 도 8a 및 도 8b를 참조하면, 게이트 라인 슬릿은 적절한 유전체 재료를 수직 트렌치에 증착함으로써 형성될 수 있다. 유전체 재료가 증착된 후에 스택의 상면을 평탄화하기 위해 리세스 에칭 및/또는 CMP 프로세스가 사용될 수 있다.
또한, 도 9a 및 9b를 참조하면, 워드 라인이 상이한 핑거에서 수평 방향을 따라 형성될 수 있도록 스택의 측벽상의 과도한 게이트 재료가 제거될 수 있다(예: 적절한 에칭 프로세스를 통해). 일부 실시예에서, 스택은 수평으로 정렬된 복수의 핑거를 포함할 수 있고, 각각의 핑거는 수직으로 적층된 복수의 워드 라인을 포함한다. 복수의 워드 라인 중 하나 이상은 하나 이상의 연결부를 통해 동일한 티어의 다른 워드 라인에 전도 가능하게 연결될 수 있다. 일부 실시예에서, 각각의 티어의 워드 라인은 하나 이상의 전도부를 통해 전도 가능하게 연결된다.
작업 1103에서, 금속 콘택 비아가 워드 라인 상에 형성될 수 있다. 도 9a 및 9b는 이 작업의 예시적인 구조를 도시한다. 연결된 워드 라인 상에 하나 이상의 금속 콘택트 비아가 형성되어, 연결된 워드 라인을 외부 회로와 전도 가능하게 연결시킬 수 있다. 일부 실시예에서, 동일한 티어의 워드 라인은 전도 가능하게 연결되고 하나의 금속 콘택트 비아가 워드 라인 중 하나에 형성된다.
다양한 실시예에서, 형성된 금속 콘택트 비아의 총 수는 워드 라인의 총 수보다 적다. 따라서, 금속 콘택트 비아의 수는 감소될 수 있고 3차원 메모리 소자의 제조는 단순화될 수 있다. 3차원 메모리 소자의 부피는 더 감소될 수 있고 3차원 메모리 소자의 공간은 보다 효율적으로 이용될 수 있다.
본 개시는 3차원 NAND 메모리 소자의 다양한 실시예 및 그 제조 방법을 설명한다. 일부 실시예에서, 3차원 메모리 소자는 기판, 기판 위의 제1 방향을 따라 연장되는 제1 복수의 도체층을 포함하는 제1 길이의 제1 티어의 도체층의 제1 층을 포함한다. 제1 방향은 기판의 상면에 실질적으로 평행하다. 메모리 소자는 또한 제1 티어의 2개 이상의 도체층을 전도 가능하게 연결하는 하나 이상의 연결부, 및 제1 티어의 연결된 도체층에 의해 전도 가능하게 공유되고 제1 금속 상호연결부에 연결된 제1 금속 콘택트 비아를 포함한다.
일부 실시예에서, 3차원 메모리 소자를 형성하는 방법은, 기판을 제공하는 단계; 기판 위에 교호 스택을 형성하는 단계 - 상기 교호 스택은 기판의 상면에 실질적으로 평행한 제1 방향을 따라 연장되는 복수의 희생층/절연층 쌍의 복수의 티어를 폼함 -; 교호 스택에 기초하여 제1 방향을 따라 연장되는 복수의 티어의 도체층을 형성하는 단계; 복수의 티어의 도체층 중 2개 이상의 도체층을 전도 가능하게 연결하는 하나 이상의 연결부를 형성하는 단계; 및 연결된 도체층에 의해 전도 가능하게 공유되는 하나 이상의 금속 콘 비아를 형성하는 단계 - 상기 하나 이상의 금속 콘택트 비아는 하나 이상의 금속 상호연결부에 연결됨 -를 포함한다.
일부 실시예에서, 3차원 메모리 소자는 기판; 복수의 반도체 채널 - 상기 복수의 반도체 채널 각각의 일단부는 기판의 상면에 실질적으로 직교하는 방향으로 연장됨 -; 복수의 반도체 채널 각각의 단부 위의 드레인 영역; 복수의 전하 저장 영역 - 각각의 전하 저장 영역은 상기 복수의 반도체 채널 중 각각 하나에 의해 둘러싸임 -; 및 기판 내의 소스 영역을 포함한다. 3차원 메모리 소자는 또한, 복수의 비트 라인 - 복수의 비트 라인 각각은 복수의 반도체 채널 각각의 단부 위에 있음 -; 기판의 상면에 실질적으로 평행한 방향을 따라 연장되고, 상부 선택 게이트, 하부 선택 게이트, 및 상부 선택 게이트와 하부 선택 게이트 사이의 복수의 워드 라인을 포함하는 복수의 워드 라인; 복수의 워드 라인에 연결되는 복수의 금속 콘택트 비아; 및 복수의 비트 라인 위의 드라이버 회로를 포함한다. 기판 위에서 실질적으로 동일한 높이의 복수의 워드 라인 중 둘 이상이 실질적으로 동일한 높이의 하나 이상의 연결부를 통해 전도 가능하게 연결된다. 복수의 워드 라인 중 둘 이상은 각각의 금속 상호연결부에 전기적으로 연결되는 금속 콘택 비아를 공유하고, 금속 콘택 비아는 복수의 워드 라인 중 둘 이상 중 하나 상에 형성된다.
구체적인 실시예에 대한 전술한 설명은, 본 발명의 일반적인 개념을 일탈하지 않고, 과도한 실험없이, 다른 이들이 본 기술 분야의 기술 내에서 지식을 적용함으로써, 그러한 구체적인 실시예를 여러 애플리케이션에 대해 용이하게 수정 및/또는 개조할 수 있는 본 개시의 일반적인 성질을 매우 충분히 밝힐 것이다. 따라서, 이러한 개조(adaptation) 및 수정(modification)은 여기에 제시된 교시 및 지침에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 문구 또는 용어는 설명을 위한 것이지 한정하려는 것이 아니므로, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 당업자에 의해 해석되어야 하는 것으로 이해해야 한다.
이상에서는 본 개시의 실시예를 특정 기능 및 그 관계의 구현을 나타내는 기능적 요소 블록(functional building block)의 도움으로 설명되었다. 이들 기능적 요소 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약 부분은 본 발명자(들)에 의해 고려되는 본 개시의 모든 예시적인 실시예가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해서도 한정되어서는 안되며, 다음의 청구범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (18)

  1. 메모리 소자로서,
    기판;
    상기 기판 위에 형성된 스택 구조체(stack structure); 및
    상기 기판의 상면에 실질적으로 평행한 제1 방향을 따라 연장하는 적어도 하나의 게이트 라인 슬릿 - 상기 적어도 하나의 게이트 라인 슬릿은 상기 스택 구조체를 적어도 두 개의 부분으로 분리함 -
    을 포함하고,
    상기 스택 구조체는 상기 적어도 하나의 게이트 라인 슬릿을 분리하는 적어도 하나의 연결부를 포함하고, 상기 적어도 하나의 연결부는 상기 적어도 두 개의 부분을 전도적으로 연결하고,
    상기 스택 구조체가, 상기 제1 방향을 따라 연장하고 번갈아 배치되는 복수의 게이트 재료층 및 복수의 절연층을 포함하고,
    상기 스택 구조체는 복수의 티어(tier)를 포함하고, 상기 복수의 티어의 각각은 상기 복수의 게이트 재료층 중 하나의 게이트 재료층 및 상기 복수의 절연층 중 하나의 절연층을 포함하는 쌍(pair)이고,
    상기 스택 구조체는 복수의 연결부를 포함하고, 상기 복수의 연결부는 상기 적어도 하나의 연결부에 포함되고,
    상기 복수의 연결부의 각각은, 상기 적어도 두 개의 부분에 포함된 동일한 티어의 복수의 게이트 재료층 중 하나의 게이트 재료층을 전도적으로 연결하는,
    메모리 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 연결부는 적어도 두 개의 연결부를 포함하고,
    상기 적어도 두 개의 연결부는 상기 제1 방향을 따라서 배열되는,
    메모리 소자.
  3. 제2항에 있어서,
    상기 복수의 티어는 제1 티어 및 상기 제1 티어 상의 제2 티어를 포함하고,
    상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제1 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수는, 상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제2 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수와 상이한,
    메모리 소자.
  4. 제3항에 있어서,
    상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제1 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수는, 상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제2 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수보다 큰,
    메모리 소자.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    복수의 금속 콘택트 비아를 더 포함하고,
    상기 복수의 금속 콘택트 비아의 각각은 상기 복수의 게이트 재료층 중 하나 위에 형성되는, 메모리 소자.
  6. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 적어도 하나의 연결부는, 상기 복수의 게이트 재료층의 재료와 동일한 재료로 만들어지는, 메모리 소자.
  7. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 기판 상의 소스 영역; 및
    상기 적어도 하나의 게이트 라인 슬릿 내에 형성되고 상기 소스 영역에 전기적으로 연결되는 소스 콘택트 비아를 포함하고,
    상기 적어도 두 개의 부분은 상기 소스 콘택트 비아로 부터 전기적으로 절연되어 있는, 메모리 소자.
  8. 메모리 소자를 형성하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 위에 스택 구조체(stack structure)를 형성하는 단계 - 상기 스택 구조체는, 상기 기판의 상면에 실질적으로 평행한 제1 방향을 따라 연장하고 번갈아 배치되는 복수의 희생층 및 복수의 절연층을 포함함 - ;
    상기 스택 구조체에 기반하여 상기 제1 방향을 따라 연장하는 복수의 티어(tier)를 형성하는 단계 - 상기 복수의 티어의 각각은 게이트 재료층을 포함함 - ;
    상기 제1 방향을 따라 연장하고 상기 스택 구조체를 적어도 두 개의 부분으로 분리하는 적어도 하나의 게이트 라인 슬릿을 형성하는 단계;
    상기 적어도 두 개의 부분을 전도적으로 연결하는 적어도 하나의 연결부를 형성하는 단계
    를 포함하고,
    상기 적어도 하나의 연결부를 형성하는 단계는, 복수의 연결부를 형성하는 단계를 포함하고, 상기 복수의 연결부는 상기 적어도 하나의 연결부에 포함되고,
    상기 복수의 연결부의 각각은, 상기 적어도 두 개의 부분에 포함된 동일한 티어의 복수의 게이트 재료층 중 하나의 게이트 재료층을 전도적으로 연결하는,
    메모리 소자를 형성하는 방법.
  9. 제8항에 있어서,
    상기 적어도 하나의 연결부는 적어도 두 개의 연결부를 포함하고,
    상기 적어도 두 개의 연결부는 상기 제1 방향을 따라서 배열되는,
    메모리 소자를 형성하는 방법.
  10. 제9항에 있어서,
    상기 복수의 티어는 제1 티어 및 상기 제1 티어 상의 제2 티어를 포함하고,
    상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제1 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수는, 상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제2 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수와 상이한,
    메모리 소자를 형성하는 방법.
  11. 제10항에 있어서,
    상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제1 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수는, 상기 적어도 두 개의 연결부 중, 상기 두 개의 부분의 각각에 포함된 상기 제2 티어의 게이트 재료층을 전도적으로 연결하는 연결부의 개수보다 큰,
    메모리 소자를 형성하는 방법.
  12. 제8항 내지 제11항 중 어느 하나의 항에 있어서,
    복수의 금속 콘택트 비아를 형성하는 단계를 더 포함하고,
    상기 복수의 금속 콘택트 비아의 각각은 상기 복수의 티어의 게이트 재료층 중 하나의 게이트 재료층 위에 형성되는,
    메모리 소자를 형성하는 방법.
  13. 제8항 내지 제11항 중 어느 하나의 항에 있어서,
    상기 게이트 라인 슬릿을 형성하는 단계는,
    상기 제1 방향을 따라서 연장하고 상기 스택 구조체를 상기 적어도 두 개의 부분으로 분리하는 적어도 하나의 수직 트렌치를 형성하는 단계;
    상기 적어도 하나의 수직 트렌치의 바닥(bottom)에서 상기 기판을 도핑함으로써 소스 영역을 형성하는 단계;
    상기 적어도 하나의 수직 트렌치의 측벽 상에 절연 재료를 증착하는 단계; 및
    상기 적어도 하나의 수직 트렌치의 중심을 소스 재료로 충전함으로써 상기 적어도 하나의 수직 트렌치 내에 소스 콘택 비아를 형성하는 단계
    를 포함하는,
    메모리 소자를 형성하는 방법.
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