KR102460164B1 - 에칭 방법 - Google Patents

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와카코 이시다
켄스케 타니구치
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도쿄엘렉트론가부시키가이샤
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Abstract

피처리체에 대한 플라즈마 처리에 의해, 산화 실리콘으로 구성된 제 1 영역(R1)을 질화 실리콘으로 구성된 제 2 영역(R2)에 대하여 선택적으로 에칭하는 방법으로서, 피처리체는, 오목부를 구획 형성하는 제 2 영역(R2), 당해 오목부를 매립하는 제 1 영역(R1), 및, 제 1 영역(R1) 상에 마련된 마스크(MK)를 가지고, 플루오르카본 가스를 포함하는 처리 가스의 플라즈마를 생성하는 제 1 공정과, 퇴적물에 포함되는 플루오르카본의 라디칼에 의해 제 1 영역을 에칭하는 제 2 공정을 구비하고, 제 2 공정에서는, 플라즈마의 형성에 기여하는 고주파 전력을 펄스파 형상으로 인가하고, 이들 공정은 반복된다.

Description

에칭 방법
본 발명의 실시 형태는 에칭 방법에 관한 것이다.
전자 디바이스의 제조에 있어서는, 산화 실리콘(SiO2)으로 구성된 영역에 대하여 홀 또는 트렌치와 같은 개구를 형성하는 처리가 행해지는 경우가 있다. 이러한 처리에서는, 특허 문헌 1에 기재되어 있는 바와 같이, 일반적으로는 플루오르카본 가스의 플라즈마에 피처리체가 노출되어 당해 영역이 에칭된다.
또한, 산화 실리콘으로 구성된 제 1 영역을 질화 실리콘으로 구성된 제 2 영역에 대하여 선택적으로 에칭하는 기술이 알려져 있다. 이러한 기술의 일례로서는, SAC(Self-Aligned Contact) 기술이 알려져 있다. SAC 기술에 대해서는, 특허 문헌 2에 기재되어 있다.
SAC 기술의 처리 대상인 피처리체는, 산화 실리콘제의 제 1 영역, 질화 실리콘제의 제 2 영역 및 마스크를 가지고 있다. 제 2 영역은 오목부를 구획 형성하도록 마련되어 있고, 제 1 영역은 당해 오목부를 매립하며 또한 제 2 영역을 덮도록 마련되어 있고, 마스크는 제 1 영역 상에 마련되어 있고 오목부 상에 개구를 제공하고 있다. 종래의 SAC 기술에서는, 특허 문헌 2에 기재되어 있는 바와 같이, 제 1 영역의 에칭을 위하여, 플루오르카본 가스, 산소 가스 및 희가스를 포함하는 처리 가스의 플라즈마가 이용된다. 이 처리 가스의 플라즈마에 피처리체를 노출시킴으로써, 마스크의 개구로부터 노출된 부분에 있어서 제 1 영역이 에칭되어 상부 개구가 형성된다. 또한, 처리 가스의 플라즈마에 피처리체가 노출됨으로써, 제 2 영역에 의해 둘러싸인 부분, 즉 오목부 내의 제 1 영역이 자기 정합적으로 에칭된다. 이에 의해, 상부 개구에 연속하는 하부 개구가 자기 정합적으로 형성된다.
또한, 에칭 대상으로서 유기막을 이용한 기술(특허 문헌 3), 에칭 대상을 실리콘으로 한 기술(특허 문헌 4), 유기막의 펄스 에칭 후에 SiO2를 에칭하는 기술(특허 문헌 5)이 알려져 있다.
미국특허명세서 제7,708,859호 일본특허공개공보 2000-307001호 미국특허출원공개공보 2014/0051256호 미국특허출원공개공보 2015/0348792호 미국특허출원공개공보 2015/0170965호
본원 발명자들의 지견에 따르면, 상술한 종래의 기술에서는, 산화 실리콘으로 구성된 제 1 영역을 선택 에칭할 시 오목부 내에 퇴적물이 재부착되어, 오목부 내를 고정밀도로 에칭하는 것이 어려워, 선택 에칭을 할 수 있는 상태에서 제 1 영역을 고정밀도로 에칭하는 것이 요구되고 있다.
제 1 에칭 방법에 있어서는, 피처리체에 대한 플라즈마 처리에 의해, 산화 실리콘으로 구성된 제 1 영역을 질화 실리콘으로 구성된 제 2 영역에 대하여 선택적으로 에칭하는 방법으로서, 상기 피처리체는, 오목부를 구획 형성하는 상기 제 2 영역, 상기 오목부를 매립하며, 또한 상기 제 2 영역을 덮도록 마련된 상기 제 1 영역, 및, 상기 제 1 영역 상에 마련된 마스크를 가지고, 상기 마스크는, 상기 오목부 상에 상기 오목부의 폭보다 넓은 폭을 가지는 개구를 제공하고, 상기 방법은, 상기 피처리체를 수용한 처리 용기 내에 있어서 플루오르카본 가스를 포함하는 처리 가스의 플라즈마를 생성하는 제 1 공정이며, 상기 피처리체 상에 플루오르카본을 포함하는 퇴적물을 형성하는, 상기 제 1 공정과, 상기 퇴적물에 포함되는 플루오르카본의 라디칼에 의해 상기 제 1 영역을 에칭하는 제 2 공정이며, 상기 플라즈마의 형성에 기여하는 고주파 전력을 펄스파 형상으로 인가하는, 상기 제 2 공정을 포함하고, 상기 제 1 공정 및 상기 제 2 공정을 포함하는 시퀀스가 반복하여 실행된다.
이 방법에서는, 플루오르카본의 라디칼에 의해, 산화 실리콘으로 구성된 제 1 영역을 선택적으로 에칭하는 제 2 공정을 포함하므로, 제 1 영역이 에칭되고, 또한 질화 실리콘으로 구성된 제 2 영역의 깎임이 억제된다.
또한 제 1 공정에서는, 플루오르카본 가스를 포함하는 처리 가스, 또는 플루오르카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마에 의해 퇴적물이 형성된다. 또한, 산소의 활성종에 의해, 퇴적물의 양이 적절히 감소된다.
제 2 공정에 있어서, 고주파 전력을 펄스파 형상으로 인가하면, 펄스를 인가하고 있지 않은 OFF 기간에 있어서, 스퍼터된 산화 실리콘이 오목부의 외측으로 배출되는 것이 가능해지기 때문에, 오목부 내에 있어서의 산화 실리콘의 재부착이 억제되어, 고정밀도로 에칭을 할 수 있게 된다. 또한, 펄스의 OFF 기간이 존재함으로써, 과잉인 이온의 가속을 억제할 수 있기 때문에, 오목부의 개구 단면(端面)에 있어서의 과잉된 에칭을 억제하는 것도 가능해진다.
제 2 에칭 방법에 있어서는, 상기 제 2 공정의 상기 에칭은, 실질적으로 산소를 포함하지 않은 처리 가스에 의해 행해진다. 이 방법에서는, 제 2 영역에 대한 제 1 영역의 선택적인 에칭이 효율적으로 행해진다. 또한, 실질적으로 산소를 포함하지 않는다는 것은, 의도적으로 처리 가스 내에 산소를 도입하지 않는다고 하는 의미이다.
제 3 에칭 방법에 있어서는, 상기 제 1 공정의 플라즈마는 플루오르카본 가스, 산소 함유 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마이다. 이들 가스의 플라즈마는, 제 1 영역 및 제 2 영역 상에 퇴적물을 형성할 수 있고, 퇴적물에 에너지를 부여함으로써, 산화 실리콘을 선택적으로 에칭할 수 있다.
제 4 에칭 방법에 있어서는, 상기 제 2 공정에 있어서, 상기 처리 용기 내의 상기 피처리체의 상부에 마련된 상부 전극에 플라즈마 생성용의 제 1 고주파 전력을 부여하고, 상기 피처리체의 하부에 마련된 하부 전극에 이온 인입용의 제 2 고주파 전력을 부여하여, 상기 제 1 고주파 전력 및 상기 제 2 고주파 전력이 ON이 되는 기간과 OFF가 되는 기간을 교호로 전환하는 변조를 행함으로써, 상기 펄스파 형상의 고주파 전력을 생성한다. 이 경우, 이온의 과잉된 가속을 억제하고, 또한 OFF가 되는 기간에 에칭에 의해 발생한 부생성물의 배기를 촉진하는 효과가 있다.
제 5 에칭 방법에 있어서는, 상기 펄스파 형상의 상기 고주파 전력의 ON이 되는 기간의 펄스 주기에 대한 비율(듀티비)은 10 % 이상 70 % 이하인 것이 바람직하다. 이 경우, 오목부의 개구 단면(견부)에 위치하는 질화 실리콘이 깎이는 양을 억제할 수 있다.
제 6 에칭 방법에 있어서는, 상기 펄스파 형상의 상기 고주파 전력의 ON이 되는 기간의 펄스 주기에 대한 비율(듀티비)은 50 % 이상 60 % 이하인 것이 더 바람직하다. 이 경우, 오목부의 개구 단면(견부)에 위치하는 질화 실리콘이 깎이는 양을 더 억제할 수 있다.
이 에칭 방법에 있어서는, 제 1 영역을 고정밀도로 선택 에칭할 수 있다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 순서도이다.
도 2는 일실시 형태에 따른 에칭 방법의 적용 대상인 피처리체를 예시하는 단면도이다.
도 3은 도 1에 나타내는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도이다.
도 4는 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 5는 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 6은 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 7은 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 8은 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 9는 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 10은 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 11은 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 12는 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 13은 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 14는 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 15는 도 1에 나타내는 방법의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이다.
도 16은 비교예에 대하여 설명하기 위한 피처리체를 나타내는 단면도이다.
도 17은 실험 결과를 정리한 도이다.
이하, 도면을 참조하여 각종 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 순서도이다. 도 1에 나타내는 방법(MT)은, 피처리체에 대한 플라즈마 처리에 의해, 산화 실리콘으로 구성된 제 1 영역을 질화 실리콘으로 구성된 제 2 영역에 대하여 선택적으로 에칭하는 방법이다.
도 2는 일실시 형태에 따른 에칭 방법의 적용 대상인 피처리체를 예시하는 단면도이다. 도 2에 나타내는 바와 같이 피처리체, 즉 웨이퍼(W)는 기판(SB), 제 1 영역(R1), 제 2 영역(R2) 및 후에 마스크를 구성하는 유기막(OL)을 가지고 있다. 일례에서는, 웨이퍼(W)는 핀형 전계 효과 트랜지스터의 제조 도중에 얻어지는 것이며, 또한 융기 영역(RA), 실리콘 함유의 반사 방지막(AL) 및 레지스트 마스크(RM)를 가지고 있다.
융기 영역(RA)은 기판(SB)으로부터 융기하도록 마련되어 있다. 이 융기 영역(RA)은, 예를 들면 게이트 영역을 구성할 수 있다. 제 2 영역(R2)은 질화 실리콘(Si3N4)으로 구성되어 있으며, 융기 영역(RA)의 표면 및 기판(SB)의 표면 상에 마련되어 있다. 이 제 2 영역(R2)은, 도 2에 나타내는 바와 같이 오목부를 구획 형성하도록 연장되어 있다. 일례에서는, 오목부의 깊이는 약 150 nm이며, 오목부의 폭은 약 20 nm이다.
제 1 영역(R1)은 산화 실리콘(SiO2)으로 구성되어 있으며, 제 2 영역(R2) 상에 마련되어 있다. 구체적으로, 제 1 영역(R1)은 제 2 영역(R2)에 의해 구획 형성되는 오목부를 매립하며, 당해 제 2 영역(R2)을 덮도록 마련되어 있다.
유기막(OL)은 제 1 영역(R1) 상에 마련되어 있다. 유기막(OL)은 유기 재료, 예를 들면 아몰퍼스 카본으로 구성될 수 있다. 반사 방지막(AL)은 유기막(OL) 상에 마련되어 있다. 레지스트 마스크(RM)는 반사 방지막(AL) 상에 마련되어 있다. 레지스트 마스크(RM)는 제 2 영역(R2)에 의해 구획 형성되는 오목부 상에 당해 오목부의 폭보다 넓은 폭을 가지는 개구를 제공하고 있다. 레지스트 마스크(RM)의 개구의 폭은 예를 들면 60 nm이다. 이러한 레지스트 마스크(RM)의 패턴은 포토리소그래피 기술에 의해 형성된다.
방법(MT)에서는, 도 2에 나타내는 웨이퍼(W)와 같은 피처리체가 플라즈마 처리 장치 내에서 처리된다. 도 3은, 도 1에 나타내는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도이다. 도 3에 나타내는 플라즈마 처리 장치(10)는 용량 결합형 플라즈마 에칭 장치이며, 대략 원통 형상의 처리 용기(12)를 구비하고 있다. 처리 용기(12)의 내벽면은, 예를 들면 양극 산화 처리된 알루미늄으로 구성되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 저부 상에는 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는 예를 들면 절연 재료로 구성되어 있다. 지지부(14)는 처리 용기(12) 내에 있어서 처리 용기(12)의 저부로부터 연직 방향으로 연장되어 있다. 또한, 처리 용기(12) 내에는 배치대(PD)가 마련되어 있다. 배치대(PD)는 지지부(14)에 의해 지지되어 있다.
배치대(PD)는 그 상면에 있어서 웨이퍼(W)를 유지한다. 배치대(PD)는 하부 전극(LE) 및 정전 척(ESC)을 가지고 있다. 하부 전극(LE)은 제 1 플레이트(18a) 및 제 2 플레이트(18b)를 포함하고 있다. 제 1 플레이트(18a) 및 제 2 플레이트(18b)는 예를 들면 알루미늄과 같은 금속으로 구성되어 있고, 대략 원반 형상을 이루고 있다. 제 2 플레이트(18b)는 제 1 플레이트(18a) 상에 마련되어 있고, 제 1 플레이트(18a)에 전기적으로 접속되어 있다.
제 2 플레이트(18b) 상에는 정전 척(ESC)이 마련되어 있다. 정전 척(ESC)은 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 가지고 있다. 정전 척(ESC)의 전극에는 직류 전원(22)이 스위치(23)를 개재하여 전기적으로 접속되어 있다. 이 정전 척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 의해, 정전 척(ESC)은 웨이퍼(W)를 유지할 수 있다.
제 2 플레이트(18b)의 주연부 상에는 웨이퍼(W)의 엣지 및 정전 척(ESC)을 둘러싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은 에칭의 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은 에칭 대상의 막의 재료에 따라 적절히 선택되는 재료로 구성되어 있으며, 예를 들면 석영으로 구성될 수 있다.
제 2 플레이트(18b)의 내부에는 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는 처리 용기(12)의 외부에 마련된 칠러 유닛으로부터 배관(26a)을 거쳐 냉매가 공급된다. 냉매 유로(24)로 공급된 냉매는 배관(26b)을 거쳐 칠러 유닛으로 되돌려진다. 이와 같이, 냉매 유로(24)와 칠러 유닛과의 사이에서는 냉매가 순환된다. 이 냉매의 온도를 제어함으로써, 정전 척(ESC)에 의해 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를 정전 척(ESC)의 상면과 웨이퍼(W)의 이면과의 사이로 공급한다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 배치대(PD)의 상방에 있어서 당해 배치대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은 서로 대략 평행하게 마련되어 있다. 상부 전극(30)과 하부 전극(LE)의 사이에는 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되어 있다.
상부 전극(30)은 절연성 차폐 부재(32)를 개재하여 처리 용기(12)의 상부에 지지되어 있다. 일실시 형태에서는, 상부 전극(30)은 배치대(PD)의 상면, 즉 웨이퍼 배치면으로부터의 연직 방향에 있어서의 거리가 변경되도록 구성될 수 있다. 상부 전극(30)은 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(S)에 면하고 있고, 당해 전극판(34)에는 복수의 가스 토출홀(34a)이 마련되어 있다. 이 전극판(34)은 일실시 형태에서는 실리콘으로 구성되어 있다.
전극 지지체(36)는 전극판(34)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출홀(34a)에 연통하는 복수의 가스 통류홀(36b)이 하방으로 연장되어 있다. 또한 전극 지지체(36)에는, 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는 밸브군(42) 및 유량 제어기군(44)을 개재하여 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 포함하고 있다. 일례에서는, 가스 소스군(40)은 1 이상의 플루오르카본 가스의 소스, 희가스의 소스, 질소 가스(N2 가스)의 소스, 수소 가스(H2 가스)의 소스 및 산소 함유 가스의 소스를 포함하고 있다. 1 이상의 플루오르카본 가스의 소스는, 일례에서는 C4F8 가스의 소스, CF4 가스의 소스 및 C4F6 가스의 소스를 포함할 수 있다. 희가스의 소스는 He 가스, Ne 가스, Ar 가스, Kr 가스, Xe 가스와 같은 임의의 희가스의 소스일 수 있으며, 일례에서는 Ar 가스의 소스이다. 또한, 산소 함유 가스의 소스는, 일례에서는 산소 가스(O2 가스)의 소스일 수 있다. 또한 산소 함유 가스는, 산소를 함유하는 임의의 가스여도 되고, 예를 들면 CO 가스 또는 CO2 가스와 같은 산화 탄소 가스여도 된다.
밸브군(42)은 복수의 밸브를 포함하고 있고, 유량 제어기군(44)은 매스 플로우 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 개재하여 가스 공급관(38)에 접속되어 있다.
또한 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 퇴적물 실드(46)가 착탈 가능하게 마련되어 있다. 퇴적물 실드(46)는 지지부(14)의 외주에도 마련되어 있다. 퇴적물 실드(46)는 처리 용기(12)에 에칭 부생물(퇴적물)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(12)의 저부측 또한 지지부(14)와 처리 용기(12)의 측벽과의 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는 예를 들면 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하방, 또한 처리 용기(12)에는 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 개재하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 터보 분자 펌프 등의 진공 펌프를 가지고 있으며, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입반출구(12g)가 마련되어 있고, 이 반입반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
또한, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은 플라즈마 생성용의 고주파 전력을 발생시키는 전원이며, 예를 들면 27 ~ 100 MHz의 주파수의 고주파 전력을 발생시킨다. 제 1 고주파 전원(62)은 정합기(66)를 개재하여 상부 전극(30)에 접속되어 있다. 정합기(66)는 제 1 고주파 전원(62)의 출력 임피던스와 부하측(상부 전극(30)측)의 입력 임피던스를 정합시키기 위한 회로이다. 또한, 제 1 고주파 전원(62)은 정합기(66)를 개재하여 하부 전극(LE)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은 웨이퍼(W)에 이온을 인입하기 위한 고주파 바이어스 전력을 발생시키는 전원이며, 예를 들면 400 kHz ~ 40 MHz의 범위 내의 주파수의 고주파 바이어스 전력을 발생시킨다. 제 2 고주파 전원(64)은 정합기(68)를 개재하여 하부 전극(LE)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다.
또한, 제 2 공정(Ar 플라즈마 에칭)에 있어서의 에칭 처리에 있어서는, 처리 용기 내의 피처리체의 상부에 마련된 상부 전극(30)에, 제 1 고주파 전원(62)으로부터 플라즈마 생성용의 제 1 고주파 전력을 부여하고, 피처리체의 하부에 마련된 하부 전극(LE)에, 제 2 고주파 전원(64)으로부터 이온 인입용의 제 2 고주파 전력을 부여하여, 제 1 고주파 전력 및 제 2 고주파 전력이 ON이 되는 기간과 OFF가 되는 기간을 교호로 전환하는 변조를 행함으로써, 펄스파 형상의 고주파 전력을 생성한다.
즉, 제 1 공정(퇴적물의 형성)에 있어서의 플라즈마 처리에 있어서는, 상술한 제 1 고주파 전력이 연속파(CW)로서 부여되는데, 제 2 공정의 에칭 처리에 있어서는, 제 1 고주파 전력 및 제 2 고주파 전력을 동일한 기간 동안 ON 상태로 하고, 동일한 기간 동안 OFF 상태로 함으로써 변조를 행하여, 펄스파 형상의 고주파 전력을 생성하고 있다. 환언하면, 제 1 고주파 전력과 제 2 고주파 전력을 펄스 신호로 변조하여, 상부 전극(30) 및 하부 전극(LE)에 각각 부여하고 있다. 펄스 신호의 형상으로서는 방형파 등을 이용할 수 있다. 변조에 이용하는 펄스 신호의 반복 주파수는, 본 예에서는 5 kHz이지만, 0.1 kHz 이상, 50 kHz 이하의 반복 주파수를 이용해도 동일한 효과를 얻을 수 있다.
또한, 플라즈마 처리 장치(10)는 전원(70)을 더 구비하고 있다. 전원(70)은 상부 전극(30)에 접속되어 있다. 전원(70)은 처리 공간(S) 내에 존재하는 양이온을 전극판(34)으로 인입하기 위한 전압을 상부 전극(30)에 인가한다. 일례에 있어서는, 전원(70)은 음의 직류 전압을 발생시키는 직류 전원이다. 다른 일례에 있어서, 전원(70)은 비교적 저주파의 교류 전압을 발생시키는 교류 전원이어도 된다. 전원(70)으로부터 상부 전극에 인가되는 전압은 -150 V 이하의 전압일 수 있다. 즉, 전원(70)에 의해 상부 전극(30)에 인가되는 전압은 절대값이 150 이상의 음의 전압일 수 있다. 이러한 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 처리 공간(S)에 존재하는 양이온이 전극판(34)에 충돌한다. 이에 의해, 전극판(34)으로부터 이차 전자 및 실리콘 중 적어도 하나가 방출된다. 방출된 실리콘은 처리 공간(S) 내에 존재하는 불소의 활성종과 결합하여, 불소의 활성종의 양을 저감시킨다.
또한 일실시 형태에 있어서는, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 이 제어부(Cnt)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위하여 커멘드의 입력 조작 등을 행할 수 있고, 또한 표시 장치에 의해 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램, 또는 처리 조건에 따라 플라즈마 처리 장치(10)의 각 부에 처리를 실행시키기 위한 프로그램, 즉 처리 레시피가 저장된다.
이하, 다시 도 1을 참조하여, 방법(MT)에 대하여 상세하게 설명한다. 이하의 설명에서는, 시계열로 실행되는 도 2, 도 4 ~ 도 16을 적절히 참조한다. 도 4 ~ 도 15는 방법(MT)의 실시의 도중 단계에 있어서의 피처리체를 나타내는 단면도이며, 도 16은 비교예에 대하여 설명하는 도이다. 또한 이하의 설명에서는, 방법(MT)에 있어서 도 2에 나타내는 웨이퍼(W)가 도 3에 나타내는 하나의 플라즈마 처리 장치(10)를 이용하여 처리되는 예에 대하여 설명한다.
먼저, 방법(MT)에서는, 플라즈마 처리 장치(10) 내에 도 2에 나타내는 웨이퍼(W)가 반입되고, 당해 웨이퍼(W)가 배치대(PD) 상에 배치되어, 당해 배치대(PD)에 의해 유지된다.
방법(MT)에서는, 이어서 공정(ST1)이 실행된다. 공정(ST1)에서는 반사 방지막(AL)이 에칭된다. 이를 위해, 공정(ST1)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내로 처리 가스가 공급된다. 이 처리 가스는 플루오르카본 가스를 포함한다. 플루오르카본 가스는 예를 들면 C4F8 가스 및 CF4 가스 중 일종 이상을 포함할 수 있다. 또한, 이 처리 가스는 희가스, 예를 들면 Ar 가스를 더 포함할 수 있다. 또한 공정(ST1)에서는, 배기 장치(50)가 작동되고, 처리 용기(12) 내의 압력이 정해진 압력으로 설정된다. 또한 공정(ST1)에서는, 제 1 고주파 전원(62)으로부터의 고주파 전력 및 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 하부 전극(LE)에 대하여 공급된다.
이하에, 공정(ST1)에 있어서의 각종 조건을 예시한다.
처리 용기 내 압력 : 10 mTorr(1.33 Pa) ~ 50 mTorr(6.65 Pa)
처리 가스
· C4F8 가스 : 10 sccm ~ 30 sccm
· CF4 가스 : 150 sccm ~ 300 sccm
· Ar 가스 : 200 sccm ~ 500 sccm
플라즈마 생성용의 고주파 전력 : 300 W ~ 1000 W
고주파 바이어스 전력 : 200 W ~ 500 W
공정(ST1)에서는, 처리 가스의 플라즈마가 생성되고, 플루오르카본의 활성종에 의해, 레지스트 마스크(RM)의 개구로부터 노출되어 있는 부분에 있어서 반사 방지막(AL)이 에칭된다. 그 결과, 도 4에 나타내는 바와 같이, 반사 방지막(AL)의 전체 영역 중 레지스트 마스크(RM)의 개구로부터 노출되어 있는 부분이 제거된다. 즉, 반사 방지막(AL)에 레지스트 마스크(RM)의 패턴이 전사되어, 반사 방지막(AL)에 개구를 제공하는 패턴이 형성된다. 또한, 공정(ST1)에 있어서의 상술한 플라즈마 처리 장치(10)의 각 부의 동작은 제어부(Cnt)에 의해 제어될 수 있다.
이어지는 공정(ST2)에서는 유기막(OL)이 에칭된다. 이를 위해, 공정(ST2)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내로 처리 가스가 공급된다. 이 처리 가스는 수소 가스 및 질소 가스를 포함할 수 있다. 또한, 공정(ST2)에서 이용되는 처리 가스는 유기막을 에칭할 수 있는 것이면 다른 가스, 예를 들면 산소 가스를 포함하는 처리 가스여도 된다. 또한 공정(ST2)에서는, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 정해진 압력으로 설정된다. 또환 공정(ST2)에서는, 제 1 고주파 전원(62)으로부터의 고주파 전력 및 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 하부 전극(LE)에 대하여 공급된다.
이하에, 공정(ST2)에 있어서의 각종 조건을 예시한다.
처리 용기 내 압력 : 50 mTorr(6.65 Pa) ~ 200 mTorr(26.6 Pa)
처리 가스
· N2 가스 : 200 sccm ~ 400 sccm
· H2 가스 : 200 sccm ~ 400 sccm
플라즈마 생성용의 고주파 전력 : 500 W ~ 2000 W
고주파 바이어스 전력 : 200 W ~ 500 W
공정(ST2)에서는, 처리 가스의 플라즈마가 생성되어, 반사 방지막(AL)의 개구로부터 노출되어 있는 부분에 있어서 유기막(OL)이 에칭된다. 또한, 레지스트 마스크(RM)도 에칭된다. 그 결과, 도 5에 나타내는 바와 같이, 레지스트 마스크(RM)가 제거되고, 유기막(OL)의 전체 영역 중 반사 방지막(AL)의 개구로부터 노출되어 있는 부분이 제거된다. 즉, 유기막(OL)에 반사 방지막(AL)의 패턴이 전사되어, 유기막(OL)에 개구(MO)를 제공하는 패턴이 형성되고, 당해 유기막(OL)으로부터 마스크(MK)가 생성된다. 또한, 공정(ST2)에 있어서의 상술한 플라즈마 처리 장치(10)의 각 부의 동작은 제어부(Cnt)에 의해 제어될 수 있다.
일실시 형태에 있어서는, 공정(ST2)의 실행 후에 공정(ST3)이 실행된다. 공정(ST3)에서는, 제 1 영역(R1)이 제 2 영역(R2)이 노출되기 직전까지 에칭된다. 즉, 제 2 영역(R2) 상에 제 1 영역(R1)이 약간 남겨질 때까지, 당해 제 1 영역(R1)이 에칭된다. 이를 위해, 공정(ST3)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내로 처리 가스가 공급된다. 이 처리 가스는 플루오르카본 가스를 포함한다. 또한, 이 처리 가스는 희가스, 예를 들면 Ar 가스를 더 포함할 수 있다. 또한, 이 처리 가스는 산소 가스를 더 포함할 수 있다. 또한 공정(ST3)에서는, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 정해진 압력으로 설정된다. 또한 공정(ST3)에서는, 제 1 고주파 전원(62)으로부터의 고주파 전력 및 제 2 고주파 전원(64)로부터의 고주파 바이어스 전력이 하부 전극(LE)에 대하여 공급된다.
공정(ST3)에서는, 처리 가스의 플라즈마가 생성되어, 마스크(MK)의 개구로부터 노출되어 있는 부분에 있어서 제 1 영역(R1)이 플루오르카본의 활성종에 의해 에칭된다. 이 공정(ST3)의 처리 시간은, 당해 공정(ST3)의 종료 시에 제 2 영역(R2) 상에 제 1 영역(R1)이 정해진 막 두께로 남겨지도록 설정된다. 이 공정(ST3)의 실행 결과, 도 6에 나타내는 바와 같이, 상부 개구(UO)가 부분적으로 형성된다. 또한, 공정(ST3)에 있어서의 상술한 플라즈마 처리 장치(10)의 각 부의 동작은 제어부(Cnt)에 의해 제어될 수 있다.
여기서, 후술하는 공정(ST11)에서는, 제 1 영역(R1)의 에칭보다, 제 1 영역(R1)을 포함하는 웨이퍼(W)의 표면 상에 대한 플루오르카본을 포함하는 퇴적물의 형성이 우위가 되는 모드, 즉 퇴적 모드가 되는 조건이 선택된다. 한편 공정(ST3)에서는, 퇴적물의 형성보다 제 1 영역(R1)의 에칭이 우위가 되는 모드, 즉 에칭 모드가 되는 조건이 선택된다. 이를 위해, 일례에서는, 공정(ST3)에서 이용되는 플루오르카본 가스는 C4F8 가스 및 CF4 가스 중 일종 이상을 포함할 수 있다. 이 예의 플루오르카본 가스는, 공정(ST11)에서 이용되는 플루오르카본 가스의 탄소 원자수에 대한 불소 원자수의 비(즉, 불소 원자수 / 탄소 원자수)보다 탄소 원자수에 대한 불소 원자수의 비(즉, 불소 원자수 / 탄소 원자수)가 높은 플루오르카본 가스이다. 또한 일례에서는, 플루오르카본 가스의 해리도를 높이기 위하여, 공정(ST3)에서 이용되는 플라즈마 생성용의 고주파 전력은 공정(ST11)에서 이용되는 플라즈마 생성용의 고주파 전력보다 큰 전력으로 설정될 수 있다. 이들 예에 의하면, 에칭 모드를 실현하는 것이 가능해진다. 또한 일례에서는, 공정(ST3)에서 이용되는 고주파 바이어스 전력도 공정(ST11)의 고주파 바이어스 전력보다 큰 전력으로 설정될 수 있다. 이 예에 따르면, 웨이퍼(W)에 대하여 인입되는 이온의 에너지가 높여져 제 1 영역(R1)을 고속으로 에칭하는 것이 가능해진다.
이하에, 공정(ST3)에 있어서의 각종 조건을 예시한다.
처리 용기 내 압력 : 10 mTorr(1.33 Pa) ~ 50 mTorr(6.65 Pa)
처리 가스
· C4F8 가스 : 10 sccm ~ 30 sccm
· CF4 가스 : 50 sccm ~ 150 sccm
· Ar 가스 : 500 sccm ~ 1000 sccm
· O2 가스 : 10 sccm ~ 30 sccm
플라즈마 생성용의 고주파 전력 : 500 W ~ 2000 W
고주파 바이어스 전력 : 500 W ~ 2000 W
일실시 형태에서는, 이어서 공정(ST4)이 실행된다. 공정(ST4)에서는, 처리 용기(12) 내에서 산소 함유 가스를 포함하는 처리 가스의 플라즈마가 생성된다. 이를 위해, 공정(ST4)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내로 처리 가스가 공급된다. 이 처리 가스는, 일례에서는 산소 함유 가스로서 산소 가스를 포함할 수 있다. 또한 처리 가스는, 희가스(예를 들면, Ar 가스) 또는 질소 가스와 같은 불활성 가스를 더 포함할 수 있다. 또한 공정(ST4)에서는, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 정해진 압력으로 설정된다. 또한 공정(ST4)에서는, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 대하여 공급된다. 또한 공정(ST4)에서는, 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 하부 전극(LE)에 공급되지 않아도 된다.
공정(ST4)에서는, 산소의 활성종이 생성되고, 당해 산소의 활성종에 의해 마스크(MK)의 개구(MO)가 그 상단 부분에 있어서 확장된다. 구체적으로, 도 7에 나타내는 바와 같이, 개구(MO)의 상단 부분을 구획 형성하는 마스크(MK)의 상측 견부가 테이퍼 형상을 나타내도록 에칭된다. 이에 의해, 이후의 공정에서 생성되는 퇴적물이 마스크(MK)의 개구(MO)를 구획 형성하는 면에 부착해도, 당해 개구(MO)의 폭의 축소량을 저감시킬 수 있다. 또한, 공정(ST4)에 있어서의 상술한 플라즈마 처리 장치(10)의 각 부의 동작은 제어부(Cnt)에 의해 제어될 수 있다.
여기서, 후술하는 공정(ST11)은 각 시퀀스에 있어서 형성되는 미량의 퇴적물을 감소시키는 공정이기도 하며, 퇴적물의 과잉 감소를 억제할 필요가 있다. 한편, 공정(ST4)에서는, 마스크(MK)의 개구(MO)의 상단 부분의 폭을 확장시키기 위하여 실행되는 것이며, 그 처리 시간의 짧음이 요구된다.
이하에, 공정(ST4)에 있어서의 각종 조건을 예시한다.
처리 용기 내 압력 : 30 mTorr(3.99 Pa) ~ 200 mTorr(26.6 Pa)
처리 가스
· O2 가스 : 50 sccm ~ 500 sccm
· Ar 가스 : 200 sccm ~ 1500 sccm
플라즈마 생성용의 고주파 전력 : 100 W ~ 500 W
고주파 바이어스 전력 : 0 W ~ 200 W
이어서, 방법(MT)에서는, 1 회 이상의 시퀀스(SQ1)가 실행되고, 이 후, 1 회 이상의 시퀀스(SQ2)가 실행된다. 또한 일실시 형태에서는, 1 회 이상의 시퀀스(SQ2)의 실행 후에, 필요에 따라 1 회 이상의 시퀀스(SQ3)를 실행할 수도 있다. 이들 시퀀스(SQ1), 시퀀스(SQ2) 및 시퀀스(SQ3)는 제 1 영역(R1)을 에칭하기 위하여 실행되는 것이다. 시퀀스(SQ1), 시퀀스(SQ2) 및 시퀀스(SQ3)의 각각은 공정(ST11) 및 공정(ST12)을 포함하고 있다. 이하, 시퀀스(SQ1), 시퀀스(SQ2) 및 시퀀스(SQ3)의 모두에 공통되는 공정(ST11) 및 공정(ST12)의 상세에 대하여 설명하고, 이어서 시퀀스(SQ1), 시퀀스(SQ2) 및 시퀀스(SQ3)의 차이점에 대하여 설명한다.
각 시퀀스에서는, 먼저 제 1 공정으로서 공정(ST11)이 실행된다. 공정(ST11)에서는, 웨이퍼(W)가 수용된 처리 용기(12) 내에서 플루오르카본 가스, 산소 함유 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마가 생성된다. 이를 위해, 공정(ST11)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내로 처리 가스가 공급된다. 이 처리 가스는 플루오르카본 가스, 산소 함유 가스 및 불활성 가스를 포함한다. 공정(ST11)에서는, 상술한 바와 같이 퇴적 모드가 되는 조건이 선택되므로, 일례에서는, 플루오르카본 가스로서 C4F6 가스가 이용된다. 산소 함유 가스는, 예를 들면 산소 가스를 포함하고, 불활성 가스는 Ar 가스와 같은 희가스를 포함한다. 불활성 가스는 질소 가스여도 된다. 또한 공정(ST11)에서는, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 정해진 압력으로 설정된다. 또한 공정(ST11)에서는, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 대하여 공급되어도 된다.
공정(ST11)에서는, 플루오르카본 가스를 포함하는 처리 가스, 또는 플루오르카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마가 생성되므로, 해리된 플루오르카본이 웨이퍼(W)의 표면 상에 퇴적되어 퇴적물(DP)을 형성한다(도 8, 도 11, 및 도 14를 참조). 이러한 공정(ST11)에 있어서의 상술한 플라즈마 처리 장치(10)의 각 부의 동작은 제어부(Cnt)에 의해 제어될 수 있다.
공정(ST11)에서는, 플루오르카본에 의해 퇴적물(DP)이 형성되는 기간에 중복 하여 산소의 활성종이 생성되고, 웨이퍼(W) 상의 퇴적물(DP)의 양이 당해 산소의 활성종에 의해 적절히 감소된다(도 9, 도 12 및 도 15를 참조). 이들 도 8 및 도 9에 나타내는 상태가 공정(ST11)에서 동시에 발생한다. 그 결과, 과잉 퇴적물(DP)에 의해 개구(MO) 및 상부 개구(UO)가 폐색되는 것이 방지된다. 또한, 공정(ST11)에서 이용되는 처리 가스에서는 산소 가스가 불활성 가스에 의해 희석되어 있으므로, 퇴적물(DP)이 과잉으로 제거되는 것을 억제할 수 있다. 이러한 공정(ST11)에 있어서의 상술한 플라즈마 처리 장치(10)의 각 부의 동작은 제어부(Cnt)에 의해 제어될 수 있다.
이하에, 공정(ST11)에 있어서의 각종 조건을 예시한다.
처리 용기 내 압력 : 10 ~ 50 mTorr
처리 가스
· C4F6 가스 유량 : 1 ~ 20 sccm
· Ar 가스 유량 : 200 sccm ~ 1500 sccm
· O2 가스 유량 : 1 ~ 20 sccm
제 1 고주파 전원(62)의 고주파 전력 : 40 MHz, 50 W ~ 500 W
제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 13 MHz, 0 W ~ 50 W
전원(70)의 직류 전압 : 0 V ~ -500 V
고주파 전력의 변조는 없음(CW(연속파))
일실시 형태에서는, 각 시퀀스의 공정(ST11), 즉 1 회의 공정(ST11)은 2 초 이상, 예를 들면 2.5 초 ~ 3 초간 실행된다. 공정(ST11)에 의한 퇴적 시간은, 제 1 시퀀스(SQ1)에서는 3 초, 제 2 시퀀스(SQ2)에서는 이보다 짧은 2.5 초로 설정했다. 이에 의해, 질화 실리콘 상의 보호막의 막 두께 증가량을 적절히 제어할 수 있어, 배출성을 개선한다고 하는 효과가 있다. 이러한 시간 길이의 기간에 있어서의 퇴적물(DP)의 에칭의 레이트가 너무 높으면, 제 2 영역(R2)을 보호하기 위한 퇴적물이 과잉으로 제거될 수 있다. 이를 위해, 공정(ST11)에 있어서는, 1 nm/초 이하의 레이트로 퇴적물(DP)이 에칭된다. 이에 의해, 웨이퍼(W) 상에 형성되어 있는 퇴적물(DP)의 양을 적절히 조정하는 것이 가능해진다. 또한, 공정(ST11)에 있어서의 퇴적물(DP)의 에칭의 1 nm/초 이하의 레이트는, 처리 용기 내의 압력, 처리 가스 중의 산소의 희가스에 의한 희석의 정도, 즉 산소 농도 및 플라즈마 생성용의 고주파 전력을, 상술한 조건으로부터 선택함으로써 달성될 수 있다. 또한 공정(ST11)에 있어서, 플루오르카본 가스, 불활성 가스, 산소 가스를 중복 기간(동일 기간) 내에 공급하는 경우, 플루오르카본 가스와 산소 가스를 다른 기간에 공급하는 경우와 비교하여, 처리 가스의 전환에 수반하는 안정 시간, 및 방전의 안정 시간을 고려할 필요가 없다. 즉, 처리 가스의 교환에 수반하는 안정 시간, 방전의 안정 시간이 불필요해져, 스루풋이 개선되는 효과가 있다. 또한, 이러한 퇴적 공정에 있어서의 플루오르카본 가스와 산소 가스의 몰비는 1 : 0.25에서 1 : 2 정도인 것이 바람직하며, 이 경우에는, 지정 전력에 대한 최적의 퇴적물의 두께를 형성하여, 마이크로 로딩의 개선 및 배출성의 개선 효과가 얻어진다. 또한, 퇴적물을 이용하여 개구 형상을 형성하는 경우, 평면 형상은 원형, 직사각형, 슬릿, 긴 홀 형상으로 할 수 있다. 또한, 형성한 개구는 크게 일그러지거나 하지 않고, 설계대로 패터닝할 수 있는 것이 확인되었다.
각 시퀀스에서는, 이어서 공정(ST12)이 실행된다. 공정(ST12)에서는, 제 1 영역(R1)이 에칭된다. 이를 위해, 공정(ST12)에서는, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 처리 용기(12) 내로 처리 가스가 공급된다. 이 처리 가스는 불활성 가스를 포함한다. 불활성 가스는, 일례에서는 Ar 가스와 같은 희가스일 수 있다. 혹은, 불활성 가스는 질소 가스여도 된다. 공정(ST12)의 에칭은 실질적으로 산소를 포함하지 않은 처리 가스에 의해 행해진다. 또한, 실질적으로 산소를 포함하지 않는다는 것은, 의도적으로 처리 가스 내에 산소를 도입하지 않는다고 하는 의미이다. 또한 공정(ST12)에서는, 배기 장치(50)가 작동되어, 처리 용기(12) 내의 압력이 정해진 압력으로 설정된다. 또한 공정(ST12)에서는, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 대하여 공급된다. 또한 공정(ST12)에서는, 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 하부 전극(LE)으로 공급된다.
이하에, 공정(ST12)에 있어서의 각종 조건을 예시한다.
처리 용기 내 압력 : 10 ~ 50 mTorr
처리 가스
· Ar 가스 : 200 sccm ~ 1500 sccm
제 1 고주파 전원(62)의 고주파 전력 : 40 MHz, 50 W ~ 500 W
제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 13 MHz, 25 W ~ 500 W
전원(70)의 직류 전압 : 0 V ~ -500 V
공정(ST12)에서는, 불활성 가스의 플라즈마가 생성되고, 이온이 웨이퍼(W)에 대하여 인입된다. 그리고, 퇴적물(DP)에 포함되는 플루오르카본의 라디칼에 의해 제 1 영역(R1)이 에칭된다(도 10, 도 13 및 도 15를 참조). 이러한 공정(ST12)에 있어서의 상술한 플라즈마 처리 장치(10)의 각 부의 동작은 제어부(Cnt)에 의해 제어될 수 있다.
방법(MT)에서는, 시퀀스(SQ1)는, 제 2 영역(R2)이 노출될 때를 포함하는 기간에서 실행된다. 시퀀스(SQ1)의 공정(ST11)에서는, 도 8에 나타내는 바와 같이, 웨이퍼(W) 상에 퇴적물(DP)이 형성된다. 또한 도 8에는, 제 1 영역(R1)의 에칭이 진행되어 제 2 영역(R2)이 노출되고, 당해 제 2 영역(R2) 상에 퇴적물(DP)이 형성되어 있는 상태가 나타나 있다. 이 퇴적물(DP)은 제 2 영역(R2)을 보호한다. 그리고, 시퀀스(SQ1)의 공정(ST11)에서는, 도 9에 나타내는 바와 같이, 동일한 공정(ST11)에서 형성된 퇴적물(DP)의 양이 감소된다. 그리고, 시퀀스(SQ1)의 공정(ST12)에서는, 퇴적물(DP)에 포함되는 플루오르카본의 라디칼에 의해 제 1 영역(R1)이 에칭된다. 이 시퀀스(SQ1)에 의해, 제 2 영역(R2)이 노출되고, 제 2 영역(R2)이 퇴적물(DP)에 의해 보호되면서, 제 2 영역(R2)에 의해 제공되는 오목부 내의 제 1 영역(R1)이 에칭된다. 이에 의해, 도 10에 나타내는 바와 같이, 하부 개구(LO)가 서서히 형성된다.
시퀀스(SQ1)는 1 회 이상 반복되며, 일례에서는 39 회 반복된다. 따라서, 도 1에 나타내는 바와 같이, 공정(ST12)의 실행 후, 공정(STa)에서 정지 조건이 충족되는지 여부가 판정된다. 정지 조건은 시퀀스(SQ1)가 정해진 횟수 실행되어 있는 경우에 충족되는 것으로 판정된다. 공정(STa)에서 정지 조건이 충족되지 않는다고 판정되는 경우에는, 공정(ST11)부터 시퀀스(SQ1)가 실행된다. 한편, 공정(STa)에서 정지 조건이 충족된다고 판정되는 경우에는, 이어서 시퀀스(SQ2)가 실행된다. 또한, 제 2 고주파 전원(64)의 고주파 바이어스 전력을 제 1 시퀀스(SQ1)보다, 제 2 시퀀스에서 저하시킬 수도 있다. 제 1 시퀀스(SQ1)에 있어서의 에칭 시간보다, 제 2 시퀀스(SQ2)에 있어서의 에칭 시간을 길게 설정할 수 있다. 이에 의해, 배출성을 유지한 상태로, 질화 실리콘의 깎임을 억제하는 효과가 있다.
시퀀스(SQ2)의 공정(ST11)에서는, 도 11에 나타내는 바와 같이, 웨이퍼(W) 상에 퇴적물(DP)이 형성된다. 그리고, 시퀀스(SQ2)의 공정(ST11)에서는, 도 12에 나타내는 바와 같이, 동일한 공정(ST11)에서 형성된 퇴적물(DP)의 양이 감소된다. 그리고, 시퀀스(SQ2)의 공정(ST12)에서는, 퇴적물(DP)에 포함되는 플루오르카본의 라디칼에 의해 제 1 영역(R1)이 에칭된다. 이 시퀀스(SQ2)에 의해, 제 2 영역(R2)이 퇴적물(DP)에 의해 보호되면서, 제 2 영역(R2)에 의해 제공되는 오목부 내의 제 1 영역(R1)이 더 에칭된다. 이에 의해, 도 13에 나타내는 바와 같이, 하부 개구(LO)의 깊이가 더 깊어진다.
일실시 형태의 방법에서는, 플루오르카본의 라디칼에 의해, 산화 실리콘으로 구성된 제 1 영역을 선택적으로 에칭하는 제 2 공정을 포함하므로, 제 1 영역이 에칭되고 또한 질화 실리콘으로 구성된 제 2 영역의 깎임이 억제된다. 또한 공정(ST11)에서는, 플루오르카본 가스를 포함하는 처리 가스, 또는 플루오르카본 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마에 의해 퇴적물(DP)이 형성된다. 또한, 이와 함께, 동일 공정에 있어서, 산소의 활성종에 의해, 웨이퍼(W) 상의 퇴적물(DP)의 양이 적절히 감소된다. 퇴적물(DP)의 형성과 퇴적물(DP)량의 적절한 감소가 동일한 공정에서 행해지고, 처리 가스의 전환을 필요로 하지 않으므로, 처리 가스의 전환에 수반하는 방전의 안정 시간을 고려할 필요가 없다.
또한 일실시 형태의 방법에서는, 제 2 공정의 에칭은 실질적으로 산소를 포함하지 않은 처리 가스에 의해 행해진다. 이 방법에서는, 제 2 영역에 대한 제 1 영역의 선택적인 에칭이 효율적으로 행해진다.
시퀀스(SQ2)는 1 회 이상 반복되고, 일례에서는 39 회 반복된다. 따라서 도 1에 나타내는 바와 같이, 공정(ST12)의 실행 후, 공정(STb)에서 정지 조건이 충족되는지 여부가 판정된다. 정지 조건은 시퀀스(SQ2)가 정해진 횟수 실행되어 있는 경우에 충족되는 것으로 판정된다. 공정(STb)에서 정지 조건이 충족되지 않는다고 판정되는 경우에는, 공정(ST11)부터 시퀀스(SQ2)가 실행된다. 한편, 공정(STb)에서 정지 조건이 충족된다고 판정되는 경우에는, 이어서 시퀀스(SQ2)의 실행이 종료된다.
방법(MT)에서는, 각 회의 시퀀스(SQ1)에서 제 1 영역(R1)이 에칭되는 양이 각 회의 시퀀스(SQ2)에서 제 1 영역(R1)이 에칭되는 양보다 적게 되도록, 시퀀스(SQ1)의 처리 조건이 설정된다. 일례에 있어서는, 각 회의 시퀀스(SQ1)의 실행 시간 길이가 각 회의 시퀀스(SQ2)의 실행 시간 길이보다 짧게 설정된다. 이 예에서는, 시퀀스(SQ1)에 있어서의 공정(ST11)의 실행 시간 길이 및 공정(ST12)의 실행 시간 길이의 비는, 시퀀스(SQ2)에 있어서의 공정(ST11)의 실행 시간 길이 및 공정(ST12)의 실행 시간 길이의 비와 동일하게 설정될 수 있다. 예를 들면, 시퀀스(SQ1)에서는, 공정(ST11)의 실행 시간 길이는 2 초 ~ 5 초의 범위의 시간 길이로부터 선택되고, 공정(ST12)의 실행 시간 길이는 5 초 ~ 10 초의 범위의 시간 길이로부터 선택된다. 또한 시퀀스(SQ2)에서는, 공정(ST11)의 실행 시간 길이는 2 초 ~ 10 초의 범위의 시간 길이로부터 선택되고, 공정(ST12)의 실행 시간 길이는 5 초 ~ 20 초의 범위의 시간 길이로부터 선택된다.
공정(ST11)에서 생성되는 플루오르카본의 활성종은 제 2 영역(R2) 상에 퇴적되어 당해 제 2 영역(R2)을 보호하는데, 제 1 영역(R1)이 에칭되어 제 2 영역(R2)이 노출되었을 때에는 제 2 영역(R2)을 에칭할 수 있다. 따라서 방법(MT)에서는, 제 2 영역(R2)이 노출되는 기간에 있어서 1 회 이상의 시퀀스(SQ1)가 실행된다. 이에 의해, 에칭량이 억제되면서 퇴적물(DP)이 웨이퍼(W) 상에 형성되고, 당해 퇴적물(DP)에 의해 제 2 영역(R2)이 보호된다. 이 후, 에칭량이 많은 1 회 이상의 시퀀스(SQ2)가 실행된다. 따라서, 방법(MT)에 의하면, 제 2 영역(R2)의 깎임을 억제하면서, 제 1 영역(R1)을 에칭하는 것이 가능해진다.
또한, 시퀀스(SQ1)에 있어서 제 2 영역(R2) 상에 퇴적물(DP)이 이미 형성되어 있으므로, 각 회의 시퀀스(SQ2)에 있어서의 에칭량을 증가시켜도, 제 2 영역(R2)의 깎임을 억제할 수 있다. 이와 같이, 각 회의 시퀀스(SQ2)의 에칭량을 각 회의 시퀀스(SQ1)의 에칭량보다 증가시킴으로써, 방법(MT)에 있어서의 제 1 영역(R1)의 에칭 레이트를 향상시킬 수 있다.
일실시 형태의 방법(MT)에서는, 시퀀스(SQ2)의 실행 후, 필요에 따라, 시퀀스(SQ3)를 더 실행할 수 있다. 시퀀스(SQ3)의 공정(ST11)에서는, 도 14에 나타내는 바와 같이, 웨이퍼(W) 상에 퇴적물(DP)이 형성되면서, 퇴적물(DP)의 양이 감소된다. 그리고, 시퀀스(SQ3)의 공정(ST12)에서는, Ar 스퍼터에 의해, 퇴적물(DP)에 포함되는 플루오르카본의 라디칼에 의해 제 1 영역(R1)이 에칭된다. 이 시퀀스(SQ3)에 의해, 제 2 영역(R2)이 퇴적물(DP)에 의해 보호되면서, 제 2 영역(R2)에 의해 제공되는 오목부 내의 제 1 영역(R1)이 더 에칭된다.
도 16은 도 15에 대응하는 비교예에 따른 상태를 나타내는 도이며, 제 2 공정에서 펄스 변조를 행하지 않았던 경우(연속파(CW))를 나타낸다. 이 경우, 스퍼터된 산화 실리콘의 분자(E)가, 오목부의 내면에 재부착된다. 또한, 오목부의 개구 단면(견부)에 있어서의 과잉 에칭이 발생하여, 견부가 일부 제거되어 있다.
한편, 도 15의 실시 형태에 있어서는, 제 2 공정에서, 고주파 전력을 펄스파 형상으로 인가하고 있다. 이 경우, 펄스를 인가하고 있지 않은 OFF 기간에 있어서, 스퍼터된 산화 실리콘이, 오목부의 외측으로 배출되는 것이 가능해지기 때문에, 오목부 내에 있어서의 산화 실리콘의 재부착이 억제되어, 고정밀도로 에칭을 할 수 있게 된다. 또한, 펄스의 OFF 기간이 존재함으로써, 지나친 이온의 가속을 억제할 수 있기 때문에, 오목부의 개구 단면(견부)에 있어서의 과잉 에칭을 억제하는 것도 가능해진다.
시퀀스(SQ3)는 1 회 이상 반복된다. 따라서, 도 1에 나타내는 바와 같이, 공정(ST12)의 실행 후, 공정(STc)에서 정지 조건이 충족되는지 여부가 판정된다. 정지 조건은 시퀀스(SQ3)가 정해진 횟수 실행되어 있는 경우에 충족되는 것으로 판정된다. 공정(STc)에서 정지 조건이 충족되지 않는다고 판정되는 경우에는, 공정(ST11)부터 시퀀스(SQ3)가 실행된다. 한편, 공정(STc)에서 정지 조건이 충족된다고 판정되는 경우에는, 방법(MT)의 실시가 종료된다. 또한, 모든 시퀀스의 설정은 동일해도 된다.
시퀀스(SQ3)의 공정(ST12)에서는, 고주파 바이어스 전력이, 시퀀스(SQ1) 및 시퀀스(SQ2)의 공정(ST12)에서 이용되는 고주파 바이어스 전력보다 큰 전력으로 설정되어도 된다. 예를 들면, 시퀀스(SQ1) 및 시퀀스(SQ2)의 공정(ST12)에서는 고주파 바이어스 전력이 20 W ~ 100 W의 전력으로 설정되고, 시퀀스(SQ3)의 공정(ST12)에서는 고주파 바이어스 전력이 100 W ~ 300 W의 전력으로 설정된다. 또한 일례의 시퀀스(SQ3)에서는, 공정(ST11)의 실행 시간 길이는 2 초 ~ 10 초의 범위의 시간 길이로부터 선택되고, 공정(ST12)의 실행 시간 길이는 5 초 ~ 15 초의 범위의 시간 길이로부터 선택된다.
도 14에 나타내는 바와 같이, 시퀀스(SQ1) 및 시퀀스(SQ2)의 실행 후에는, 웨이퍼(W) 상의 퇴적물(DP)의 양이 상당히 많아진다. 퇴적물(DP)의 양이 많아지면, 개구(MO)의 폭, 상부 개구(UO) 및 하부 개구(LO)의 폭이 퇴적물(DP)에 의해 좁혀지는 경우가 있는데, 예를 들면 시퀀스(SQ3)의 공정(ST12)에서는 비교적 큰 고주파 바이어스 전력이 이용되면, 웨이퍼(W)로 당겨지는 이온의 에너지가 높여져, 하부 개구(LO)가 깊어도, 당해 하부 개구(LO)의 심부까지 이온을 공급하는 것이 가능해진다.
또한, 피처리체의 제 1 영역 및 제 2 영역의 에칭 기술에 대하여 설명한다. 기판 상에 제 1 영역(R1) 및 제 2 영역(R2)을 형성한 웨이퍼(W)를 이용한 경우, 제 1 영역(R1)은 산화 실리콘(SiO2)으로 구성되고, 제 2 영역(R2)은 질화 실리콘(Si3N4)으로 구성되어 있다. 공정(ST11) 및 공정(ST12)의 처리 용기 내 압력과 같은 각종 조건은 상술한 조건과 동일하다.
제 1 공정에서는, 웨이퍼에 대하여 공정(ST11)을 실행하면, 플루오르카본 가스 및 산소 가스를 포함하는 처리 가스의 플라즈마에 의해, 퇴적물(DP)이 제 1 영역(R1) 상 및 제 2 영역(R2) 상에 형성된다. 일례에서는, 플루오르카본 가스로서 C4F6 가스가 이용된다. 공정(ST11)의 처리 가스에는 Ar 가스와 같은 희가스가 포함되어 있어도 된다. 공정(ST11)에서는, 처리 가스에 더 포함되는 산소의 활성종에 의해, 웨이퍼(W) 상의 퇴적물(DP)의 양이 적절히 감소되어 있다.
제 2 공정에서는, 웨이퍼에 대하여 공정(ST12)을 실행한다. 공정(ST11)의 처리 후의 웨이퍼(W)가 희가스의 플라즈마에 노출되고, 희가스는 예를 들면 Ar 가스를 포함한다. 공정(ST12)의 처리 후에는, 퇴적물(DP)에 포함되는 플루오르카본의 라디칼에 의해 제 1 영역(R1)이 에칭된다.
공정(ST12)에서는 희가스 원자의 활성종, 예를 들면 Ar 가스 원자의 이온이 퇴적물(DP)에 충돌한다. 이에 의해, 퇴적물(DP) 중의 플루오르카본 라디칼이 제 1 영역(R1)의 에칭을 진행시켜, 제 1 영역(R1)의 두께를 감소시킨다. 또한, 제 1 영역(R1)에서는 퇴적물(DP)의 막 두께가 감소한다. 한편, 제 2 영역(R2)에서는 퇴적물(DP)의 막 두께가 감소하지만, 제 2 영역(R2)의 에칭이 억제되므로, 제 2 영역(R2)의 두께의 감소량은 제 1 영역(R1)의 두께의 감소량에 비해 큰 폭으로 작다.
상술한 제 1 공정과 제 2 공정을 행하여 상술한 오목부를 형성하는 실험을 행했다. 실험 조건은 상술한 실시 형태에 있어서 이하와 같다. 또한, 제 2 공정에 있어서의 펄스 변조의 듀티비가 작아짐에 따라, 고주파 전력의 크기를 증가시켜, 전체의 인가 전력이 모든 실험예에서 동일하게 되도록 설정했다. 시퀀스의 사이클수는 39 회이다.
(공통 조건)
(1) 제 1 공정(ST11)(3 초)
처리 용기 내 압력 : 10 ~ 50 mTorr
처리 가스
· C4F6 가스 유량 : 1 ~ 20 sccm
· Ar 가스 유량 : 200 sccm ~ 1500 sccm
· 제 1 고주파 전원(62)의 고주파 전력 : 40 MHz, 50 W ~ 500 W
· 제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 13 MHz, 0 W ~ 50 W
· 전원(70)의 직류 전압 : 0 V ~ -500 V
(2) 제 2 공정(ST12)(9 초)
처리 용기 내 압력 : (3.99 Pa) 10 ~ 50 mTorr
처리 가스
· Ar 가스 : (산소를 포함하지 않고) 200 sccm ~ 1500 sccm
제 1 고주파 전원(62)의 고주파 전력 : 40 MHz, 50 W ~ 500 W
제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 13 MHz, 25 W ~ 500 W
전원(70)의 직류 전압 : 0 V ~ -500 V
이 데이터를 얻기 위하여 이용한 제 1 공정(S11)의 C4F6 가스 유량, Ar 유량, 제 1 및 제 2 고주파 전원의 전력은 상기한 수치 범위 중 8 sccm, 1100 sccm, 100 W, 0 W이며, 제 2 공정(ST12)에 있어서의 Ar 가스 유량은, 상술한 수치 범위 중 1100 sccm이며, 각종 조건의 범위는 이들 파라미터를 변화시킨 경우에도 동일한 효과를 일으킬 수 있는 범위를 나타내고 있다.
또한, 파라미터를 변화시킨 경우의 실험예의 조건은 이하와 같다.
(실험예 1)
· 제 1 공정에 있어서, O2 가스 유량 : 7 sccm
· 제 2 공정에 있어서, 제 1 고주파 전원(62)의 고주파 전력 : 100 W
· 제 2 공정에 있어서, 제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 50 W
· 제 2 공정에 있어서, 고주파 전력의 펄스 변조는 없음(CW(연속파))
(실험예 2)
· 실험예 1의 제 1 공정에 있어서, O2 가스 유량 : 6 sccm
(실험예 3)
· 실험예 1의 제 1 공정에 있어서, O2 가스 유량 : 5 sccm
(실험예 4)
· 제 1 공정에 있어서, O2 가스 유량 : 7 sccm
· 제 2 공정에 있어서, 제 1 고주파 전원(62)의 고주파 전력 : 143 W
· 제 2 공정에 있어서, 제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 71 W
· 제 2 공정에 있어서, 고주파 전력의 펄스 변조는 있음(듀티비 = 70 %)
(실험예 5)
· 실험예 4의 제 1 공정에 있어서, O2 가스 유량 : 6 sccm
(실험예 6)
· 실험예 4의 제 1 공정에 있어서, O2 가스 유량 : 5 sccm
(실험예 7)
· 실험예 4의 제 1 공정에 있어서, O2 가스 유량 : 4 sccm
(실시예 8)
· 제 1 공정에 있어서, O2 가스 유량 : 5 sccm
· 제 2 공정에 있어서, 제 1 고주파 전원(62)의 고주파 전력 : 200 W
· 제 2 공정에 있어서, 제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 100 W
· 제 2 공정에 있어서, 고주파 전력의 펄스 변조는 있음(듀티비 = 50 %)
(실험예 9)
· 실험예 8의 제 1 공정에 있어서, O2 가스 유량 : 4 sccm
(실험예 10)
· 실험예 8의 제 1 공정에 있어서, O2 가스 유량 : 3 sccm
(실험예 11)
· 실험예 8의 제 1 공정에 있어서, O2 가스 유량 : 2 sccm
(실험예 12)
· 제 1 공정에 있어서, O2 가스 유량 : 5 sccm
· 제 2 공정에 있어서, 제 1 고주파 전원(62)의 고주파 전력 : 333 W
· 제 2 공정에 있어서, 제 2 고주파 전원(64)의 고주파 전력(바이어스 전력) : 167 W
· 제 2 공정에 있어서, 고주파 전력의 펄스 변조는 있음(듀티비 = 30 %)
(실험예 13)
· 실시예 12의 제 1 공정에 있어서, O2 가스 유량 : 4 sccm
(실험예 14)
· 실시예 12의 제 1 공정에 있어서, O2 가스 유량 : 3 sccm
(실험예 15)
· 실험예 12의 제 1 공정에 있어서, O2 가스 유량 : 2 sccm
(실험 결과)
실험예에 있어서, 오목부의 개구 단면의 제 2 영역(질화 실리콘)의 에칭량 및 오목부 내의 배출 불량의 유무는, 이하와 같다. 또한 배출 불량은, 전자 현미경으로 오목부 내를 관찰한 경우에, 오목부 내에 퇴적물이 부착되어 있는 것이 확인된 경우를 나타낸다.
· 실험예 1 : 11.1 nm(배출 양호)
· 실험예 2 : 7.5 nm(배출 불량)
· 실험예 3 : 6.8 nm(배출 불량)
· 실험예 4 : 11.1 nm(배출 양호)
· 실험예 5 : 10.2 nm(배출 양호)
· 실험예 6 : 7.5 nm(배출 불량)
· 실험예 7 : 4.3 nm(배출 불량)
· 실험예 8 : 8.6 nm(배출 양호)
· 실험예 9 : 6.8 nm(배출 양호)
· 실험예 10 : 5.7 nm(배출 불량)
· 실험예 11 : 3.9 nm(배출 불량)
· 실험예 12 : 8 nm(배출 양호)
· 실험예 13 : 7.7 nm(배출 양호)
· 실험예 14 : 6.4 nm(배출 양호)
· 실험예 15 : 4.5 nm(배출 불량)
도 17은 상기 실험 결과를 정리한 도이다.
상술한 실험예에서는, 펄스 변조를 행함으로써, 제 1 공정의 산소 유량에 관계없이, 배출 불량이 발생하는 경우가 감소하는 것을 알 수 있다. 또한, 제 2 공정의 듀티비를 작게 하면, 배출 불량(UE)이 더 감소하는 것을 알 수 있다. 제 1 공정의 산소 유량이 적은 경우는, 개구 단면에 있어서의 질화 실리콘의 제거량이 감소되어, 선택 에칭성이 향상되는 것을 알 수 있다. 또한 실험예 1의 경우는, 오목부의 견부에 있어서, 과잉 에칭이 행해져, 질화 실리콘의 제거가 관찰되었지만, 실험예 10에서는 관찰되지 않았다.
이상, 설명한 바와 같이, 상기 에칭 방법에 있어서는, 피처리체에 대한 플라즈마 처리에 의해, 산화 실리콘으로 구성된 제 1 영역을 질화 실리콘으로 구성된 제 2 영역에 대하여 선택적으로 에칭하는 방법으로서, 피처리체는, 오목부를 구획 형성하는 제 2 영역, 당해 오목부를 매립하며 또한 제 2 영역을 덮도록 마련된 제 1 영역, 및, 제 1 영역 상에 마련된 마스크를 가지고, 당해 마스크는 오목부 상에 당해 오목부의 폭보다 넓은 폭을 가지는 개구를 제공하고, 당해 방법은, 피처리체를 수용한 처리 용기 내에서 플루오르카본 가스를 포함하는 처리 가스의 플라즈마를 생성하는 제 1 공정이며, 피처리체 상에 플루오르카본을 포함하는 퇴적물을 형성하는, 당해 제 1 공정과, 퇴적물에 포함되는 플루오르카본의 라디칼에 의해 상기 제 1 영역을 에칭하는 제 2 공정이며, 플라즈마의 형성에 기여하는 고주파 전력을 펄스파 형상으로 인가하는, 이 제 2 공정을 포함하고, 상기 제 1 공정 및 상기 제 2 공정을 포함하는 시퀀스가 반복하여 실행된다.
이 방법에서는, 제 2 공정에 있어서, 고주파 전력을 펄스파 형상으로 인가하므로, 펄스를 인가하고 있지 않은 OFF 기간에 있어서, 스퍼터된 산화 실리콘이 오목부의 외측으로 배출되는 것이 가능해지고, 오목부 내에 있어서의 산화 실리콘의 재부착이 억제되어, 고정밀도로 에칭을 할 수 있게 된다. 따라서, 상기의 실험 결과와 같이, 듀티비를 낮출수록, 배출 불량의 발생 확률이 감소한다.
또한, 펄스의 OFF 기간이 존재함으로써, 지나친 이온의 가속을 억제할 수 있기 때문에, 오목부의 개구 단면에 있어서의 과잉 에칭이 억제되어 있다.
또한 상기 에칭 방법에 있어서는, 제 1 공정의 플라즈마는, 플루오르카본 가스, 산소 함유 가스 및 불활성 가스를 포함하는 처리 가스의 플라즈마이다. 이들 가스의 플라즈마는, 제 1 영역 및 제 2 영역 상에 퇴적물을 형성할 수 있고, 퇴적물에 에너지를 부여함으로써, 산화 실리콘을 선택적으로 에칭할 수 있다.
또한 상기 에칭 방법에 있어서는, 제 2 공정에 있어서, 처리 용기 내의 상기 피처리체의 상부에 마련된 상부 전극에 플라즈마 생성용의 제 1 고주파 전력을 부여하고, 피처리체의 하부에 마련된 하부 전극에 이온 인입용의 제 2 고주파 전력을 부여하여, 제 1 고주파 전력 및 제 2 고주파 전력이 ON이 되는 기간과 OFF가 되는 기간을 교호로 전환하는 변조를 행함으로써, 펄스파 형상의 고주파 전력을 생성하고 있다. 이 방법에 의하면, 펄스 변조에 의해, 배출 불량이 감소되어 있다.
또한, 펄스파 형상의 상기 고주파 전력의 ON이 되는 기간의 펄스 주기에 대한 비율(듀티비)은, 10 % 이상 70 % 이하인 것이 바람직하다. 이 경우, 듀티비가 70 %를 초과한 경우보다, 배출 불량이 감소한다. 즉, 오목부의 개구 단면(견부)에 위치하는 질화 실리콘이 깎이는 양을 억제할 수 있다.
또한, 펄스파 형상의 상기 고주파 전력의 ON이 되는 기간의 펄스 주기에 대한 비율(듀티비)은, 50 % 이상 60 % 이하인 것이 더 바람직하다. 이 경우, 듀티비가 60%를 초과한 경우보다 배출 불량이 더 감소되는 것이 판명되었다.
10 : 플라즈마 처리 장치
12 : 처리 용기
30 : 상부 전극
PD : 배치대
LE : 하부 전극
ESC : 정전 척
40 : 가스 소스군
42 : 밸브군
44 : 유량 제어기군
50 : 배기 장치
62 : 제 1 고주파 전원
64 : 제 2 고주파 전원
Cnt : 제어부
W : 웨이퍼
W1 : 웨이퍼
R1 : 제 1 영역
R2 : 제 2 영역
OL : 유기막
AL : 실리콘 함유 반사 방지막
MK : 마스크
DP : 퇴적물

Claims (19)

  1. 에칭 방법으로서,
    a) 프로세싱 챔버에 피처리체를 제공하는 공정이며, 상기 피처리체는 제 1 영역, 제 2 영역 및 마스크를 포함하고, 상기 제 1 영역은 제 1 실리콘 함유 재료로 구성되고, 상기 제 2 영역은 상기 제 1 실리콘 함유 재료와 다른 제 2 재료로 구성되고, 상기 제 1 영역은 상기 제 2 영역 상에 마련되고, 상기 제 2 영역은 오목부를 가지고, 상기 오목부는 상기 제 1 영역으로 매립되고, 상기 마스크는 상기 제 1 영역 상에 마련되고, 상기 마스크는 개구를 가지고, 상기 개구는 상기 오목부의 폭보다 넓은 폭을 가지는, 공정과,
    b) 상기 프로세싱 챔버에 공급된 플루오르카본 함유 가스의 플라즈마를 생성하고, 상기 피처리체 상에 플루오르카본 함유 퇴적물을 형성하는 공정과,
    c) 상기 프로세싱 챔버에 펄스 전력을 인가함으로써 상기 플루오르카본 함유 퇴적물에 포함되는 플루오르카본의 라디칼에 의해 상기 제 1 영역을 에칭하는 공정과,
    d) 상기 b) 및 c)를 반복하는 공정
    을 포함하고,
    상기 펄스 전력은 27 ~ 100 MHz 범위의 제 1 주파수를 가지는 제 1 전력 및 400 kHz ~ 40 MHz 범위의 제 2 주파수를 가지는 제 2 전력을 포함하고,
    상기 c)에서, 상기 프로세싱 챔버 내의 상기 피처리체의 상부에 마련된 상부 전극에 플라즈마 생성용의 상기 제 1 전력을 부여하고, 상기 피처리체의 하부에 마련된 하부 전극에 이온 인입용의 상기 제 2 전력을 부여하고, 상기 제 1 전력 및 상기 제 2 전력이 ON이 되는 기간과 OFF가 되는 기간을 교호로 전환하는 변조를 행함으로써, 상기 펄스 전력을 생성하는, 에칭 방법.
  2. 제 1 항에 있어서,
    상기 c)에서, 산소를 포함하지 않은 처리 가스에 의해 상기 제 1 영역이 에칭되는,
    에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 b)에서, 상기 플라즈마는 플루오르카본 함유 가스, 산소 함유 가스 및 불활성 가스를 포함하는 처리 가스로부터 생성되는,
    에칭 방법.
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 펄스 전력의 ON이 되는 기간의 펄스 주기에 대한 비율(듀티비)은 10 % 이상 70 % 이하인,
    에칭 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 펄스 전력의 ON이 되는 기간의 펄스 주기에 대한 비율(듀티비)은 50 % 이상 60 % 이하인,
    에칭 방법.
  7. 에칭 방법으로서,
    프로세싱 챔버에 피처리체를 제공하는 공정이며, 상기 피처리체는 제 1 영역, 제 2 영역 및 마스크를 포함하고, 상기 제 1 영역은 제 1 실리콘 함유 재료로 구성되고, 상기 제 2 영역은 상기 제 1 실리콘 함유 재료와 다른 제 2 재료로 구성되고, 상기 제 1 영역은 상기 제 2 영역 상에 마련되고, 상기 제 2 영역은 오목부를 가지고, 상기 오목부는 상기 제 1 영역으로 매립되고, 상기 마스크는 상기 제 1 영역 상에 마련되고, 상기 마스크는 개구를 가지고, 상기 개구는 상기 오목부의 폭보다 넓은 폭을 가지는, 공정과,
    제 1 프로세스 및 제 2 프로세스를 포함하는 제 1 시퀀스를 행하는 공정이며, 상기 제 1 프로세스는 상기 프로세싱 챔버에 27 ~ 100 MHz 범위의 제 1 주파수를 가지는 제 1 전력을 부여하면서, 상기 프로세싱 챔버에 공급된 플루오르카본 함유 가스의 플라즈마를 생성하고 상기 피처리체 상에 플루오르카본 함유 퇴적물을 형성하고, 상기 제 2 프로세스는 상기 프로세싱 챔버에 펄스 전력을 인가함으로써 상기 플루오르카본 함유 퇴적물에 포함되는 플루오르카본의 라디칼에 의해 상기 제 1 영역을 에칭하는, 공정과,
    상기 제 1 프로세스 및 상기 제 2 프로세스를 포함하는 제 2 시퀀스를 행하는 공정
    을 포함하고,
    상기 펄스 전력은 상기 제 1 전력 및 400 kHz ~ 40 MHz 범위의 제 2 주파수를 가지는 제 2 전력을 포함하고,
    상기 제 1 시퀀스는 상기 제 2 영역이 노출되었을 때 행해지고,
    상기 제 1 시퀀스 및 상기 제 2 시퀀스에서, 상기 제 1 프로세스 및 상기 제 2 프로세스가 반복되고,
    상기 제 2 시퀀스에서, 상기 프로세싱 챔버 내의 상기 피처리체의 상부에 마련된 상부 전극에 플라즈마 생성용의 상기 제 1 전력을 부여하고, 상기 피처리체의 하부에 마련된 하부 전극에 이온 인입용의 상기 제 2 전력을 부여하고, 상기 제 1 전력 및 상기 제 2 전력이 ON이 되는 기간과 OFF가 되는 기간을 교호로 전환하는 변조를 행함으로써, 상기 펄스 전력을 생성하는, 에칭 방법.
  8. 제 7 항에 있어서,
    상기 제 1 프로세스에서 상기 전력은 연속파인, 에칭 방법.
  9. 제 7 항에 있어서,
    상기 제 1 프로세스 및 상기 제 2 프로세스 모두에서 상기 전력은 펄스파인, 에칭 방법.
  10. 제 9 항에 있어서,
    상기 제 2 프로세스에서, 바이어스 전력이 부여되고, 상기 펄스 전력 및 상기 바이어스 전력은 동시에 부여되는, 에칭 방법.
  11. 제 7 항에 있어서,
    상기 제 1 프로세스 및 상기 제 2 프로세스를 포함하는 제 3 시퀀스를 더 포함하고,
    상기 제 3 시퀀스에서 부여된 바이어스 전력은 상기 제 1 시퀀스 및 상기 제 2 시퀀스에서 부여된 바이어스 전력보다 큰, 에칭 방법.
  12. 제 7 항에 있어서,
    상기 제 2 시퀀스에서 부여된 바이어스 전력은 상기 제 1 시퀀스에서 부여된 바이어스 전력보다 작은, 에칭 방법.
  13. 제 7 항에 있어서,
    상기 제 2 시퀀스에서의 에칭 시간은 상기 제 1 시퀀스에서의 에칭 시간보다 길게 설정되는, 에칭 방법.
  14. 제 7 항에 있어서,
    상기 제 1 시퀀스에서의 상기 제 1 영역의 에칭량은 상기 제 2 시퀀스에서의 상기 제 1 영역의 에칭량보다 작은, 에칭 방법.
  15. 제 7 항에 있어서,
    상기 제 1 시퀀스에서의 처리 시간은 상기 제 2 시퀀스에서의 처리 시간보다 짧은, 에칭 방법.
  16. 제 7 항에 있어서,
    상기 제 1 프로세스에서, 상기 퇴적물이 형성되면서 상기 퇴적물의 양이 감소하는, 에칭 방법.
  17. 제 16 항에 있어서,
    상기 제 1 프로세스에서, 상기 퇴적물의 감소 레이트는 1 nm/초 이하인, 에칭 방법.
  18. 제 7 항에 있어서,
    상기 제 2 프로세스는 산소를 포함하지 않은 처리 가스에 의해 행해지는, 에칭 방법.
  19. 제 1 항에 있어서,
    상기 제 1 실리콘 함유 재료는 산화 실리콘이고, 상기 제 2 재료는 질화 실리콘인, 에칭 방법.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019151024A1 (ja) * 2018-02-02 2019-08-08 東京エレクトロン株式会社 半導体装置及びその製造方法
WO2019151022A1 (ja) * 2018-02-02 2019-08-08 東京エレクトロン株式会社 半導体装置及びその製造方法
JP6934540B2 (ja) * 2018-02-02 2021-09-15 東京エレクトロン株式会社 半導体装置の製造方法
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
JP7110034B2 (ja) * 2018-08-24 2022-08-01 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
JP7101096B2 (ja) * 2018-10-12 2022-07-14 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
JP7451540B2 (ja) 2019-01-22 2024-03-18 アプライド マテリアルズ インコーポレイテッド パルス状電圧波形を制御するためのフィードバックループ
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
JP2021163839A (ja) 2020-03-31 2021-10-11 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
WO2024043185A1 (ja) * 2022-08-23 2024-02-29 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050048789A1 (en) * 2003-09-03 2005-03-03 Merry Walter R. Method for plasma etching a dielectric layer
JP2015216208A (ja) 2014-05-09 2015-12-03 東京エレクトロン株式会社 エッチング方法
JP2016027594A (ja) 2014-07-01 2016-02-18 東京エレクトロン株式会社 被処理体を処理する方法
JP2016048771A (ja) * 2014-08-28 2016-04-07 東京エレクトロン株式会社 エッチング方法
JP2016058590A (ja) 2014-09-11 2016-04-21 株式会社日立ハイテクノロジーズ プラズマ処理方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JP2000307001A (ja) 1999-04-22 2000-11-02 Sony Corp 半導体装置の製造方法
US7708859B2 (en) 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US20130024439A1 (en) 2011-07-20 2013-01-24 Microsoft Corporation Modeling search in a social graph
US20140051256A1 (en) 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
US9129902B2 (en) 2013-05-01 2015-09-08 Lam Research Corporation Continuous plasma ETCH process
US9105700B2 (en) 2013-12-12 2015-08-11 Lam Research Corporation Method for forming self-aligned contacts/vias with high corner selectivity
JP2015170965A (ja) 2014-03-06 2015-09-28 エスアイアイ・クリスタルテクノロジー株式会社 圧電振動片及び圧電振動子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050048789A1 (en) * 2003-09-03 2005-03-03 Merry Walter R. Method for plasma etching a dielectric layer
JP2015216208A (ja) 2014-05-09 2015-12-03 東京エレクトロン株式会社 エッチング方法
JP2016027594A (ja) 2014-07-01 2016-02-18 東京エレクトロン株式会社 被処理体を処理する方法
JP2016048771A (ja) * 2014-08-28 2016-04-07 東京エレクトロン株式会社 エッチング方法
JP2016058590A (ja) 2014-09-11 2016-04-21 株式会社日立ハイテクノロジーズ プラズマ処理方法

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