KR102435604B1 - 분자 감지 디바이스들을 위한 다중-전극 구조체들 및 이들을 제조하는 방법들 - Google Patents

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Abstract

분자 센서 디바이스에서 이용가능한 구조체는 기판 평면을 정의하는 기판 및 기판 평면에 대해 일정 각도로 기판에 부착된 전극 시트들의 이격된 페어들을 포함한다. 구조체는 전극 시트들의 각각의 페어에서의 각각의 전극 시트 사이에 내부 유전체 시트를 그리고 전극 시트들의 각각의 페어 사이에 외부 유전체 시트를 포함한다. 전극 및 유전체 층들의 빗각 성막, 결과적인 스택의 평탄화 및 내부에 그루브를 형성하기 위한 각각의 내부 유전체 시트의 종단부의 제거를 포함하는 분자 센서들에 대한 구조체들을 제조하는 제조 방법들이 추가로 개시된다.

Description

분자 감지 디바이스들을 위한 다중-전극 구조체들 및 이들을 제조하는 방법들
관련 출원들의 상호 참조
본 출원은 2016년 7월 26일 출원되고 발명의 명칭이 "Multi-Electrode Molecular Sensing Devices and Methods of Making the Same" 인 미국 비-가특허 출원 일련번호 제15/220,307호를 우선권으로 주장하며, 그 전체 내용을 여기서는 참조로서 포함한다.
기술분야
본 발명은 나노제조 및 나노전극들에 관한 것이다. 보다 구체적으로, 본 개시는 디바이스 스택들과 같은 구조체들, 및 게놈 시퀀싱 및 DNA 시퀀싱을 포함한, 분자들을 감지하고 분석하기 위한 디바이스들에 이용가능한 구조체들의 제조에 관한 것이다.
분자 분석은 여러 분야들, 이를 테면, 정밀 의료 또는 나노기술에서 점점더 많은 관심을 받고 있다. 일 예가 게놈들을 시퀀싱하기 위한 분자들의 분석을 포함한다. 1946년의 Avery 의 주요 작업에서, DNA 가 조직의 특성을 결정하는 물질이였음이 논의되었다. 그 후, DNA 의 분자 구조는 1962년에 노벨 의학상을 받은 Watson 및 Crick 에 의해 1953년에 처음 기술되었다. 이 작업은 DNA 분자들의 화학적 문자들 (염기들) 의 시퀀스가 기본적인 생물학적 정보를 암호화하고 있음을 분명히 하였다. 이러한 발견 이래, 이 시퀀스를 실험적으로 실제적으로 측정하는 수단을 개발하기 위한 제휴된 노력이 있어 왔다. DNA 를 체계적으로 시퀀싱하는 첫번째 방법은 1980년 노벨 화학상을 받았던 Sanger 에 의해 1978년에 도입되었다.
게놈을 시퀀싱하기 위한 기본 방법은 1980년대 후반에 상업용 기구 플랫폼에서 자동화되었고, 이는 궁극적으로 2001년에 첫번째 인간 게놈의 시퀀싱을 가능하게 하였다. 이는 10년에 걸쳐 수 십억 달러의 비용을 들이고 수 천 개의 전용 DNA 시퀀싱 기구의 출력에 의존한 대규모 공공 및 개인의 노력의 결과물이였다. 이 노력의 성공은 인간 게놈을 시퀀싱하는데 요구되는 비용 및 시간을 극적으로 감소시키는 목표를 갖는 많은 수의 "초병렬" 시퀀싱 플랫폼의 개발에 동기를 부여하였다. 이러한 초병렬 시퀀싱 플랫폼들은 일반적으로 매우 소형화된 미세유체 포맷들로 동시에 수 백만 내지 수 억 개의 시퀀싱 반응들을 프로세싱하는 것에 의존한다. 이들 중 첫번째가 2005년에 Rothberg 에 의해 454 플랫폼으로서 발명되어 상용화되었으며, 이는 비용 및 실행 시간에서 수 천 배의 감소를 실현하였다. 그러나, 454 플랫폼은 여전히 게놈을 시퀀싱하기 위해 대략 수 백만 달러를 요구하고 수 개월에 걸쳐 시간이 소요된다.
시퀀싱의 정확도 및 품질에서의 추가의 개선들 및 비용 및 시간에서의 감소가 여전히 요구된다. 이는 임상학적 품질 등급으로 수 백만의 개인들의 게놈들을 시퀀싱하는 것이 바람직한 경우, 정밀 의료에 폭넓게 이용하기 위하여 실제적인 게놈 시퀀싱을 행하기 위해 특히 그러하다.
많은 DNA 시퀀싱 기술들이 형광성 리포터들을 갖는 광학 수단을 이용하고 있지만, 이러한 방법은 번거롭고 검출 속도가 느리고 추가로 비용을 감소시키기도록 대량 생산을 하는 것이 곤란하다. 라벨-프리 DNA 또는 게놈 시퀀싱 접근방식들은 고속으로 그리고 저렴한 방식으로 실현될 수 있는 전자 신호검출과 결합할 때 특히, 형광성 유형 라벨링 프로세스 및 연관된 광학 시스템들을 이용할 필요가 없는 이점을 제공한다.
이러한 점에서, 특정 유형들의 분자 전자 디바이스들은 피분석물 분자가 회로에 부착될 때 전자 신호 변화들을 측정하는 것에 의해, 단일 분자, 생체 분자 피분석물, 이를 테면, DNA들, RNA들, 단백질, 및 뉴클레오티드들을 검출할 수 있다. 이러한 방법들은 라벨-프리이기 때문에 복잡하고, 부피가 크고 고가의 형광성 유형 라벨링 장치를 이용하는 것을 방지한다.
현재 분자 전자 디바이스들은 여러 애플리케이션들을 위하여 분자들을 전자적으로 측정할 수 있지만, 이들은 실제 방식으로 수 백만까지의 스케일로 많은 피분석물들을 고속으로 감지하기 위해 요구되는 스케일러빌리티 및 제조능력을 결여한다. 이러한 매우 스케일러블한 방법들은 수 백만 내지 수 십억의 독립적 DNA 분자들을 분석하는데 종종 필요한 DNA 시퀀싱 애플리케이션들에 대해 특히 중요하다. 추가로, 현재 분자 전자 디바이스들의 제조는 요구되는 높은 레벨의 정밀도에 기인하여 일반적으로 고가의 것이 된다.
본 개시의 여러 실시형태들에서, 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법이 설명된다. 본 방법은: 기판 평면에 대해 일정 각도로 기판으로부터 돌출한 돌출부를 갖는 기판 평면을 정의하는 기판을 제공하는 단계; 기판 평면에 대해 일정 각도로 제 1 전극 시트를 형성하기 위해 돌출부의 측을 따라 일정 배향으로 제 1 전극 층을 성막하는 단계; 기판 평면에 대해 일정 각도로 내부 유전체 시트를 형성하기 위해 제 1 전극 층 상에 내부 유전체 층을 성막하는 단계; 기판 평면에 대해 일정 각도로 제 2 전극 시트를 형성하기 위해 내부 유전체 층 상에 제 2 전극 층을 성막하는 단계로서, 제 1 전극 시트와 제 2 전극 시트는 제 1 전극 시트와 제 2 전극 시트 사이에서 내부 유전체 시트에 의해 이격되는 전극 시트들의 페어를 형성하는, 상기 제 2 전극 층을 성막하는 단계; 기판 평면에 대해 일정 각도로 외부 유전체 시트를 형성하기 위해 제 2 전극 층 상에 외부 유전체 층을 성막하는 단계; 전극 시트들의 이격된 페어들을 형성하기 위해 제 1 전극 층, 내부 유전체 층, 제 2 전극 층 및 외부 유전체 층의 성막을 적어도 한번 반복하는 단계로서, 내부 유전체 시트는 전극 시트들의 페어에서의 각각의 전극 시트 사이에 있고 외부 유전체 시트는 전극 시트들의 각각의 페어 사이에 있는, 상기 성막을 적어도 한번 반복하는 단계; 전극 시트들의 페어들, 내부 유전체 시트들, 및 외부 유전체 시트들을 평탄화하는 단계; 및 각각의 내부 유전체 시트의 노출된 종단부를 제거하여, 각각의 내부 유전체 시트에서, 평탄화된 에지로부터 기판을 향하여 하강한 그루브들을 형성하는 단계를 포함한다.
특정 예들에서, 각각의 내부 유전체 시트는 제 1 두께로 성막되고, 각각의 외부 유전체 시트는 제 1 두께보다 적어도 한 자리수 더 큰 크기의 제 2 두께로 성막된다.
일부 양태들에서, 본 방법은 평탄화하는 단계 이전에, 성막된 제 1 전극 층들, 내부 유전체 층들, 제 2 전극 층들 및 외부 유전체 층들에 의해 형성된 스택에 인접하여 기계적 지지 블록 재료를 부착하는 단계를 더 포함할 수도 있다. 블록 재료는 평탄화 동안에 구조체에 지지부를 제공할 수도 있다.
여러 예들에서, 내부 유전체 시트들 및 외부 유전체 시트들은 상이한 유전체 재료들을 포함한다. 일부 사례들에서, 상이한 재료들은 이를 테면, 그루브들을 형성하기 위해, 외부 유전체 시트들의 노출된 외부 에지들의 존재 하에서 내부 유전체 시트의 노출된 에지들의 선택적 에칭을 허용한다.
여러 실시형태들에서, 각각의 내부 유전체 시트에서의 그루브의 형성은: 내부 유전체 시트의 부분들을 제거하는 단계; 및 전극 시트들의 페어 사이에서의 전기적, 용량 또는 광학 측정에 기초하여 내부 유전체 시트의 추가적인 제거를 정지하는 단계를 포함한다.
일부 양태들에서, 제조하는 방법은 전극 시트들의 이격된 페어들의 일부분을 노출시키는 갭을 정의하기 위해 기판의 맞은 편의 전극 시트들의 복수의 페어들에 직교하거나 또는 일정 각도로 유전체 커버 층을 성막하는 단계를 더 포함할 수도 있다. 추가로, 본 방법은 이를 테면, 노출된 에지들 상에 금속들 또는 분자들의 부착을 용이하기 위해 각각의 전극 시트의 노출된 에지를 조화처리하는 단계를 포함할 수도 있다.
센서 디바이스들에서의 이용을 위하여 구조체를 적응시킴에 있어서, 본 방법은 전극 시트들의 이격된 페어들에 복수의 리드 컨덕터들을 접속하는 단계를 더 포함할 수도 있고, 각각의 리드 컨덕터는 개별적인 전극 시트에 접속되고, 각각의 리드 컨덕터는 리드 컨덕터가 전극 시트의 에지로부터 멀리 연장될 때 그 폭이 확산한다. 특정 예들에서, 본 방법은 전극 시트들의 이격된 페어들에서의 전극 시트에 의해 정의된 전극 평면에 직교하고 그리고 기판 평면에 평행한 게이트 전극을 성막하는 단계를 더 포함할 수도 있다. 또한 특정 실시형태들에서, 본 방법은 복수의 채널들을 형성하는 단계를 더 포함할 수도 있고, 각각의 채널은 전극 시트들의 적어도 2 개의 페어들의 노출된 부분들에 유체를 도입하도록 배열된다.
본 개시의 다른 실시형태들에서, 분자 센서에 이용가능한 디바이스 스택을 제조하는 방법이 개시된다. 본 방법은: 제 1 외부 유전체 층을 제공하는 단계; 제 1 외부 유전체 층 상에 제 1 전극 층을 성막하는 단계; 제 1 전극 층 상에 내부 유전체 층을 성막하는 단계; 내부 유전체 층 상에 제 2 전극 층을 성막하는 단계; 제 2 전극 층 상에 제 2 외부 유전체 층을 성막하는 단계; 스택의 슬라이스된 부분들로부터 적어도 2 개의 칩들을 형성하기 위해 스택에서의 층들에 대해 일정 각도로 적어도 한번 스택을 관통하여 슬라이스하는 단계; 및 제 1 전극 층 및 제 2 전극 층의 슬라이스된 부분들이 기판에 의해 정의된 기판 평면에 대해 일정 각도로 전극 시트들의 복수의 페어들을 형성하도록 그리고 내부 유전체 층의 슬라이스된 부분들이 복수의 내부 유전체 시트들을 형성하도록, 기판에 칩들을 부착하는 단계로서, 각각의 내부 유전체 시트는 전극 시트들의 각각의 페어에서의 각각의 전극 시트 사이에 있는, 칩들을 부착하는 단계를 포함한다. 특정 양태들에서, 디바이스 스택을 형성하는 단계는 복수의 칩들 중 각각의 칩이 전극 시트들의 다수의 페어들을 포함하도록, 제 1 전극 층, 내부 유전체 층, 제 2 전극 층 및 제 2 외부 유전체 층의 성막을 적어도 한번 반복하는 단계를 더 포함한다.
여러 예들에서, 내부 유전체 층은 제 1 두께를 갖고, 제 2 외부 유전체 층은 제 1 두께보다 적어도 한 자리수 더 큰 크기의 제 2 두께를 갖는다. 또한, 내부 유전체 층들 및 외부 유전체 층들은 상이한 유전체 재료들을 포함할 수도 있다.
여러 실시형태들에서, 본 방법은 각각의 내부 유전체 시트의 노출된 종단부 상에 위치된 그루브를 형성하는 단계를 더 포함할 수도 있다. 추가적으로, 본 방법은 전극 시트들의 복수의 페어들의 일부분을 노출시키는 갭을 정의하기 위해 기판의 맞은 편의 전극 시트들의 복수의 페어들에 직교하거나 또는 일정 각도로 유전체 커버 층을 성막하는 단계를 더 포함할 수도 있다. 일부 예들에서, 본 방법은 각각의 전극 시트의 노출된 에지를 조화처리하는 단계를 포함할 수도 있다.
여러 양태들에서, 본 방법은 전극 시트들의 복수의 페어들에서의 전극 시트에 의해 정의된 전극 평면에 직교하고 그리고 기판 평면에 평행한 게이트 전극을 성막하는 단계를 더 포함할 수도 있다. 일부 예들에서, 본 방법은 복수의 채널들을 형성하는 단계를 더 포함할 수도 있고, 각각의 채널은 전극 시트들의 복수의 페어들 중 전극 시트들의 적어도 2 개의 페어들의 노출된 부분들에 유체를 도입하도록 배열된다.
본 개시의 여러 실시형태들에서, 분자 센서 디바이스에 이용가능한 구조체가 설명된다. 이러한 구조체는 본원에 설명된 제조 방법으로 제조될 수 있다. 여러 예들에서, 분자 센서 디바이스에 이용가능한 구조체는: 기판 평면을 정의하는 기판; 기판 평면에 대해 일정 각도로 기판에 대한 전극 시트의 에지 상에 부착된 전극 시트들의 이격된 페어들; 전극 시트들의 각각의 페어에서의 전극 시트들 사이에 배치되는 내부 유전체 시트; 및 전극 시트들의 이격된 페어들 사이에 배치된 외부 유전체 시트를 포함하고, 기판의 맞은 편의 각각의 전극 시트의 에지, 내부 유전체 시트, 외부 유전체 시트는 동일 평면 상에 있고 기판 평면에 대해 실질적으로 평행하다.
여러 예들에서, 각각의 내부 유전체 시트는 제 1 두께를 갖고, 각각의 외부 유전체 시트는 제 1 두께보다 적어도 한 자리수 더 큰 크기의 제 2 두께를 갖는다.
여러 예들에서, 구조체는 기판의 맞은 편의 각각의 내부 유전체 시트의 노출된 종단부 상에 위치된 그루브를 포함한다. 추가로 일부 예들에서, 내부 유전체 시트들 및 외부 유전체 시트들은 상이한 유전체 재료들을 포함한다. 예를 들어, SiO2 를 포함하는 내부 유전체 시트들은 이를 테면, 내부 유전체 시트들의 노출된 종단부들에 그루브를 형성하기 위해, Al2O3 를 포함하는 외부 유전체 시트들의 존재 하에서 선택적으로 에칭될 수도 있다.
일부 예들에서, 구조체는 기판의 맞은 편의 전극들의 이격된 페어들의 에지들의 부분들을 커버하는 유전체 커버 층들을 더 포함할 수도 있고, 유전체 커버 층들은 전극들의 이격된 페어들의 일부분이 노출되어 있는 갭에 의해 이격된다. 특정 양태들에서의 갭은 폭이 약 2 nm 내지 약 40 nm 일 수도 있다.
특정 양태들에서, 기판의 맞은 편의 각각의 전극의 노출된 에지는 이를 테면, 전극 시트들의 노출된 에지들 상에 다른 금속 성막물들 또는 분자들의 본딩을 개선하기 위해 조화처리될 수도 있다.
여러 실시형태들에서, 구조체는: 복수의 리드 컨덕터들로서, 복수의 리드 컨덕터들의 각각의 리드 컨덕터는 복수의 페어들의 전극 시트로부터 연장되는, 상기 복수의 리드 컨덕터들; 및 복수의 컨택들로서, 복수의 컨택들 중 각각의 컨택은 복수의 리드 컨덕터들 중 한 리드 컨덕터와 전기 통신하고, 복수의 리드 컨덕터들 중 각각의 리드 컨덕터는 전극 시트의 에지로부터 컨택으로 폭이 확산되는, 복수의 컨택들을 더 포함할 수도 있다. 구조체는 또한 이격된 페어들에서의 전극 시트에 의해 정의된 전극 평면에 직교하고 기판 평면에 평행한 게이트 전극을 포함할 수도 있다.
여러 예들에서, 구조체는 복수의 채널들을 더 포함하고, 복수의 채널들의 각각의 채널은 복수의 페어들의 전극 시트들의 적어도 2 개의 페어들의 노출된 부분들에 유체를 도입하도록 배열된다. 일부 예들에서, 구조체는 분자 센서에서 전자 신호를 측정하는 것에 의해 DNA 분자, 뉴클레오티드, 항체 분자, 및 단백질 분자 중 적어도 하나를 검출하기 위해 이용되는 분자 센서의 일부분을 포함한다. 이러한 분자 센서는 게놈 시퀀싱에 이용될 수도 있다.
본 개시의 특징들 및 이점들은 도면들과 연계하여 취해질 때 하기에 제시된 상세한 설명으로부터 보다 명백해질 것이다. 도면들 및 연관된 설명들은 본 개시의 실시형태들을 예시하도록 제공되며, 무엇을 청구하는지의 그 범위를 제한하지 않는다.
도 1a 는 일 실시형태에 따라 하부 성막 각도 및 희생 상부 층을 이용하여 삼중층 박막 디바이스 스택들을 순차적으로 성막하는 것에 의해 분자 센서의 제조를 도시하는 단면도이다.
도 1b 는 도 1a 의 분자 센서의 추가 제조를 도시하는 단면도이다.
도 1c 는 제조 후에 도 1a 및 도 1b 의 분자 센서의 단면도이다.
도 2a 는 일 실시형태에 따라 하부 성막 각도 및 탈착가능 쉐이드들을 이용하여 삼중층 박막 디바이스 스택들을 순차적으로 성막하는 것에 의해 분자 센서의 제조를 도시하는 단면도이다.
도 2b 는 도 2a 의 분자 센서의 추가 제조를 도시하는 단면도이다.
도 2c 는 제조 후에 도 2a 및 도 2b 의 분자 센서의 단면도이다.
도 3 은 낮은 입사 각도의 빗각 성막을 이용하는 실시형태에 따른 도 1c 또는 도 2c 의 분자 센서의 제조 프로세스에 대한 흐름도이다.
도 4a 는 일 실시형태에 따라 높은 성막 각도를 이용하여 삼중층 박막 디바이스 스택들을 순차적으로 성막하는 것에 의해 분자 센서의 제조를 도시하는 단면도이다.
도 4b 는 제조 후에 도 4a 의 분자 센서의 단면도이다.
도 5 는 높은 입사 각도 빗각 성막을 이용하는 실시형태에 따른 도 4b 의 분자 센서의 제조 프로세스에 대한 흐름도이다.
도 6 은 일 실시형태에 따른 추가적인 제조 프로세스에 대한 흐름도이다.
도 7a 는 도 6 의 제조 프로세스 동안 마스크 라인의 성막을 도시하는 분자 센서의 단면도이다.
도 7b 는 유전체 커버 층을 성막하고 도 7a 의 마스크 라인을 제거한 후에 도 7a 의 분자 센서의 단면도이다.
도 8 은 일 실시형태에 따른 전극 시트들의 노출된 부분의 조화처리를 예시하는 도 7b 의 분자 센서의 단면도이다.
도 9 는 일 실시형태에 따른 확산형 리드 컨덕터들을 갖는 분자 센서의 평면도이다.
도 10 은 일 실시형태에 따른 게이트 전극을 갖는 도 9 의 분자 센서의 평면도이다.
도 11 은 일 실시형태에 따라 전극 시트들의 페어들에 유체를 도입하기 위한 채널들을 갖는 분자 센서의 평면도이다.
도 12 는 일 실시형태에 따라 층들의 스택을 형성하고 스택을 관통하여 슬라이스하는 것에 의해 제조된 분자 센서를 묘사한다.
도 13 은 일 실시형태에 따른 도 12 의 분자 센서의 제조 프로세스에 대한 흐름도이다.
도 14a 는 도 13 의 제조 프로세스 동안 층들의 스택의 단면도이다.
도 14b 는 도 13 의 제조 프로세스 동안 칩들을 형성하기 위해 도 14a 의 스택을 슬라이싱하는 것을 예시한다.
도 14c 는 도 13 의 제조 프로세스 동안 기판 상에 도 14b 로부터의 칩의 배치를 도시하는 단면도이다.
도 15 는 일 실시형태에 따른 기판 상의 다수의 칩들의 배치를 예시한다.
도 16 은 일 실시형태에 따라 도 15 의 다수의 칩들 상에 유전체 커버 층을 배치하는 것을 예시한다.
도 17 은 일 실시형태에 따른 확산형 리드 컨덕터들을 갖는 분자 센서의 평면도이다.
도 18 은 일 실시형태에 따라 전극 시트들의 페어들에 유체를 도입하기 위한 채널들을 갖는 분자 센서의 평면도이다.
도 19a 내지 도 19c 는 OAD 및 평탄화 단계들에 의해 이용가능한 구조체들의 실시형태들을 예시한다.
도 20a 및 도 20b 는 본 개시에 따른 구조체의 TEM 및 STEM 이미지들을 제공한다.
다음의 상세한 설명에서, 본 개시의 완전한 이해를 제공하기 위해 다수의 특정 세부사항들이 제시된다. 그러나, 개시된 여러 실시형태들이 이러한 특정 세부사항들 중 일부 세부사항들 없이도 실시될 수도 있음은 당업자에게 자명할 것이다. 다른 사례들에서, 잘 알려진 구조체들 및 기술들은 여러 실시형태들을 불필요하게 모호하게 하는 것을 방지하기 위해 자세히 도시하지 않는다.
본원에 이용된 용어 "구조체"는 일반적으로 기판 상에 금속 및/또는 유전체 층들을 성막하는 것에 의해 형성되는 것과 같이, 기판 층, 전극 층 또는 유전체 층 중 적어도 하나를 임의의 조합으로 포함하는 물리적 구성물들을 일반적으로 지칭한다. 본원에서 "구조체" 는 분자 전자 컴포넌트 또는 임의의 다른 디바이스의 부분 또는 분자 센서의 부분일 수도 있다. 일부 사례들에서, 본원에서 "구조체"는 다른 프로세서들 중에서도 구조체에 전극들의 페어를 따라 생체분자 또는 다른 분자를 배치하는 것에 의해 동작하는 분자 센서로 변환될 수도 있다. 일부 사례들에서, 구조체, 예를 들어, 기판 상의 교번하는 전극들 및 유전체 층들을 포함하는 구조체는 분자 센서 내에 이용가능한 또는 분자 센서를 위해 이용가능한 구조체로서 또한 지칭될 수도 있다.
본원에 이용된 용어 "디바이스 스택"은 "구조체" 의 일 실시형태이며, 일반적으로 금속 및 유전체 층들을 포함하는 재료의 다수의 층들을 갖는 구조체를 지칭한다. 비제한적 예에서, 디바이스 스택은 2 개의 전극 층들 사이에 샌드위치된 유전체 층을 더 포함하는 3층 (또는 삼중층) 배열체를 포함한다.
본원에 이용된 빗각 성막 (oblique angle deposition) 또는 "OAD"는 성막을 수용하는 평면 기판에 대해 90° 미만의 입사 각도로 금속과 같은 재료를 성막하는 프로세스를 지칭한다. 법선방향 성막은 일반적으로, 기판 평면에 대해 직교하는 (90°) 재료들의 성막을 지칭하며, 이는 기판의 상부 표면과 동일 평면에 있는 층들을 필수적으로 생성한다. 한편, OAD 는 90° 미만의 각도 (0° 에서 또는 "수평으로" 를 포함함) 로의 기판 상에의 성막을 포함하고, 이에 의해 기판 평면으로 돌출하는 수직 표면들이 재료의 성막을 또한 수용할 수 있다. OAD 의 정의는 0° (또한 "수평으로" 또는 "측방향으로 (sideways)" 를 지칭함) 성막을 포함하도록 확장되며, 이는 기판 시트의 상부 표면 상에 어떠한 재료도 성막되지 않게 하고, 성막 스트림에 대면하는 기판의 에지 상에서의 성막 그리고 성막 스트림에 대면하는 기판으로부터 나오는 임의의 돌출부들의 표면 상에서의 성막 만을 가져온다.
낮은 각도 성막
도 1a 내지 도 1c 의 단면도들은 본 개시의 제조 프로세스의 여러 단계들을 수행하는 것에 의해, 이를 테면 기판 평면 (103) 에 대해 박막들과 후막들을 교번하는 낮은 각도 (약 0°내지 약 20°) 또는 0°(수평 방향) 입사 막 성막을 이용하는 것에 의해 획득된 중간 구조체 (100) 의 실시형태들을 예시한다. 도 1a 에 예를 들어, 예시된 바와 같이, 삼중층 박막 구조체 또는 디바이스 스택 (111) 은 제 1 전극 시트 (107), 내부 유전체 시트 (108) 및 제 2 전극 시트 (115) 의 순차적 성막에 의해 형성될 수도 있다. 도 1a 에서의 구조체 (100) 는 비제한적 실시형태에 따라, 세퍼레이터로서 더 두꺼운 외부 유전체 시트들 (112) 과 함께 다수의 인접하는 삼중층 디바이스 스택들 (111) 을 형성하기 위해, 더 두꺼운 외부 유전체 시트 (112) 의 성막에 의해 그리고 이후, 3 개의 층들, 제 1 전극 시트 (107), 내부 유전체 시트 (108) 및 제 2 전극 시트 (115) 의 성막의 반복에 의해 제조된다.
도 1a 내지 도 1c 에 도시된 바와 같이, 구조체 (100) 는 기판 (102) 에 의해 정의된 기판 평면 (103) 에 대해 일정 각도로 기판 (102) 으로부터 돌출한 돌출부 (104) 를 갖는 지지 기판 (102) 을 포함한다. 돌출부 (104) 는 기판 평면 (103) 에 실질적으로 직교하거나 또는 다른 각도로 약 90° 내지 약 45° 로 배치될 수도 있다. 여러 실시형태들에서, 돌출부 (104) 는 기판 (102) 상에 재료의 블록으로서 나타날 수도 있다. 지지 기판 (102) 은 예를 들어, SiO2 또는 SiO2 코팅을 갖는 Si 를 포함할 수도 있다. 도 1a 내지 도 1c 에 도시된 바와 같이, 돌출부 (104) 는 기판 평면 (103) 에 직교하여 기판 (102) 으로부터 연장되는 블록을 포함한다. 다른 구현들에서, 돌출부 (104) 는 상이한 각도로 이를 테면 예를 들어, 기판 평면 (103) 에 대해 45° 또는 60° 로 기판 (102) 으로부터 돌출될 수도 있다.
돌출부 (104) 는 예를 들어, 유전체 재료, 이를 테면, SiO2, Al2O3, 또는 MgO 를 포함할 수도 있다. 여러 예에서, 기판 (102) 및 돌출부 (104) 의 결합은 기판 (102) 상에 돌출부 (104)(예를 들어, 유전체 재료의 블록) 를 부착하거나, 또는 단차부 형상 피처를 생성하도록 기판 재료의 더 큰 블록의 일부분을 제거 (예를 들어, 애블레이션) 하는 것에 의해 형성될 수도 있다. 돌출부 (104) 는 기판 평면 (103) 에 대해 일정 각도로 유전체 및/또는 전극 층들의 배치를 위한 구조적 지지체를 제공할 수 있다.
도 1a 는 박막 및 후막 성막 프로세스 단계들로부터 초래된 구조체 (100) 의 일 실시형태를 예시한다. 돌출부 (104) 와 기판 (102) 의 단차부-형상 결합부 상에 성막물이 형성된다. 이 실시형태에서, 희생 상부 및 측부 층들 (119) 은 다수의 삼중층 디바이스 스택들 (111) 의 측방향으로의 성막을 가능하게 하기 위해 포함된다. 도 1a 의 예에서, 성막 각도는 도 1a 의 우측의 큰 화살표로 도시된 바와 같이 수평방향일 수도 있거나 또는 수평 평면 (103) 으로부터 플러스 또는 마이너스 약 20° 내에 있을 수도 있다. OAD 에 의해 성막되는 제 1 전도성 전극 시트 (107) 는 측방향으로 또는 낮은 성막 각도로 성막되는 박막을 포함한다. 프로세스는 내부 유전체 시트 (108) 의 성막 그리고 나서 제 2 전극 시트 (115) 의 성막으로 계속된다. 이 프로세스는 많은 디바이스 스택들 (111) 을 형성하기 위해 반복될 수 있으며, 각각의 스택은 전극 시트들의 페어들을 포함하고, 내부 유전체 시트 (108) 는 전극 시트들의 페어 (106) 사이에 있고, 각각의 디바이스 스택 (111) 은 디바이스 스택 층들의 성막의 반복 사이클들 사이에 성막되는 더 두꺼운 외부 유전체 시트 (112) 에 의해 분리된다.
더 두꺼운 유전체 시트 (112) 는 각각의 삼중층 디바이스 스택 사이에 성막된다. 도 1a 내지 도 1c 는 구조체들을 묘사하는 본원의 다른 모든 도면부들과 함께, 여러 엘리먼트들의 사이즈로서 그대로 해석되지 않아야 한다. 예를 들어, 삼중층 디바이스 스택 (111) 및 세퍼레이터 외부 유전체 시트들 (112) 에 대하여 도시된 상대 사이즈는 삼중층 디바이스 스택들 (111) 의 피처들을 보다 잘 예시하기 위해 다소 과장될 수도 있다. 이와 관련하여, 일부 실시형태들에서 삼중층 디바이스의 단면 폭은 약 50 nm 미만일 수도 있다.
도 1b 는 상부로부터의 재료의 폴리싱 및 평면 (117) 을 따라 구조체를 평탄화하는 것을 용이하게 하기 위해 추가된 기계적 지지 블록 재료 (123) 를 더 포함하는 구조체 (100) 의 실시형태를 예시한다. 블록 재료 (123) 는 예를 들어, 산화물 또는 산화물의 전구체 (예를 들어, 하이드로겐실세스퀴옥산 또는 "HSQ") 를 포함할 수 있다.
도 1c 는 구조체 (100) 의 일 실시형태의 단면도를 나타낸다. 이러한 구조체 (100) 는 평면 (117) 을 따라 도 1b 에서의 구조체를 평탄화하는 것에 의해 획득될 수도 있다. 도 1b 에서의 평면 (117) 에 따른 평탄화는 돌출부 (104) 및 희생 재료 (119) 의 교차부보다 더 높거나 더 낮은 레벨에 있을 수도 있다. 여러 예들에서, 평면 (117) 에 따른 평탄화는 희생 재료 (119) 를 전체적으로 제거한다.
도 2a 는 다수의 삼중층 박막 디바이스 스택들 (111) 의 측방향 또는 낮은 각도 성막을 가능하게 하는 것을 돕는 탈착가능 상부 및 측부 쉐이드들 (121) 의 이용을 논의한다. 이들 쉐이드들 (121) 은 예시된 바와 같이 입사 성막 스트림에 대한 배리어들 또는 차폐부들로서 작용하고, 연속하는 성막들에 의해 그들의 단부들 상에 층형성된다. 여러 예들에서, 쉐이드 (121) 는 희생 재료 (119)(도 1a 및 도 1b 를 참조) 에 대한 필요를 대체한다. 도 2b 에 도시된 바와 같이, 돌출부 (104) 의 일부분은 쉐이드 (121) 에 의해 낮은 각도 또는 수평 OAD 로부터 효과적으로 차단된다. 구조체 (100) 는 낮은 성막 각도 OAD 에 의한 박막으로서 제 1 전도성 전극 시트 (107), 이어서 내부 유전체 박막 시트 (108) 그리고 나서 제 2 유전체 전극 시트 (115) 를 층형성하는 것에 의해 형성된다. 이 프로세스는 다수의 디바이스 스택들 (111) 을 형성하도록 반복되고, 더 두꺼운 유전체 세퍼레이터 시트 (112) 가 인접하는 삼중층 스택 (111) 사이에 성막된다.
도 2b 는 쉐이드들 (121) 의 제거 후에 도 2a 의 구조체에, 산화물 또는 산화물의 전구체 (예를 들어, HSQ) 를 포함할 수 있는 기계적 지지 블록 재료 (123) 의 추가 후의 구조체 (100) 의 일 실시형태를 예시한다. 에시된 바와 같이, 지지 블록 재료 (123) 는 기판 (102) 에 부착될 수도 있고 여러 층들의 성막으로부터 이전에 차폐되었던 기판 위의 영역들을 점유할 수도 있다. 일부 예들에서, 지지 블록 재료 (123) 는 다수의 디바이스 스택들 아래의 영역에 그리고 최종 성막 층에 인접하는 영역에 배치될 수도 있다. 지지 블록 재료 (123) 는 평면 (117) 을 따라 상부로부터의 구조체의 평탄화 및 폴리싱을 용이하게 할 수 있다. 도 2c 는 평면 (117) 을 따라 도 2b 의 구조체를 평탄화하는 것에 의해 획득된 구조체 (100) 의 단면도를 예시한다.
도 1c 및 도 2c 의 예들에서 도시된 바와 같이 분자 센서들에서 이용가능한 구조체 (100) 는 수직으로 정렬되거나 또는 거의 수직으로 정렬된 삼중층 시트 구성에서 전극들의 고유 기하구조를 이용한다. 도 1c 의 구조체와 도 2c 의 구조체 사이의 하나의 주목할만한 차이는 도 1c 에서 전극 층들 및 내부 및 외부 유전체 층들이 기판 (102) 에 대해 모든 방향으로 연장되어 있다는 점이다. 도 2c 의 구조체 (100) 에서, 이들은 중간 블록 재료 (123) 때문에 그러하지 않다.
여러 센서들에 이용될 때, 이들 구조체들에 도시된 바와 같이 전기 전도성 전극들의 시트 기하구조는 센서 전극들의 낮은 전기 저항을 통상적으로 허용하여 높은 신호-대-잡음 비들을 가능하게 하고 비교적 낮은 비용으로 스케일업 제조의 용이성 및 정확한 치수 제어를 가능하게 한다. 이 구성은 비교적 작은 디바이스 표면적들로 고밀도 디바이스 어레이들을 팩킹하는 것을 용이하게 하여, 콤팩트한 다중 디바이스 어셈블리의 제조를 허용할 수 있다. 제 1 컨덕터 층, 내부 절연체 층, 및 제 2 컨덕터 층의 순차적 성막이 여러번 반복될 수도 있어, 디바이스 스택 층들의 다음 반복 이전에, 외부 유전체 층을 각각의 제 2 컨덕터 층 상에 성막한다. 이러한 점에서, 성막들의 이 시퀀스는 2 내지 10,000 배 이상 반복하여 적어도 2 내지 수 만 개의 병렬 디바이스들의 어레이를 형성할 수도 있다.
본원에서의 구조체들의 여러 실시형태들에서 삼중층 디바이스 스택 (111) 은 매우 전기 전도성인 금속성 전극 시트들을 수직 또는 거의 수직의 구성으로 포함할 수 있다. 다른 구현들은 수직으로부터 약 60° 까지의 디바이스 스택의 층들의 경사진 각도 배향을 포함할 수 있다. 일부 예들에서, 디바이스 스택의 층들은 약 20° 이하로 수직 방향으로부터 경사진다. 전극 시트들의 각각의 페어 (106) 는 산화물들 (예를 들어, SiO2, Al2O3, MgO, CaO, 내열성 산화물, 희토류 산화물, 또는 산화물들의 혼합물), 질화물들 (예를 들어, AlN, Si3N4, 내열성 질화물, 희토류 질화물 또는 질화물들의 혼합물), 플루오르화물, 옥시플루오르화물, 또는 산질화물 (oxynitride) 로부터 선택될 수 있는 유전체 시트 층 재료 (108) 에 의해 디바이스 스택 (111) 에서 분리된다.
각각의 디바이스 스택 (111) 에서의 전극 시트들 (107 및 115) 에 대한 재료는 Au, Pt, Pd, Ag, Os, Ir, Rh, Ru 및 이들의 합금들을 포함하지만 이들에 제한되지 않는 높은 전도성 금속들 또는 합금들로부터 선택될 수도 있다. 평탄화 후의 구조체 상부 표면 상의 노출된 전극 시트 에지들의 치수는 예를 들어, 약 1 내지 약 100 nm 의 두께 (또는 폭) 을 가질 수 있다. 여러 실시형태들에서, (예를 들어, 도 1a 및 도 2a 에서) 전극 시트들 (107 및 115) 은 약 1 내지 약 40 nm, 또는 약 5 내지 약 15 nm 의 두께로 성막될 수 있고, 수직 또는 거의 수직 전극 시트의 높이는 (기판 (102) 상부 표면으로부터 평탄화 레벨까지 측정될 때) 적어도 약 100 ㎛ 길이이다. 다른 예들에서, 전극 시트들의 높이는 적어도 약 1,000 ㎛ 길이이거나 또는 적어도 약 10,000 ㎛ 길이이다. 따라서, 전극 시트에 대한 애스펙트 비는 (두께에 대한 높이의 관점에서) 적어도 약 10,000 또는 적어도 약 100,000 이다. 이 애스펙트 비에 의해, 기판 평면 (103) 에 대하여 수직으로 또는 거의 수직으로 기립하는 본원에서의 전극 시트는 기판 (102) 의 맞은 편에 있는 상부 에지를 필수적으로 가질 것이다. 수직으로 배치된 전극 시트가 기판 평면 (103) 에 대해 실질적으로 평행한 평면을 따라 평탄화될 때, 전극 시트의 상부 표면은 필수적으로 기판 평면 (103) 과 실질적으로 평행하게 될 것이다. 평탄화 후에, 전극 시트들의 노출된 상부 에지들, 내부 유전체 시트들 및 외부 유전체 시트들은 구조체의 평탄화된 상부 표면 상에 평행한 스트립들로서 나타난다.
다른 실시형태들에서, 얇은 부착 촉진 층은 계면에서의 부착을 개선하기 위해 전극 시트들과 내부 유전체 시트 사이의 계면에 성막될 수도 있다. 예를 들어, 약 1 내지 약 5 nm 두께의 막이 계면에 성막될 수도 있고 이 막은 Ti, Cr, Al, Zr, Mo, Nb, Ta, 또는 Hf 와 같은 재료를 포함할 수도 있다.
평탄화 후에 구조체의 상부 표면 상의 2 개의 전극 시트들 사이에 성막된 내부 유전체 시트 (108) 의 노출된 종단부의 두께는 약 1 내지 약 40 nm 일 수도 있다. 일부 예들에서, 평탄화 후에 내부 유전체 층의 노출된 종단부의 두께는 약 5 내지 약 15 nm 일 수도 있다. 일부 실시형태들에서, 내부 유전체 시트들 (108) 의 두께는 약 10 nm 미만일 수도 있다. 수직 또는 거의 수직 유전체 시트 (108) 의 높이는 적어도 약 100 ㎛ 길이일 수도 있다. 다른 예들에서, 높이는 적어도 약 1,000 ㎛ 길이 또는 적어도 약 10,000 ㎛ 길이이다. 따라서, 내부 유전체 층 시트의 애스펙트 비는 (두께에 대한 높이의 관점에서) 적어도 약 10,000 또는 적어도 약 100,000 이다.
인접하는 삼중층 디바이스 스택들 (111) 을 분리하는 각각의 외부 유전체 층 (112) 의 치수는 적어도 약 500 내지 적어도 약 20,000 nm 의 폭을 가질 수도 있거나, 또는 디바이스 스택에서의 제 1 전극 및 제 2 전극을 분리하는 어느 하나의 내부 유전체 시트의 두께보다 약 한 자리수 더 큰 크기의 폭을 가질 수도 있다. 여러 예들에서, 외부 유전체 층 (112) 에 대한 두께는 예를 들어, 약 500 내지 약 5,000 nm 의 범위에 있을 수도 있다. 인접하는 삼중층 디바이스 스택들 (111) 사이의 약 500 내지 약 5,000 nm 의 분리는 전기적, 유도적, 용량적, 또는 다른 간섭들을 감소시킨다.
구조체 (100) 의 여러 실시형태들은 이를 테면, 기판 평면으로부터 0° 내지 약 20° 미만의 성막 각도로 층들의 낮은 입사 각도 OAD 를 이용하여 제조될 수 있다 (예를 들어, 도 1a 에서의 기판 평면 (103) 을 참조). 도 3 의 예시의 프로세스에서, 낮은 입사 각도 OAD 는 하나 이상의 희생 층들 (예를 들어, 도 1a 에서의 희생 층들 (119)) 및/또는 탈착가능 쉐이드들 (예를 들어, 도 2a 에서의 탈착가능 쉐이드들 (121)) 에 이용되어, 특정 표면들에서의 전극과 유전체 층들의 성막을 방지하는 것을 돕는다. 희생 층들 및/또는 탈착가능 쉐이트들은 이후, 전극 및 유전체 시트들이 기판 평면 (103) 에 대해 원하는 각도로 형성된 후에 제거된다.
도 1a 의 예에서, 일련의 막 성막은 기판 평면 (103) 으로부터 0° 내지 약 20° 미만의 성막 각도로 수행된다. 기판 (102) 의 맞은 편의 돌출부 (104) 의 표면 상의 희생 층 (119) 은 평탄화시에 처분가능하다. 일부 예들에서, 희생 층 (119) 은 돌출부 (104) 의 에지를 약간 확장하는 것을 포함하여, 돌출부 (104) 의 상부 표면 위의 성막을 방지하는 것을 도울 수 있다.
아래 논의된 도 5 는 평탄화 이전에 더 높은 빗각 입사 각도로 다층 성막을 수행하는 것을 포함하는 프로세스의 대안의 실시형태를 제공한다. 다층 OAD 에 대한 더 높은 빗각 입사 각도가 예를 들어, 기판 평면 (103) 으로부터 약 20° 내지 약 70° 의 범위의 임의의 각도로, 이를 테면 약 30° 내지 약 60° 로 수행될 수 있다. 도 5 의 프로세스에서와 같이 희생층 없는 OAD 를 이용하여, 기판 (102) 맞은 편의 돌출부 (104) 의 표면은 또한 (예를 들어, 도 4a 에 예시된 바와 같이) 다층 박막들로 또한 커버된다. 그럼에도 불구하고, 평탄화 폴리싱 프로세스는 도 4b 에서와 같은 구조체를 실현하기 위해 돌출부 (104) 의 표면에 이들 필름 성막들을 제거한다. 일부 사례들에서, 돌출부 (104) 의 최상부 층은 돌출부 (104) 상에 이전에 성막된 층들의 모두를 제거하는 평탄화에서 희생된다.
도 3 은 본 개시에 따라 예시적인 제조 프로세스의 흐름도를 예시한다. 도 3 의 흐름도에 예시된 바와 같이, 단계 302 는 기판 (이를 테면, 여러 실시형태들 전반에 걸쳐 묘사된 기판 (102)) 을 제공하는 것을 포함한다. 논의된 바와 같이, 기판 (102) 은 기판 평면 (103) 을 정의하는 주요 표면을 더 포함한다. 기판 평면은 유전체 및/또는 전극 층들을 지지하기 위하여 이용되는 상부 표면 또는 하부 표면과 같은 기판의 주요 표면과 평행하게 하는 것에 의해 정의될 수 있다.
단계 304 에서, 돌출부 (예를 들어, 여러 실시형태들 전반에 걸쳐 묘사된 돌출부 (104)) 가 기판 (102) 에 부착되거나 또는 대안의 실시형태들에서, 돌출부는 더 큰 기판의 하나 이상의 부분들을 제거하여, 초기에 더 두꺼운 지지 기판에서 컷-아웃 "단차부"를 생성하는 것에 의해 형성된다. 여러 예들에서, 블록 또는 다른 형상의 유전체 재료가 기판에 부착되어 기판 평면에 대해 원하는 각도로 돌출부를 형성할 수도 있다. 위에 주지된 바와 같이, 돌출부는 (더 두꺼운 기판에서 단차부를 컷아웃하는 것에 의해 형성되든 또는 재료를 부착하든 간에) 약 90° 와 같은 각도로 기판 평면으로부터 돌출한다.
도 3 을 계속 참조하여 보면, 단계 305 는 OAD 에 대해 타겟으로 되는 기판의 일측에 하나 이상의 희생 층들 및/또는 탈착가능 쉐이드들 (예를 들어, 도 2a 에서 탈착가능 쉐이드들 (121)) 및/또는 기판의 맞은 편의 돌출부의 표면 상에 하나 이상의 희생 층들 및/또는 탈착가능 쉐이드들 (예를 들어, 도 1a 에서 상부 희생 층 (119)) 의 배치를 포함한다. 위에 주지된 바와 같이, 희생 층은 돌출부 (104) 의 에지를 너머 연장될 수도 있다. 희생 층은 반도체 제조에 있어서 리프트 오프 프로세싱에 일반적인, 예를 들어, 물리적으로 제거가능한 플레이트, 또는 용해가능한 폴리머 층, 이를 테면, 아세톤 용해가능 (폴리)메틸 메타크릴레이트 ((poly)methyl methacrylate; PMMA) 를 포함할 수 있다. 탈착가능 쉐이드는 예를 들어, 탈착가능 금속성, 세라믹, 또는 폴리머 재료를 포함할 수 있다.
단계 306 에서, 제 1 전극 층은 기판 상에 성막된다. 여러 실시형태들에서, 제 1 전극 층의 적어도 일부분은 기판으로부터 돌출부의 노출된 측에 반대되어 성막되고, 이에 의해 기판과 돌출부 사이의 각도와 동일하게 되는 기판에 대해 일정 각도로 된 제 1 전극 시트 (예를 들어, 도 1a 또는 도 2a 에서의 제 1 전극 시트 (107)) 를 가져온다. 다른 구현들에서, 유전체 층 (예를 들어, 본원에 설명된 같이 외부 유전체 층) 은 제 1 전극 층 및 후속하는 층들의의 성막 전에, 먼저 돌출부에 반대되어 성막될 수도 있다.
도 3 의 흐름도에 묘사된 실시형태에서, 단계 308 에서, 내부 유전체 층은 단계 306 에서 이전에 성막된 제 1 전극 층 상에서 성막된다. 도 1a 및 도 2a 의 예들에서 도시된 바와 같이, 내부 유전체 층의 적어도 일부분은 기판 평면 (103) 에 대한 돌출부의 동일 배향으로 내부 유전체 시트 (108) 를 형성하기 위해 돌출부 (104) 에 반대되어 성막된다. 단계 306 에서 성막된 제 1 전극 층에서와 같이, OAD 는 기판 평면에 대하여 일정 각도로 내부 유전체 층을 성막하기 위해 이용될 수 있다. 상보성 금속 산화물 반도체 (Complementary metal-oxide semiconductor; CMOS) 프로세스들, 이를 테면 OAD 는 통상적으로 내부 유전체 층이 정확하고 반복가능한 두께로 성막될 수 있게 한다.
일부 실시형태들에서, 얇은 부착 강화 층은 층들의 부착을 개선하기 위해 내부 유전체 층을 성막한 전 및/또는 후에 제 1 전극 층 상에 성막될 수도 있다. 여러 예들에서, 약 1 내지 약 5 nm 두께의 막 재료가 일 재료를 이용하여 계면에서 성막된다. 이러한 막 재료는 예를 들어, Ti, Cr, Al, Zr, Mo, Nb, Ta, 또는 Hf 를 포함할 수도 있다.
도 3 에 묘사된 프로세스의 단계 310 에서, 제 2 전극 층은 예를 들어, OAD 를 이용하여 이전 층들과 동일한 기판 평면에 대한 각도로 제 2 전극 시트 (예를 들어, 도 1a 및 도 2a 에서의 제 2 전극 시트 (115)) 를 형성하기 위해 내부 유전체 층 상에 성막된다. 단계 310 의 완료시, 디바이스 스택이 형성되고, 이 스택은 전극 시트들의 페어로서 배열된 제 1 전극 시트 및 제 2 전극 시트를 포함하고, 내부 유전체 시트는 전극 시트들의 페어들 사이에 배치된다.
단계 312 에서, 외부 유전체 층은 기판 평면에 대해 일정 각도로 외부 유전체 시트를 형성하기 위해 제 2 전극 층 상에 성막된다. 도 1a 및 도 2a 에서의 예들을 참조하여 보면, 외부 유전체 층은 제 2 전극 층 상에 성막되어, 이전 층들에 대한 것과 동일한 기판 평면 (103) 에 대한 각도로 외부 유전체 시트 (112) 를 형성한다. 일부 구현들에서, 외부 유전체 층은 예를 들어 이것이 최종의 외부 유전체 층을 포함하면 이전에 성막된 다른 외부 유전체 층들과는 상이한 두께를 가질 수도 있다. 이러한 더 두꺼운 터미널 외부 유전체 층은 전체적인 어레이에 대한 더 큰 외부 절연을 제공하고/하거나 디바이스 스택들의 더 큰 어레이 내에서 구조체를 패키징하는 것을 용이하게 한다.
단계 314 에서, 전극 시트들의 페어들의 최종 개수에 도달되었는지의 여부를 결정한다. 일부 구현들에서, 전극 시트들의 페어들의 최종 개수는 전극 시트들의 하나의 페어 (예를 들어, 하나의 디바이스 스택) 만큼 적을 수도 있다. 전극 시트들의 2 개 이상의 페어들에 대해, 단계들 306 내지 312 을 포함하는 서브 프로세스는 전극 시트들의 적어도 2 개의 페어들을 제공하기 위해 적어도 한번 반복된다. 일부 구현들에서, 전극 시트들의 페어들의 최종 개수는 예를 들어, 전극 시트들의 수 천 개의 페어들만큼 클 수도 있다. 원하는 시트들의 페어들의 최종 개수는 제조된 구조체들로부터 제조되고 있는 센서에 대한 설계 고려사항들, 이를 테면, 원하는 테스팅 속도, 분석될 분자 유형, 또는 센서에 대한 원하는 풋프린트 및 다른 고려 사항들에 의존할 수도 있다.
단계 314 에서 전극 시트들의 페어들의 최종 개수가 도달되지 않으면, 프로세스는 단계 306 으로 리턴하여, 기판 평면에 대해 일정 각도로 다른 제 1 전극 시트를 형성하기 위해 돌출부의 측에 대해 반대되어 다른 제 1 전극 층을 성막한다. 한편, 전극 시트들의 페어들의 최종 개수가 단계 314 에서 도달되었다면, 프로세스는 단계 315 로 진행하며, 이는 위에 논의된 바와 같이 단계 305 에서 추가되었던 희생 층들 또는 탈착가능 쉐이드들의 제거를 포함한다. 희생 층은 예를 들어, 용해에 의해 제거되거나 또는 물리적으로 제거될 수 있다. 탈착가능 쉐이드는 물리적으로 제거될 수 있다. 일 예에서, 희생 층은 액체를 이용하여 리프트-오프 프로세싱에서처럼 용해된다.
적어도 하나의 기계적 지지 블록 재료가 또한 단계 315 에서 이를 테면, 갭 충전 경화가능 폴리머가 추가된다. 기계적 지지 블록 재료는 성막된 다층 스택에 인접하여 부착될 수도 있다 (예를 들어, 도 1b 및 도 2b 에서 도시된 성막된 층들의 오른쪽에 추가된 블록 (123)). 일부 구현들에서, 이는 세라믹 재료 또는 폴리머 재료의 블록을 부착하는 것에 의해, 또는 폴리머 재료를 성막하고 후속하여 폴리머를 경화하는 것에 의해 실현된다. 추가된 지지 블록 및 이전에 성막된 다층들 사이의 공간은 UV-경화가능, 전자 빔 경화가능 또는 열 경화가능 폴리머, 이를 테면, PMMA 또는 하이드로젠 실세스퀴옥산 (HSQ) 레지스트로 충전될 수 있다. 성막된 HSQ 레지스트 층은 SiO2 유형 재료의 경도와 가깝게 되도록 추가적인 열 경화에 의해 경화될 수 있다. 기계적 지지 블록 재료는 구조체 (100) 의 후속하는 패키징 프로세스 동안과 같은 처리를 위하여 지지부를 제공하도록 또는 선택적 단계 316 에서와 같이 후속 평탄화를 용이하게 하도록 추가될 수 있다.
선택적 단계 316 는 필요에 따라 서브프로세스 단계들 306 내지 312 의 이전 반복 단계들로부터 형성된, 전극 시트들의 페어들, 내부 유전체 시트들 및 하나 이상의 외부 유전체 시트들을 평탄화하는 것을 포함한다. 평탄화하는 단계는 예를 들어, 화학 기계적 평탄화 (chemical-mechanical planarization; CMP) 폴리싱, 포커싱된 이온 빔 (focused ion beam; FIB) 에칭, 또는 (폴리)메틸메타크릴레이트 (PMMA) 또는 HSQ 충전 및 리액티브 이온 에치 (reactive ion etch; RIE) 에 의한 후속 "에칭 백"을 포함할 수도 있다. 박막 및 후막 그리고 유전체 층들의 반복되는 성막 이후, 단계 315 에서 추가되어 경화된 기계적 지지 블록 재료, 이를 테면, SiO2 재료 또는 SiO2 의 전구체 (예를 들어, HSQ) 가 평탄화 동안에 구조체의 기계적 지지부를 제공할 수 있다. 구조체 상의 평탄화의 위치는 예를 들어, 도 1b 또는 도 2b 에 도시된 평면 (117) 을 따라 돌출부 (104) 의 상부 표면 아래일 수도 있다. 다른 구현들에서, 이를 테면, 돌출부의 상부 상으로의 성막이 차폐될 때, 평탄화는 돌출부의 상부 표면, 전극 시트들 및 다양한 내부 및 외부 유전체 시트들을 제거하도록 돌출부 (104) 의 상부 표면 바로 아래에서 발생하여, 층들의 에지들을 노출시켜 이들 모두를 돌출부 (104) 의 상부 표면과 실질적으로 평면을 이루도록 레벨링한다. 여러 실시형태들에서, 평탄화는 기판 평면 (103) 에 대해 실질적으로 평행한 상부 표면을 갖는 구조체를 가져온다.
특정 예들에서, 도 3 에서의 단계 316 는 쉐이드가 돌출부의 에지 상에서 돌출부의 상부 상의 원하지 않는 성막을 방지하기에 충분히 멀리 연장될 때 생략될 수도 있다. 이러한 예에서, 단계 315 에서의 쉐이드의 제거는 평탄화를 필요로 함이 없이 실질적으로 평행한 전극 시트들의 페어들의 노출된 상부 표면들을 가져올 수도 있다.
높은 각도 성막
도 4a 를 참조하여 보면, 제조 방법의 여러 실시형태들에 의해 형성된 구조체 (100) 의 단면도가 예시된다. 구조체 (100) 는 내부 유전체 시트 (108) 에 의해 분리된 전극 페어 시트들 (107 및 115) 을 더 포함하는 디바이스 택들을 포함한다. 이 실시형태에서, 구조체 (100) 는 높은 각도 OAD 를 이용하여 삼중층 박막 디바이스 스택들을 순차적으로 성막하는 것에 의해 제조된다. 높은 각도의 성막은 기판 표면 상에 (또는 기판 표면 상에 성막된 이전 층 상에) 그리고 또한 돌출부 (104) 의 표면들 상에 (또는 돌출부 (104) 상에 이전에 성막된 층들 상에) 양쪽 모두에 각각의 박막 층의 성막을 가져온다. 수직 또는 거의 수직 성막물들이 제 1 전극 시트 (107), 내부 유전체 시트 (108), 제 2 전극 시트 (115), 및 외부 유전체 시트 (112) 로서 라벨링되는 한편, 수평 또는 거의 수평 성막물들은 제 1 전극 층 (105), 내부 유전체 층 (109), 제 2 전극 층 (113), 및 외부 유전체 층 (118) 으로서 라벨링된다. 각각의 층의 수직 또는 거의 수직 부분 및 수평 또는 거의 수평 부분이 필수적으로 접속하는데 그 이유는 각각의 층이 각각 OAD 단계에서 돌출부 표면 및 기판 표면 양쪽 모두에 성막되기 때문이다.
도 4a 에서의 수평 또는 거의 수평 유전체 층들은 내부 유전체 층들 (109) 및 외부 유전체 층들 (118) 을 포함한다. 돌출부 (104) 에서와 같이, 내부 유전체 층들 (109) 및 외부 유전체 층들 (118) 은 예를 들어, 유전체 재료, 이를 테면 SiO2, Al2O3, 또는 MgO 를 포함할 수도 있다. 도 4a 에 도시된 바와 같이, 내부 유전체 층 (109) 의 제 1 부분 및 외부 유전체 층 (118) 은 기판 평면 (103) 을 따라 일정 배향으로 (즉 도 4a 의 예에서 수평방향으로) 성막된다. 내부 유전체 층 (109) 의 제 2 부분 및 외부 유전체 층 (118) 은 돌출부 (104) 를 따르는 배향으로 (예를 들어, 도 4a 의 예에서 돌출부 (104) 의 오른쪽 상에 수직방향으로) 성막되어 내부 유전체 시트들 (108) 및 외부 유전체 시트들 (112) 을 각각 형성한다. 내부 유전체 시트들 (108) 및 외부 유전체 시트들 (112) 은 기판 평면 (103) 에 대해 일정 각도로 형성된다.
도 4a 에서의 수평 또는 거의 수평 전극 층들은 제 1 전극 층들 (105) 및 제 2 전극 층들 (113) 을 포함한다. 전극 층들은 예를 들어, 전도성 금속, 이를 테면, Au, Pt, Pd, Ag, 또는 Rh 를 포함할 수도 있다.
도 4a 에 도시된 바와 같이, 제 1 전극 층들 (105) 및 제 2 전극 층들 (113) 은 기판 평면 (103) 을 따르는 배향으로 (즉, 도 1a 내지 도 1c 의 예에서와 같이 수평으로 또는 거의 수평으로) 성막된다. 제 1 전극 층들 (105) 의 제 2 부분 및 제 2 전극 층들 (113) 은 돌출부 (104) 에 반대되어 (예를 들어, 도 1a 내지 도 1c 의 예에서 돌출부 (104) 의 오른쪽 상에 수직으로 또는 거의 수직으로) 성막되어 제 1 전극 시트들 (107) 및 제 2 전극 시트들 (115) 을 각각 형성한다. 제 1 전극 시트들 (107) 및 제 2 전극 시트들 (115) 은 기판 평면 (103) 에 대해 일정 각도로, 이를 테면, 돌출부가 기판에 대해 배향되는 각도로 형성된다.
전극 층들 및 유전체 층들을 기판 평면 (103) 에 대해 일정 각도로 성막하는 것은 전극 시트들의 다수의 페어들을 노출시킬 수 있게 한다. 이는 많은 전극 및 유전체 층들을 성막하는 것에 의해 많은 수의 전극 페어들을 제조함에 있어서 스케일러빌리티를 허용할 수 있다.
예를 들어, 필름 성막들의 시퀀스는 제 1 컨덕터 층 (105), 이어서 내부 유전체 층 (109) 을 성막하고 나서 제 2 컨덕터 층 (113) 의 성막으로 이어져, 제 1 컨덕터 층 (105) 과 페어링되고, 내부 유전체 층 (109) 은 제 1 컨덕터 층 (105) 과 제 2 컨덕터 층 (113) 에 의해 샌드위치된다. 외부 유전체 층 (118) 은 그후, 후속하는 컨덕터 페어로부터 조기 성막되는 컨덕터 페어를 분리하기에 충분한 두께를 갖고 성막된다. 컨덕터 층, 유전체 층 및 제 2 컨덕터 층의 성막은 여러 회 반복될 수 있다.
스케일러빌리티에 더하여, 내부 유전체 시트들 (108/109) 의 두께는 위에 논의된 도 1c 및 도 2c 의 예들에 따라 CMOS 유형 박막 성막 제조 프로세스들을 이용하여 정확하게 제어될 수 있다. 이는 고정된 그리고 정확하게 제어된 2 개의 전극 시트들 사이의 간극이 전극들의 페어에서 전극들을 따라 특정 분자들, 이를 테면, 특정 단백질, DNA, 뉴클레오티드, 지질, 항체, 호르몬, 카르보하이드레이트들, 신진대사 산물, 제약물, 비타민들, 신경 전달 물질, 효소들, 또는 분석될 다른 분자들의 신뢰성있고 재현성있는 부착을 용이하게 하도록 허용할 수 있다. 다중 전극 분자 감지 디바이스들에서의 이용가능한 구조체들을 형성하기 위한 표준 CMOS 프로세스들의 이용은 또한 분자 센서를 제조하는 것과 통상적으로 연관된 비용을 감소시킨다.
도 4b 는 (아래 논의된 바와 같이) 117 을 따르는 평탄화 및 내부 유전체 시트들 각각의 일부분의 제거 후에 도 4a 의 구조체 (100) 의 단면도를 예시한다. 이 실시형태에서, 평탄화는 또한 높은 입사 각도 OAD 프로세스로부터 야기되었던 돌출부 (104) 의 상부 표면에 성막되었던 박층막 성막물들을 제거함을 주지한다.
도 4b 에서의 각각의 전극 시트는 예를 들어, 약 1 내지 약 100 nm 의 두께를 가질 수 있다. 설계 고려 사항들, 이를 테면, 분석될 분자에 따라, 전극 시트들 및 층들 (107/105 및 115/113) 은 약 1 내지 약 40 nm, 또는 약 5 내지 약 15 nm 의 두께로 성막될 수 있다. 이러한 구현들에서, 내부 유전체 시트들 및 층들 (108/109) 은 약 1 내지 약 40 nm, 또는 약 2 내지 약 15 nm 의 유사한 두께로 성막될 수 있다. 외부 유전체 시트들 및 층들 (112/118) 은 약 50 내지 약 2,000 nm, 또는 내부 유전체 시트들 및 층들 (108/109) 보다 적어도 약 한 자리수 더 큰 크기의 두께로 성막될 수 있다.
도 4b 에서의 평탄화된 구조체를 계속 참조하여 보면, 노출된 제 1 전극 시트 (107) 및 노출된 제 2 전극 시트 (115) 는 전극 시트들의 페어들 (106) 을 형성하고, 페어에서의 각각의 전극은 내부 전극 시트에 의해 분리된다. 구조체 (100) 의 이 실시형태에서, 각각의 내부 유전체 시트의 노출된 단부들은 내부 유전체 시트에서 평탄화된 평면으로부터 아래로 연장되는 오목부 (110) 를 형성하기 위해 제거되었던 것으로 도시된다. 이 오목부는 또한 각각의 내부 유전체 시트에서 평탄화된 표면 아래로 연장되는 그루브 (110) 로서 본원에서 지칭된다. 2 개의 전극 시트들 사이의 그루브 (110) 내에서 그리고 유전체 재료가 없는 자유 공간은 도 4b 에 도시된 바와 같이 각각의 전극 페어에 브리지 분자들 (10) 이 보다 편리하게 부착되도록 허용할 수 있다. 분자들 (10) 은 예를 들어, 단백질, DNA, 뉴클레오티드, 지질, 항체, 호르몬, 카르보하이드레이트들, 신진대사 산물, 제약물, 비타민들, 신경 전달 물질, 효소들, 또는 분석되거나 식별될 다른 유형의 분자들을 포함할 수도 있다.
구조체 (100) 의 일 실시형태를 이용하는 분자 센서에서, 전극 시트들의 페어 (106) 에서의 한 전극 시트는 소스 전극으로서 역할을 할 수 있고 페어에서의 다른 전극 시트는 드레인 전극으로서 역할을 할 수 있다. 동작시, 분자 (10) 는 각각의 페어에서 제 1 전극 시트와 제 2 전극 시트 사이에 분자 브리지를 형성하도록 도 4b 에서 도시된 바와 같은 전극 시트들에서의 페어에서 각각의 전극 시트에 부착된다. 분자들 (10) 은 예를 들어, 단백질, DNA, 항체, 뉴클레오티드, 지질, 호르몬, 카르보하이드레이트들, 신진대사 산물, 제약물, 비타민들, 신경 전달 물질, 효소들, 또는 분석되거나 식별될 다른 유형의 분자들을 포함할 수도 있다. 그 후 분자 (10) 는 분자 (10) 와 상호작용하는 피분석물들을 검출하기 위해 이용되거나 전자 신호를 측정하는 것에 의해 검출 또는 분석될 수 있다. 일부 구현들에서, 제 1 전극 시트 (107), 제 2 전극 시트 (115), 및 분자 (10) 를 포함하는 회로에서 전류가 분자 (10) 를 통과한다. 이 회로를 통과하는 측정된 전류에 기초하여, 분자 (10) 는 식별되고, 정량화되고, 및/또는 분석될 있거나 또는 분자 (10) 와 상호작용가능한 여러 피분석물들이 식별되고, 정량화되고, 및/또는 분석될 수 있다. 이러한 구현은 구조체 (100) 의 일 실시형태를 포함하는 분자 센서가 게놈 시퀀싱을 위해 이용될 수 있게 할 수 있다.
일부 구현들에서, 분자 센서 디바이스에서의 포함을 위하여 구성된 단일 구조체 (100) 는 전극 시트들의 천 개 이상의 페어들 (106) 까지를 포함할 수 있다. 이러한 구조체는 센서 제조에서 스케일러빌리티를 제공하고, 다수의 구조체들 (100) 은 전극 시트들의 페어들의 훨씬 더 큰 수를 획득하기 위해 센서 디바이스에서 결합된다. 결과적인 센서 디바이스는 보다 단시간에 더 많은 분자들을 동시에 테스팅가능하다.
도 4b 를 계속 참조하여 보면, 전극 시트들의 각각의 페어 (106) 는 외부 유전체 시트 (112) 에 의해 분리된다. 내부 유전체 시트 (108) 는 전극 시트들의 페어 (106) 에서의 제 1 전극 시트 (107) 및 제 2 전극 시트 (115) 를 분리한다. 일부 구현들에서, 내부 유전체 시트들 (108) 은 대략 제 1 두께 (예를 들어, 5% 허용 오차 등 내에서) 를 가질 수 있는 한편, 모든 외부 유전체 시트들 (112) 은 대략 제 2 두께 (예를 들어, 또한 5% 허용 오차 등 내에서) 를 가질 수 있고, 제 2 두께는 제 1 두께보다 적어도 한 자리수 더 크다. 더 두꺼운 외부 유전체 시트 (112) 는 전극 시트들의 인접하는 페어들 (106) 사이의 분리를 제공하여, 전극들의 인접하는 페어들 사이의 전기적 또는 용량 간섭을 감소시키고, 다른 이점들 중에서, (내부 유전체 층 상에서) 각각의 페어에서의 2 개의 전극들을 따르기 보다 (외부 유전체 층 상에서) 전극들의 인접하는 페어들 사이의 분자 브리지를 브리징하는 확률을 최소화한다.
예를 들어, 외부 유전체 시트들 (112) 의 원하는 두께는 적어도 약 1 ㎛ 또는 적어도 약 10 ㎛ 일 수 있는 한편, 내부 유전체 시트들 (112) 에 대한 원하는 두께는 최대 약 50 nm 또는 최대 약 20 nm 일 수 있다. 일부 구현들에서, 내부 유전체 시트 (112) 의 두께는 최대 약 10 nm 일 수 있다. 정확하게 제어된 내부 유전체 층 두께를 갖는 것은, 전극 시트들의 페어들 (106) 에 특정 분자들의 신뢰성있고 재현성있는 부착에 대한 기회를 개선시킬 수 있고, 이는 다른 유형의 분자들이 분자들의 사이즈와 협업하도록 비교적 정밀한 간극이 주어지면, 전극 시트들에 불가역적으로 부착할 경향이 거의 없기 때문에, 구조체 (100) 중에서 구성된 분자 센서로부터 보다 정확한 판독값들을 가져온다.
내부 유전체 시트 (108) 에서 생성된 그루브 (110) 는 마무리된 센서의 동작을 개선하고 분자 센서의 구성에서 분자 (10) 의 부착을 용이하게 할 수 있다. 일부 구현들에서, 각각의 그루브를 형성하기 위한 내부 유전체 재료의 일부분의 제거는 로컬 마스킹으로 내부 유전체 시트의 성막에 의해 또는 로컬화된 에칭에 의해 실현될 수 있다. 이들 방식으로, 그루브 (110) 가 내부 유전체 시트들 (108) 의 각각에 형성된다. 여러 실시형태들에서, 내부 유전체 시트들에서의 각각의 그루브는 평탄화 표면으로부터 약 5 내지 약 15 nm 깊이로 측정된다. 즉, 내부 유전체 시트 재료의 제거의 범위는 평탄화에 의해 생성된 내부 유전체 시트 (108) 의 노출된 종단부로부터 약 5 내지 약 15 nm 이다. 내부 유전체 시트들 각각의 노출된 종단부들의 제거는 유전체 재료에서 에칭된 이들 그루브들 상에서 브리징하는, 전극들의 페어에서의 전극들을 따르는 특정 생체분자들의 이동 및 부착을 실현하기 위한 자유 공간을 제공한다.
각각의 내부 유전체 시트의 노출된 종단부들을 제거하기 위해 이용된 방법에 따라, 이렇게 생성된 그루브는 직사각 직육면체 이외의 다른 형상을 가질 수도 있다. 예를 들어, 각각의 전극에 인접하는 내부 유전체 시트의 부분들은 그루브의 단면도가 포물선형 (예를 들어, 도 12 의 실시형태에서의 그루브 (210) 의 형상을 참조) 을 나타낼 수도 있도록, 부분 제거 후에 남겨질 수도 있다. 전극들의 각각의 페어를 따르는 각각의 브리지 분자의 부착 및 이동을 돕는 에어 공간을 제공하기 위해 모든 유전체 재료 중에서 그루브들이 완전하게 클리닝될 필요는 없다.
도 5 는 도 4b 의 구조체를 제조하는 예시적인 제조 프로세스를 요약하는 흐름도를 예시한다. 논의된 바와 같이, 제조 프로세스는 비교적 높은 입사 각도 OAD 를 포함한다. 또한 본원에 논의된 바와 같이 도 1a 내지 도 1c 의 구조체를 생성하기 위해 도 3 의 일 예의 프로세스에 이용된 OAD 각도 보다 더 높은 각도를 갖는 더 높은 입사 각도 OAD 에 의해, 전극 및 유전체 박막 층들은 또한 기판 (102) 의 맞은 편의 돌출부 (104) 의 표면 (즉, 도 4a 에서의 돌출부 (104) 의 상부 표면) 상에 성막된다. 돌출부의 상부 표면 상에 성막된 층들은 기판 평면 (103) 에 대해 일정 각도로 형성되었던 전극 시트들 및 유전체 시트들의 에지들을 노출시키기 위한 후속의 평탄화 단계에서 희생된다.
도 3 의 프로세스에 비해, 도 5 의 프로세스는 일반적으로 도 3 의 단계 305 에서와 같은 희생 층들 또는 탈착가능 쉐이드들의 배치 또는 도 3 의 단계 315 에서와 같은 이러한 희생 층들 또는 탈착가능 쉐이드들의 제거를 포함하지 않는다. 더 높은 성막 각도의 OAD 는 희생 층들 또는 탈착가능 쉐이드들을 이용함이 없이 층들의 원하지 않는 성막을 일반적으로 방지할 수 있다.
도 5 의 단계 502 에서, 기판, 이를 테면, 기판 (102) 이 제공된다. 기판은 평면형일 수도 있고, 따라서 기판 평면을 정의한다. 기판 평면은 여러 유전체 및 전극 층들을 지지하는 상부 또는 하부 표면과 같은 기판의 주요 표면과 평행한 것으로서 정의된다.
단계 504 에서, 돌출부 (예를 들어, 돌출부 (104)) 는 기판 상에 부착되거나 또는 대안의 실시형태들에서, 돌출부는 더 큰 기판의 하나 이상의 부분들을 제거하는 것에 의해 형성될 수도 있다. 위에 주지된 바와 같이, 돌출부는 일정 각도, 이를 테면, 90° 로 기판으로부터 연장되거나 또는 돌출한다. 일 예에서, 돌출부는 초기에 더 두꺼운 지지 기판의 단차부 형상 컷-아웃일 수도 있다. 다른 예들에서, 유전체 재료의 다른 형상 또는 재료의 유전체 블록은 기판 평면 상에 돌출부를 형성하기 위해 임의의 각도로 지지 기판에 부착될 수도 있다.
단계 506 에서, 제 1 전극 층은 비교적 높은 각도 OAD 이를 테면, 기판 평면으로부터 약 20° 내지 70° 를 이용하여 기판 상에 성막된다. 제 1 전극 층의 적어도 일부분은 기판 평면에 대해 일정 각도로 제 1 전극 시트 (예를 들어, 도 4a 에서의 제 1 전극 시트 (107)) 를 형성하기 위해 돌출부의 일 측을 따라 일정 배향으로 성막된다. 다른 구현들에서, 제 1 전극 층이 단계 506 에서 성막되기 전에 초기 유전체 층이 성막될 수도 있다.
도 5 의 예시 프로세스의 단계 508 에서, 내부 유전체 층은 그 후, 단계 506 에서 이전에 성막된 제 1 전극 층 상에서 성막된다. 도 4a 의 예에서 도시된 바와 같이, 내부 유전체 층의 적어도 일부분은 기판 평면 (103) 에 대해 일정 각도로 내부 유전체 시트 (108) 를 형성하기 위해 돌출부 (104) 를 따라 일정 배향으로 성막된다. 단계 506 에서 성막된 제 1 전극 층에서와 같이, OAD 는 기판 평면에 대하여 일정 각도로 내부 유전체 층을 성막하기 위해 이용될 수 있다. 표준 CMOS 프로세스들, 이를 테면 OAD 는 통상적으로 내부 유전체 층이 정확하고 반복가능한 두께로 성막될 수 있게 한다.
일부 실시형태들에서, 얇은 부착 강화 층은 층들의 부착을 개선하기 위해 내부 유전체 층을 성막한 전 및/또는 후에 제 1 전극 층 상에 성막될 수도 있다. 일 예에서, 대략 1 내지 대략 5 nm 두께의 막 재료는 Ti, Cr, Al, Zr, Mo, Nb, Ta, 또는 Hf 와 같은 재료를 이용하여 계면에서 성막된다.
단계 510 에서, 제 2 전극 층은 예를 들어, OAD 를 이용하여 기판 평면에 대해 일정 각도로 제 2 전극 시트 (예를 들어, 도 4a 에서의 제 2 전극 시트 (115)) 를 형성하기 위해 내부 유전체 층 상에 성막된다. 제 1 전극 시트 및 제 2 전극 시트는 전극 시트들의 페어를 형성하고, 내부 유전체 시트는 제 1 및 제 2 전극 시트들 사이에 있고 이들을 분리한다.
단계 512 에서, 외부 유전체 층은 그 후, 기판 평면에 대해 일정 각도로 외부 유전체 시트를 형성하기 위해 제 2 전극 층 상에 성막된다. 도 4b 에서의 예를 참조하여 보면, 외부 유전체 층은 기판 평면 (103) 에 대해 일정 각도로 외부 유전체 시트 (112) 를 형성하기 위해 제 2 전극 층 상에 성막된다. 일부 구현들에서, 외부 유전체 층은 이것이 최종의 외부 유전체 층을 포함하면 임의의 이전의 외부 유전체 층들과는 상이한 두께에서 성막될 수도 있다. 더 두꺼운 최종 외부 유전체 층은 예를 들어, 센서 디바이스에서의 다수의 구조체들의 패키징을 용이하게 할 수 있고, 이에 의해 하나의 구조체의 더 두꺼운 최종 외부 유전체 층이 인접하는 구조체에서의 제 1 전극 시트 층에 반대되어 패키징된다. 특정 실시형태들에서, 더 두꺼운 최종 외부 유전체 층들을 가진 구조체들이 센서 디바이스들 내에 패키징될 수 있어, 더 두꺼운 최종 외부 유전체 층들이 이를 테면, 센서에 더 큰 외부 절연성을 제공하기 위해 센서 디바이스에 대해 외주연부를 형성하게 된다.
단계 514 에서, 전극 시트들의 페어들의 최종 개수에 도달되었는지의 여부를 결정한다. 일부 구현들에서, 전극 시트들의 페어들의 최종 개수는 예를 들어, 전극 시트들의 2 개의 페어들만큼 작을 수도 있다. 이와 관련하여, 단계들 506 내지 512 의 서브프로세스는 전극 시트들의 적어도 2 개의 페어들을 제공하도록 적어도 한번 반복된다. 일부 예들에서, 전극 시트들의 페어들의 최종 개수는 예를 들어, 전극 시트들의 수 천 개의 페어들만큼 클 수도 있다. 디바이스 스택에 대한 전극 스택들의 페어들의 최종 개수는 디바이스 스택을 포함하는 센서에 대한 설계 고려사항들에 의존할 수도 있다. 설계 고려사향들은 센서에 대한 원하는 테스팅 속력, 센서에 의해 분석될 분자의 유형, 및 센서에 대한 원하는 풋프린트를 포함하지만 이들에 제한되지 않는다.
단계 514 에서 전극 시트들의 페어들의 최종 개수가 도달되지 않으면, 프로세스는 단계 506 으로 리턴하여, 기판 평면에 대해 일정 각도로 다른 제 1 전극 시트를 형성하기 위해 돌출부의 측을 따라 일 배향으로 다른 제 1 전극 층을 성막한다.
한편, 단계 514 에서 전극 시트들의 페어들의 최종 개수가 도달되었다면, 프로세스는 단계 515 로 진행하여, 갭 충전 경화가능 폴리머로 적어도 하나의 기계적 지지 블록 재료를 추가한다. 기계적 지지 블록 재료는 성막된 다층 스택에 인접하여 부착될 수도 있다 (예를 들어, 도 4a 에서 도시된 성막된 층들의 오른쪽에 추가된 블록 (123)). 일부 구현들에서, 이는 세라믹 재료 또는 폴리머 재료의 블록을 부착하는 것에 의해, 또는 폴리머 재료를 성막하고 경화하는 것에 의해 실현된다. 추가된 지지 블록 및 이전에 성막된 다층들 사이의 갭은 UV-경화가능, 전자 빔 경화가능 또는 열 경화가능 폴리머, 이를 테면, PMMA 또는 HSQ 레지스트로 충전될 수 있다. 성막된 HSQ 레지스트 층은 SiO2 유형의 또는 더 경성의 재료의 경도와 가깝게 되도록 추가적인 열 경화에 의해 경화될 수 있다. 기계적 지지 블록 재료는 구조체 (100) 를 포함하는 센서의 후속하는 패키징 프로세스 동안과 같은 처리를 위하여 지지부를 제공하도록 또는 단계 516 에서와 같이 후속 평탄화를 위해 추가된다.
단계 516 는 서브-프로세스 단계들 506 내지 512 를 반복하는 것에 의해 형성된, 전극 시트들의 페어들, 내부 유전체 시트들 및 하나 이상의 외부 유전체 시트들을 평탄화하는 것을 포함한다. 평탄화는 예를 들어, CMP 폴리싱, FIB 에칭, 또는 PMMA 또는 HSQ 충전 및 RIE 에 의한 에칭 백을 포함할 수도 있다. 박막 및 후막 그리고 유전체 층들의 반복되는 성막 이후, 단계 515 에서 추가되어 경화된 기계적 지지 블록 재료, 이를 테면, SiO2 재료 또는 SiO2 의 전구체 (예를 들어, HSQ) 가 평탄화 동안에 지지부를 제공할 수 있다.
도 4a 를 참조하여 보면, 평탄화는 돌출부 (104) 의 상부 표면을 따르는 평탄화 라인 (117) 을 따라 발생할 수 있어, 전극 시트들의 노출된 상부 표면 및 유전체 시트들이 기판 평면 (103) 에 평행하거나 또는 돌출부 (104) 의 상부 표면과 실질적으로 평면을 이루게 된다. 다른 구현들에서, 평탄화는 이를 테면 평탄화 라인 (117') 을 따르는 것과 같이 전극 시트들의 페어들을 노출시키도록 평탄화 (104) 의 상부 표면 아래에서 발생할 수 있다.
추가적인 제조 방법들
도 6 은 도 3 또는 도 5 의 제조 프로세스를 따를 수 있는 제조 프로세스의 일 실시형태에 대한 흐름도를 예시한다. 단계 602 에서, 그루브는 유전체 재료의 제거에 의해 각각의 내부 유전체 시트의 노출된 종단부 상에 형성된다. 위에 주지된 바와 같이, 그루브는 RIE, 스퍼터 에칭, 또는 화학적 에칭, 이를 테면, HF 를 이용한 에칭과 같은 에칭 프로세스를 이용하여 내부 유전체 시트를 에칭하는 것에 의해 형성될 수 있다. 여러 구현들에서, 전기적, 용량, 또는 광학 측정, 이를 테면, 전압, 전기 저항, 또는 광학적 침투 또는 간섭은 전극들 사이의 유전체 시트의 노출된 종단부 내에 그루브를 형성하면서, 이에 따라 그루브의 깊이의 표시자가 형성될 때 제 1 및 제 2 전극 시트 사이에서 측정될 수 있다. 예를 들어, 전극들 사이의 유전체 시트에서의 그루브의 원하는 깊이에 대응하는 임계값에 측정값이 도달할 때까지 에칭이 수행될 수 있다. 그 후, 내부 유전체 시트로부터의 유전체 재료의 제거는 측정 (전압, 전기, 광학, 간섭 등) 이 임계값에 도달하는 것에 기초하여 정지된다.
단계 604 에서, 유전체 커버 층은 광학적으로 전극 시트들의 복수의 페어들의 일부분을 노출하는 갭을 정의하기 위해 선택적으로 성막된다. 일부 구현들에서, 마스크 라인은 전극 시트들의 페어들의 종단부를 따라 성막되고, 유전체 커버 층은 마스크 라인에 의해 커버되지 않는 전극 시트들의 페어들의 나머지 노출된 부분을 커버하기 위해 마스크 라인의 적어도 일측에 성막된다. 마스크 라인은 그 후, 유전체 커버 층이 전극 시트들의 페어들의 종단부를 노출시키는 갭을 정의하도록 제거된다. 특정 예들에서, 2 개의 유전체 커버 층들은 서로 인접하여 그리고 전극 시트들의 노출된 종단부를 따라 성막되어 전극 에지들이 노출된 상태로 되는 2 개의 유전체 부분들 사이의 갭이 정의된다. 다른 실시형태들에서, 단계 604 는 광학 마스크 라인 및 하나 이상의 유전체 커버 층들의 성막이 수행되지 않도록 생략될 수도 있다.
전극 시트들의 페어들의 노출된 영역을 유전체 커버 층들 사이의 갭으로만 제한하는 것에 의해, 전극 시트들의 각각의 페어에서 하나 보다 많은 분자들이 전극 시트들의 노출된 에지들에 부착하는 것을 통상적으로 방지하는 것이 가능하다. 하나 보다 많은 분자가 전극 페어에 부착할 때, 전극 시트들의 페어들에 대한 판독값들이 영향을 받는다. 회로에서 브리징 분자를 통하여 전극들의 페어에서의 전극들 사이에서 전류가 측정되는 경우에, 전극들 사이의 다수의 분자들의 부착은 전극들을 따라 측정된 전류를 낮추고 인식할 수 없는 전류 측정들을 초래할 수 있다. 전극 페어 당 단일의 분자만을 갖는 것은 이들 구조체들에 기초하여 센서 디바이스의 정확도를 개선한다.
일부 구현들에서, 유전체 커버 층들에 의해 정의된 갭은 부착될 분자의 유형에 의존하여 약 2 내지 약 40 나노미터들이다. 일부 구현들에서, 갭의 폭은 약 5 내지 약 15 nm 폭일 수도 있다.
도 7a 는 전극 시트들의 페어들 (106) 의 노출된 에지들 및 내부 및 외부 유전체 층들을 따르는 마스크 라인 (114) 의 배치를 도시한다. 도시된 바와 같이, 마스크 라인 (114) 은 평탄화된 표면 상의 스트립들로서 나타나는 전극들의 노출된 에지들 및 유전체 층들에 직교하여, 구조체의 평탄화된 상부 표면 상에 성막될 수도 있다. 마스크 라인 (114) 은 예를 들어, HSQ 레지스트를 이용하여 구조체의 상부 표면 상에 성막될 수 있다. 도 7b 에 도시된 바와 같이, 유전체 커버 층 (116) 의 2 개의 부분들은 마스크 라인 (114) 의 양방 측에 성막된다. 유전체 커버 층들 (116) 은 예를 들어, SiO2 층들을 포함할 수도 있다. 마스크 라인 (114) 의 제거 후, 유전체 층 부분들 사이의 갭 (118) 에서의 전극 시트 페어들의 종단부만이 단일의 브리지 분자 (10) 를 전극 시트들의 각각의 노출된 페어에 부착하기 위하여 노출된다. 다른 구현들에서, 갭 (118) 은 갭 (118) 을 형성하기 위한 e-빔 리소그래피 또는 나노-임프린팅 및 마스크되지 않은 영역의 에칭과 같은 패터닝 프로세스를 이용하는 것에 의해 형성될 수도 있다. 일부 예들에서, 갭 (118) 은 이를 테면, 전극 시트들의 각각의 페어 (106) 에서 단일의 분자의 부착을 용이하게 하기 위해 약 2 내지 약 40 nm, 또는 약 5 내지 약 15 nm 의 폭을 가질 수 있다.
도 6 의 제조 프로세스로 돌아가서, 각각의 전극 시트의 노출된 에지는 단계 606 에서 조화처리되어 전극 시트의 에지에 대한 부착을 개선할 수도 있다. 도 8 은 여러 실시형태들에 따라 제 1 전극 시트들 (107) 과 제 2 전극 시트들 (115) 의 노출된 부분의 조화 처리를 예시한다. 갭 (118) 에서의 전극 시트들의 노출된 부분들은 예를 들어, 기본 합금의 탈성분 부식 (예를 들어, Au-Ag 합금의 탈성분 부식), 기계적 샌드 블라스팅, 이온 충격 (ion bombardment), 전자 충격 (electron bombardment), 이온 주입, 화학적 에칭, 또는 전기화학적 에칭에 의해 조화처리될 수도 있다. 표면 조화처리는 약 0.5 내지 약 20 nm 의 최소 배선폭을 포함할 수도 있다. 일부 예들에서, 표면 조화처리 최소 배선폭은 약 1 내지 약 10 nm, 또는 약 1 내지 약 5 nm 일 수 있다.
전극 시트들의 노출된 에지들의 조화처리는 조화된 표면의 더 높은 표면적에 기인하여 보다 쉽고 보다 확고한 분자 부착을 제공한다. 피분석물 분자의 부착을 개선하기 위해 다른 프로세스들이 전극 시트들의 노출된 에지들 상에 수행될 수도 있다. 이러한 프로세스들의 예들은 PCT 출원번호 제 PCT/US17/15437 호에 개시된 나노-팁 또는 나노-필라 전도성 아일랜드들을 포함하지만 이에 제한되지 않으며, 이 출원번호의 전체 내용들을 본원에서는 참조로서 포함한다. 전극 시트들의 노출된 에지들에 대한 피분석물 분자의 부착을 개선하는 다른 예들은 PCT 출원번호 제 PCT/US17/17231 호에 개시된 감소된 콘택 저항을 갖는 전도성 아일랜드들을 이용하는 것을 포함하며, 이 출원번호의 전체 내용들을 본원에서는 참조로서 포함한다.
도 6 의 프로세스로 돌아가면, 복수의 리드 컨덕터들은 단계 608 에서 복수의 전극 시트들에 접속되며, 각각의 리드 컨덕터는 개별적인 전극 시트에 접속된다. 도 9 에 도시된 바와 같이, 리드 컨덕터들 (120) 은 리드 컨덕터가 전극 시트의 에지로부터 컨택 (122) 을 향하여 멀리 연장될수록 그 폭이 넓어진다 (diverge). 리드 컨덕터들은 전극 시트들로부터 테스트 신호를 반송하기 위한 금과 같은 전도성 재료로 이루어질 수 있다. 일부 구현들에서, 전극 시트들의 두께는 약 10 nm 만큼 작을 수 있다. 리드 컨덕터들은 그 후, 컨택들 (122) 에서 솔더링하는 것을 허용하기 위해 대략 10 nm 의 폭으로부터 마이크로미터의 스케일로 펼쳐질 수도 있다. 컨택들 (122) 은 회로 패키징, 솔더 본딩, 또는 와이어 본딩에 대한 컨택 패드 어레이를 포함할 수 있다.
도 9 에 도시된 바와 같이, 유전체 커버 층 (124)(그 경계들이 점선들로 표현된다) 은 전극 시트들의 페어들 (106) 의 일부분만이 노출되도록 또한 적용될 수도 있다. 유전체 커버 층 (124) 은 또한, 도시된 바와 같이 리드 컨덕터들 (120) 의 일부분을 커버할 수도 있다. 일부 구현들에서, 유전체 커버 층 (124) 은 약 1 내지 약 20 nm 또는 약 1 내지 약 10 nm 의 두께를 가질 수 있고, 유전체 재료, 이를 테면 SiO2, Al2O3, MgO, PMMA, 또는 폴리디메틸실록산 (polydimethylsiloxane; PDMS) 을 포함할 수 있다. 단계 604 에 대하여 위에 논의된 유전체 커버 층들과 유사하게, 도 9 에서의 유전체 커버 층 (124) 은 도 9 에 대하여 도시된 바와 같이, 전극 시트들의 페어 (106)마다 하나만의 분자 (10) 의 부착을 용이하게 할 수 있다. 도 9 의 구조체를 포함하는 센서 디바이스는 전극 페어 당 하나의 분자 (10) 만을 갖는 것에 의해 보다 정확한 판독값들을 가질 수도 있다. 도 9 의 삼각형 형상부들은 구조체에서 브리지 분자들 (10) 과 상호작용하는 피분석물 분자들의 일반적 표현이다. 전그 페어 당 하나의 브리지 분자 (10) 는 또한 피분석물 분자들이 단일의 브리지 분자 (10) 및 전극 페어를 포함하는 하나의 회로와만 상호작용한다.
일부 구현들에서, 다수의 구조체들, 이를 테면, 도 9 에 도시된 블록은 분자 센서들의 스케일러빌러티에 대해 함께 결합될 수도 있다. 예를 들어, 1 내지 1,000 개의 블록들이 함께 결합될 수도 있고, 각각의 블록은 전극 시트들의 100 내지 5,000 개의 페어들 (106) 을 포함한다. 결합된 블록들은 그 후, 예를 들어, CMP 폴리싱, FIB 에칭, 또는 PMMA 또는 HSQ 충전 및 RIE 에 의한 에칭 백을 이용하여 동일한 높이로 평탄화될 수도 있다. 이는 또한 결합된 블록들에 대한 전기 회로들 또는 컴포넌트들의 배치를 고려할 수 있다.
도 6 의 단계 610 에서, 게이트 전극은 전극 시트에 의해 정의된 전극 평면에 직교하게 그리고 기판 평면에 평행하게 선택적으로 성막된다. 게이트 전극은 예를 들어, 전극 시트들과 동일한 기판의 측에서 전극 시트들의 전방부 근방에 또는 전극 시트들 반대편의 기판의 측에 배치된 Si 또는 금속성 전극을 포함할 수도 있다. 아래 논의된 도 10 은 이들 위치들에서 전극 게이트들의 배치를 도시하는 예들을 제공한다.
도 10 에 도시된 바와 같이, 전극 게이트 (126) 는 전극 시트들의 전방부 근방에 위치되고, 전극 시트들 중 하나의 시트에 의해 정의된 전극 시트 평면 (125) 에 직교하는 방향으로 전극 시트들의 길이를 따라 연장된다. 다른 전극 게이트 (127) 는 기판 (102) 의 후방측에 위치되어, 전극 시트 평면 (125) 에 직교하는 방향으로 기판 (102) 을 따라 연장된다.
전극 게이트의 추가는 통상적으로 전극들의 페어에서 소스 및 드레인 전극들로서 역활을 하는 제 1 시트 전극과 제 2 시트 전극 사이에 전하 캐리어들을 조절하기 위해 전기장을 부여하는 것에 의해 전극 시트들의 페어들로부터의 판독값들의 정확도들을 개선시킬 수 있다. 전극 게이트는 전극 시트가 반도체를 포함하는 구현들에서 특히 유용할 수도 있다. 한편, 일부 구현들이 전극 게이트를 포함하지 않을 수도 있고 이 경우에 단계 608 은 도 6 의 프로세스로부터 생략될 수도 있다.
일부 구현들에서, 도 10 의 구조체는 위에 논의된 도 9 에서의 유전체 커버 층 (124) 과 유사한 하나 이상의 유전체 커버 층들을 더 포함할 수도 있다. 유전체 커버 층 또는 층들은 분자 감지를 위하여 전극 시트들의 좁은 갭 부분만을 노출시키도록 평탄화된 구조체의 표면 상에 전극 시트들에 직교하게 또는 전극 시트들에 대해 일정 각도로 성막될 수 있다.
도 6 의 단계 612 에서, 복수의 채널들이 선택적으로 형성되고 각각의 채널은 전극 시트들의 노출된 부분들에 유체를 도입하도록 배열된다. 각각의 채널은 전극 시트들의 적어도 2 개의 페어들을 포함한다. 도 11 의 예에 도시된 바와 같이, 각각의 채널은 전극 시트들의 페어들의 그룹들 사이에서 벽부 (128) 를 추가하는 것에 의해 형성될 수 있다. 유체, 이를 테면, 테스트될 분자들의 기체 또는 액체는 그후, 전극들의 다수의 페어들이 유체에서의 분자들을 테스트하기 위해 이용될 수 있도록 채널에 도입될 수 있다. 도 11 의 예에서, 각각의 채널은, 채널에서 전극 시트들의 페어들 (106) 을 통한 검출을 위하여 상이한 DNA 핵염기를 포함하는 유체로 채워진다.
도 11 에서 도시된 배열체는 통상적으로, 임계값보다 더 큰 값으로 이탈한 측정값을 제거하고/하거나 임의의 에러를 평균절삭하기 위해, 테스트될 동일한 유체 (예를 들어, 도 11 에서의 분자들 (10, 12, 14, 또는 16) 을 가진 유체) 를 채우는 것에 의해 그리고 전극 시트의 다수의 페어들 (106) 을 따라 그리고 전극 시트들의 상이한 페어들에 대한 상이한 측정들을 이용하여 에러 수정 또는 보상을 허용할 수 있다. 채널마다 전극 시트들의 3 개의 페어들이 도 11 의 예에 도시되어 있지만, 다른 구현들에서, 상이한 수의 페어들, 이를 테면, 채널마다 10 개 또는 20 개의 페어들 이상의 전극 시트들이 이용될 수 있다.
일부 구현들에서, 도 11 의 구조체는 위에 논의된 도 9 에서의 유전체 커버 층 (124) 과 유사한 하나 이상의 유전체 커버 층들을 더 포함할 수도 있다. 유전체 커버 층 또는 층들은 분자 감지를 위하여 전극 시트들의 좁은 부분만을 노출시키도록 평탄화된 구조체의 표면 상에 전극 시트들에 직교하게 또는 전극 시트들에 대해 일정 각도로 성막될 수 있다.
도 12 는 전극 및 유전체 층들의 스택을 형성하고 스택을 관통하여 슬라이스하는 것에 의해 센서를 위한 구조체가 제조되는 경우인 일 실시형태에 따른 분자 센서에서 이용가능한 구조체 (200) 의 측면도를 제공한다. 도 12 에 도시된 바와 같이, 구조체 (200) 는 예를 들어, SiO2 또는 SiO2 를 가진 Si 를 포함할 수도 있는 지지 기판 (202) 을 포함한다. 도 12 의 예에서, 전극 시트들의 페어들 (206), 내부 유전체 시트들 (208) 및 외부 유전체 시트들 (212) 은 전극 시트들이 수직 또는 거의 수직 구성에 있도록 기판 (202) 에 대해 직교하는 각도에 있다. 다른 구현들은 수직 정렬로부터 전극 시트들의 최대 약 60° 경사, 바람직하게는 약 20° 경사 미만의 경사진 각도 배향을 포함할 수 있다. 이러한 구현들에서, 시트들은 일정 각도 이를 테면, 약 45° 또는 약 60° 각도로 기판 (202) 으로부터 연장될 수도 있다.
내부 유전체 시트들 (208) 및 외부 유전체 시트들 (212) 은 예를 들어, 유전체, 이를 테면, SiO2, Al2O3, 또는 MgO 를 포함할 수도 있다. 여러 실시형태들에서, 내부 유전체 시트들 (208) 은 외부 유전체 시트들 (212) 과는 상이한 재료를 포함한다. 예를 들어, 내부 유전체 시트들 (208) 은 SiO2 를 포함할 수도 있는 한편, 외부 유전체 시트들 (212) 은 Al2O3, 또는 MgO 를 포함할 수도 있다. 이러한 실시형태들에서, SiO2 내부 유전체 시트들은 Al2O3 또는 MgO 외부 유전체 시트들의 인과적으로 수반되는 에칭 없이도, (예를 들어, CF4 플라즈마 에칭에 의해) 선택적으로 에칭되어 그루브들 (210) 이 형성될 수도 있다. 전극 시트들 (207 및 215) 은 예를 들어, 전도성 금속, 이를 테면, Au, Pt, Pd, Ag, 또는 Rh 를 포함할 수도 있다.
도 14a 내지 도 14c 를 참조하여 아래 보다 자세히 논의될 바와 같이, 분자 센서에 이용가능한 구조체 (200) 는 유전체 및 전극 층들의 스택을 복수의 칩들로 슬라이스하고 그리고 기판, 이를 테면 기판 (202) 에 대해 복수의 칩들을 부착하는 것에 의해 형성되어, 전극 페어들 및 유전체 스페이서들의 바람직하게 정렬된 구조체가 획득된다. 이는 통상적으로 스택을 형성함에 있어서 다수의 층들을 이용하고/하거나 다수의 칩들을 부착하는 것에 의해 많은 수의 전극 시트 페어들 (206) 을 제조하는 것을 허용할 수 있다.
기판 (202) 에 평행한 것에 반하여, 기판 (202) 에 대해 일정 각도로 층들을 배열하는 것은 그루브들을 형성하기 위한 내부 유전체 시트들 (208) 의 에칭 정도의 제어를 개선시킨다. 이는 DNA, 핵산 또는 다른 피분석물이 부착될 때 분석을 위한 단일의 분자의 보다 용이한 부착을 제공하기 위해 보다 정확하고 재현성있는 캐비티 구조체 또는 그루브 (210) 를 허용할 수 있다. 추가로, 그리고 위에 논의된 구조체 (100) 와 같이, 내부 유전체 층들 (208) 의 두께는 특히 분자들, 이를 테면, 단백질들, DNA들, 효소들, 뉴클레오티드들, 또는 다른 분석될 분자들의 부착을 용이하게 하기 위해 표준의 CMOS 제조 프로세스들을 이용하여 정확하게 제조될 수 있다. 다중 전극 분자 감지 디바이스들에 대한 표준 CMOS 프로세스들의 이용은 또한 분자 센서를 제조하는 것과 통상적으로 연관된 비용을 감소시킨다.
노출된 제 1 전극 시트들 (207) 및 노출된 제 2 전극 시트들 (215) 은 분자들 (10) 을 부착시키기 위한 전극 시트들의 페어들 (206) 을 형성한다. 전극 시트들의 페어 (206) 에서의 한 전극 시트는 소스 전극으로서 역할을 할 수 있고 다른 전극 시트는 드레인 전극으로서 역할을 할 수 있다. 분자 (10) 는 분자 브리지를 형성하도록 도 12 에서 도시된 바와 같은 전극 시트들에서의 페어에서 각각의 전극 시트에 부착된다. 분자들 (10) 은 예를 들어, 단백질, DNA, 항체, 뉴클레오티드, 지질, 호르몬, 카르보하이드레이트들, 신진대사 산물, 제약물, 비타민들, 신경 전달 물질, 효소들, 또는 분석되거나 식별될 다른 유형의 분자들을 포함할 수도 있다. 분자 (10) 는 그 후, 내부에 구조체들을 통합하는 완성된 분자 센서에서 전자 신호를 측정하는 것에 의해 검출 또는 분석될 수 있다. 일부 구현들에서, 제 1 전극 시트 (207), 제 2 전극 시트 (215), 및 분자 (10) 를 포함하는 회로를 형성하는 것에 의해 전류가 분자 (10) 를 관통할 수 있다. 특정된 전류에 기초하여, 분자 (10) 는 식별되거나 또는 분석될 수 있다. 이러한 구현은 게놈 시퀀싱에 대해 이용될 구조체 (100) 와 같은 구조체들을 통합하는 분자 센서를 허용할 수 있다.
일부 구현들에서, 구조체 (200) 는 전극 시트들의 최대 천 개의 페어들 (206) 을 포함할 수 있다. 구조체 (200) 는 또한 더 많은 분자들을 동시에 테스트하기 위해 전극들의 페어들의 훨씬 더 많은 수의 페어들을 획득하도록 구조체 (200) 와 같은 다수의 구조체들을 함께 결합하는 것에 의해 완성된 센서에서 스케일러빌리티를 제공할 수 있다. 스케일러빌리티는 동시에 많은 수의 분자들을 분석하기 위한 시간을 통상적으로 단축시킬 수 있다.
도 12 에 도시된 바와 같이, 전극 시트들의 각각의 페어 (206) 는 외부 유전체 시트 (212) 에 의해 분리된다. 내부 유전체 시트 (208) 는 제 1 전극 시트 (207) 및 제 2 전극 시트 (215) 를 전극 시트들의 페어 (206) 에서 분리한다. 일부 구현들에서, 내부 유전체 시트들 (208) 은 대략 제 1 두께 (예를 들어, 5% 허용 오차 내에서) 를 가질 수 있는 한편, 모든 외부 유전체 시트들 (212) 은 대략 제 2 두께 (예를 들어, 또한 5% 허용 오차 내에서) 를 가질 수 있고, 제 2 두께는 제 1 두께보다 적어도 한 자리수 더 크다. 더 두꺼운 외부 유전체 시트 (212) 는 전기적, 유도적, 또는 용량 간섭을 감소시키기 위해 전극 시트들의 인접하는 페어들 (206) 사이에 분리를 제공한다.
일부 구현들에서, 외부 유전체 시트들의 원하는 두께는 적어도 약 0.5 ㎛ 이고, 일부 사례들에서, 적어도 약 1 ㎛ 또는 적어도 약 10 ㎛ 인 한편, 내부 유전체 시트들은 최대 약 50 nm, 약 20 nm, 또는 약 10 nm 두께에 있다. 위에 주지된 바와 같이, 정확하게 제어된 내부 유전체 시트 두께는 통상적으로 전극 시트들의 페어들 (206) 에 대해 특정 분자들의 신뢰성있고 재현성있는 부착을 개선시킬 수 있다. 이는 결국, 다른 유형들의 분자들이 전극 시트들에 부적절하게 부착하게 하는 가능성을 없게 하기 때문에 구조체 (200) 를 포함하는 센서로부터 보다 정확한 판독값들을 가져올 수 있다.
내부 유전체 시트 (208) 에서의 그루브 (210) 는 동작 동안 분석을 위한 분자 (10) 의 부착을 용이하게 할 수 있다. 일부 구현들에서, 유전체 재료에서의 그루브 (210) 는 내부 유전체 시트 (208) 에서 그루브 (210) 를 형성하기 위한 로컬 마스킹에 의한 성막에 의해 또는 각각의 내부 유전체 시트의 종단부의 로컬화된 에칭에 의해 도입될 수 있다. 예를 들어, 약 5 내지 약 15 nm 의 깊이를 갖는 공간이 특정 생체분자들의 부착을 용이하게 하도록 에칭될 수 있다. 본원에 도시된 바와 같이 그루브 (210) 는 정사각형 또는 직사각형과 같은 것 외에, 단면화될 때 포물선으로서 나타날 수도 있다. 그루브 (210) 를 형성하기 위해 이용된 프로세스들은 그루브에 대해 아래로 원하는 깊이까지 전극 시트들에 대해 인접하는 유전체 재료의 모두를 제거할 필요가 있는 것은 아니다.
도 13 은 다른 실시형태에 따른 도 12 의 분자 센서 (200) 의 제조 프로세스에 대한 흐름도이다. 도 13 에 도시된 바와 같이, 단계들 1302 내지 1312 는 단계 1316 에서 기판에 부착되는 다수의 칩들을 형성하기 위해 단계 1314 에서 이후 슬라이스되는 디바이스 스택을 형성하도록 총괄적으로 수행된다.
단계 1302 에서, 제 1 외부 유전체 층이 제공되고 제 1 전극 층은 단계 1304 에서 제 1 외부 유전체 층 상에 성막된다. 제 1 전극 층은 표준 CMOS 성막 기법을 이용하여 성막될 수 있다. 일부 구현들에서, 외부 유전체 층은 예를 들어, 센서들의 더 큰 어레이에 이러한 구조체를 통합하는 센서의 패키징을 용이하게 하거나 또는 더 큰 외부 절연성을 제공하기 위해 다른 외부 유전체 층과는 상이한 두께를 가질 수 있다. 다른 구현들에서, 제 1 외부 유전체 층의 두께는 전극 시트들의 페어들에서의 전극 시트들 사이에 위치된 다른 외부 유전체 층들과 동일할 수도 있다.
단계 1306 에서, 내부 유전체 층은 제 1 전극 층 상에 성막된다. 제 2 전극 층은 전극 층들의 페어를 형성하도록 단계 1308 에서 내부 유전체 층 상에 성막되고 내부 전극 층은 제 1 전극 층과 제 2 전극 층 사이에 있다. 단계 1310 에서, 제 2 외부 유전체 층이 단계 1308 에서 성막되었던 제 2 전극 층 상에 성막된다. 제 2 외부 유전체 층의 두께는 단계 1302 에서 제공된 제 1 외부 유전체 층의 두께와 동일할 수도 있거나 상이할 수도 있다.
단계 1312 에서, 스택에 대해 전극 층들의 최종 개수에 도달했는지의 여부가 결정된다. 도달하였다면 프로세서는 단계 1314 로 진행하고, 스택은 스택의 슬라이스된 부분들로부터 복수의 칩들을 형성하기 위해 스택에서의 층들에 대해 일정 각도로 적어도 한번 관통하여 슬라이스된다. 슬라이싱의 평면은 스택에서의 층들에 대해 실질적으로 직교할 수도 있는데 이는 슬라이싱이 스택에서의 층들에 대해 약 90° 의 각도로 이루어짐을 의미한다. 단계 1312 에서 전극 페어들의 최종 개수에 도달하지 않았다고 결정되면, 프로세스는 단계 1304 로 리턴하여, 단계 1310 에서 성막된 제 2 외부 유전체 층 상에 다른 제 1 전극 층을 성막한다. 단계 1304 내지 1310 에서의 제 1 전극 층, 내부 유전체 층, 제 2 전극 층 및 제 2 외부 유전체 층의 성막은 단계 1312 에서 전극 층들의 페어들의 최종 개수에 도달할 때까지 반복한다.
도 14a 는 도 13 의 제조 프로세스에서 단계들 1302 내지 1312 를 수행하는 것에 의해 형성된 스택 (230) 의 일 예를 제공한다. 도 14a 에 도시된 바와 같이, 제 1 전극 층 (205) 은 제 1 외부 유전체 층 (227) 상에 성막된다. 내부 유전체 층 (209) 은 제 1 전극 층 (205) 상에 성막되고 제 2 전극 층 (219) 은 내부 유전체 층 (209) 상에 성막된다. 제 2 외부 유전체 층 (223) 은 제 2 전극 층 (219) 상에 성막된다. 제 1 전극 층 (205), 내부 유전체 층 (209), 제 2 전극 층 (219) 및 제 2 외부 유전체 층 (223) 을 성막하는 이 패턴은 도 14a 의 예에서 2번 이상 반복되어 전극 층들의 3 개의 페어들을 포함하는 스택 (230) 을 가져온다.
일부 실시형태들에서, 얇은 부착 강화 층은 층들의 부착을 개선하기 위해 전극 층들과 내부 유전체 층들 사이에 계면들에 성막될 수도 있다. 일 예에서, 약 1 내지 약 5 nm 두께의 막 재료는 Ti, Cr, Al, Zr, Mo, Nb, Ta, 또는 Hf 와 같은 재료를 이용하여 계면에서 성막된다.
일부 구현들에서, 전극 층들 (205 및 219) 은 약 1 내지 약 40 nm 의 두께로 성막되거나 또는 일부 구현들에서 약 5 내지 약 15 nm 의 두께로 성막된다. 이러한 구현들에서, 내부 유전체 층들 (209) 은 약 1 내지 약 40 nm 또는 약 2 내지 약 15 nm 의 유사한 두께로 성막될 수 있다. 외부 유전체 층들 (223) 은 약 50 내지 약 2,000 nm, 또는 내부 유전체 층들 (209) 보다 적어도 약 한 자리수 더 큰 크기의 두께로 성막된다.
도 13 의 프로세스로 돌아가면, 단계들 1302 내지 1312 에서 형성된 스택은 스택의 슬라이스된 부분들로부터 복수의 칩들을 형성하기 위해 단계 1314 에서 적어도 한번 관통하여 슬라이스된다. 스택은 스택에 이전에 성막된 층들의 단면을 노출시키기 위해 스택에서 층들에 대해 일정 각도로 슬라이스된다. 일부 구현들에서, 스택은 스택에서의 층들에 대해 90° 각도로 슬라이스된다. 다른 구현들에서, 스택은 스택에서의 층들에 대해 상이한 각도로 슬라이스될 수도 있다. 스택에서의 층들에 대한 슬라이싱 각도를 보다 잘 이해하기 위해, 도 14b 에서의 평면들 (225) 은 본질적으로 도시된 바와 같이 개별적인 칩들 (232) 을 생성하는 스택에서의 층들에 대해 약 90° 의 각도에서의 슬라이스임을 표현한다.
도 14b 는 전극 시트들의 적어도 하나의 페어를 포함하는 복수의 칩들 (232) 을 형성하기 위해 도 14a 의 스택 (230) 을 슬라이싱하는 것을 예시한다. 도 14b 에 도시된 바와 같이, 스택 (230) 은 평면들 (225) 을 따라 슬라이싱되어 3 개의 칩들 (232) 을 형성하고, 이는 동일한 두께/높이 또는 상이한 두께/높이를 가질 수도 있다.
도 13 의 단계 1316 에서, 복수의 칩들이 기판에 부착되어, 제 1 전극 층 또는 층들 및 제 2 전극 층 또는 층들의 슬라이싱된 부분들이 기판에 의해 정의된 기판 평면에 대해 일정 각도로 전극 시트들의 복수의 페어들을 형성하게 된다. 추가로, 내부 유전체 층 또는 층들의 슬라이싱된 부분들은 복수의 내부 유전체 시트들을 형성하고, 각각의 내부 유전체 시트는 전극 시트들의 각각의 페어에서의 각각의 전극 시트 사이에 있다.
도 13 의 제조 프로세스는 하나 이상의 추가적인 프로세스들, 이를 테면, 위에 논의된 도 6 에서의 단계들 중 어느 것이 이어질 수도 있다. 이러한 추가적인 프로세스들은 예를 들어, 각각의 내부 유전체 시트의 노출된 종단부 상에 그루브를 형성하는 것 (예를 들어, 도 6 에서의 단계 602), 커버 층에 갭을 정의하는 것 (예를 들어, 단계 604), 전극 시트의 노출된 에지를 조화처리하는 것 (예를 들어, 단계 606), 게이트 전극을 성막하는 것 (예를 들어, 단계 608), 복수의 채널들을 형성하는 것 (예를 들어, 단계 610), 및 리드 컨덕터들을 접속하는 것 (예를 들어, 단계 612) 을 포함할 수 있다.
도 14c 는 도 13 의 제조 프로세스 동안 기판 (202) 상에 도 14b 로부터의 칩 (232) 의 배치를 도시하는 단면도이다. 도 14c 에 도시된 바와 같이, 칩 (232) 은 다수의 노출된 전극 시트 페어들 (206) 을 드러내도록 90° 회전되고 기판 (202) 에 부착된다. 전극 시트들의 각각의 페어 (206) 는 제 1 전극 시트 (207) 및 제 2 전극 시트 (215) 를 포함하고, 내부 유전체 시트 (208) 는 전극 시트들 사이에 샌드위치된다. 외부 유전체 시트들 (212) 은 칩 (232) 의 단부들 상에 그리고 전극 시트들의 각각의 페어 (206) 사이에 제공된다. 일부 구현들에서, 제 1 또는 마지막 외부 유전체 시트들 (212) 은 다른 외부 유전체 시트들과 상이한 두께를 가질 수도 있다.
도 15 는 일 실시형태에 따른 기판 (202) 상의 다수의 칩들 (232) 의 배치를 예시한다. 기판 (202) 에 더 많은 칩들 (232) 을 추가하는 것은 전극 시트들의 페어들의 수를 증가시키고 이는 결국 전극 시트들의 노출된 단부들에 분자들을 부착하기 위한 더 많은 사이트들을 제공한다. 도 15 의 예에서, 칩들 (232) 은 칩들 (232) 사이의 공간을 갖고 기판 (202) 상에 탑재된다. 일부 구현들에서 칩들 (232) 사이의 공간은 재료, 이를 테면, SiO2 플레이트 또는 SiO2 에 대한 전구체, 이를 테면, HSQ 레지스트로 충전될 수 있고, 이는 이후 전극 시트들의 상부 에지들을 드러내도록 평탄화될 수도 있다. 평탄화는 예를 들어, CMP 폴리싱, FIB 에칭, 또는 PMMA 또는 HSQ 충전 및 RIE 에 의한 에칭 백을 포함할 수도 있다.
도 15 의 예는 칩들이 전극 시트들의 3 개의 페어들 (206) 을 각각 갖는 것을 도시하고 있지만, 다른 구현들은 전극 시트들의 페어들의 상이한 수들을 포함할 수 있다, 이를 테면 칩들은 2 내지 2,000 개 이상의 전극 시트들의 페어들을 갖는다. 각각의 전극 시트는 약 2 내지 약 100 nm 의 두께를 가질 수 있다. 이와 관련하여, 일부 구현들은 완성된 센서에 의해 분석될 분자와 같은 설계 고려사항들에 의존하여, 약 1 내지 약 40 nm, 또는 약 5 내지 약 15 nm 의 두께를 갖는 전극 시트들을 포함할 수도 있다.
도 16 은 일 실시형태에 따라 도 15 의 다수의 칩들 (232) 상에 유전체 커버 층 (216) 을 배치하는 것을 예시한다. 도 16 에 도시된 바와 같이, 유전체 커버 층 (216) 은 갭 (218) 에서 전극 시트 페어 (206) 에서의 전극 시트들의 노출된 부분들에 대해 단일의 분자만을 부착하는 것을 용이하게 할 수 있다. 도 7a 및 도 7b 의 예를 참조하여 위에 논의된 바와 같이, 마스크 라인은 유전체 커버 층이 갭 (218) 을 형성하도록 성막된 후에 성막된 다음 제거될 수 있다. 다른 구현들에서, 갭 (218) 은 갭 (218) 을 형성하기 위한 e-빔 리소그래피 또는 나노-임프린팅 및 마스크되지 않은 영역의 에칭과 같은 패터닝 프로세스를 이용하는 것에 의해 형성될 수도 있다. 일부 예들에서, 갭은 이를 테면, 전극 시트들의 각각의 페어 (206) 에서 단일의 분자의 부착을 용이하게 하기 위해 약 2 내지 약 40 nm, 또는 약 5 내지 약 15 nm 의 폭을 가질 수 있다.
추가로, 그리고 도 6 의 단계 602 및 도 12 의 그루브 (210) 에 대해 위에서 논의된 바와 같이, 내부 유전체 시트들 (208) 의 비마스킹 영역은 예를 들어, RIE, 스퍼터 에칭, 또는 화학적 에칭, 이를 테면, HF 를 이용한 에칭에 의해 에칭되어, 전극 시트 페어들 (206) 에서의 전극 시트들 사이에 그루브들 (210) 을 형성할 수 있다.
도 17 은 분자 센서에 이용하기 위한 구조체의 일 실시형태의 평면도이고, 스택은 다수의 칩들 (232) 및 확산형 리드 컨덕터들 (220) 을 포함한다. 도 17 에 도시된 바와 같이, 리드 컨덕터들 (220) 은 리드 컨덕터가 전극 시트의 에지로부터 컨택 (222) 을 향하여 멀리 연장될수록 그 폭이 넓어진다. 리드 컨덕터들은 전극 시트들로부터 테스트 신호를 반송하기 위한 금과 같은 전도성 재료로 이루어질 수 있다. 일부 구현들에서, 전극 시트들의 두께는 약 10 nm 만큼 작을 수 있다.
리드 컨덕터들은 그 후, 컨택들 (222) 에서 솔더링하는 것을 허용하기 위해 대략 10 nm 의 폭으로부터 마이크로미터의 스케일로 펼쳐질 수도 있다. 컨택들 (222) 은 회로 패키징, 솔더 본딩, 또는 와이어 본딩에 대한 컨택 패드 어레이를 포함할 수 있다. 추가로, 유전체 커버 층 (224) 은 전극 시트들의 각각의 페어 (206) 에 단일의 분자를 부착하기 위하여 전극 시트들의 종단부만이 노출되도록 성막된다.
일부 구현들에서, 위에 논의된 도 10 에 도시된 게이트 전극들 (126 또는 127) 과 같은 게이트 전극이 또한 구조체에 적용되어, 소스 및 드레인 전극들로서 역활을 하는 제 1 시트 전극 (207) 과 제 2 시트 전극 (215) 사이에 전하 캐리어들을 조절하기 위해 전기장을 부여하는 것에 의해 센서에서의 전극 시트들의 페어들 (206)로부터의 판독값들의 정확도들을 개선시킬 수 있다.
도 18 은 일 실시형태에 따라 전극 시트들의 페어들에 유체를 도입하기 위한 채널들이 제공되는 분자 센서에 이용가능한 구조체의 평면도이다. 도 18 의 예에서, 각각의 칩 (232) 은 벽부 (228) 에 의해 분리된 전극 시트들의 페어들 (206) 의 그룹을 별개의 채널에 제공한다. 유체, 이를 테면, 테스트될 분자들의 기체 또는 액체는 그후, 전극 시트들의 다수의 페어들이 유체에서의 분자들을 테스트하기 위해 이용될 수 있도록 채널에 도입될 수 있다. 도 18 의 예에서, 각각의 채널은, 채널에서 전극 시트들의 페어들 (206)을 통한 검출을 위하여 상이한 DNA 핵염기를 포함하는 유체로 채워진다.
도 18 에서 도시된 배열체는 통상적으로, 임계값보다 더 큰 값으로 이탈한 측정값을 제거하고/하거나 임의의 에러를 평균절삭하기 위해, 테스트될 동일한 유체 (예를 들어, 도 18 에서의 분자들 (12, 14, 16, 또는 18) 을 가진 유체) 를 채우는 것에 의해 그리고 전극 시트의 다수의 폐어들 (206) 을 따라 그리고 전극 시트들의 상이한 페어들에 대한 상이한 측정들을 이용하여 에러 수정 또는 보상을 허용할 수 있다. 채널마다 전극 시트들의 3 개의 페어들이 도 18 의 예에 도시되어 있지만, 다른 구현들에서, 상이한 수의 페어들, 이를 테면, 채널마다 10 개 또는 20 개의 페어들 이상의 전극 시트들이 이용될 수 있다.
일부 구현들에서, 도 18 의 구조체는 위에 논의된 도 17 에서의 유전체 커버 층 (124) 과 유사한 하나 이상의 유전체 커버 층들을 더 포함할 수도 있다. 유전체 커버 층 또는 층들은 분자 감지를 위하여 전극 시트들의 좁은 갭 부분만을 노출시키도록 칩들 (232) 의 표면 상에 전극 시트들에 직교하게 또는 전극 시트들에 대해 일정 각도로 성막될 수 있다.
분자 센서 디바이스들에 대해 이용가능한 구조체들 및 이들 구조체들에 대해 위에 논의된 제조 방법들은 이전의 분자 센서들 및 이들을 제조하는데 이용되는 제조 방법들 내에서 구조체에 의해 제공되지 못하는 여러 이점들을 제공한다. 예를 들어, 위에 논의된 구조체들은 전도성 아일랜드들의 나노제조, 위치결정, 및 부착을 필요로 하지 않는다. 통상의 분자 센서들은 통상적으로, 각각의 전극 상에 제조된 나노패턴 또는 각각의 전극 상의 특정 위치에 전사되고 배치된 전도성 아일랜드 (예를 들어, 3 내지 10 nm 의 금 아일랜드) 를 갖고 수평으로 선형인 구성으로 서로 대면하는 박막 전극들의 페어를 포함하는 구조체들을 포함한다. 이러한 전도성 아일랜드의 사이즈, 부착 강도 및 위치결정은 이러한 통상의 분자 센서들의 성능, 신뢰성, 및 수율에 중대한 영향을 줄 수 있고 게놈 시퀀싱의 경우에 특히 그러하다. 일부 경우들에서, 전도성 아일랜드는 심지어 전극들의 품질을 낮출 수도 있다.
이와 대조적으로, 본원에 개시된 구조체들은 전도성 아일랜드들의 나노제조, 부착 또는 정밀한 위치결정을 필요로 하지 않는다. 그 결과, 전도성 아일랜드 사이즈, 위치결정 및 부착강도의 가변성과 연관된 문제들이 일반적으로 회피된다.
다른 이점으로서, 위에 논의된 전극 시트들의 배열체는 통상적으로 이전의 박막 센서 디바이스들에 비해 훨씬 더 높은 전기 전도도를 허용한다. 더 높은 전기 전도도는 개선된 신호 대 잡음 비를 제공할 수 있다.
또 다른 이점으로서, 센서들에 대한 개시된 프로세스들 및 결과적인 구조체들은 전극들 자체에 대한 분자의 부착의 노출된 영역의 사이즈의 보다 양호한 제어를 제공한다. 위에 논의된 바와 같이, 커버 층들의 이용은 분자 부착에 대한 위치의 사이즈를 정확하게 제어할 수 있고 이는 단일의 분자만이 노출된 영역에 대해 부착하는 것을 보장하도록 도울 수 있다. 상술한 프로세스들은 또한 전극들 사이의 유전체 층 두께의 더 정확한 제어를 제공하여 더 높은 디바이스 수율을 용이하게 할 수 있다.
또한, 본원에 설명된 제조 프로세스들은 분자 센서들에서의 구조체들에 대한 통상의 제조 프로세스들에 비해 단순하고 더 낮은 비용을 제공한다. 위에 논의된 다층 성막 및 평탄화 프로세스들은 또한 수 천 개 이상의 초병렬 디바이스 어레이들의 제조를 허용할 수 있다.
실시예들
도 19a 내지 도 19c 및 도 20a 및 도 20b 는 본 개시에 따른 제조 프로세스에 의해 생성된 구조체들을 예시한다. 제조 프로세스는 층형성된 전극 구조체의 일 실시형태를 실시하기 위해 이용된다. 전자 현미경 이미지들은 본원에 방법들의 가시성을 보여주도록 초기 기판 및 최종 평탄화된 구조체의 전자 현미경 이미지들이 제공된다.
도 19a 의 상위 부분은 평편한 기판 상의 병렬 Si 리지들을 포함하는 구조체의 개략적 예시를 제공한다. 이 예시에서 리지들은 다른 도면들 중에서 예를 들어 도 1a 내지 도 1c 및 도 2a 내지 도 2c 에 예시된 "돌출부"(104) 에 상당한다. 본원에 논의된 바와 같이, 분자 센서에 이용가능한 구조체를 생산하는 제조 프로세스들은 나노 스케일 플랫 기판, 이를 테면, SiO2 층으로 선택적으로 코팅된 Si 웨이퍼로 시작한다. 도 19a 에 상위 부분에 예시된 리지들을 갖는 구조체들은 나노임프린트 리소그래피를 이용하는 것에 의해 제작되었다. PMMA 레지스트는 나노임프린트 몰드에 의해 스핀 코칭에 의해 패턴화되어, 병렬 시리즈들의 로우들이 레지스트에 의해 보호되었다. 그 후, 리액티브 이온 에칭 (RIE) 이 이용되어, 레지스트에 의해 보호되지 않은 대략 300 nm 의 재료 하방으로 에칭되었고, 대략 100 nm 의 폭으로 측정되고 약 100 nm 피치로 이격된 일련의 상승된 Si 리지들을 남겨둔다. 따라서 형성된 구조체의 확인은 도 19a 의 하위 부분에 마무리된 Si 기판의 SEM 이미지에 의해 제공된다.
기판으로서, 도 19a 의 구조체를 이용하여, OAD 가 도 19b 에 예시된 바와 같이 45° 의 각도로 수행되었고 SiO2 및 금 (Au) 의 층들을 교번시키고, 제 1 SiO2 층은 약 50 nm 두께로 측정되고 후속 층들은 약 10 nm 두께로 측정되었다. 성막된 10 nm SiO2 및 Au 의 20 개의 교번 층들이 있었다.
그 후, 도 19b 의 결과적인 다층 구조체는 평탄화되어 도 19c 의 상위 부분에 개략적으로 예시된 구조체를 가져왔다. 약 10 nm-폭으로 측정된 교번 스트립들을 상부 표면 상에서 노출시키도록 TEM 현미경에 대한 폴리싱 화합물을 이용하여 상위 표면을 미세하게 폴리싱하는 것에 의해 평탄화가 수행되었다. 평탄화로부터 초래된 구조체는 10 nm-폭 SiO2 절연 스페이서들에 의해 분리된 금 (Au) 전극들을 포함한다. 따라서 형성된 구조체의 확인은 도 19c 의 하위 부분에 평탄화된 구조체의 SEM 이미지에 의해 제공된다.
도 20a 는 도 20c 로부터의 구조체의 단차부 에지 상을 아래로 내려보아 이미징하는 것에 의해 획득된 SEM 이미지를 기술한다. 상부 표면 상을 아래로 내려본 투사 전자 현미경 (Transmission Electron Microscopy; TEM) 및 스캐닝 투사 전자 현미경 (Scanning Transmission Electron Microscopy; STEM) 이미지들은 도 20b 에 제공되며, 이는 이 결과적인 층형성된 전극 구조체에서의 Au 및 SiO2 의 교번하는 표면 노출된 스트립들을 선명하게 도시한다.
본 개시의 예의 실시형태들의 상술한 설명은 당업자가 본 개시의 실시형태들을 행하거나 이용하도록 하게 위해 제공된다. 이러한 예들에 대한 다양한 수정예들이 당업자들에게는 자명할 것이고, 본원에서 개시된 원리들은 본 개시의 범위를 벗어나지 않으면서 다른 예들에 적용될 수도 있다. 상술한 실시형태들은 단지 예시에 불과하며 제한을 두기 위한 것이 아니고, 본 개시의 범위는 상술한 설명에 의해서라기 보다는 다음의 청구항들에 의해 나타내어진다. 청구항의 등가성의 의미 및 범위 내에 오는 모든 수정들이 본 발명의 범위 내에서 포함되는 것으로 한다.

Claims (20)

  1. 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법으로서,
    기판 평면에 대해 일정 각도로 기판으로부터 돌출한 돌출부를 갖는 상기 기판 평면을 정의하는 기판을 제공하는 단계;
    상기 기판 평면에 대해 상기 일정 각도로 제 1 전극 시트를 형성하기 위해 상기 돌출부의 측을 따라 일정 배향으로 제 1 전극 층을 성막하는 단계;
    상기 기판 평면에 대해 상기 일정 각도로 내부 유전체 시트를 형성하기 위해 상기 제 1 전극 층 상에 내부 유전체 층을 성막하는 단계;
    상기 기판 평면에 대해 상기 일정 각도로 제 2 전극 시트를 형성하기 위해 상기 내부 유전체 층 상에 제 2 전극 층을 성막하는 단계로서, 상기 제 1 전극 시트와 상기 제 2 전극 시트는 상기 제 1 전극 시트와 상기 제 2 전극 시트 사이에서 상기 내부 유전체 시트에 의해 이격되는 전극 시트들의 페어를 형성하는, 상기 제 2 전극 층을 성막하는 단계;
    상기 기판 평면에 대해 일정 각도로 외부 유전체 시트를 형성하기 위해 상기 제 2 전극 층 상에 외부 유전체 층을 성막하는 단계;
    전극 시트들의 이격된 페어들을 형성하기 위해 상기 제 1 전극 층, 상기 내부 유전체 층, 상기 제 2 전극 층 및 상기 외부 유전체 층의 성막을 적어도 한번 반복하는 단계로서, 내부 유전체 시트가 상기 전극 시트들의 페어에서의 각각의 전극 시트 사이에 있고 외부 유전체 시트가 전극 시트들의 각각의 페어 사이에 있는, 상기 제 1 전극 층, 상기 내부 유전체 층, 상기 제 2 전극 층 및 상기 외부 유전체 층의 성막을 적어도 한번 반복하는 단계;
    상기 전극 시트들의 페어들, 상기 내부 유전체 시트들, 및 상기 외부 유전체 시트들을 평탄화하는 단계; 및
    각각의 내부 유전체 시트의 노출된 종단부를 제거하여, 각각의 내부 유전체 시트에서, 평탄화된 에지로부터 상기 기판을 향하여 하강한 그루브들을 형성하는 단계를 포함하는, 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법.
  2. 제 1 항에 있어서,
    각각의 내부 유전체 층은 제 1 두께로 성막되고, 각각의 외부 유전체 시트는 상기 제 1 두께보다 적어도 한 자리수 더 큰 크기의 제 2 두께로 성막되는, 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법.
  3. 제 1 항에 있어서,
    평탄화하는 단계 이전에, 성막된 상기 제 1 전극 층들, 내부 유전체 층들, 제 2 전극 층들 및 외부 유전체 층들에 의해 형성된 스택에 인접하여 기계적 지지 블록 재료를 부착하는 단계를 더 포함하는, 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 내부 유전체 시트들 및 상기 외부 유전체 시트들은 상이한 유전체 재료들을 포함하는, 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법.
  5. 제 1 항에 있어서,
    각각의 내부 유전체 시트에서 상기 그루브를 형성하는 단계는:
    상기 내부 유전체 시트의 부분들을 제거하는 단계; 및
    전극 시트들의 상기 페어 사이에서의 전기적, 용량 또는 광학 측정에 기초하여 상기 내부 유전체 시트의 추가적인 제거를 정지하는 단계를 포함하는, 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법.
  6. 제 1 항에 있어서,
    전극 시트들의 상기 이격된 페어들에 복수의 리드 컨덕터들을 접속하는 단계를 더 포함하고, 각각의 리드 컨덕터는 개별적인 전극 시트에 접속되고, 각각의 리드 컨덕터는 리드 컨덕터가 상기 전극 시트의 에지로부터 멀리 연장될 때 폭이 넓어지는 (diverge), 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법.
  7. 제 1 항에 있어서,
    전극 시트들의 상기 이격된 페어들에서의 전극 시트에 의해 정의된 전극 평면에 직교하고 그리고 상기 기판 평면에 평행한 게이트 전극을 성막하는 단계를 더 포함하는, 분자 센서 디바이스에 이용가능한 구조체를 제조하는 방법.
  8. 분자 센서에서 이용가능한 디바이스 스택을 제조하는 방법으로서,
    제 1 외부 유전체 층을 제공하는 단계;
    상기 제 1 외부 유전체 층 상에 제 1 전극 층을 성막하는 단계;
    상기 제 1 전극 층 상에 제 1 두께를 가지는 내부 유전체 층을 성막하는 단계;
    상기 내부 유전체 층 상에 제 2 전극 층을 성막하는 단계;
    상기 제 2 전극 층 상에 제 2 두께를 가지는 제 2 외부 유전체 층을 성막하는 단계로서, 상기 제 2 외부 유전체 층의 상기 제 2 두께는 상기 내부 유전체 층의 상기 제 1 두께보다 적어도 한 자리수 더 큰 크기인, 상기 제 2 외부 유전체 층을 성막하는 단계;
    상기 스택의 슬라이스된 부분들로부터 적어도 2 개의 칩들을 형성하기 위해 상기 스택에서의 층들에 대해 일정 각도로 적어도 한번 상기 스택을 관통하여 슬라이스하는 단계;
    상기 제 1 전극 층 및 상기 제 2 전극 층의 슬라이스된 부분들이 기판에 의해 정의된 기판 평면에 대해 일정 각도로 전극 시트들의 복수의 페어들을 형성하도록 그리고 상기 내부 유전체 층의 슬라이스된 부분들이 복수의 내부 유전체 시트들을 형성하도록, 상기 기판에 칩들을 부착하는 단계로서, 각각의 내부 유전체 시트는 전극 시트들의 각각의 페어에서의 각각의 전극 시트 사이에 있는, 상기 칩들을 부착하는 단계; 및
    각각의 내부 유전체 시트의 노출된 종단부 상에 위치된 그루브를 형성하는 단계를 포함하는, 분자 센서에서 이용가능한 디바이스 스택을 제조하는 방법.
  9. 제 8 항에 있어서,
    상기 디바이스 스택을 형성하는 것은, 복수의 칩들 중 각각의 칩이 전극 시트들의 다수의 페어들을 포함하도록, 상기 제 1 전극 층, 상기 내부 유전체 층, 상기 제 2 전극 층 및 상기 제 2 외부 유전체 층의 성막을 적어도 한번 반복하는 단계를 더 포함하는, 분자 센서에서 이용가능한 디바이스 스택을 제조하는 방법.
  10. 삭제
  11. 제 8 항에 있어서,
    전극 시트들의 상기 복수의 페어들에서의 전극 시트에 의해 정의된 전극 평면에 직교하고 그리고 상기 기판 평면에 평행한 게이트 전극을 성막하는 단계를 더 포함하는, 분자 센서에서 이용가능한 디바이스 스택을 제조하는 방법.
  12. 분자 센서 디바이스에서 이용가능한 구조체로서,
    기판 평면을 정의하는 기판;
    상기 기판 평면에 대해 일정 각도로 상기 기판에 대한 전극 시트의 에지 상에 부착된 전극 시트들의 이격된 페어들;
    전극 시트들의 각각의 페어에서의 상기 전극 시트들 사이에 배치되는 제 1 두께를 가지는 내부 유전체 시트; 및
    전극 시트들의 이격된 페어들 사이에 배치된 제 2 두께를 가지는 외부 유전체 시트로서, 상기 외부 유전체 시트의 상기 제 2 두께는 상기 내부 유전체 시트의 상기 제 1 두께보다 적어도 한 자리수 더 큰 크기인, 상기 외부 유전체 시트를 포함하고,
    상기 기판의 맞은 편의 각각의 전극 시트의 에지, 내부 유전체 시트 및 외부 유전체 시트는 동일 평면에 있는, 분자 센서 디바이스에서 이용가능한 구조체.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 내부 유전체 시트들 및 상기 외부 유전체 시트들은 상이한 유전체 재료들을 포함하는, 분자 센서 디바이스에서 이용가능한 구조체.
  15. 제 12 항에 있어서,
    상기 기판의 맞은 편의 각각의 내부 유전체 시트의 노출된 종단부 상에 위치된 그루브를 더 포함하는, 분자 센서 디바이스에서 이용가능한 구조체.
  16. 제 12 항에 있어서,
    상기 기판의 맞은 편의 전극 시트들의 상기 이격된 페어들의 에지들의 부분들을 커버하는 유전체 커버 층들을 더 포함하고, 상기 유전체 커버 층들은 전극 시트들의 상기 이격된 페어들의 일부분이 노출되는 갭에 의해 이격되어 있는, 분자 센서 디바이스에서 이용가능한 구조체.
  17. 제 16 항에 있어서,
    유전체 커버 층들 사이의 상기 갭은 폭이 2 nm 내지 40 nm 인, 분자 센서 디바이스에서 이용가능한 구조체.
  18. 제 12 항에 있어서,
    복수의 리드 컨덕터들로서, 상기 복수의 리드 컨덕터들의 각각의 리드 컨덕터는 복수의 페어들의 전극 시트로부터 연장되는, 상기 복수의 리드 컨덕터들; 및
    복수의 컨택들로서, 상기 복수의 컨택들의 각각의 컨택은 상기 복수의 리드 컨덕터들 중 한 리드 컨덕터와 전기 통신하는, 상기 복수의 컨택들을 더 포함하고,
    상기 복수의 리드 컨덕터들 중 각각의 리드 컨덕터는 상기 전극 시트의 에지로부터 상기 컨택으로 폭이 넓어지는, 분자 센서 디바이스에서 이용가능한 구조체.
  19. 제 12 항에 있어서,
    상기 이격된 페어들에서의 전극 시트에 의해 정의된 전극 평면에 직교하고 그리고 상기 기판 평면에 평행한 게이트 전극을 더 포함하는, 분자 센서 디바이스에서 이용가능한 구조체.
  20. 제 12 항에 있어서,
    상기 구조체는 분자 센서에서 전자 신호를 측정하는 것에 의해 DNA 분자, 항체 분자, 뉴클레오티드, 및 단백질 분자 중 적어도 하나를 검출하기 위해 이용되는 상기 분자 센서의 일부분을 포함하는, 분자 센서 디바이스에서 이용가능한 구조체.
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