JP2019523411A - 分子感知デバイスのための多電極構造およびそれの作成方法 - Google Patents

Abstract

分子センサデバイスで使用可能な構造は、基板平面を画定する基板と、基板平面に対する角度で基板に取り付けられる離間した電極シートの対とを備える。構造はさらに、各対の電極シートの中の各電極シートの間の内側誘電体シートと、各対の電極シートの間の外側誘電体シートとを含む。さらに、電極および誘電体層の斜角堆積と、結果として生じるスタックの平坦化と、その中に溝を形成するための各内側誘電体シートの端部分の除去とを含む、分子センサのための構造を製造するための加工方法が開示される。

Description

（関連出願の相互参照）
本願は、２０１６年７月２６日に出願され“Ｍｕｌｔｉ−Ｅｌｅｃｔｒｏｄｅ Ｍｏｌｅｃｕｌａｒ Ｓｅｎｓｉｎｇ Ｄｅｖｉｃｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｔｈｅ Ｓａｍｅ”と題された米国出願第１５／２２０，３０７号に対する優先権を主張するものであり、該出願の開示の全体は、参照により本明細書中に援用される。

本開示は、ナノ加工およびナノエレクトロニクスに関する。より具体的には、本開示は、デバイススタック等の構造と、ゲノム配列決定およびＤＮＡ配列決定を含む、分子を感知および分析するためのデバイスで使用可能な構造の加工とに関する。

分子分析は、精密医療またはナノ技術等の種々の分野でますます多くの注目を集めている。一実施例は、ゲノムを配列決定するための分子の分析を含む。１９４６年のＡｖｅｒｙの重要な研究は、ＤＮＡが生物の特質を決定する材料であることを実証した。ＤＮＡの分子構造は、次いで、最初に１９５３年にＷａｔｓｏｎおよびＣｒｉｃｋによって説明され、１９６２年ノーベル医学賞を受賞した。本研究は、ＤＮＡ分子の化学文字（塩基）が基礎的生物学的情報をコード化することを明確にした。本発見以降、本配列を実際に実験的に測定する手段を開発する協調努力が存在している。ＤＮＡを系統的に配列決定するための最初の方法は、１９７８年にＳａｎｇｅｒによって導入され、１９８０年ノーベル化学賞を受賞した。

ゲノムを配列決定するための基本的方法は、１９８０年代後半に商業機器プラットフォームにおいて自動化され、最終的に、２００１年に第１のヒトゲノムの配列決定を可能にした。これは、何千もの専用ＤＮＡ配列決定機器の出力に依拠し、何十億ドルもの費用において１０年間で膨大な公的および私的努力を要したことの結果であった。本努力の結果は、ヒトゲノムを配列決定するために要求される費用および時間を劇的に削減することを目的に、いくつかの「大規模並列」配列決定プラットフォームの開発の動機になった。そのような大規模並列配列決定プラットフォームは、概して、高度に小型化されたマイクロ流体フォーマットで、数百万から数十億もの配列決定反応を同時に処理することに依拠する。これらのうちの最初のものは、費用および機器時間の千倍の削減を達成した、４５４プラットフォームとして、２００５年にＲｏｔｈｂｅｒｇによって発明および商品化された。しかしながら、４５４プラットフォームは、依然として約１００万ドルを要求し、ゲノムを配列決定するために１ヶ月超かかった。

配列決定の品質および正確度のさらなる改良、および費用および時間の削減が、依然として必要とされる。これは特に、臨床グレードの品質で数百万もの個人のゲノムを配列決定することが望ましい、精密医療での幅広い使用のために、ゲノム配列決定を実用的にするために当てはまる。

多くのＤＮＡ配列決定技法は、蛍光レポータとともに光学手段を利用するが、そのような方法は、煩雑であり、検出速度が遅く、大量生産して費用をさらに削減することが困難であり得る。無標識ＤＮＡまたはゲノム配列決定アプローチは、特に、急速に、かつ安価な方法で達成されることができる、電子信号検出と組み合わせられたときに、蛍光タイプ標識化プロセスおよび関連付けられる光学システムを使用する必要がないという利点を提供する。

この点に関して、あるタイプの分子電子デバイスは、被分析物分子が回路に付着したときに電子信号変化を測定することによって、ＤＮＡ、ＲＮＡ、タンパク質、およびヌクレオチド等の単分子生体分子被分析物を検出することができる。そのような方法は、無標識であり、したがって、複雑で嵩張る高価な蛍光タイプ標識化装置を使用することを回避する。

現在の分子電子デバイスは、種々の用途のために分子を電子的に測定することができるが、それらは、実用的な様式で最大数百万のスケールで多くの被分析物を急速に感知するために必要とされる拡張可能性および製造可能性が欠けている。そのような高度に拡張可能な方法は、多くの場合、数百万から数十億もの独立したＤＮＡ分子を分析するために必要とされる、ＤＮＡ配列決定用途のために特に重要である。加えて、現在の分子電子デバイスの製造は、概して、必要とされる高いレベルの精度に起因して高価である。

本開示の種々の実施形態では、分子センサデバイスで使用可能な構造を製造する方法が、説明される。本方法は、基板平面に対する角度で基板から突出する突出部を伴って、基板平面を画定する基板を提供するステップと、突出部の側面に沿った配向で第１の電極層を堆積させ、基板平面に対する角度で第１の電極シートを形成するステップと、第１の電極層上に内側誘電体層を堆積させ、基板平面に対する角度で内側誘電体シートを形成するステップと、内側誘電体層上に第２の電極層を堆積させ、基板平面に対する角度で第２の電極シートを形成するステップであって、第１の電極シートおよび第２の電極シートは、第１の電極シートと第２の電極シートとの間で内側誘電体シートによって離間される電極シートの対を形成する、ステップと、第２の電極上に外側誘電体層を堆積させ、基板平面に対する角度で外側誘電体シートを形成するステップと、第１の電極層、内側誘電体層、第２の電極層、および外側誘電体層の堆積を少なくとも１回繰り返し、電極シートの対の中の各電極シートの間の内側誘電体シートおよび各対の電極シートの間の外側誘電体シートを伴って、離間した電極シートの対を形成するステップと、電極シートの対、内側誘電体シート、および外側誘電体シートを平坦化するステップと、各内側誘電体シートの露出端部分を除去し、基板に向かって平坦化された縁から降下する溝を各内側誘電体シートに形成するステップとを含む。

ある実施例では、各内側誘電体層は、第１の厚さで堆積され、各外側誘電体シートは、第２の厚さで堆積され、第２の厚さは、第１の厚さよりも少なくとも１桁大きい。

いくつかの側面では、本方法はさらに、平坦化するステップに先立って、堆積された第１の電極層、内側誘電体層、第２の電極層、および外側誘電体層によって形成されるスタックに隣接して、機械的支持ブロック材料を取り付けるステップを含んでもよい。ブロック材料は、平坦化中に構造を支持することができる。

種々の実施例では、内側誘電体シートおよび外側誘電体シートは、異なる誘電材料を備える。ある事例では、異なる材料は、溝を形成するため等に、外側誘電体シートの露出外縁の存在下で内側誘電体シートの露出縁の選択的エッチングを可能にする。

種々の実施形態では、各内側誘電体シート内の溝の形成は、内側誘電体シートの部分を除去するステップと、電極シートの対の間の電気、静電容量、または光学測定に基づいて、内側誘電体シートのさらなる除去を停止するステップとを含む。

いくつかの側面では、製造方法はさらに、基板の反対側の複数対の電極シートに対する角度で、または垂直に誘電体カバー層を堆積させ、離間した電極シートの対の一部を露出する間隙を画定するステップを含んでもよい。さらに、本方法は、露出縁上への金属または分子の付着を促進するため等に、各電極シートの露出縁を粗面化するステップを含んでもよい。

センサデバイスで使用するための構造を適合する際に、本方法はさらに、各リード導体が個別の電極シートに接続された、複数のリード導体を離間した電極シートの対に接続するステップを含んでもよく、リード導体が電極シートの縁から離れるように延在するにつれて、各リード導体は、幅が分散する。ある実施例では、本方法はさらに、基板平面と平行に、かつ離間した電極シートの対の中の電極シートによって画定される電極平面と垂直に、ゲート電極を堆積させるステップを含んでもよい。また、ある実施形態では、本方法はさらに、各チャネルが少なくとも２対の電極シートの露出部分に流体を導入するように配列された、複数のチャネルを形成するステップを含んでもよい。

本開示の他の実施形態では、分子センサで使用可能なデバイススタックを製造する方法が、開示される。本方法は、第１の外側誘電体層を提供するステップと、第１の外側誘電体層上に第１の電極層を堆積させるステップと、第１の電極層上に内側誘電体層を堆積させるステップと、内側誘電体層上に第２の電極層を堆積させるステップと、第２の電極層上に第２の外側誘電体層を堆積させるステップと、スタックの中の層に対する角度で、少なくとも１回、スタックを通してスライスし、スタックのスライスされた部分から少なくとも２つのチップを形成するステップと、第１の電極層および第２の電極層のスライスされた部分が、基板によって画定される基板平面に対する角度で複数対の電極シートを形成するように、かつ内側誘電体層のスライスされた部分が、各対の電極シートの中の各電極シートの間に各内側誘電体シートを伴って複数の内側誘電体シートを形成するように、チップを基板に取り付けるステップとを含む。ある側面では、デバイススタックを形成するステップはさらに、複数のチップのうちの各チップが、複数対の電極シートを含むように、第１の電極層、内側誘電体層、第２の電極層、および第２の外側誘電体層の堆積を少なくとも１回繰り返すステップを含む。

種々の実施例では、内側誘電体層は、第１の厚さを有し、第２の外側誘電体層は、第１の厚さよりも少なくとも１桁大きい第２の厚さを有する。さらに、内側誘電体層および外側誘電体層は、異なる誘電材料を備えてもよい。

種々の実施形態では、本方法はさらに、各内側誘電体シートの露出端部分上に位置する溝を形成するステップを含んでもよい。加えて、本方法はさらに、基板の反対側の複数対の電極シートに対する角度で、または垂直に誘電体カバー層を堆積させ、複数対の電極シートの一部を露出する間隙を画定するステップを含んでもよい。いくつかの実施例では、本方法は、各電極シートの露出縁を粗面化するステップを含んでもよい。

種々の側面では、本方法はさらに、基板平面と平行に、かつ複数対の電極シートの中の電極シートによって画定される電極平面と垂直に、ゲート電極を堆積させるステップを含む。いくつかの実施例では、本方法はさらに、各チャネルが複数対の電極シートのうちの少なくとも２対の電極シートの露出部分に流体を導入するように配列された、複数のチャネルを形成するステップを含んでもよい。

本開示の種々の実施形態では、分子センサデバイスで使用可能な構造が、説明される。そのような構造は、本明細書に説明される製造方法を用いて加工されることができる。種々の実施例では、分子センサデバイスで使用可能な構造は、基板平面を画定する基板と、基板平面に対する角度で、電極シートの縁上で基板に取り付けられる、離間した電極シートの対と、各対の電極シートの中の電極シートの間に配置される、内側誘電体シートと、離間した電極シートの対の間に配置される、外側誘電体シートとを備え、基板の反対側の各電極シート、内側誘電体シート、および外側誘電体シートの縁は、同一平面上にあり、基板平面と略平行である。

種々の実施例では、各内側誘電体シートは、第１の厚さを有し、各外側誘電体シートは、第１の厚さよりも少なくとも１桁大きい第２の厚さを有する。

種々の実施例では、構造は、基板の反対側の各内側誘電体シートの露出端部分上に位置する溝を備える。さらに、いくつかの実施例では、内側誘電体シートおよび外側誘電体シートは、異なる誘電材料を備える。例えば、ＳｉＯ_２を備える内側誘電体シートは、内側誘電体シートの露出端部分に溝を形成するため等に、Ａｌ_２Ｏ_３を備える外側誘電体シートの存在下で選択的にエッチングされてもよい。

いくつかの実施例では、構造はさらに、基板の反対側の離間した電極対の縁の部分を被覆する、誘電体カバー層であって、離間した電極対の一部が露出される間隙によって離間される、誘電体カバー層を備えてもよい。間隙は、ある側面では、幅が約２ｎｍ〜約４０ｎｍであってもよい。

ある側面では、基板の反対側の各電極シートの露出縁は、電極シートの露出縁上への他の金属堆積物または分子の接合を改良するため等に、粗面化されている場合がある。

種々の実施形態では、構造はさらに、複数のリード導体であって、複数のリード導体のうちの各リード導体は、複数対の電極シートから延在する、複数のリード導体と、複数の接点であって、複数の接点のうちの各接点は、複数のリード導体のうちのリード導体と電気通信する、複数の接点と備えてもよく、複数のリード導体のうちの各リード導体は、電極シートの縁から接点まで幅が分散する。構造はまた、基板平面と平行であり、かつ離間対の中の電極シートによって画定される電極平面と垂直である、ゲート電極を備えてもよい。

種々の実施例では、構造はさらに、複数のチャネルのうちの各チャネルが複数対のうちの少なくとも２対の電極シートの露出部分に流体を導入するように配列された、複数のチャネルを備える。いくつかの実施例では、構造は、分子センサ内の電子信号を測定することによって、ＤＮＡ分子、ヌクレオチド、抗体分子、およびタンパク質分子のうちの少なくとも１つを検出するために使用される、分子センサの一部を備える。そのような分子センサは、ゲノム配列決定に使用されてもよい。

本開示の実施形態の特徴および利点は、図面と併せて解釈されるとき、以下に記載される発明を実施するための形態から、より明白となるであろう。図面および関連付けられる説明は、請求項の範囲を限定するためではなく、本開示の実施形態を図示するために提供される。

図１Ａは、ある実施形態による、低堆積角および犠牲上層を使用して、３層薄膜デバイススタックを連続的に堆積させることによる、分子センサの加工を示す、断面図である。 図１Ｂは、図１Ａの分子センサのさらなる加工を示す、断面図である。 図１Ｃは、加工後の図１Ａおよび１Ｂの分子センサの断面図である。 図２Ａは、ある実施形態による、低堆積角および取外可能シェードを使用して、３層薄膜デバイススタックを連続的に堆積させることによる、分子センサの加工を示す、断面図である。 図２Ｂは、図２Ａの分子センサのさらなる加工を示す、断面図である。 図２Ｃは、加工後の図２Ａおよび２Ｂの分子センサの断面図である。 図３は、低入射角斜方堆積を利用する実施形態による、図１Ｃまたは図２Ｃの分子センサの製造プロセスのためのフローチャートである。 図４Ａは、ある実施形態による、高堆積角を使用して３層薄膜デバイススタックを連続的に堆積させることによる、分子センサの加工を示す、断面図である。 図４Ｂは、加工後の図４Ａの分子センサの断面図である。 図５は、高入射角斜方堆積を利用する実施形態による、図４Ｂの分子センサの製造プロセスのためのフローチャートである。 図６は、ある実施形態による、付加的製造プロセスのためのフローチャートである。 図７Ａは、図６の製造プロセス中のマスク線の堆積を示す、分子センサの断面図である。 図７Ｂは、誘電体カバー層を堆積させ、図７Ａのマスク線を除去した後の図７Ａの分子センサの断面図である。 図８は、ある実施形態による、電極シートの露出部分の粗面化を図示する、図７Ｂの分子センサの断面図である。 図９は、ある実施形態による、分岐リード導体を伴う分子センサの上面図である。 図１０は、ある実施形態による、ゲート電極を伴う図９の分子センサの上面図である。 図１１は、ある実施形態による、流体を電極シートの対に導入するためのチャネルを伴う分子センサの上面図である。 図１２は、ある実施形態による、層のスタックを形成し、スタックを通してスライスすることによって製造される、分子センサを描写する。 図１３は、ある実施形態による、図１２の分子センサの製造プロセスのためのフローチャートである。 図１４Ａは、図１３の製造プロセス中の層のスタックの断面図である。 図１４Ｂは、図１３の製造プロセス中にチップを形成するための図１４Ａのスタックのスライシングを図示する。 図１４Ｃは、図１３の製造プロセス中の基板上の図１４Ｂからのチップの設置を示す、断面図である。 図１５は、ある実施形態による、基板上の複数のチップの設置を図示する。 図１６は、ある実施形態による、図１５の複数のチップ上の誘電体カバー層の設置を図示する。 図１７は、ある実施形態による、分岐リード導体を伴う分子センサの上面図である。 図１８は、ある実施形態による、流体を電極シートの対に導入するためのチャネルを伴う分子センサの上面図である。 図１９Ａ−１９Ｃは、ＯＡＤおよび平坦化ステップによって利用可能な構造の実施形態を図示する。 図１９Ａ−１９Ｃは、ＯＡＤおよび平坦化ステップによって利用可能な構造の実施形態を図示する。 図１９Ａ−１９Ｃは、ＯＡＤおよび平坦化ステップによって利用可能な構造の実施形態を図示する。 図２０Ａおよび２０Ｂは、本開示による、構造のＴＥＭおよびＳＴＥＭ画像を提供する。 図２０Ａおよび２０Ｂは、本開示による、構造のＴＥＭおよびＳＴＥＭ画像を提供する。

以下の詳細な説明では、多数の具体的詳細が、本開示の完全な理解を提供するように記載される。しかしながら、開示される種々の実施形態は、これらの具体的詳細のうちのいくつかを伴わずに実施され得ることが、当業者に明白であろう。他の事例では、周知の構造および技法は、種々の実施形態を不必要に曖昧にすることを回避するために詳細に示されていない。

本明細書で使用されるように、用語「構造」は、概して、基板上に金属および／または誘電体層を堆積させることによって形成されるもの等、任意の組み合わせにおいて、基板層、電極層、または誘電体層のうちの少なくとも１つを備える、物理的構築物を指す。本明細書の「構造」は、分子センサの一部、または分子電子構成要素または任意の他のデバイスの一部であってもよい。ある事例では、本明細書の「構造」は、いくつかあるプロセスの中でも、構造内の電極の対を横断して生体分子または他の分子を配置することによって、稼働分子センサに変換されることができる。ある事例では、例えば、基板上に交流電極および誘電体層を備える、構造もまた、分子センサで使用可能またはそれのために使用可能な構造と称され得る。

本明細書で使用されるように、用語「デバイススタック」は、「構造」の実施形態であり、概して、金属および誘電体層を備える、材料の複数の層を有する構造を指す。非限定的実施例では、デバイススタックは、２つの電極層の間に挟持された誘電体層をさらに備える、３層（ｔｈｒｅｅ−ｌａｙｅｒまたはｔｒｉ−ｌａｙｅｒ）配列を備える。

本明細書で使用されるように、斜角堆積または「ＯＡＤ」は、堆積を受容する平面基板に対して９０°未満の入射角で金属等の材料を堆積させるプロセスを指す。通常の堆積は、概して、基板の頂面と同一平面上にある層を必然的に作成する、基板平面に直交する（９０°）材料の堆積を指す。ＯＡＤは、一方で、基板平面から突出する垂直表面もまた、材料の堆積を受容することができるように、９０°未満の角度（０°または「水平に」を含む）での基板上への堆積を含む。ＯＡＤの定義は、本明細書では、基板シートの上面上に材料を堆積させ得ないが、むしろ堆積流に対面する基板の縁上の堆積および堆積流に対面する基板から発する任意の突出部の表面上の堆積のみをもたらし得る、０°（「水平」または「横」とも称される）堆積を含むように、拡張される。

低角堆積

図１Ａ−１Ｃの断面図は、基板平面１０３に対して交互の薄膜および厚膜の低角（約０°〜約２０°）または０°（水平）入射膜堆積を使用することによって等、本開示の加工プロセスの種々のステップを実行することによって取得される、中間構造１００の実施形態を図示する。例えば、図１Ａに図示されるように、３層薄膜構造またはデバイススタック１１１は、第１の電極シート１０７、内側誘電体シート１０８、および第２の電極シート１１５の連続堆積によって形成されてもよい。図１Ａの構造１００は、非限定的実施形態によると、セパレータとしてより厚い外側誘電体シート１１２を伴う複数の隣接する３層デバイススタック１１１を形成するように、より厚い外側誘電体シート１１２の堆積によって、次いで、３つの層の第１の電極シート１０７、内側誘電体シート１０８、および第２の電極シート１１５の堆積の反復によって、加工される。

図１Ａ−１Ｃに示されるように、構造１００は、基板１０２によって画定される基板平面１０３に対する角度で基板１０２から突出する突出部１０４とともに、支持基板１０２を含む。突出部１０４は、基板平面１０３と実質的に垂直に、または約９０°〜約４５°等の基板平面１０３に対する別の角度で配置されてもよい。種々の実施形態では、突出部１０４は、基板１０２上の材料のブロックとして出現してもよい。支持板１０２は、例えば、ＳｉＯ_２またはＳｉＯ_２コーティングを有するＳｉを備えてもよい。図１Ａ−１Ｃの実施例では、突出部１０４は、基板平面１０３と垂直に基板１０２から延在するブロックを備える。他の実装では、突出部１０４は、例えば、基板平面１０３に対する４５°または６０°角度等の異なる角度で、基板１０２から突出してもよい。

突出部１０４は、例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３、またはＭｇＯ等の誘電材料を備えてもよい。種々の実施例では、基板１０２および突出部１０４の組み合わせは、基板材料のより大きいブロックの一部を除去（例えば、アブレート）し、階段状特徴を作成することによって、または基板１０２上に突出部１０４（例えば、誘電材料のブロック）を取り付けることによって、形成されることができる。突出部１０４は、基板平面１０３に対する角度で誘電体および／または電極層の堆積のための構造支持を提供することができる。

図１Ａは、薄膜および厚膜堆積プロセスステップに起因する、構造１００の実施形態を図示する。堆積物は、突出部１０４および基板１０２の階段状の組み合わせの上に作製される。本実施形態では、犠牲上層および側面層１１９が、複数の３層デバイススタック１１１の横堆積を可能にするように含まれる。図１Ａの実施例では、堆積角は、図１Ａの右側の大きい矢印によって示されるように、水平であり得る、または水平面１０３から約±２０°以内であってもよい。ＯＡＤプロセスによって堆積される第１の伝導性電極シート１０７は、横にまたは低堆積角で堆積される薄膜を備える。プロセスは、内側誘電体シート１０８、次いで、第２の電極シート１１５の堆積によって継続される。本プロセスは、多くのデバイススタック１１１を形成するように繰り返されることができ、各デバイススタックは、電極シートの対１０６を含み、電極シートの対の１０６の間に内側誘電体シート１０８を伴い、各デバイススタック１１１は、デバイススタック層の堆積の繰り返しサイクルの間に堆積されるより厚い外側誘電体シート１１２によって分離される。

より厚い誘電体シート１１２は、各３層デバイススタックの間に堆積される。図１Ａ−１Ｃは、構造を描写する本明細書の全ての他の図面とともに、種々の要素のサイズに関して文字通りに解釈されるべきではない。例えば、３層デバイススタック１１１およびセパレータ外側誘電体シート１１２に関して示される相対的サイズは、３層デバイススタック１１１の特徴をより良好に図示するように、若干誇張され得る。この点に関して、３層デバイススタックの断面幅は、いくつかの実施形態では、約５０ｎｍ未満であり得る。

図１Ｂは、上部からの材料の研磨を促進するように追加され、平面１１７に沿って構造を平坦化する、機械的支持ブロック材料１２３をさらに備える、構造１００の実施形態を図示する。ブロック材料１２３は、例えば、酸化物または酸化物の前駆体（例えば、水素シルセスキオキサンまたは「ＨＳＱ」）を備えることができる。

図１Ｃは、構造１００の実施形態の断面を示す。そのような構造１００は、平面１１７を横断して図１Ｂの構造を平坦化することによって取得されてもよい。図１Ｂの平面１１７を横断する平坦化は、突出部１０４および犠牲材料１１９の交差部よりも高いまたは低いレベルにあってもよい。種々の実施例では、平面１１７を横断する平坦化は、その全体として犠牲材料１１９を除去する。

図２Ａは、複数の３層薄膜デバイススタック１１１の横または低角度堆積を可能にすることに役立つ、取外可能な上部および側面シェード１２１の使用を実証する。これらのシェード１２１は、入射堆積流に対する障壁または遮蔽体として作用し、図示されるように、連続的堆積によってそれらの端部上で層状である。種々の実施例では、シェード１２１は、犠牲材料１１９の必要性に取って代わる（図１Ａおよび１Ｂ参照）。図２Ｂに示されるように、突出部１０４の一部は、シェード１２１によって低角度または水平ＯＡＤから効果的に遮断される。構造１００は、低堆積角ＯＡＤによって薄膜として第１の伝導性電極シート１０７を層状にし、その後に続いて、内側誘電体薄膜シート１０８、次いで、第２の電極シート１１５の堆積によって、生産される。本プロセスは、より厚い誘電体セパレータシート１１２が隣接する３層スタック１１１の間に堆積された、複数のデバイススタック１１１を形成するように繰り返される。

図２Ｂは、シェード１２１の除去後の図２Ａの構造への酸化物または酸化物の前駆体（例えば、ＨＳＱ）を備えることができる機械的支持ブロック材料１２３の追加後の構造１００の実施形態を図示する。図示されるように、支持ブロック材料１２３は、基板１０２に取り付けられてもよく、種々の層の堆積から前もって遮蔽された基板の上方の領域を占有してもよい。いくつかの実施例では、支持ブロック材料１２３は、複数のデバイススタックの下の領域および最後の堆積層に隣接する領域中に配置されてもよい。支持ブロック材料１２３は、平面１１７を横断して、上部から構造の平坦化および研磨を促進することができる。図２Ｃは、平面１１７に沿って図２Ｂの構造を平坦化することによって取得される構造１００の断面図を図示する。

図１Ｃおよび２Ｃの実施例に示されるような分子センサで使用可能な構造１００は、垂直に整合された、または略垂直に整合された３層シート構成で、電極の一意の幾何学形状を利用する。図１Ｃの構造と図２Ｃの構造との間の１つの顕著な差異は、図１Ｃの構造では、電極層および内側および外側誘電体層が基板１０２まで延在することである。図２Ｃの構造１００では、それらは、介在ブロック材料１２３により延在しない。

種々のセンサで使用されるとき、これらの構造に示されるような導電性電極のシート幾何学形状は、通常、センサ電極の低い電気抵抗を可能にし、比較的低い費用において正確な寸法制御およびスケールアップ加工の容易性を伴って、高い信号対雑音比を可能にする。本構成は、比較的小さいデバイス表面積の中への高密度デバイスアレイのパッケージ化を促進し、コンパクトな多重デバイスアセンブリの製造を可能にすることができる。第１の導体層、内側誘電体層、および第２の導体層の連続堆積は、デバイススタック層の次の反復に先立って、各第２の導体層上に外側誘電体層を堆積させ、何度も繰り返されることができる。この点に関して、本堆積のシーケンスは、少なくとも２個〜数万個の並列デバイスのアレイを生産するように、２〜１０，０００回以上繰り返されてもよい。

３層デバイススタック１１１は、本明細書の構造の種々の実施形態では、垂直または略垂直構成で高度導電性金属電極シートを含むことができる。他の実装は、垂直から最大約６０°のデバイススタックの層の傾転角配向を含むことができる。いくつかの実施例では、デバイススタックの層は、約２０°以下で垂直から傾転される。各対の電極シート１０６は、酸化物（例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＭｇＯ、ＣａＯ、耐火性酸化物、希土類酸化物、または酸化物の混合物）、窒化物（例えば、ＡｌＮ、Ｓｉ_３Ｎ_４、耐火性窒化物、希土類窒化物、または窒化物の混合物）、フッ化物、酸フッ化物、または酸窒化物から選択されることができる誘電体シート層材料１０８によって、デバイススタック１１１の中で分離される。

各デバイススタック１１１の中の電極シート１０７および１１５のための材料は、限定されないが、Ａｕ、Ｐｔ、Ｐｄ、Ａｇ、Ｏｓ、Ｉｒ、Ｒｈ、Ｒｕ、およびそれらの合金を含む、高伝導度金属または合金から選択されてもよい。平坦化後の構造頂面上の露出電極シート縁の寸法は、例えば、約１〜約１００ｎｍの厚さ（または幅）を有することができる。種々の実施形態では、（例えば、図１Ａおよび２Ａの）電極シート１０７および１１５は、約１〜約４０ｎｍまたは約５〜約１５ｎｍの厚さまで堆積されることができ、垂直または略垂直電極シートの高さは、（基板１０２頂面から平坦化のレベルまで測定されると）少なくとも高さ約１００μｍである。他の実施例では、電極シートの高さは、少なくとも高さ約１，０００μｍまたは少なくとも高さ約１０，０００μｍである。故に、（高さ対厚さの観点から）電極シートの縦横比は、少なくとも約１０，０００または少なくとも約１００，０００である。本縦横比を用いると、基板平面１０３に対して垂直または略垂直に立設される、本明細書の電極シートは、必然的に、基板１０２の反対側にある上縁を有するであろう。垂直に配置された電極シートが基板平面１０３と略平行な平面を横断して平坦化されるとき、電極シートの上縁は、必然的に、基板平面１０３と略平行であろう。平坦化後、電極シート、内側誘電体シート、および外側誘電体シートの露出上縁は、構造の平坦化された頂面上の平行ストリップとして出現する。

他の実施形態では、薄い接着増進層が、界面における接着を改良するように、電極シートと内側誘電体シートとの間の界面において堆積されてもよい。例えば、厚さ約１〜約５ｎｍの膜が、界面において堆積されてもよく、膜は、Ｔｉ、Ｃｒ、Ａｌ、Ｚｒ、Ｍｏ、Ｎｂ、Ｔａ、またはＨｆ等の材料を備えてもよい。

平坦化後に構造の頂面上の２つの電極シートの間に堆積された内側誘電体シート１０８の露出端部分の厚さは、約１〜約４０ｎｍであってもよい。いくつかの実施例では、平坦化後の内側誘電体層の露出端部分の厚さは、約５〜約１５ｎｍであってもよい。いくつかの実施形態では、内側誘電体シート１０８の厚さは、約１０ｎｍ未満であってもよい。垂直または略垂直誘電体シート１０８の高さは、少なくとも高さ約１００μｍであってもよい。他の実施例では、高さは、少なくとも高さ約１，０００μｍまたは少なくとも高さ約１０，０００μｍである。故に、（高さ対厚さの観点から）内側誘電体層シートの縦横比は、少なくとも約１０，０００または少なくとも約１００，０００である。

隣接する３層デバイススタック１１１を分離する各外側誘電体層１１２の寸法は、少なくとも約５００〜少なくとも約２０，０００ｎｍの幅、またはデバイススタックの中の第１および第２の電極を分離するいずれか１つの内側誘電体シートの厚さよりも約１桁厚い幅を有してもよい。種々の実施例では、外側誘電体層１１２の厚さは、例えば、約５００〜約５，０００ｎｍの範囲内であることができる。約５００〜約５，０００ｎｍの隣接する３層デバイススタック１１１の間の分離は、電気、誘導、容量、または他の干渉を低減させる。

構造１００の種々の実施形態は、基板平面（例えば、図１Ａの基板平面１０３を参照）から０°〜約２０°未満の堆積角等で、層の低入射角ＯＡＤを使用して加工されることができる。図３の例示的プロセスでは、低入射角ＯＡＤが、ある表面上の電極および誘電体層の堆積を防止することに役立つように、１つ以上の犠牲層（例えば、図１Ａの犠牲層１１９）および／または取外可能シェード（例えば、図２Ａの取外可能シェード１２１）とともに使用される。犠牲層および／または取外可能シェードは、電極および誘電体シートが基板平面１０３に対する所望の角度で形成された後に、以降で除去される。

図１Ａの実施例では、一連の膜堆積は、基板平面１０３から０°〜約２０°未満の堆積角で実施される。基板１０２の反対側の突出部１０４の表面上の犠牲層１１９は、平坦化されると使い捨てである。いくつかの実施例では、犠牲層１１９は、突出部１０４の頂面の上方の堆積を防止することに役立つ、突出部１０４の縁からのわずかな延在部を含むことができる。

以下で議論される図５は、平坦化に先立って、より高い斜方入射角で多層堆積を実施するステップを含む、プロセスの代替実施形態を提供する。多層ＯＡＤのためのより高い斜方入射角は、例えば、約３０°〜約６０°等の基板平面１０３から約２０°〜約７０°の範囲内の任意の角度で実施されることができる。図５のプロセスのように犠牲層を伴わないＯＡＤを利用して、基板１０２の反対側の突出部１０４の表面もまた、多層薄膜で被覆される（例えば、図４Ａに図示されるように）。それでもなお、平坦化研磨プロセスは、図４Ｂのような構造を達成するように、突出部１０４の表面上のこれらの膜堆積を除去する。ある事例では、突出部１０４の最上層は、突出部１０４上に前もって堆積された層の全てを除去する、平坦化において犠牲にされる。

図３は、本開示による、例示的加工プロセスのフローチャートを図示する。図３のフローチャートに図示されるように、ステップ３０２は、基板（種々の実施形態の全体を通して描写される基板１０２等）を提供するステップを含む。議論されるように、基板１０２はさらに、基板平面１０３を画定する主要な表面を備える。基板平面は、誘電体および／または電極層を支持するために使用される頂面または底面等の基板の主要な表面と平行であることによって、画定されることができる。

ステップ３０４では、突出部（例えば、種々の実施形態を通して描写される突出部１０４）は、基板１０２に取り付けられる、または代替実施形態では、突出部は、より大きい基板の１つ以上の部分を除去し、最初により厚い支持基板に切り取られた「階段」を生成することによって、形成される。種々の実施例では、ブロックまたは他の形状における誘電材料は、基板平面に対する所望の角度で突出部を形成するように、基板に取り付けられてもよい。上記のように、突出部は（取り付けられた材料であるか、またはより厚い基板に階段を切り取ることによって形成されるかどうかにかかわらず）、約９０°等の角度で基板平面から突出する。

図３を継続して参照すると、ステップ３０５は、ＯＡＤのために標的にされる構造の側面上の１つ以上の犠牲層および／または取外可能シェード（例えば、図２Ａの取外可能シェード１２１）および／または基板の反対側の突出部の表面上の１つ以上の犠牲層および／または取外可能シェード（例えば、図１Ａの上犠牲層１１９）の設置を含む。上記のように、犠牲層は、突出部１０４の縁を越えて延在してもよい。犠牲層は、例えば、物理的に除去可能なプレート、または半導体加工におけるリフトオフ処理では一般的であるアセトン溶解可能（ポリ）メチルメタクリレート（ＰＭＭＡ）等の溶解可能ポリマー層を含むことができる。取外可能シェードは、例えば、取外可能金属、セラミック、またはポリマー材料を含むことができる。

ステップ３０６では、第１の電極層が、基板上に堆積される。種々の実施形態では、第１の電極層の少なくとも一部は、基板からの突出部の露出側に対して堆積され、それによって、突出部と基板との間の角度に等しい基板平面に対する角度で、第１の電極シート（例えば、図１Ａまたは図２Ａの第１の電極シート１０７）をもたらす。他の実装では、誘電体層（例えば、本明細書に説明されるような外側誘電体層）は、第１の電極層および後続の層の堆積の前に、最初に突出部に対して堆積されてもよい。

図３のフローチャートで描写される実施形態では、内側誘電体層が、ステップ３０６で前もって堆積された第１の電極層上に、ステップ３０８で堆積される。図１Ａおよび２Ａの実施例に示されるように、内側誘電体層の少なくとも一部は、基板平面１０３に対する突出部の同一の配向で内側誘電体シート１０８を形成するように、突出部１０４に対して堆積される。ステップ３０６で堆積される第１の電極層と同様に、ＯＡＤは、基板平面に対する角度で内側誘電体層を堆積させるために使用されることができる。ＯＡＤ等の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスは、通常、内側誘電体層が正確かつ反復可能な厚さで堆積されることを可能にすることができる。

いくつかの実装では、薄い接着増進層が、層の接着を改良するように、内側誘電体層を堆積させる前および／または後に第１の電極層上に堆積されてもよい。種々の実施例では、厚さ約１〜約５ｎｍの膜材料が、材料を使用して界面において堆積される。そのような膜材料は、例えば、Ｔｉ、Ｃｒ、Ａｌ、Ｚｒ、Ｍｏ、Ｎｂ、Ｔａ、またはＨｆを備えてもよい。

図３で描写されるプロセスのステップ３１０では、第２の電極層が、例えば、ＯＡＤを使用して、前の層と同一の基板平面に対する角度で第２の電極シート（例えば、図１Ａおよび２Ａの第２の電極シート１１５）を形成するように、内側誘電体層上に堆積される。ステップ３１０の完了に応じて、電極シートの対の間に配置される内側誘電体シートを伴って、電極シートの対として配列される第１の電極シートおよび第２の電極シートを備える、デバイススタックが形成される。

ステップ３１２では、外側誘電体層が、基板平面に対する角度で外側誘電体シートを形成するように、第２の電極層上に堆積される。図１Ａおよび２Ａの実施例を参照すると、外側誘電体層は、前の層の通りに基板平面１０３に対する同一の角度で外側誘電体シート１１２を形成するように、第２の電極層上に堆積される。いくつかの実装では、外側誘電体層は、例えば、最終的な外側誘電体層を備える場合に、他の前もって堆積された外側誘電体層と異なる厚さを有してもよい。そのようなより厚い末端外側誘電体層は、デバイススタックのより大きいアレイ内の構造のパッケージ化を促進する、および／またはより優れた外部絶縁を全体的アレイに提供する。

ステップ３１４では、電極シートの対の最終的な数に達しているかどうかが決定される。いくつかの実装では、電極シートの対の最終的な数は、わずか一対の電極シート（すなわち、１つのデバイススタック）であってもよい。２対以上の電極シートに関して、ステップ３０６−３１２を含むサブプロセスは、少なくとも２対の電極シートを提供するように、少なくとも１回繰り返される。いくつかの実装では、電極シートの対の最終的な数は、例えば、数千対の電極シートと同程度に大きくあり得る。所望される電極シートの対の最終的な数は、所望の試験速度、分析される分子のタイプ、またはセンサのための所望の占有面積、および他の考慮事項等の加工された構造から製造されているセンサの設計考慮事項に依存し得る。

電極シートの対の最終的な数にステップ３１４で達していない場合、プロセスは、ステップ３０６に戻り、突出部の側面に対して別の第１の電極層を堆積させ、基板平面に対する角度で別の第１の電極シートを形成する。一方で、電極シートの対の最終的な数にステップ３１４で達している場合には、プロセスは、上記で議論される、ステップ３０５で追加された犠牲層または取外可能シェードの除去を含む、ステップ３１５に進む。犠牲層は、例えば、物理的に除去される、または溶解によって除去されることができる。取外可能シェードは、物理的に除去されることができる。一実施例では、犠牲層は、リフトオフ処理のように、液体を使用して溶解される。

少なくとも１つの機械的支持ブロック材料もまた、間隙充填硬化性ポリマーを用いて等、ステップ３１５で追加される。機械的支持ブロック材料は、堆積多層スタックに隣接して取り付けられてもよい（例えば、図１Ｂおよび２Ｂに示される堆積層の右側に追加されたブロック１２３）。いくつかの実装では、これは、セラミック材料またはポリマー材料のブロックを取り付けることによって、またはポリマー材料を堆積させ、続いて、ポリマーを硬化させることによって達成される。追加された支持ブロックと前もって堆積された多層との間の空間は、ＰＭＭＡまたは水素シルセスキオキサン（ＨＳＱ）レジスト等の紫外線硬化性、電子ビーム硬化性、または熱硬化性ポリマーで充填されることができる。堆積されるＨＳＱレジスト層は、ＳｉＯ_２型材料の硬度に近くなるように、付加的熱硬化によって硬質化されることができる。機械的支持ブロック材料は、随意のステップ３１６のように、後続の平坦化を促進するように、または構造１００の後続のパッケージ化プロセス中等に取扱のための支持を提供するように、追加されることができる。

随意のステップ３１６は、必要に応じて、サブプロセスステップ３０６−３１２の前の反復ステップから形成される、電極シートの対、内側誘電体シート、および１つ以上の外側誘電体シートを平坦化するステップを含む。平坦化するステップは、例えば、化学機械平坦化（ＣＭＰ）研磨、集束イオンビーム（ＦＩＢ）エッチング、または（ポリ）メチルメタクリレート（ＰＭＭＡ）またはＨＳＱ充填、および反応性イオンエッチング（ＲＩＥ）による後続の「後方エッチング」を含んでもよい。薄膜および厚膜電極および誘電体層の反復堆積後、ＳｉＯ_２材料またはＳｉＯ_２の前駆体（例えば、ＨＳＱ）等のステップ３１５で追加および硬化される機械的支持ブロック材料は、平坦化中に構造の機械的支持を提供することができる。構造上の平坦化の場所は、例えば、突出部１０４の頂面の下方で、図１Ｂまたは２Ｂに示される平面１１７に沿ってもよい。突出部の上部の上への堆積が遮蔽されるとき等の他の実装では、平坦化は、突出部の頂面、電極シート、および種々の内側および外側誘電体シートを除去し、層の縁を露出し、それらの全てを突出部１０４の頂面と実質的に平面的で同じ高さにするように、突出部１０４の頂面の直下で行われることができる。種々の実施形態では、平坦化は、基板平面１０３と略平行な頂面を有する構造をもたらす。

ある実施例では、図３のステップ３１６は、シェードが突出部の縁を越えて十分に遠く延在し、突出部の上部の上の不要な堆積を防止するときに省略されてもよい。そのような実施例では、ステップ３１５におけるシェードの除去は、平坦化を必要とすることなく、略平行な電極シートの対の露出頂面をもたらしてもよい。

高角度堆積

ここで図４Ａを参照すると、加工方法の種々の実施形態によって形成される構造１００の断面図が、図示される。構造１００は、内側誘電体層１０８によって分離された電極対シート１０７および１１５をさらに備える、デバイススタックを備える。本実施形態では、構造１００は、高角度ＯＡＤを使用して３層薄膜デバイススタックを連続的に堆積させることによって、加工される。堆積の高角度は、基板表面上（または基板表面上に堆積された前の層上）および突出部１０４の表面上にも（または突出部１０４上に前もって堆積された層上に）の両方で各薄膜層の堆積をもたらす。垂直または略垂直堆積が、第１の電極シート１０７、内側誘電体層１０８、第２の電極シート１１５、および外側誘電体層１１２として標識される一方で、水平または略水平堆積は、第１の電極シート１０５、内側誘電体層１０９、第２の電極シート１１３、および外側誘電体層１１８として標識される。各層の垂直または略垂直部分および水平または略水平部分は、各層が各ＯＡＤステップで突出表面および基板表面の両方上に堆積されたため、必然的に接続する。

図４Ａの水平または略水平誘電体層は、内側誘電体層１０９と、外側誘電体層１１５とを含む。突出部１０４と同様に、内側誘電体層１０９および外側誘電体層１１５は、例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３、またはＭｇＯ等の誘電材料を備えてもよい。図４Ａに示されるように、内側誘電体層１０９および外側誘電体層１１５の第１の部分は、基板平面１０３に沿った配向で（すなわち、図４Ａの実施例では水平に）堆積される。内側誘電体層１０９および外側誘電体層１１５の第２の部分は、それぞれ、内側誘電体シート１０８および外側誘電体シート１１２を形成するように、突出部１０４に沿った配向で（例えば、図４Ａの実施例では突出部１０４の右側面上に垂直に）堆積される。内側誘電体シート１０８および外側誘電体シート１１２は、基板平面１０３に対する角度で形成される。

図４Ａの水平または略水平電極層は、第１の電極層１０５と、第２の電極層１１３とを含む。電極層は、例えば、Ａｕ、Ｐｔ、Ｐｄ、Ａｇ、またはＲｈ等の伝導性金属を備えてもよい。

図４Ａに示されるように、第１の電極層１０５および第２の電極層１１３の第１の部分は、基板平面１０３に沿った配向で（すなわち、図１Ａ−１Ｃの実施例のように水平または略水平に）堆積される。第１の電極層１０５および第２の電極層１１３の第２の部分は、それぞれ、第１の電極シート１０７および第２の電極シート１１５を形成するように、突出部１０４に対して（例えば、図１Ａ−１Ｃの実施例では突出部１０４の右側面上に垂直または略垂直に）堆積される。第１の電極シート１０７および第２の電極シート１１５は、突出部が基板に対して配向される角度等の基板平面１０３に対する角度で形成される。

基板平面１０３に対する角度で電極層および誘電体層を堆積させることは、複数対の電極シートを露出することを可能にすることができる。これは、多くの電極および誘電体層を堆積させることによって、多数の電極対を加工することの拡張可能性を可能にすることができる。

例えば、一連の膜堆積は、第１の導体層１０５を堆積させるステップを含んでもよく、その後に内側誘電体層１０９が続き、次いで、第１の導体層１０５と対合される第２の導体層１１３の堆積が続き、内側誘電体層１０９が、第１の導体層１０５および第２の導体層１１３によって挟持される。外側誘電体層１１８は、次いで、後続の導体対から以前に堆積された導体対を分離するために十分な厚さで堆積される。導体層、誘電体層、および第２の導体層の堆積は、何度も繰り返されることができる。

拡張可能性に加えて、内側誘電体シート１０８／１０９の厚さは、上記で議論される図１Ｃおよび２Ｃの実施例の通りに、ＣＭＯＳ型薄膜堆積加工プロセスを使用して正確に制御されることができる。これは、２つの電極シートの間の固定および正確に制御された間隔を可能にし、あるタンパク質、ＤＮＡ、ヌクレオチド、脂質、抗体、ホルモン、炭水化物、代謝産物、医薬品、ビタミン、神経伝達物質、酵素、または分析される別の分子等の電極の対の中の電極を横断する特定の分子の確実かつ再現可能な付着を促進することができる。多電極分子感知デバイスで使用可能な構造を生産するための標準ＣＭＯＳプロセスの使用はまた、典型的には、分子センサを製造することと関連付けられる費用を削減する。

図４Ｂは、（以下で議論されるような）１１７に沿った平坦化および内側誘電体シートのそれぞれの一部の除去後の図４Ａの構造１００の断面図を図示する。本実施形態では、平坦化はまた、高入射角ＯＡＤプロセスに起因した突出部１０４の頂面上に堆積された薄層膜堆積物も除去することに留意されたい。

図４Ｂの各電極シートは、例えば、約１〜約１００ｎｍの厚さを有することができる。分析される分子等の設計考慮事項に応じて、電極シートおよび層１０７／１０５および１１５／１１３は、約１〜約４０ｎｍまたは約５〜約１５ｎｍの厚さで堆積されることができる。そのような実装では、内側誘電体シートおよび層１０８／１０９は、約１〜約４０ｎｍまたは約２〜約１５ｎｍの類似厚さで堆積されることができる。外側誘電体シートおよび層１１２／１１８は、約５０〜約２，０００ｎｍ、または内側誘電体シートおよび層１０８／１０９の厚さよりも少なくとも１桁大きい厚さで堆積されてもよい。

図４Ｂの平坦化された構造１００を継続して参照すると、露出した第１の電極シート１０７および露出した第２の電極シート１１５は、電極シートの対１０６を形成し、対の中の各電極は、内側誘電体シートによって分離される。構造１００の本実施形態では、各内側誘電体シートの露出端部分は、平坦化された表面から下に延在する陥凹１１０を内側誘電体シートに形成するように除去されたものとして示されている。本陥凹はまた、本明細書では、平坦化された表面の下方に延在する各内側誘電体シート内の溝１１０とも称される。２つの電極シートの間の溝１１０内の自由空間および欠如した誘電材料は、図４Ｂに示されるように、架橋分子１０が各電極対により便宜的に付着されることを可能にすることができる。分子１０は、例えば、タンパク質、ＤＮＡ、ヌクレオチド、脂質、抗体、ホルモン、炭水化物、代謝産物、医薬品、ビタミン、神経伝達物質、酵素、または分析または識別される別のタイプの分子を備えてもよい。

構造１００の実施形態を利用する分子センサでは、電極シートの対１０６の中の一方の電極シートが、ソース電極としての役割を果たすことができる一方で、対の中の他方の電極シートは、ドレイン電極としての役割を果たすことができる。動作時、分子１０は、対の中の第１および第２の電極シートの間に分子架橋を形成するように、図４Ｂに示されるように電極シートの対の中の各電極シートに付着される。分子１０は、例えば、タンパク質、ＤＮＡ、抗体、ヌクレオチド、脂質、ホルモン、炭水化物、代謝産物、医薬品、ビタミン、神経伝達物質、酵素、または識別または分析される別のタイプの分子を備えてもよい。分子１０は、次いで、電子信号を測定することによって検出または分析される、または分子１０と相互作用する被分析物を検出するために使用されることができる。いくつかの実装では、電流が、第１の電極シート１０７、第２の電極シート１１５、および分子１０を含む、回路内で、分子１０を通過させられる。本回路を通した測定された電流に基づいて、分子１０は、識別、定量化、および／または分析されることができる、または分子１０と相互作用することが可能な種々の被分析物が、識別、定量化、または分析されることができる。そのような実装は、構造１００の実施形態を備える分子センサが、ゲノム配列決定のために使用されることを可能にすることができる。

いくつかの実装では、分子センサデバイスに含むために構成される、単一の構造１００は、最大で１，０００対以上の電極シート１０６を含むことができる。そのような構造は、複数の構造１００がさらに多数の電極シートの対を取得するようにセンサデバイスの中で組み合わせられる、センサ加工の拡張可能性を提供する。結果として生じるセンサデバイスは、より短い時間により多くの分子を同時に試験することが可能である。

図４Ｂを継続して参照すると、各対の電極シート１０６は、外側誘電体シート１１２によって分離される。内側誘電体シート１０８は、電極シートの対１０６の中の第１の電極シート１０７および第２の電極シート１１５を分離する。いくつかの実装では、内側誘電体シート１０８が全て、（例えば、５％程の公差内で）略第１の厚さを有することができる一方で、全ての外側誘電体シート１１２は、（例えば、同様に５％程の公差内で）略第２の厚さを有することができ、第２の厚さは、第１の厚さよりも少なくとも１桁大きい。より厚い外側誘電体シート１１２は、いくつかある利点の中でも、隣接する電極シートの対１０６の間の分離を提供し、隣接する電極対の間の電気または静電容量干渉を低減させ、架橋分子が、各対の中の２つの電極を横断する（内側誘電体層にわたって）のではなく、隣接する電極対の間に（外側誘電体層にわたって）架橋する可能性を最小限にする。

例えば、外側誘電体シート１１２の所望の厚さが、少なくとも約１μｍまたは少なくとも約１０μｍであることができる一方で、内側誘電体シート１１２の所望の厚さは、最大でも約５０ｎｍまたは最大でも約２０ｎｍであることができる。いくつかの実装では、内側誘電体シート１１２の厚さは、最大でも約１０ｎｍであることができる。正確に制御された内側誘電体層の厚さを有することは、電極シートの対１０６へのある分子の確実かつ再現可能な付着の可能性を向上させることができ、分子のサイズと協働する比較的精密な間隔を考慮すると、他のタイプの分子が電極シートに不注意に付着する可能性が低いため、構造１００から構築された分子センサからより正確な読取値をもたらす。

内側誘電体シート１０８に作成される溝１１０は、分子センサの構築において分子１０の付着を促進し、完成したセンサの動作を改良することができる。いくつかの実装では、各溝を作成する内側誘電材料の一部の除去は、局所的エッチングによって、または局所マスキングを伴う内側誘電体シートの堆積によって達成されることができる。これらの方法では、溝１１０が、内側誘電体シート１０８のそれぞれに形成される。種々の実施形態では、内側誘電体シート内の各溝は、平坦化表面からの深度が約５〜約１５ｎｍである。換言すると、内側誘電体シート材料の除去の程度は、平坦化によって作成される内側誘電体シート１０８の露出端部分から約５〜約１５ｎｍである。内側誘電体シートのそれぞれの露出端部分の除去は、誘電材料にエッチングされたこれらの溝にわたって架橋する、電極の対の中の電極を横断するある生体分子の移動および付着に適応するための自由空間を提供する。

各内側誘電体シートの露出端部分を除去するために使用される方法に応じて、そのように作成される溝は、長方形の立方体以外の形状を有してもよい。例えば、各電極に隣接する内側誘電体シートの部分は、溝の断面図が放物線（例えば、図１２の実施形態における溝２１０の形状を参照）に見え得るように、部分的除去後に残留してもよい。溝は、各対の電極を横断する各架橋分子の付着および移動を補助する空隙を提供するために、全ての誘電材料を完全に一掃される必要はない。

図５は、図４Ｂの構造を加工する例示的製造プロセスを要約する、フローチャートを図示する。議論されるように、加工プロセスは、比較的高入射角のＯＡＤを含む。さらに、本明細書で議論されるように、図１Ａ−１Ｃの構造を生産するために図３の例示的プロセスで使用されるＯＡＤの角度よりも高い、より高い入射角のＯＡＤでは、電極および誘電体薄膜層もまた、基板１０２の反対側の突出部１０４の表面（すなわち、図４Ａの突出部１０４の頂面）上に堆積される。突出部の頂面上に堆積される層は、基板平面１０３に対する角度で形成された電極シートおよび誘電体シートの縁を露出するように、後続の平坦化ステップで犠牲にされる。

図３のプロセスと比較して、図５のプロセスは、概して、図３のステップ３０５のような犠牲層または取外可能シェードの設置、または図３のステップ３１５のようなそのような犠牲層または取外可能シェードの除去を含まない。ＯＡＤのより高い堆積角は、通常、犠牲層または取外可能シェードを使用することなく、層の不要な堆積を防止することができる。

図５のステップ５０２では、基板１０２等の基板が提供される。基板は、平面的であり得、したがって、基板平面を画定する。基板平面は、種々の誘電体および電極層を支持するであろう頂面または底面等の基板の主要な表面と平行であるものとして画定される。

ステップ５０４では、突出部（例えば、突出部１０４）は、基板に取り付けられる、または代替実施形態では、突出部は、より大きい基板の１つまたはそれを上回る部分を除去することによって形成されてもよい。上記のように、突出部は、９０°等の角度で基板平面から延在または突出する。一実施例では、突出部は、最初により厚い支持基板の階段状の切り抜きであることができる。他の実施例では、材料の誘電体ブロックまたは誘電材料の他の形状が、基板平面上に突出部を形成するように任意の角度で支持基板に取り付けられてもよい。

ステップ５０６では、第１の電極層が、基板平面から約２０°〜７０°等の比較的高角度のＯＡＤを使用して、基板上に堆積される。第１の電極層の少なくとも一部は、基板平面に対する角度で第１の電極シート（例えば、図４Ａの第１の電極シート１０７）を形成するように、突出部の側面に沿った配向で堆積される。他の実装では、初期誘電体層が、第１の電極層がステップ５０６で堆積される前に堆積されてもよい。

図５の例示的プロセスのステップ５０８では、内側誘電体層が、次いで、ステップ５０６で前もって堆積された第１の電極層上に堆積される。図４Ａの実施例に示されるように、内側誘電体層の少なくとも一部は、基板平面１０３に対する角度で内側誘電体シート１０８を形成するように、突出部１０４に沿った配向で堆積される。ステップ５０６で堆積される第１の電極層と同様に、ＯＡＤは、基板平面に対する角度で内側誘電体層を堆積させるために使用されることができる。ＯＡＤ等の標準ＣＭＯＳプロセスは、通常、内側誘電体層が正確かつ再現可能な厚さで堆積されることを可能にすることができる。

いくつかの実装では、薄い接着増進層が、層の接着を改良するように、内側誘電体層を堆積させる前および／または後に第１の電極層上に堆積されてもよい。一実施例では、厚さ約１〜約５ｎｍの膜材料が、Ｔｉ、Ｃｒ、Ａｌ、Ｚｒ、Ｍｏ、Ｎｂ、Ｔａ、またはＨｆ等の材料を使用して、界面において堆積される。

ステップ５１０では、第２の電極層が、次いで、例えば、ＯＡＤを使用して、基板平面に対する角度で第２の電極シート（例えば、図４Ａの第２の電極シート１１５）を形成するように、内側誘電体層上に堆積される。第１の電極シートおよび第２の電極シートは、第１および第２の電極シートの間にありそれらを分離する内側誘電体シートを伴って、電極シートの対を形成する。

ステップ５１２では、外側誘電体層が、次いで、基板平面に対する角度で外側誘電体シートを形成するように、第２の電極層上に堆積される。図４Ｂの実施例を参照すると、外側誘電体層は、基板平面１０３に対する角度で外側誘電体シート１１２を形成するように、第２の電極層上に堆積される。いくつかの実装では、外側誘電体層は、最終外側誘電体層を備える場合、任意の前の外側誘電体層と異なる厚さで堆積されてもよい。より厚い最終外側誘電体層は、例えば、センサデバイスの中の複数の構造のパッケージ化を促進することができ、それによって、１つの構造のより厚い最終外側誘電体層は、隣接する構造の中の第１の電極シート層に対してパッケージ化される。ある実施形態では、より厚い最終外側誘電体層を伴う構造は、より厚い最終外側誘電体層が、センサのためのより優れた外部絶縁を提供するため等に、センサデバイスへの外部周辺を形成するように、センサデバイスの中にパッケージ化されることができる。

ステップ５１４では、電極シートの対の最終的な数に達しているかどうかの決定が行われる。いくつかの実装では、電極シートの対の最終的な数は、わずか２対の電極シートであってもよい。この点に関して、ステップ５０６−５１２のサブプロセスは、少なくとも２対の電極シートを提供するように、少なくとも１回繰り返される。種々の実施例では、電極シートの対の最終的な数は、数千対の電極シートと同程度に大きくあり得る。デバイススタックのための電極シートの対の最終的な数は、デバイススタックを備えるセンサの設計考慮事項に依存し得る。設計考慮事項は、限定されないが、センサの所望の試験速度、センサによって分析される分子のタイプ、およびセンサのための所望の占有面積を含む。

電極シートの対の最終的な数にステップ５１４で達していない場合、プロセスは、ステップ５０６に戻り、突出部の側面に沿った配向で別の第１の電極層を堆積させ、基板平面に対する角度で別の第１の電極シートを形成する。

一方で、電極シートの対の最終的な数にステップ５１４で達している場合には、プロセスは、ステップ５１５に進み、間隙充填硬化性ポリマーを伴う少なくとも１つの機械的支持ブロック材料を追加する。機械的支持ブロック材料は、堆積多層スタックに隣接して取り付けられてもよい（例えば、図４Ａに示される堆積層の右側に追加されたブロック１２３）。いくつかの実装では、これは、セラミックまたはポリマー材料のブロックを取り付けることによって、またはポリマー材料を堆積させ、硬化させることによって達成される。追加された支持ブロックと前もって堆積された多層との間の空間は、ＰＭＭＡまたはＨＳＱレジスト等の紫外線硬化性、電子ビーム硬化性、または熱硬化性ポリマーで充填されることができる。堆積されるＨＳＱレジスト層は、ＳｉＯ_２型またはより硬質の材料に硬度が近くなるように、付加的熱硬化によって硬質化されることができる。機械的支持ブロック材料は、ステップ５１６のように、後続の平坦化のために、または構造１００を備えるセンサの後続のパッケージ化プロセス中等に取扱のための支持を提供するように、追加される。

ステップ５１６はさらに、ステップ５０６−５１２のサブプロセスを繰り返すことによって形成される、電極シートの対、内側誘電体シート、および１つ以上の外側誘電体シートを平坦化するステップを含む。平坦化するステップは、例えば、ＣＭＰ研磨、ＦＩＢエッチング、またはＰＭＭＡまたはＨＳＱ充填、およびＲＩＥによる後方エッチングを含んでもよい。薄膜および厚膜電極および誘電体層の反復堆積後、ＳｉＯ_２材料またはＳｉＯ_２の前駆体（例えば、ＨＳＱ）等のステップ５１５で追加および硬化される機械的支持ブロック材料は、平坦化中に支持を提供することができる。

図４Ａを参照すると、平坦化は、電極シートおよび誘電体シートの露出頂面が突出部１０４の頂面と実質的に平面的である、または基板平面１０３と平行であるように、突出部１０４の頂面に沿っている平坦化線１１７に沿って行われることができる。他の実装では、平坦化は、平坦化線１１７’に沿って等、電極シートの対を露出するように、突出部１０４の頂面の下方で行われることができる。

付加的加工方法

図６は、図３または図５のいずれかの製造プロセスに従うことができる、製造プロセスの実施形態のフローチャートを図示する。ステップ６０２では、溝が、誘電材料の除去によって各内側誘電体シートの露出端部分上に形成される。上記のように、溝は、ＲＩＥ、スパッタエッチング、またはＨＦ等を用いた化学エッチング等のエッチングプロセスを使用して、内側誘電体シートをエッチングすることによって形成されることができる。種々の実装では、電圧、電気抵抗、または光浸透または干渉等の電気、静電容量、または光学測定が、そのようにして形成される溝の深度のインジケータとして、電極の間の誘電体シートの露出端部分の中へ溝を形成する間に、第１の電極シートと第２の電極シートとの間で測定されることができる。例えば、エッチングは、測定が電極の間の誘電体シート内の溝の所望の深度に対応する閾値に達するまで、実施されることができる。内側誘電体シートからの誘電材料の除去は、次いで、閾値に達する測定（電圧、電気、光学、干渉等）に基づいて停止される。

ステップ６０４では、誘電体カバー層が、随意に、複数対の電極シートの一部を露出する間隙を画定するように堆積される。いくつかの実装では、マスク線が、電極シートの対の端部分を横断して堆積され、誘電体カバー層が、マスク線によって被覆されていない電極シートの対の残りの露出部分を被覆するように、マスク線の少なくとも１つの側面上に堆積される。マスク線は、次いで、誘電体カバー層が電極シートの対の端部分を露出する間隙を画定するように除去される。ある実施例では、２つの誘電体カバー層は、電極縁が露出したままである２つの誘電体部分の間の間隙を画定するように、相互に隣接して、電極シートの露出端部分を横断して堆積される。他の実施形態では、ステップ６０４は、１つ以上の誘電体カバー層および随意のマスク線の堆積が実施されないように、省略されてもよい。

電極シートの対の露出面積を誘電体カバー層の間の間隙のみに限定することによって、通常、１つを上回る分子が各対の電極シートの中の電極シートの露出縁に付着することを防止することが可能である。１つを上回る分子が電極対に付着するとき、電極シートの対の読取値が影響を受ける。電流が回路内の架橋分子を通して電極の対の中の電極の間で測定される場合において、電極の間の複数の分子の付着は、電極を横断して測定される電流を低下させ、識別できない電流測定につながり得る。電極対につき単一の分子のみを有することは、これらの構造に基づくセンサデバイスの正確度を改良する。

いくつかの実装では、誘電体カバー層によって画定される間隙は、付着される分子のタイプに応じて、約２〜約４０ナノメートルである。いくつかの実装では、間隙の幅は、幅約５〜約１５ｎｍであることができる。

図７Ａは、電極シートの対１０６および内側および外側誘電体層の露出縁を横断するマスク線１１４の設置を示す。示されるように、マスク線１１４は、構造の平面化された頂面上に、平面化された表面上でストリップとして出現する電極および誘電体層の露出縁と垂直に堆積されてもよい。マスク線１１４は、例えば、ＨＳＱレジストを使用して、構造の頂面上に堆積されることができる。図７Ｂに示されるように、誘電体カバー層１１６の２つの部分が、マスク線１１４の両側に堆積される。誘電体カバー層１１６は、例えば、ＳｉＯ_２層を備えてもよい。マスク線１１４の除去後、誘電体層部分の間の間隙１１８内の電極シートの対の端部分のみが、単一の架橋分子１０を各露出した電極シートの対に付着させるために露出される。他の実装では、間隙１１８は、電子ビームリソグラフィまたはナノインプリンティング等のパターン化プロセスを使用すること、および間隙１１８を形成するようにマスクされていない領域をエッチングすることによって、形成されてもよい。いくつかの実施例では、間隙１１８は、各対の電極シート１０６における単一の分子の付着を促進するため等に、約２〜約４０ｎｍまたは約５〜約１５ｎｍの間の幅を有することができる。

図６の製造プロセスに戻って、各電極シートの露出縁は、電極シートの縁への分子の付着を改良するように、ステップ６０６で粗面化されることができる。図８は、種々の実施形態による、第１の電極シート１０７および第２の電極シート１１５の露出部分の粗面化を図示する。間隙１１８内の電極シートの露出部分は、例えば、ベース合金の脱合金（例えば、Ａｕ−Ａｇ合金の脱合金）、機械的サンドブラスティング、イオン衝撃、電子衝撃、イオン注入、化学エッチング、または電気化学エッチングによって、粗面化されてもよい。表面粗面化は、約０．５〜約２０ｎｍの特徴サイズを含んでもよい。いくつかの実施例では、表面粗面化特徴サイズは、約１〜約１０ｎｍまたは約１〜約５ｎｍの間であることができる。

電極シートの露出縁の粗面化は、通常、粗面化された表面のより高い表面積に起因して、より容易かつ確実な分子付着を提供する。他のプロセスが、被分析物分子の付着を改良するように、電極シートの露出縁に実施されてもよい。そのようなプロセスの実施例は、限定されないが、その内容全体が参照することによって本明細書に組み込まれる、ＰＣＴ出願第ＰＣＴ／ＵＳ１７／１５４３７号に開示されるナノ先端またはナノ柱状伝導性島を含む。電極シートの露出縁への被分析物分子の付着を改良することの他の実施例は、その内容全体が参照することによって本明細書に組み込まれる、ＰＣＴ出願第ＰＣＴ／ＵＳ１７／１７２３１号に開示される、低減した接触抵抗を伴う伝導性島を使用するステップを含む。

図６のプロセスに戻って、複数のリード導体は、ステップ６０８で複数の電極シートに接続され、各リード導体は、個別の電極シートに接続される。図９の実施例に示されるように、リード導体１２０は、リード導体が接点１２２に向かって電極シートの縁から離れるように延在するにつれて幅が分散する。リード導体は、電極シートから試験信号を搬送するための金等の伝導性材料から作製されることができる。いくつかの実装では、電極シートの厚さは、約１０ｎｍと同程度に小さくあり得る。リード導体は、次いで、約１０ｎｍの幅からマイクロメートルの規模まで広がり、接点１２２におけるはんだ付けを可能にしてもよい。接点１２２は、回路パッケージ化、はんだ接合、またはワイヤ接合のための接触パッドアレイを含むことができる。

図９に示されるように、誘電体カバー層１２４（その境界が鎖線によって表される）もまた、電極シートの対１０６の一部のみが露出されるように適用されてもよい。誘電体カバー層１２４はまた、示されるようにリード導体１２０の一部を被覆してもよい。いくつかの実装では、誘電体カバー層１２４は、約１〜約２０ｎｍまたは約１〜約１０ｎｍの厚さを有し、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＭｇＯ、ＰＭＭＡ、またはポリジメチルシロキサン（ＰＤＭＳ）等の誘電材料を備えることができる。ステップ６０４に関して上記で議論される誘電体カバー層と同様に、図９の誘電体カバー層１２４は、図９の各対の電極シートに関して示されるように、電極シートの対１０６につき１つだけの分子１０の付着を促進することができる。図９の構造を備えるセンサデバイスは、電極対につき１つだけの分子１０を有することによって、より正確な読取値を有してもよい。図９の三角形は、構造内の架橋分子１０と相互作用する被分析物分子の一般的表現である。電極対につき１つの架橋分子１０はまた、被分析物分子が、電極対と、単一の架橋分子１０とを備える、１つの回路のみと相互作用することを確実にする。

いくつかの実装では、図９に示されるブロック等の複数の構造は、分子センサの拡張可能性のためにともに継合されてもよい。例えば、１〜１，０００個のブロックが、ともに継合されてもよく、各ブロックは、１００〜５，０００対の電極シート１０６を含む。継合されたブロックは、次いで、例えば、ＣＭＰ研磨、ＦＩＢエッチング、ＰＭＭＡまたはＨＳＱ充填、およびＲＩＥによる後方エッチングを使用して、同一の高さまで平坦化されてもよい。これはまた、継合されたブロック上の電気回路または構成要素の設置を可能にすることもできる。

図６のステップ６１０では、ゲート電極が、随意に、基板平面と平行に、かつ電極シートによって画定される電極平面と垂直に堆積される。ゲート電極は、例えば、電極シートの反対側の基板の側面上に、または電極シートと同一の基板の側面上の電極シートの前部分の近傍に設置される、Ｓｉまたは金属電極を含むことができる。以下で議論される図１０は、これらの場所における電極ゲートの設置を示す、実施例を提供する。

図１０に示されるように、電極ゲート１２６は、電極シートの前部分の近傍に位置し、電極シートのうちの１つによって画定される電極シート平面１２５と垂直な方向に電極シートの長さに沿って延在する。別の電極ゲート１２７は、基板１０２の裏側に位置し、電極シート平面１２５と垂直な方向に基板１０２を横断して延在する。

電極ゲートの追加は、通常、電場を加え、電極の対の中のソースおよびドレイン電極としての役割を果たす、第１の電極シートと第２の電極シートとの間の電荷担体を調整することによって、電極シートの対からの読取値の正確度を改良することができる。電極ゲートは、電極シートが半導体を含む実装では、特に有用であり得る。一方で、いくつかの実装は、電極ゲートを含まない場合があり、その場合、ステップ６０８は、図６のプロセスから省略されてもよい。

いくつかの実装では、図１０の構造はさらに、上記で議論される図９の誘電体カバー層１２４に類似する、１つ以上の誘電体カバー層を備えてもよい。１つまたは複数の誘電体カバー層は、分子感知のために電極シートの狭い間隙部分のみを露出するように、平坦化された構造の表面上に電極シートに対する角度で、またはそれと垂直に堆積されることができる。

図６のステップ６１２では、複数のチャネルが、随意に、流体を電極シートの露出部分に導入するように配列された各チャネルを伴って形成される。各チャネルは、少なくとも２対の電極シートを含む。図１１の実施例に示されるように、各チャネルは、電極シートの対のグループの間に壁１２８を追加することによって、形成されることができる。試験される分子を含有するガスまたは液体等の流体は、次いで、複数対の電極が流体中の分子を試験するために使用され得るように、チャネルの中に導入されることができる。図１１の実施例では、各チャネルは、チャネルの中の電極シートの対１０６を介した検出のための異なるＤＮＡ核酸塩基を含有する流体で装填される。

図１１に示される配列は、通常、複数対の電極シート１０６を横断して試験される同一の流体（図１１の分子１０、１２、１４、または１６を伴う流体）を装填し、異なる電極シートの対の異なる測定を使用し、任意の誤差を平均する、および／または閾値を上回って逸脱する測定を排除することによって、誤差補正または補償を可能にすることができる。３対の電極シートが、図１１の実施例ではチャネルにつき示されているが、チャネルにつき１０または２０対またはそれを上回る電極シート等の異なる数の対が、他の実装で使用されることができる。

いくつかの実装では、図１１に示される配列はさらに、上記で議論される図９の誘電体カバー層１２４に類似する、１つ以上の誘電体カバー層を備えてもよい。１つまたは複数の誘電体カバー層は、分子感知のために電極シートの狭い部分のみを露出するように、平坦化された構造の表面上に電極シートに対する角度で、またはそれと垂直に堆積されることができる。

図１２は、センサのための構造が、電極および誘電体層のスタックを形成し、スタックを通してスライスすることによって製造される、実施形態による、分子センサで使用可能な構造２００の側面図を提供する。図１２に示されるように、構造２００は、例えば、ＳｉＯ_２またはＳｉＯ_２コーティングを伴うＳｉを備え得る、支持基板２０２を備える。図１２の実施例では、電極シートの対２０６、内側誘電体シート２０８、および外側誘電体シート２１２は、電極シートが垂直または略垂直構成であるように、基板２０２に対して垂直な角度にある。他の実装は、垂直整合からの電極シートの最大約６０°傾転の傾転角配向を含むことができるが、好ましくは、約２０°未満の傾転を伴う。そのような実装では、シートは、約４５°または約６０°角度等の角度で基板２０２から延在してもよい。

内側誘電体シート２０８および外側誘電体シート２１２は、例えば、ＳｉＯ_２、Ａｌ_２Ｏ_３、またはＭｇＯ等の誘電体を備えてもよい。種々の実施形態では、内側誘電体シート２０８は、外側誘電体シート２１２と異なる材料を備える。例えば、内側誘電体シートが、ＳｉＯ_２を備えてもよい一方で、外側誘電体シート２１２は、Ａｌ_２Ｏ_３またはＭｇＯを備えてもよい。そのような実施形態では、ＳｉＯ_２内側誘電体シートは、Ａｌ_２Ｏ_３またはＭｇＯ外側誘電体シートの同時エッチングを伴わずに、溝２１０を形成するように（例えば、ＣＦ_４プラズマエッチングによって）選択的にエッチングされてもよい。電極シート２０７および２１５は、例えば、Ａｕ、Ｐｔ、Ｐｄ、Ａｇ、またはＲｈ等の伝導性金属を備えてもよい。

図１４Ａ−１４Ｃを参照して以下でさらに詳細に議論されるように、分子センサで使用可能な構造２００は、複数のチップに誘電体および電極層のスタックをスライスし、電極対および誘電体スペーサの望ましく整合された構造が取得されるように、複数のチップを基板２０２等の基板に取り付けることによって、形成されてもよい。これは、通常、複数のチップを取り付けること、および／またはスタックを形成する際に複数の層を使用することによって、多数の電極シートの対２０６を加工することを可能にすることができる。

基板２０２に対して平行であるのとは対照的に、基板２０２に対する角度における層の整合は、内側誘電体シート２０８のエッチングの程度の制御を改良し、縁を形成する。これは、より正確かつ再現可能な空洞構造または溝２１０を可能にし、ＤＮＡ、ヌクレオチド、または他の被分析物が付着されるときに、分析のための単一の分子のより容易な付着を提供することができる。加えて、上記で議論される構造１００と同様に、内側誘電体層２０８の厚さは、タンパク質、ＤＮＡ、酵素、ヌクレオチド、または分析される他の分子等の特定の分子の付着を促進するように、標準ＣＭＯＳ加工プロセスを使用して、正確に制御されることができる。多電極分子感知デバイスを生産するための標準ＣＭＯＳプロセスの使用はまた、典型的には、分子センサを製造することと関連付けられる費用を削減する。

露出した第１の電極シート２０７および露出した第２の電極シート２１５は、分子１０を付着させるための電極シートの対２０６を形成する。電極シートの対２０６の中の一方の電極シートが、ソース電極としての役割を果たすことができる一方で、他方の電極シートは、ドレイン電極としての役割を果たすことができる。分子１０は、分子架橋を形成するように、図１２に示されるように電極シートの対の中の各電極シートに付着される。分子１０は、例えば、タンパク質、ＤＮＡ、抗体、ヌクレオチド、脂質、ホルモン、炭水化物、代謝産物、医薬品、ビタミン、神経伝達物質、酵素、または識別または分析される別のタイプの分子を備えてもよい。分子１０は、次いで、本明細書の構造を組み込む完成した分子センサ内の電子信号を測定することによって、検出または分析されることができる。いくつかの実装では、電流が、第１の電極シート２０７、第２の電極シート２１５、および分子１０を含む、回路を形成することによって、分子１０を通過させられることができる。測定された電流に基づいて、分子１０は、識別または分析されることができる。そのような実装は、構造１００等の構造を組み込む分子センサが、ゲノム配列決定のために使用されることを可能にすることができる。

いくつかの実装では、構造２００は、最大で１，０００対の電極シート２０６を含むことができる。構造２００はまた、構造２００等の複数の構造をともに組み合わせ、さらに多数の電極対を取得して、より多くの分子を同時に試験することによって、完成したセンサにおいて拡張可能性を提供することもできる。本拡張可能性は、通常、多数の分子を同時に分析するための時間を短縮することができる。

図１２に示されるように、各対の電極シート２０６は、外側誘電体シート２１２によって分離される。内側誘電体シート２０８は、電極シートの対２０６の中の第１の電極シート２０７および第２の電極シート２１５を分離する。いくつかの実装では、内側誘電体シート２０８が全て、（例えば、５％程の公差内で）略第１の厚さを有することができる一方で、全ての外側誘電体シート２１２は、第１の厚さよりも少なくとも１桁大きい（例えば、同様に５％程の公差内で）略第２の厚さを有することができる。より厚い外側誘電体シート２１２は、隣接する電極シートの対２０６の間の分離を提供し、電気、誘導、または静電容量干渉を低減させる。

いくつかの実装では、外側誘電体シートの所望の厚さが、少なくとも約０．５μｍ、ある事例では、少なくとも約１μｍまたは少なくとも約１０μｍである一方で、内側誘電体シートは、最大でも厚さ約５０ｎｍ、約２０ｎｍ、または約１０ｎｍである。上記のように、正確に制御された内側誘電体シートの厚さは、通常、電極シートの対２０６へのある分子の確実かつ再現可能な付着を改良することができる。これは、ひいては、他のタイプの分子が電極シートに不注意に付着する可能性が低いため、構造２００を備えるセンサからより正確な読取値をもたらすことができる。

内側誘電体シート２０８内の溝２１０は、動作中に分析のための分子１０の付着を促進することができる。いくつかの実装では、誘電材料内の溝２１０は、各内側誘電体シートの端部分の局所的エッチングによって、または内側誘電体シート２０８に溝２１０を形成する局所マスキングを伴う堆積によって、導入されることができる。例えば、約５〜約１５ｎｍの深度を伴う空間は、ある生体分子の付着を促進するようにエッチングされることができる。本明細書に示されるように、溝２１０は、切断されたときに、正方形または長方形としてではなく、放物線として出現し得る。溝２１０を形成するために使用されるプロセスは、溝の所望の深度まで、電極シートに隣接する誘電材料の全てを除去する必要はない。

図１３は、別の実施形態による、図１２の分子センサ２００の製造プロセスのためのフローチャートである。図１３に示されるように、ステップ１３０２−１３１２は、ステップ１３１４で後にスライスされるデバイススタックを形成し、ステップ１３１６で基板に取り付けられる複数のチップを形成するように、集合的に実施される。

ステップ１３０２では、第１の外側誘電体層が提供され、第１の電極層が、ステップ１３０４で第１の外側誘電体層上に堆積される。第１の電極層は、標準ＣＭＯＳ堆積技法を使用して堆積されることができる。いくつかの実装では、外側誘電体層は、外側誘電体層と異なる厚さを有してもよく、例えば、センサのより大型のアレイにそのような構造を組み込むセンサのパッケージ化を促進する、またはより優れた外部絶縁を提供する。他の実装では、第１の外側誘電体層の厚さは、電極シートの対の中の電極シートの間に位置する他の外側誘電体層と同一であり得る。

ステップ１３０６では、内側誘電体層が、第１の電極層上に堆積される。第２の電極層は、第１の電極層と第２の電極層との間に内側誘電体層を伴って電極層の対を形成するように、ステップ１３０８で内側誘電体層上に堆積される。ステップ１３１０では、第２の外側誘電体層が、ステップ１３０８で堆積された第２の電極層上に堆積される。第２の外側誘電体層の厚さは、ステップ１３０２で提供される第１の外側誘電体層の厚さと同一であり得る、または異なり得る。

ステップ１３１２では、スタックに関して電極層対の最終的な数に達しているかどうかが決定される。該当する場合、プロセスは、スタックが、スタックのスライスされた部分から複数のチップを形成するように、スタックの中の層に対する角度で、少なくとも１回スライスされる、ステップ１３１４に進む。スライシングの平面は、スタックの中の層と実質的に垂直であり得、スライシングがスタックの中の層に対する約９０°の角度にあることを意味する。電極対の最終的な数に達していないことがステップ１３１２で決定された場合、プロセスは、ステップ１３０４に戻り、ステップ１３１０で堆積される第２の外側誘電体層上に第１の電極層を堆積させる。ステップ１３０４−１３１０における第１の電極層、内側誘電体層、第２の電極層、および第２の外側誘電体層の堆積は、電極層対の最終的な数にステップ１３１２で達するまで、繰り返す。

図１４Ａは、図１３の製造プロセスにおいてステップ１３０２−１３１２を実施することによって形成されるスタック２３０の実施例を提供する。図１４Ａに示されるように、第１の電極層２０５は、第１の外側誘電体層２２７上に堆積される。内側誘電体層２０９は、第１の電極層２０５上に堆積され、第２の電極層２１９は、内側誘電体層２０９上に堆積される。第２の外側誘電体層２２３は、第２の電極層２１９上に堆積される。第１の電極層２０５、内側誘電体層２０９、第２の電極層２１９、および第２の誘電体層２２３の堆積の本パターンは、３対の電極層を備えるスタック２３０をもたらすように、図１４Ａの実施例ではさらに２回繰り返される。

いくつかの実装では、薄い接着増進層が、層の接着を改良するように、電極層と内側誘電体層との間の界面において堆積されてもよい。一実施例では、厚さ約１〜約５ｎｍの膜材料が、Ｔｉ、Ｃｒ、Ａｌ、Ｚｒ、Ｍｏ、Ｎｂ、Ｔａ、またはＨｆ等の材料を使用して、界面において堆積される。

いくつかの実装では、電極層２０５および２１９は、約１〜約４０ｎｍ、またはいくつかの実施形態では約５〜約１５ｎｍの厚さで堆積される。そのような実装では、内側誘電体層２０９は、約１〜約４０ｎｍまたは約２〜約１５ｎｍの類似厚さで堆積されることができる。外側誘電体層２２３は、約５０〜約２，０００ｎｍ、または内側誘電体層２０９の厚さよりも少なくとも約１桁大きい厚さで堆積される。

図１３のプロセスに戻って、ステップ１３０２−１３１２で形成されるスタックは、スタックのスライスされた部分から複数のチップを形成するように、ステップ１３１４で少なくとも１回スライスされる。スタックは、スタックの中に前もって堆積された層の断面を露出するように、スタックの中の層に対する角度でスライスされる。いくつかの実装では、スタックは、スタックの中の層に対する９０°角度でスライスされる。他の実装では、スタックは、スタックの中の層に対する異なる角度でスライスされてもよい。スタックの中の層に対するスライシングの角度をさらに理解するために、図１４Ｂの平面２２５は、示されるような個々のチップ２３２を生産する、スタックの中の層に対する約９０°の角度で本質的にスライスであるものを表す。

図１４Ｂは、少なくとも一対の電極シートを含む、複数のチップ２３２を形成する図１４Ａのスタック２３０のスライシングを図示する。図１４Ｂに示されるように、スタック２３０は、同一の厚さ／高さまたは異なる厚さ／高さを有し得る、３つのチップ２３２を形成するように、平面２２５に沿ってスライスされる。

図１３のステップ１３１６では、複数のチップは、１つまたは複数の第１の電極層および１つまたは複数の第２の電極層のスライスされた部分が、基板によって画定される基板平面に対する角度で複数対の電極シートを形成するように、基板に取り付けられる。加えて、１つまたは複数の内側誘電体層のスライスされた部分は、各対の電極シートの中の各電極シートの間に各内側誘電体シートを伴って複数の内側誘電体シートを形成する。

図１３の製造プロセスの後には、上記で議論される図６のステップのうちのいずれか等の１つ以上の付加的プロセスが続いてもよい。そのような付加的プロセスは、例えば、各内側誘電体シートの露出端部分上に溝を形成するステップ（例えば、図６のステップ６０２）と、カバー層内に間隙を画定するステップ（例えば、ステップ６０４）と、各電極シートの露出縁を粗面化するステップ（例えば、ステップ６０６）と、ゲート電極を堆積させるステップ（例えば、ステップ６０８）と、複数のチャネルを形成するステップ（例えば、ステップ６１０）と、リード導体を接続するステップ（例えば、ステップ６１２）とを含むことができる。

図１４Ｃは、図１３の製造プロセス中の基板２０２上の図１４Ｂからのチップ２３２の設置を示す、断面図である。図１４Ｃに示されるように、チップ２３２は、複数の露出した電極シートの対２０６を暴露するように、９０°回転され、基板２０２に取り付けられている。各対の電極シート２０６は、電極シートの間に挟持された内側誘電体シート２０８とともに、第１の電極シート２０７と、第２の電極シート２１５とを含む。外側誘電体シート２１２は、各対の電極シート２０６の間およびチップ２３２の端部上に提供される。いくつかの実装では、第１または最後の外側誘電体シート２１２は、他の外側誘電体シートと異なる厚さを有してもよい。

図１５は、ある実施形態による、基板２０２上の複数のチップ２３２の設置を図示する。より多くのチップ２３２を基板２０２に取り付けることは、電極シートの対の数を増加させ、ひいては、分子を電極シートの露出端に付着させるためのより多くの部位を提供する。図１５の実施例では、チップ２３２は、チップ２３２の間に空間を伴って基板２０２上に搭載される。チップ２３２の間の空間は、いくつかの実装では、電極シートの上縁を暴露するように後に平坦化され得る、ＨＳＱレジスト等のＳｉＯ_２ペーストまたはＳｉＯ_２への前駆体等の材料で充填されることができる。平坦化は、例えば、ＣＭＰ研磨、ＦＩＢエッチング、またはＰＭＭＡまたはＨＳＱ充填、およびＲＩＥによる後方エッチングを含んでもよい。

図１５の実施例は、３対の電極シート２０６をそれぞれ有するチップを示すが、他の実装は、２〜２，０００対以上の電極シートを有するチップ等の異なる数の電極シートの対を含んでもよい。各電極シートは、約２〜約１００ｎｍの厚さを有することができる。この点に関して、いくつかの実装は、完成したセンサによって分析される分子等の設計考慮事項に応じて、約１〜約４０ｎｍまたは約５〜約１５ｎｍの厚さを有する電極シートを含んでもよい。

図１６は、ある実施形態による、図１５の複数のチップ２３２上の誘電体カバー層２１６の設置を図示する。図１６に示されるように、誘電体カバー層２１６は、間隙２１８内の電極シートの対２０６の中の電極シートの露出部分への単一の分子のみの付着を促進することができる。図７Ａおよび７Ｂの実施例を参照して上記で議論されるように、マスク線は、堆積され、次いで、間隙２１８を形成するように、誘電体カバー層が堆積された後に除去されることができる。他の実装では、間隙２１８は、電子ビームリソグラフィまたはナノインプリンティング等のパターン化プロセスを使用し、マスクされていない領域をエッチングして間隙２１８を形成することによって、形成されてもよい。いくつかの実施例では、間隙は、約２〜約４０ｎｍまたは約５〜約１５ｎｍの幅を有し、各対の電極シート２０６における単一の分子の付着を促進することができる。

加えて、図６のステップ６０２および図１２の溝２１０を参照して議論されるように、内側誘電体シート２０８のマスクされていない領域は、電極シートの対２０６の中の電極シートの間に溝２１０を形成するように、例えば、ＲＩＥ、スパッタエッチング、またはＨＦ等を用いた化学エッチングによって、エッチングされることができる。

図１７は、スタックが、複数のチップ２３２と、分岐リード導体２２０とを備える、分子センサで使用するための構造の実施形態の上面図である。図１７に示されるように、各リード導体２２０は、リード導体が電極シートの縁から接点２２２に向かって離れるように延在するにつれて幅が分散する。リード導体は、電極シートから試験信号を搬送するための金等の伝導性材料から作製されることができる。いくつかの実装では、電極シートの厚さは、わずか約１０ｎｍと同程度に小さくあり得る。

リード導体は、次いで、約１０ｎｍの幅からマイクロメートルの規模まで広がり、接点１２２におけるはんだ付けを可能にしてもよい。接点１２２は、回路パッケージ化、はんだ接合、またはワイヤ接合のための接触パッドアレイを含むことができる。加えて、誘電体カバー層２２４は、電極シートの端部分のみが、単一の分子を各対の電極シート２０６に付着させるために露出されるように堆積される。

いくつかの実装では、上記で議論される図１０に示されるゲート電極１２６または１２７等のゲート電極もまた、電場を加え、ソースおよびドレイン電極としての役割を果たす、第１の電極シート２０７と第２の電極シート２１５との間の電荷担体を調整することによって、センサの中の電極シートの対２０６からの読取値の正確度を改良するように、構造に適用されてもよい。

図１８は、ある実施形態による、チャネルが流体を電極シートの対に導入するために提供される、分子センサで使用可能な構造の上面図である。図１８の実施例では、各チップ２３２は、壁２２８によって分離される電極シートの対２０６のグループを伴って分離チャネルを提供する。試験される分子を含有するガスまたは液体等の流体は、次いで、複数対の電極シートが流体中の分子を試験するために使用され得るように、チャネルの中に導入されることができる。図１８では、各チャネルは、チャネルの中の電極シートの対２０６を介した検出のための異なるＤＮＡ核酸塩基を含有する流体で装填される。

図１８に示される配列は、通常、複数対の電極シート２０６を横断して試験される同一の流体（例えば、図１８の分子１０、１２、１４、または１６を伴う流体）を装填し、異なる電極シートの対の異なる測定を使用し、任意の誤差を平均する、および／または閾値を上回って逸脱する測定を排除することによって、誤差補正または補償を可能にすることができる。３対の電極シートが、図１８の実施例ではチャネルにつき示されているが、チャネルにつき１０または２０対の電極シート等の異なる数の対が、異なる実装で使用されることができる。

いくつかの実装では、図１８に示される配列はさらに、上記で議論される図１７の誘電体カバー層１２４に類似する、１つ以上の誘電体カバー層を備えてもよい。１つまたは複数の誘電体カバー層は、分子感知のために電極シートの狭い間隙部分のみを露出するように、チップ２３２の表面上に電極シートに対する角度で、またはそれと垂直に堆積されることができる。

分子センサデバイスに使用可能な構造およびこれらの構造に関して上記で議論される加工方法は、前の分子センサ内の構造およびそれらを作製するために使用される加工方法によって提供されない、多数の利点を提供する。例えば、上記で開示される構造は、伝導性島のナノ加工、位置付け、および接着を要求しない。従来の分子センサは、典型的には、各電極上の具体的場所に輸送および設置される、または各電極上にナノパターン加工される、伝導性島（例えば、３〜１０ｎｍの金の島）とともに、水平の線形構成で相互に対面する薄膜電極の対を備える、構造を含む。そのような伝導性島のサイズ、接着強度、および位置付けは、重要なこととして、特にゲノム配列決定の場合に、そのような従来の分子センサの性能、信頼性、および収率に影響を及ぼし得る。ある場合には、伝導性島は、電極から離れ落ちさえし得る。

対照的に、本明細書に開示される構造は、伝導性島のナノ加工、接着、または精密な位置付けを要求しない。結果として、伝導性島サイズ、位置付け、および接着強度の変動性と関連付けられる問題は、概して、回避される。

別の利点として、上記で議論される電極シートの配列は、通常、前の薄膜センサデバイスと比較して、はるかに高い電気伝導度を可能にする。このより高い電気伝導度は、改良された信号対雑音比を提供することができる。

さらに別の利点として、開示されるプロセスおよびセンサのための結果として生じる構造は、電極自体の上の分子の付着のための露出面積のサイズのより良好な制御を提供する。上記に議論されるように、カバー層の使用は、分子付着のための場所のサイズを正確に制御することができ、単一の分子のみが露出面積に付着することを確実にすることに役立ち得る。前述のプロセスはまた、より高いデバイス収率を促進することができる、電極の間の誘電体層厚さのより正確な制御も提供する。

さらに、本明細書に開示される加工プロセスは、単純性を提供し、分子センサの中の構造のための従来の加工プロセスと比べて費用を低下させる。上記で議論される多層堆積および平坦化プロセスはまた、数千以上の大規模並列デバイスアレイの加工を可能にすることもできる。

図１９Ａ−１９Ｃおよび図２０Ａおよび２０Ｂは、本開示による加工プロセスによって生産された構造を図示する。加工プロセスは、層状電極構造の一実施形態を作製するために使用される。初期基板および最終的な平坦化された構造の電子顕微鏡画像が、本明細書の方法の実行可能性を示すために提供される。

図１９Ａの上部分は、平坦基板上に並列Ｓｉ隆起を備える、構造の概略図を提供する。本説明図内の隆起は、いくつかある図の中でも、例えば、図１Ａ−１Ｃおよび図２Ａ−２Ｃに図示される「突出部」１０４と同等である。本明細書で議論されるように、分子センサで使用可能な構造を生産するための加工プロセスは、随意に、ＳｉＯ_２層でコーティングされたＳｉウエハ等のナノスケール平坦基板から始まる。図１９Ａの上部分に図示される隆起の構造は、ナノインプリントリソグラフィを使用することによって調製された。ＰＭＭＡレジストは、並列の一連の列がレジストによって保護されるように、ナノインプリント金型を用いたスピンコートによってパターン化された。反応性イオンエッチング（ＲＩＥ）が、次いで、レジストによって保護されていない材料の約３００ｎｍまでエッチングするために使用され、幅約１００ｎｍであり、約１００ｎｍのピッチにおいて離間された一連の上昇したＳｉ隆起を残した。このようにして形成された構造の確認は、図１９Ａの下部分において完成したＳｉ基板のＳＥＭ画像によって提供される。

基板等の図１９Ａの構造を使用して、ＯＡＤが、図１９Ｂに図示されるように４５°の角度で実施され、ＳｉＯ_２および金（Ａｕ）の層を交互にし、第１のＳｉＯ_２層は、厚さ約５０ｎｍであり、後続の層は、厚さ約１０ｎｍであった。堆積された１０ｎｍＳｉＯ_２およびＡｕの２０個の交互層が存在した。

図１９Ｂの結果として生じた多層構造は、次いで、図１９Ｃの上部分に概略的に図示される構造を生じさせるように平坦化された。平坦化は、ＴＥＭ顕微鏡検査のために研磨化合物を使用して、上面を細かく研磨し、頂面上で幅約１０ｎｍである交互ストリップを露出することによって達成された。平坦化に起因する構造は、幅１０ｎｍのＳｉＯ_２絶縁スペーサによって分離される金（Ａｕ）電極を備える。このようにして形成された構造の確認は、図１９Ｃの下部分において平坦化された構造のＳＥＭ画像によって提供される。

図２０Ａは、図２０Ｃからの構造の階段縁上まで撮像することによって取得されたＳＥＭ画像を記載する。本頂面を見下ろす、透過型電子顕微鏡（ＴＥＭ）および走査型透過電子顕微鏡（ＳＴＥＭ）画像は、本結果として生じる層状電極構造の中のＡｕおよびＳｉＯ_２の交互表面露出ストリップを明確に示す、図２０Ｂの中で提供される。

開示される例示的実施形態の前述の説明は、当業者が本開示における実施形態を作製または使用することを可能にするために提供される。これらの実施例への種々の修正は、当業者に容易に明白となり、本明細書に開示される原理は、本開示から逸脱することなく他の実施例に適用されてもよい。説明される実施形態は、全ての点に関して制限的ではなく、例証的にすぎないと見なされ、本開示の範囲は、したがって、前述の説明によってではなく、以下の請求項によって示される。請求項の均等性の意味および範囲内に入る全ての変更は、それらの範囲内に包含されるものである。

Claims (20)

1. 分子センサデバイスで使用可能な構造を製造する方法であって、前記方法は、
   基板平面に対する角度で基板から突出する突出部を伴って、前記基板平面を画定する前記基板を提供するステップと、
   前記突出部の側面に沿った配向で第１の電極層を堆積させ、前記基板平面に対する前記角度で第１の電極シートを形成するステップと、
   前記第１の電極層上に内側誘電体層を堆積させ、前記基板平面に対する前記角度で内側誘電体シートを形成するステップと、
   前記内側誘電体層上に第２の電極層を堆積させ、前記基板平面に対する前記角度で第２の電極シートを形成するステップであって、前記第１の電極シートおよび前記第２の電極シートは、前記第１の電極シートと前記第２の電極シートとの間で前記内側誘電体シートによって離間される電極シートの対を形成する、ステップと、
   前記第２の電極上に外側誘電体層を堆積させ、前記基板平面に対する角度で外側誘電体シートを形成するステップと、
   前記第１の電極層、前記内側誘電体層、前記第２の電極層、および前記外側誘電体層の堆積を少なくとも１回繰り返し、前記電極シートの対の中の各電極シートの間の内側誘電体シートおよび各対の電極シートの間の外側誘電体シートを伴って、離間した電極シートの対を形成するステップと、
   前記電極シートの対、前記内側誘電体シート、および前記外側誘電体シートを平坦化するステップと、
   各内側誘電体シートの露出端部分を除去し、前記基板に向かって前記平坦化された縁から降下する溝を各内側誘電体シートに形成するステップと
   を含む、方法。
2. 各内側誘電体層は、第１の厚さで堆積され、各外側誘電体シートは、前記第１の厚さよりも少なくとも１桁大きい第２の厚さで堆積される、請求項１に記載の方法。
3. 前記平坦化するステップに先立って、前記堆積された第１の電極層、内側誘電体層、第２の電極層、および外側誘電体層によって形成されるスタックに隣接して、機械的支持ブロック材料を取り付けるステップをさらに含む、請求項１に記載の方法。
4. 前記内側誘電体シートおよび前記外側誘電体シートは、異なる誘電材料を備える、請求項１に記載の方法。
5. 各内側誘電体シートに前記溝を形成するステップは、
   前記内側誘電体シートの部分を除去するステップと、
   前記電極シートの対の間の電気、静電容量、または光学測定に基づいて、前記内側誘電体シートのさらなる除去を停止するステップと
   を含む、請求項１に記載の方法。
6. 複数のリード導体を前記離間した電極シートの対に接続するステップをさらに含み、各リード導体は、個別の電極シートに接続され、前記リード導体が前記電極シートの縁から離れるように延在するにつれて、各リード導体は、幅が分散する、請求項１に記載の方法。
7. 前記基板平面と平行に、かつ前記離間した電極シートの対の中の電極シートによって画定される電極平面と垂直に、ゲート電極を堆積させるステップをさらに含む、請求項１に記載の方法。
8. 分子センサで使用可能なデバイススタックを製造する方法であって、前記方法は、
   第１の外側誘電体層を提供するステップと、
   前記第１の外側誘電体層上に第１の電極層を堆積させるステップと、
   前記第１の電極層上に内側誘電体層を堆積させるステップと、
   前記内側誘電体層上に第２の電極層を堆積させるステップと、
   前記第２の電極層上に第２の外側誘電体層を堆積させるステップと、
   前記スタックの中の前記層に対する角度で、少なくとも１回、前記スタックを通してスライスし、前記スタックの前記スライスされた部分から少なくとも２つのチップを形成するステップと、
   前記第１の電極層および前記第２の電極層の前記スライスされた部分が、基板によって画定される基板平面に対する角度で複数対の電極シートを形成するように、かつ前記内側誘電体層の前記スライスされた部分が、各対の電極シートの中の各電極シートの間に各内側誘電体シートを伴って複数の内側誘電体シートを形成するように、前記チップを前記基板に取り付けるステップと、
   を含む、方法。
9. 前記デバイススタックを形成するステップはさらに、前記複数のチップのうちの各チップが、複数対の電極シートを含むように、前記第１の電極層、前記内側誘電体層、前記第２の電極層、および前記第２の外側誘電体層の前記堆積を少なくとも１回繰り返すステップを含む、請求項８に記載の方法。
10. 前記内側誘電体層は、第１の厚さを有し、前記第２の外側誘電体層は、前記第１の厚さよりも少なくとも１桁大きい第２の厚さを有する、請求項８に記載の方法。
11. 前記基板平面と平行に、かつ前記複数対の電極シートの中の電極シートによって画定される電極平面と垂直に、ゲート電極を堆積させるステップをさらに含む、請求項８に記載の方法。
12. 分子センサデバイスで使用可能な構造であって、前記構造は、
    基板平面を画定する基板と、
    離間した電極シートの対であって、前記離間した電極シートの対は、前記基板平面に対する角度で、前記電極シートの縁上で前記基板に取り付けられる、離間した電極シートの対と、
    各対の電極シートの中の前記電極シートの間に配置される、内側誘電体シートと、
    離間した電極シートの対の間に配置される、外側誘電体シートと、
    を備え、
    前記基板の反対側の各電極シート、内側誘電体シート、および外側誘電体シートの縁は、同一平面上にある、構造。
13. 各内側誘電体シートは、第１の厚さを有し、各外側誘電体シートは、前記第１の厚さよりも少なくとも１桁大きい第２の厚さを有する、請求項１２に記載の構造。
14. 前記内側誘電体シートおよび前記外側誘電体シートは、異なる誘電材料を備える、請求項１２に記載の構造。
15. 前記基板の反対側の各内側誘電体シートの露出端部分上に位置する溝をさらに備える、請求項１２に記載の構造。
16. 前記基板の反対側の前記離間した電極の対の前記縁の部分を被覆する、誘電体カバー層であって、前記離間した電極の対の一部が露出される間隙によって離間される、誘電体カバー層をさらに備える、請求項１２に記載の構造。
17. 誘電体カバー層の間の前記間隙は、幅が約２ｎｍ〜約４０ｎｍである、請求項１６に記載の構造。
18. 複数のリード導体であって、前記複数のリード導体のうちの各リード導体は、前記複数対の電極シートから延在する、複数のリード導体と、
    複数の接点であって、前記複数の接点のうちの各接点は、前記複数のリード導体のうちのリード導体と電気通信する、複数の接点と、
    をさらに備え、前記複数のリード導体のうちの各リード導体は、前記電極シートの縁から前記接点まで幅が分散する、
    請求項１２に記載の構造。
19. 前記基板平面と平行であり、かつ離間対の中の電極シートによって画定される電極平面と垂直である、ゲート電極をさらに備える、請求項１２に記載の構造。
20. 前記構造は、前記分子センサ内の電子信号を測定することによって、ＤＮＡ分子、抗体分子、ヌクレオチド、およびタンパク質分子のうちの少なくとも１つを検出するために使用される、分子センサの一部を備える、請求項１２に記載の構造。