KR102435529B1 - 층들의 전달 방법 - Google Patents

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Abstract

본 발명은 임시 기판(5)을 사용하여, 특정한 표면 토폴로지를 갖는 제1 측(1)을 포함하는 활성층(2)을 최종 기판(4)으로 전달하기 위한 방법에 관한 것으로서, 상기 방법은, 상기 활성층(2)의 상기 제1 측(1)을 상기 임시 기판(5)의 일 측에 결합시키는 제1 단계; 상기 활성층(2)의 제2 측(6)을 상기 최종 기판(4)에 결합시키는 제2 단계; 및 상기 활성층(2)과 상기 임시 기판(5)을 분리시키는 제3 단계;를 포함하며, 상기 방법은, 상기 임시 기판(5)의 표면 토폴로지가 상기 결합시키는 제1 단계에서 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지를 캡슐화하도록, 상기 임시 기판(5)의 상기 측은 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지에 상보적인 표면 토폴로지를 갖는 것을 특징으로 한다.

Description

층들의 전달 방법{Process for transferring layers}
본 발명은 특정한 표면 토폴로지(topology)를 포함하는 활성층을 전달하기 위한 방법에 관한 것이다.
이러한 층의 제조는, 하나의 캐리어로부터 다른 캐리어로 다양한 두께들의 층들을 전달하기 위한 기술들을 점점 더 관련시킨다. 마이크로일렉트로닉스 분야의 많은 응용들에서, 예를 들어 전기 부품들을 집적시키는 활성층이라 불리는 것을 기판으로, 또는 제1 기판의 표면 상에 존재하는 반도체층을 제2 기판으로 전달하는 것이 요구될 수 있다.
본 발명의 맥락에서 이해되는 바와 같이, 상기 활성층은 그것의 디멘젼들, 특히 그것의 두께, 그리고 그것의 취성(fragility)을 이유로 자립적(self-supporting)이라고 생각될 수 없다.
따라서, 상기 활성층을 전송하기 위해, 그리고 특히 최종 기판에 이것을 전달하기 위해, 이것을 취급(handle) 또는 임시(temporary) 기판으로 지칭되는 전달 기판에 안전하게 고정하는 것이 필요하다. 따라서 이러한 기판은 이동 및/또는 전달될 필요가 있는 층이 취급되는 것을 허용한다.
상기 활성층의 제1 측이, 상기 활성층의 상기 제1 측에 독특한 비균일한 표면 토폴로지를 형성하는, 회로들 및 일반적으로 "본드 패드들(bond pads)"이라고 지칭되는 컨택 패드들과 같은 전자 부품들을 포함하기 때문에, 임시 기판을 사용하여 상기 활성층을 최종 기판에 전달하는 것이 어렵다는 것이 입증될 수 있다.
평탄하지 않은 표면 토폴로지의 활성층의 상기 제1 측이 임시 기판에 결합되도록 허용하는 종래 해결책들은, 결합 예를 들어, 직접 결합(direct bonding)에 적합한 평탄한 표면 토폴로지를 얻기 위하여 상기 활성층의 상기 측을 레벨링(levelling) 및/또는 평탄화(planarizing)하는 것에 있다. 그러나, 이들 방법들은 그 구현에 있어서 결함들 및 곤란점들에 당면한다.
문헌 FR 2926671 A1에 기술된 하나의 공지된 해결책은 상기 활성층 상에 그리고 특히 불규칙한 표면 토폴로지를 갖는 상기 활성층의 상기 측 상에 접착 물질층을 형성하는 것에 있으며, 상기 접착 물질층은 상기 접착 물질층을 통하여 상기 활성층을 상기 최종 기판에 결합할 목적으로 상기 활성층의 상기 표면 토폴로지를 평탄화할 수 있다. 이러한 해결책의 결함은 상기 공정을 복잡하게 하고 제조 원가를 증가시키는, 층을 부가해야 할 필요가 있다는 것이다. 더구나, 상기 접착 물질층은 상기 활성층의 상기 표면 토롤로지를 형성하는 상기 전자 부품들과 접촉하게 된다. 이러한 접촉은 상기 부품들을 손상시킬 수도 있다.
문헌 JP 11-297972에 기술된 다른 해결책은, 다른 쪽의 상부 상에 위치하는 복수의 층들로 상기 전자 부품들을 커버링하는 데 있으며, 그것의 마지막 층은 결합 단계를 위해 원하는 평탄 수준을 얻기 위해 식각된다. 따라서, 상기 식각 단계는 상기 구조물에서 오염 및 스트레스를 발생시킬 수도 있다. 더구나, 상기 전자 부품들은 또한 그들을 손상시킬 가능성이 있는, 상기 제1 층과의 직접적인 접촉을 하게 한다. 마지막으로, 이 해결책은 퇴적되는 층들만큼 많은 퇴적 공정들을 요구하며, 이것은 상기 공정을 복잡하게 만들고 그리고 구현하기에 비용이 많이 든다.
전술한 공지된 종래 해결책들에서 기술된, 층들의 부가는 나아가 캐리어에 이들 층들의 결합을 안정화 및/또는 보강화하기 위해 요구되는 열처리들의 수를 증가시키는데 기여한다. 따라서, 이들 해결책들은 어떤 전자 요소들을 손상되기 쉽게 하고 그리고 이들 생산 공정들의 비용을 증가시킬 수 있는, 생산 공정들의 써멀 버짖(thermal budget)을 증가시킨다.
더구나, 원하는 구조물의 상기 생산 공정들에 따라, 이들 층들의 부가는 후속하는 제조 단계들에서 상기 부가된 층들이 위치하는 상기 활성층의 상기 측으로의 접근을 복잡하게 한다.
상기 공지된 종래 해결책들은, 결합하기에 충분히 평탄하게 만들기 위해 상기 활성층의 적어도 한 측 상에 다양한 형태의 처리를 요구한다. 구현된 처리의 형태에 따라서, 오염물들 또는 인가된 스트레인들은 상기 활성층의 품질 및 가동 성능을 감소시키는데 기여한다.
본 발명은 종래 기술의 이러한 제한들을 완화하는 것을 의도한다.
본 발명은 임시 기판을 사용하여 활성층을 최종 기판으로 전달하기 위한 방법을 제공하기 위한 것으로, 상기 활성층은 특정한 표면 토폴로지를 갖는 제1 측을 포함하며, 상기 방법은 상기 활성층의 상기 제1 측을 상기 임시 기판의 한 측에 결합시키는 제1 단계; 상기 활성층의 제2 측을 상기 최종 기판에 결합시키는 제2 단계; 및 상기 활성층과 상기 임시 기판을 분리시키는 제3 단계;를 포함한다.
본 발명에 따른 상기 방법은, 상기 임시 기판의 상기 표면 토폴로지가 상기 결합하는 제1 단계에서 상기 활성층의 상기 표면 토폴로지를 캡슐화(encapsulate)할 수 있도록 상기 임시 기판의 상기 측이 상기 활성층의 상기 제1 측의 상기 표면 토폴로지를 상호보완하는 표면 토폴로지를 보유한다는 점에서 주목할 만하다.
이러한 방식으로 상기 공정을 수행하는 것은, 상기 활성층이 어떠한 처리 또는 수정을 겪지 않으면서 상기 임시 기판의 상기 측에 결합되는 것을 허용하며, 따라서 오염 또는 불필요한 스트레인들을 방지할 수 있다. 더구나, 상기 임시 기판의 상기 보완적인 표면 토폴로지에 의해 상기 활성층의 상기 표면 토폴로지의 상기 캡슐화는 상기 활성층 상에 위치하는 상기 전자 부품들이 보호되도록 해주며, 따라서 어떠한 접촉도 방지할 수 있다.
본 발명은 첨부된 도면들에 대한 참조와 함께 주어진, 특별한 그리고 비제한적인 실시예들에 대한 이하의 설명의 관점에서 잘 이해될 것이다.
도 1은 본 발명에 따른 활성층의 일 측의 사진이다.
도 2는 본 발명에 따른 다른 활성층의 일 측 및 임시 기판의 일 측의 개략적인 도면이다.
도 3은 본 발명에 따른 전달 공정의 개략적 도면이다.
도 4는 본 발명에 따른 전달 공정의 다른 실시예의 부분적인 개략적 도면이다.
전술한 문제점들을 완화시켜 주는, 본 발명에 따른 전달 공정의 복수의 가능한 실시예들이 도 1 내지 도 4를 참조하여 기술될 것이다. 상기 활성층 및 상기 임시 기판의 다양한 도면들에 공통적인 구성요소들은 동일한 참조번호로 지칭된다.
도 1은 전자 회로들 및 컨택 패드들과 같은 전자 부품들(3)이 그 위에 위치하는 활성층(2)의 제1 측(1)의 사진이다. 비제한적인 예시의 형태로, 상기 활성층(2)은 실리콘, AlN, 플라스틱, 글라스, 등으로 만들어질 수 있다. 전자 부품들의 수 및 서로 간에 그들을 분리하는 거리들은 상기 활성층(2)의 원하는 기능성들 및 제조 공정에 따라 설정된다. 따라서, 상기 전자 부품들(3)은 상기 활성층(2)의 상기 제1 측(1)의 특정한 표면 토폴로지를 형성한다. 상기 활성층(2)의 상기 제1 측(1)의 상기 특정한 표면 토폴로지는 도 3에서 보여지는 바와 같이, 상기 전기 부품들에 의해 한정된 적어도 하나의 비평탄 부분 및 평탄 부분을 포함한다.
상기 비평탄 부분은 또한 특별한 처리로부터, 또는 반드시 전기적인 것은 아닌 부품들의 퇴적으로부터 결과될 수 있다.
도 3은 본 발명에 따른 상기 전달 공정을 단계적으로 개략적으로 보여주며, 이 공정은 도 1에서 보여지는 상기 활성층(2)과 같은 활성층(2)을 상기 활성층(2)의 제2 측(6)에 최종 기판(4)의 일 측을 결합시킴으로써 최종 기판(4)으로 전달되는 것에 있다. 상기 활성층(2)은 임시 기판(5)을 사용하여 전달되며, 상기 활성층(2)의 제1 측(1)이 제1 결합 단계에서 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지를 고려하면서 상기 임시 기판(5)의 일 측에 결합된다. 상기 활성층(2)의 상기 제1 측(1)과 상기 임시 기판(5)의 상기 측 사이의 결합은 예를 들어, 직접 결합(direct bond)이다. 예시적으로, 상기 임시 기판(5)은 저머늄, 실리콘, 실리콘 이산화물, 실리콘 탄화물, 갈륨 아세나이드 또는 쿼츠로 만들어질 수 있다.
직접 결합은 그 자체로는 공지된 기술이다. 이런 형태의 결합의 원리는 두 표면들을 직접 접촉시키는 것, 즉 특정 물질(접착제, 왁스, 솔더, 등)을 사용하지 않는 것에 기초한다. 이러한 작용은 상기 표면들이 파티클들 또는 오염물 없이 적어도 부분적으로 충분히 평탄하게 결합되어질 것이 요구되며, 그리고 표면들이 접촉이 개시되도록 충분히 서로 근접되어질 것이 요구되며, 이것은 전형적으로 수 나노미터보다 작은 거리에서 발생한다. 본 경우에서, 상기 두 표면들 사이에서의 인력들은 직접 결합을 유발시키기에 충분히 크다(결합되는 두 표면들의 원자들 또는 분자들 사이에서의 인력적인 반 데르 바알스 힘들, 전자의 상호작용의 전체 합에 의해 유도된 결합).
따라서, 이러한 결합은 만약 상기 활성층(2)의 상기 제1 측(1) 및/또는 상기 임시 기판(5)의 상기 측이 파티클들 또는 오염물 없이 적어도 부분적으로 충분히 평탄하게 결합되도록 수정되지 않는다면 얻어질 수 없다. 본 경우에서는, 단지 상기 임시 기판(5)의 상기 측만이 수정될 것이다.
따라서, 본 발명의 상기 전달 공정은, 상기 임시 기판(5)의 표면 토폴로지가 상기 제1 결합 단계에서, 상기 활성층(2)의 상기 제1 측(1) 상에 위치하는 상기 전기적 부품들(3)이 상기 임시 기판(5)과 접촉함이 없이, 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지를 캡슐화할 수 있도록, 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지와 상보적인 표면 토폴로지를 상기 임시 기판(5)의 상기 측 상에 만드는 것에 있다.
이것을 하기 위해, 도 2에 도시된 바와 같이, 상기 활성층(2)의 상기 제1 측(1) 상에 위치하는 상기 전기적 부품들(3)의 기하학적 구조 및 치수들에 관련된 데이터를 모으기 위해 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지의 지도가 만들어진다. 이어서 상기 상보적인 표면 토폴로지가 상기 임시 기판(5)을 식각하고, 캐비티들(7)을 형성하고, 사전에 결정된 상기 기하학적 구조 및 치수들을 복제함으로써 만들어질 수 있다. 이러한 동작은 습식 식각 또는 반응성 이온 식각(RIE)와 같은 어떤 형태의 종래의 공지된 식각 공정 뿐만 아니라, 예를 들어 레이저 또는 상기 임시 기판(5)의 재료에 적합한 어떠한 다른 해결책을 사용함으로써 수행될 수 있을 것이다.
더구나, 상기 임시 기판(5)의 상기 표면 토폴로지가 상기 전기적 부품들(3)이 상기 임시 기판(5)과 접촉됨이 없이 상기 활성층(2)의 상기 제1 측(1)의 상기 표면 토폴로지를 캡슐화하기 위하여, 상기 임시 기판(5)의 상기 상보적 표면 토폴로지를 만들기 위해 사용된 상기 치수들은 상기 활성층(2)의 상기 제1 측(1) 상에 위치하는 상기 전기적 부품들(3)의 치수들에 비하여 적어도 5%만큼 증가된다.
따라서, 상기 임시 기판(5)의 두께는 상기 활성층(2)의 상기 제1 측(1)의 상기 표면 토폴로지의 최고 높이(h) 보다 적어도 5% 크다.
상기 임시 기판(5)의 표면 토폴로지는, 위에서 보여지고 그리고 도 3에서 도시된 바와 같이, 상기 활성층(2)의 상기 제1 측(1) 상에 위치하는 상기 전기적 부품들(3)의 5%만큼 증가된 상기 기하학적 구조 및 치수들을 복제함으로써, 상기 활성층(2)의 상기 제1 측(1)의 상기 표면 토폴로지와 밀접하게 부합하도록 만들어지거나, 또는 대안적으로 도 4에 도시된 바와 같이, 상기 전기적 부품들(3)의 적어도 5%만큼 증가된 최고 높이(h) 및 최고 폭(I)에 대응하는 깊이 및 폭의, 예를 들어 직사각형 형상의 캐비티들(7)을 제작함으로써 만들어질 수 있다.
상기 임시 기판(5)의 상기 측에 상기 활성층(2)의 제1 측(1)을 직접 결합시키는 제1 단계에서, 단지 상기 활성층(2)의 상기 제1 측(1)의 평탄한 부분만이 결합된다. 상기 활성층(2)이 취급되고 전달되기에 충분히 큰 결합력을 얻기 위해서는, 상기 활성층(2)의 제1 측(1)의 상기 평탄한 부분의 면적, 즉 결합되는 면적은 비평탄한 부분의 면적보다 크다. 따라서, 상기 활성층(2)의 제1 측(1)과 상기 임시 기판(5)의 상기 측 사이의 결합 면적은 상기 활성층(2)의 제1 측(1)의 전체 면적의 적어도 50%를 나타낸다. 환언하면, 상기 임시 기판(5)의 상기 측이 결합되는 상기 활성층(2)의 상기 제1 측(1)의 평탄한 구역은 상기 활성층(2)의 상기 제1 측(1)의 비평탄한 구역보다 크다. 상기 활성층(2)의 제1 측(1)과 상기 임시 기판(5)의 상기 측 사이의 결합 면적의 크기에 의존하여, 적어도 700 mJ/㎡의 결합 에너지를 얻을 수 있도록, 안정화 및/또는 보강화하는 열 처리가 또한 상기 결합을 향상시키기 위해 필요할 수 있다. 이 경우, 상기 전기적 부품들(3)이 손상되는 것을 방지하기 위해 상기 열 처리의 온도는 500℃ 아래로 될 것이다.
일단 제1 결합 단계가 수행되면, 상기 활성층(2)의 제2 측(6)이 예를 들어, 직접 결합에 의해, 제2 결합 단계에서 상기 최종 기판(4)의 일 측에 결합된다.
실시예에 따라서, 상기 제1 및 제2 단계들 사이에서 2 내지 10㎛ 사이의 두께의 활성층(2)을 얻을 수 있도록, 예를 들어 기계적 연마 또는 상기 활성층(2)의 재료에 적합하며 종래에 알려진 어떠한 다른 기술에 의해 상기 활성층(2)의 상기 제2 측(6) 상에서 박형화(thinning) 단계가 수행된다.
마지막으로, 제3 단계에서 원하는 구조물(2,4)을 얻을 수 있도록 상기 임시 기판(5)과 상기 활성층(2)이 분리된다. 어떤 층을 기판으로부터 분리되도록 하는 많은 공지된 공정들이 있다. 비제한적으로, 상기 기판(5)과 상기 층(2)은 예를 들어, 상기 임시 기판(5)과 상기 활성층(2) 사이에 블레이드를 삽입함으로써 분리될 수 있다. 만약 상기 활성층(2)의 제1 측(1)을 상기 임시 기판(5)의 상기 측에 결합시키는 제1 단계가 이들 두 측들의 전체에서 수행되지 않는다면, 상기 임시 기판(5)과 상기 활성층(2)의 분리는 상기 제3 단계에서 결과적으로 더욱 용이하다.
따라서, 본 발명에 따른 상기 전달 공정은, 전달 동안에 상기 전기적 부품들을 보호하면서, 특정한 표면 토폴로지를 갖는 활성층이 처리되어야 함이 없이, 따라서 어떠한 오염 또는 스트레스를 방지하면서 전달되는 것을 허용한다. 더구나, 상기 임시 기판은 상기 임시 기판의 표면 토폴로지와 호환될 수 있는 표면 토폴로지의 측을 갖는 층들을 전달하기 위해 재사용할 수 있다.

Claims (9)

  1. 임시 기판(5)을 사용하여, 특정한 표면 토폴로지를 갖는 제1 측(1)을 포함하는 활성층(2)을 최종 기판(4)으로 전달하기 위한 전달 방법으로서, 상기 전달 방법은,
    상기 활성층(2)의 상기 제1 측(1)을 상기 임시 기판(5)의 일 측에 결합시키는 제1 단계;
    상기 활성층(2)의 제2 측(6)을 상기 최종 기판(4)에 결합시키는 제2 단계; 및
    상기 활성층(2)과 상기 임시 기판(5)을 분리시키는 제3 단계;를 포함하며,
    상기 전달 방법은, 상기 임시 기판(5)의 표면 토폴로지가 상기 결합시키는 제1 단계에서 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지를 캡슐화(encapsulate)하도록, 상기 임시 기판(5)의 상기 측은 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지에 상보적인(complementary) 표면 토폴로지를 갖는 것을 특징으로 하는 전달 방법.
  2. 청구항 1에 있어서,
    상기 임시 기판(5)의 표면 토폴로지는 미리 설정된 기하학 구조 및 미리 설정된 치수들로 식각함으로써 제작되는 것을 특징으로 하는 전달 방법.
  3. 청구항 2에 있어서,
    상기 임시 기판(5)의 식각하는 상기 기하학 구조 및 치수들은, 적어도 5%만큼 증가된 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지의 기하학 구조 및 치수들에 대응하는 것을 특징으로 하는 전달 방법.
  4. 청구항 2에 있어서,
    상기 임시 기판(5)의 식각은 캐비티(7)를 형성하며, 상기 캐비티는 예를 들어 직사각형이며, 상기 캐비티의 깊이 및 폭은 상기 활성층(2)의 상기 제1 측(1)의 표면 토폴로지로부터 나온, 5%만큼 증가된 최대 높이(h) 및 최대 폭(l)에 각각 대응하는 것을 특징으로 하는 전달 방법.
  5. 청구항 1에 있어서,
    상기 제1 및 제2 단계 사이에, 상기 제2 측(6) 상에서 상기 활성층(2)을 박형화하는 단계가 수행되는 것을 특징으로 하는 전달 방법.
  6. 청구항 1에 있어서,
    상기 활성층(2)의 상기 제1 측(1)의 상기 특정한 표면 토폴로지는 적어도 하나의 평탄한 부분과 적어도 하나의 비평탄한 부분을 포함하는 것을 특징으로 하는 전달 방법.
  7. 청구항 6에 있어서,
    상기 활성층(2)의 상기 제1 측(1)이 상기 임시 기판(5)의 상기 측에 결합될 때, 단지 상기 활성층(2)의 상기 제1 측(1)의 상기 평탄한 부분만이 결합되는 것을 특징으로 하는 전달 방법.
  8. 청구항 6 또는 7에 있어서,
    상기 활성층(2)의 상기 제1 측(1)의 상기 평탄한 부분의 면적이 상기 비평탄한 부분의 면적보다 큰 것을 특징으로 하는 전달 방법.
  9. 청구항 1에 있어서,
    상기 임시 기판(5)의 일 측에 상기 활성층(2)의 상기 제1 측(1)을 결합시키는 것은, 500℃ 아래의 온도에서 열 처리에 의해 보강된 직접 결합(direct bonding)인 것을 특징으로 하는 전달 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446442B2 (en) * 2016-12-21 2019-10-15 Globalfoundries Inc. Integrated circuit chip with molding compound handler substrate and method
US12094930B2 (en) * 2021-04-15 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142666A (ja) 2001-07-24 2003-05-16 Seiko Epson Corp 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器
JP2007158231A (ja) 2005-12-08 2007-06-21 Seiko Epson Corp 基板の加工方法、保護基板及び電子機器
KR101291092B1 (ko) 2012-04-06 2013-08-01 주식회사 씨티랩 반도체 소자 구조물을 제조하는 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1603260A (en) * 1978-05-31 1981-11-25 Secr Defence Devices and their fabrication
JPH11297972A (ja) 1998-04-10 1999-10-29 Fujitsu Ltd 半導体装置の製造方法
JP3668439B2 (ja) * 2001-06-14 2005-07-06 ソニーケミカル株式会社 接着フィルム
JP4058425B2 (ja) * 2004-06-10 2008-03-12 Ｔｄｋ株式会社 スタンパー、インプリント方法および情報記録媒体製造方法
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
FR2926671B1 (fr) * 2008-01-17 2010-04-02 Soitec Silicon On Insulator Procede de traitement de defauts lors de collage de plaques
JP5696349B2 (ja) * 2008-09-05 2015-04-08 株式会社Sumco 裏面照射型固体撮像素子用ウェーハの製造方法
FR2938202B1 (fr) * 2008-11-07 2010-12-31 Soitec Silicon On Insulator Traitement de surface pour adhesion moleculaire
KR101144842B1 (ko) * 2010-06-08 2012-05-14 삼성코닝정밀소재 주식회사 접합기판 제조방법
US8202786B2 (en) * 2010-07-15 2012-06-19 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a glass substrate
MY164197A (en) * 2010-12-09 2017-11-30 Asahi Kasei E-Materials Corp Fine-structure laminate, method for preparing fine-structure laminate, and production method for fine-structure laminate
KR101354491B1 (ko) * 2012-01-26 2014-01-23 전북대학교산학협력단 고효율 발광다이오드 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142666A (ja) 2001-07-24 2003-05-16 Seiko Epson Corp 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器
JP2007158231A (ja) 2005-12-08 2007-06-21 Seiko Epson Corp 基板の加工方法、保護基板及び電子機器
KR101291092B1 (ko) 2012-04-06 2013-08-01 주식회사 씨티랩 반도체 소자 구조물을 제조하는 방법

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