JP2016096335A - 層を転写するためのプロセス - Google Patents

層を転写するためのプロセス Download PDF

Info

Publication number
JP2016096335A
JP2016096335A JP2015217653A JP2015217653A JP2016096335A JP 2016096335 A JP2016096335 A JP 2016096335A JP 2015217653 A JP2015217653 A JP 2015217653A JP 2015217653 A JP2015217653 A JP 2015217653A JP 2016096335 A JP2016096335 A JP 2016096335A
Authority
JP
Japan
Prior art keywords
active layer
temporary substrate
topology
substrate
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015217653A
Other languages
English (en)
Other versions
JP6594166B2 (ja
Inventor
マルセル ブルクアールト
Broekaart Marcel
マルセル ブルクアールト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Soytec Co Ltd
Original Assignee
Soitec SA
Soytec Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA, Soytec Co Ltd filed Critical Soitec SA
Publication of JP2016096335A publication Critical patent/JP2016096335A/ja
Application granted granted Critical
Publication of JP6594166B2 publication Critical patent/JP6594166B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313—Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Wire Bonding (AREA)
  • Micromachines (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Laminated Bodies (AREA)

Abstract

【課題】新規な転写プロセスを提供する。【解決手段】本発明は、仮基板（５）を使用して固有の表面トポロジーを有する第１の面（１）を備える活性層（２）を最終基板（４）に転写するプロセスに関し、活性層（２）の第１の面（１）を仮基板（５）の一面に接合する第１のステップと、活性層（２）の第２の面（６）を最終基板（４）に接合する第２のステップと、活性層（２）と仮基板（５）とを分離する第３のステップと、を含むプロセスにおいて、仮基板（５）の面が活性層（２）の第１の面（１）の表面トポロジーに相補的な表面トポロジーを有し、それによって、仮基板（５）の表面トポロジーが、接合の第１のステップにおいて活性層（２）の第１の面（１）の表面トポロジーを包み込むことを特徴とする。【選択図】 図３

Description

本発明は、特有の表面トポロジーを備える活性層を転写するためのプロセスに関する。
そのような層の作製は、様々な厚さの層を１つのキャリアーから別のキャリアーに転写するための技法をますます含むようになってきている。
マイクロエレクトロニクスの分野の多くの用途において、活性層と呼ばれるもの、例えば、集積化する電気部品を基板に、又は第１の基板の表面上に存在する半導体層を第２の基板に転写することが望まれる場合がある。
本発明の文脈において理解されるように、活性層は、その寸法、特にその厚さ、及びその脆弱性のために、自立性があると考えることはできない。
したがって、活性層を移送する、特に活性層を最終基板に転写するために、活性層を、ハンドル基板又は仮基板と呼ばれる転写基板にしっかりと固定することが必要である。その後、そのような基板によって、移動させる及び／又は転写する必要がある層を取り扱うことが可能となる。
活性層の第１の面が、活性層の第１の面特有の不均一な表面トポロジーを形成する、回路、及び通常「ボンドパッド」と呼ばれるコンタクトパッドなどの電子部品を備えるため、仮基板を使用して活性層を最終基板に転写するのが困難であることがわかる場合がある。この表面トポロジーが、仮基板を活性層の第１の面にしっかりと固定するのを困難にしている。
表面トポロジーが平坦でない活性層の第１の面を仮基板に接合することを可能にする従来技術の解決策は、接合、例えば直接接合に適した規則的な表面トポロジーを得るように、活性層の面を平準化する及び／又は平坦化することにある。しかしながら、これらの方法は、実施に関して欠点及び困難を免れない。
文献仏国特許出願公開第２９２６６７１号に記載された公知の１つの解決策は、接着剤の層を介して活性層を最終基板に接合するために、活性層上に、特に不規則な表面トポロジーを有する活性層の面上に接着剤の層を形成し、それによって前記接着剤の層が活性層の表面トポロジーを平坦化することにある。この解決策の欠点は、プロセスを複雑にし、その生産コストを増加させる層を追加する必要があるということである。さらに、接着剤の層は、活性層の表面トポロジーを形成する電気部品と接触する。この接触によって素子を破損することがある。
文献特開平１１−２９７９７２号公報に記載された別の解決策は、順に重ねて配置された複数の層によって電気部品をカバーし、この複数層の最終層が、接合ステップのために所望のレベルの平坦度を得るためにエッチングされることにある。したがって、このエッチングステップによって、汚染及び構造内に応力が生じることがある。さらにまた、電気部品は、第１の層と直接接触し、ことによると電気部品を破損する。最後に、この解決策は、堆積させる層と同じくらい多くの堆積プロセスを必要とし、プロセスを実施するのが複雑で、高価になる。
さらに、前述の公知の従来技術の解決策に記載された層の追加は、これらの層のキャリアーへの接合を安定化する及び／又は強化するために必要とされる熱処理の回数を増加させる一因となる。したがって、これらの解決策は、生産プロセスの熱バジェットを増加させ、ことによるといくつかの電気的な素子を脆弱化し、これらの生産プロセスのコストを増加させる。
さらに、及び所望の構造の生産プロセス次第では、これらの層の追加は、後の作製ステップにおいて、追加された層が配置される活性層の面へのアクセスを複雑にする。
公知の従来技術の解決策は、接合するために活性層の面を十分に平坦にするために、活性層の少なくとも１つの面に対する様々なタイプの処理を必要とする。実施される処理のタイプ次第で、汚染物質又は印加される歪みが、活性層の品質及び動作性能を低下させる一因となる。
本発明は、仮基板を使用して活性層を最終基板に転写するプロセスを提供することによって、従来技術のこれらの制限を軽減することを目的とし、活性層が、固有の表面トポロジーを有する第１の面を備え、本プロセスは、
活性層の第１の面を仮基板の１つの面に接合する第１のステップと、
活性層の第２の面を最終基板に接合する第２のステップと、
活性層と仮基板とを分離する第３のステップと、
を含む。
本発明によるプロセスは、仮基板の面が活性層の第１の面の表面トポロジーに相補的な表面トポロジーを有し、それによって、仮基板の表面トポロジーが、接合の第１のステップにおいて活性層の表面トポロジーを包み込むという点で注目に値する。
このように本プロセスを実施することによって、活性層がいかなる処理又は修正も受けることなく、活性層の第１の面を仮基板の面に接合することができ、こうして汚染又は不必要な歪みを防ぐ。さらに、仮基板の相補的な表面トポロジーにより活性層の表面トポロジーを包み込むことによって、活性層上に配置された電気部品を保護し、こうしていかなる接触も防ぐことができる。
本発明は、添付された図を参照して述べられる本発明の特定の非限定的な実施形態に関する以下の説明を考慮することで一層よく理解されるであろう。
本発明による活性層の一面の写真である。 本発明による別の活性層の一面及び仮基板の一面の概略図である。 本発明による転写プロセスの概略図である。 本発明による転写プロセスの別の実施形態の部分概略図である。
ここで、本発明による、及び前述の問題を軽減することを可能にする転写プロセスの複数の可能性のある実施形態について、図１〜図４を参照して説明する。活性層、及び仮基板の様々な表現に共通の要素は、同一の参照記号によって参照される。
図１は、電子回路及びコンタクトパッドなどの電気部品３が配置された活性層２の第１の面１の写真である。非限定的な例として、活性層２は、シリコン、ＡｌＮ、プラスチック、ガラスなどから作られてもよい。電気部品の数、及び電気部品を互いに分離する距離は、活性層２の所望の機能性及び作製プロセスに応じて設定される。したがって、電気部品３は、活性層２の第１の面１の固有の表面トポロジーを形成する。その場合、活性層２の第１の面１の固有の表面トポロジーは、図３に示されるように、電気部品によって画成される少なくとも１つの非平坦部分及び平坦部分を備える。
また、非平坦部分は、特有の処理、又は必ずしも電気的でない構成部品の堆積に起因することがある。
図３は、本発明による転写プロセスをステップごとに概略的に示し、本プロセスは、最終基板４の一面を活性層２の第２の面６に接合することによって、図１に示される活性層２などの活性層２を最終基板４に転写することにある。活性層２は、仮基板５を使用して転写され、活性層２の第１の面１が、第１の接合ステップにおいて、活性層２の第１の面１の表面トポロジーを考慮に入れながら、仮基板５の一面に接合される。活性層２の第１の面１と仮基板５の面との間の接合は、例えば直接接合である。例として、仮基板５は、ゲルマニウム、シリコン、二酸化シリコン、炭化シリコン、ガリウム砒素又は石英から作られてもよい。
直接接合は、それ自体よく知られている技法である。このタイプの接合の原理は、２つの表面を直接、すなわち、特殊な材料（接着剤、ワックス、はんだなど）を使用することなく、接触させることに基づく。そのような操作は、接合される表面が、少なくとも一部が十分に平坦で、粒子又は汚染を免れていること、及び接触を開始することができるようにそれらの表面を互いに十分に近づけることが必要であり、これは、典型的には数ナノメートル未満の距離で生じる。この場合、２つの表面間の引力は、直接接合（接合される２つの表面の原子又は分子間の電子的相互作用である、ファンデルワールス引力の合計によって引き起こされる接合）を生成するのに十分に高い。
したがって、接合される活性層２の第１の面１、仮基板５の面が、少なくとも一部が十分に平坦となるように、且つ粒子若しくは汚染を免れるように、活性層２の第１の面１又は／及び仮基板５の面が修正されない限り、そのような接合を得ることはできない。本件では、仮基板５の面のみが修正される。
したがって、本発明の転写プロセスは、仮基板５の面上に、活性層２の第１の面１の表面トポロジーに相補的な表面トポロジーを生成することにあり、それによって、活性層２の第１の面１上に配置された電気部品３が仮基板５と接触することなく、仮基板５の表面トポロジーが、第１の接合ステップにおいて活性層２の第１の面１の表面トポロジーを包み込む。
これを行うために、図２に示されるように、活性層２のこの第１の面１上に配置された電気部品３の幾何学形状及び寸法に関連するデータを集めるように、活性層２の第１の面１の表面トポロジーのマップが生成される。次いで、仮基板５をエッチングし、こうしてキャビティ７を形成し、前もって決定された幾何学形状及び寸法を再現することによって、相補的な表面トポロジーを生成することができる。この操作は、ウェットエッチング又は反応性イオンエッチング（ＲＩＥ）などの任意のタイプの公知の従来技術のエッチングプロセスによってだけでなく、例えば、レーザー、又は仮基板５の材料に適したその他の溶液を使用して実行されてもよい。
さらに、電気部品３が仮基板５と接触することなく、仮基板５の表面トポロジーが活性層２の第１の面１の表面トポロジーを包み込むために、仮基板５の相補的な表面トポロジーを生成するために使用される寸法を、活性層２の第１の面１上に配置された電気部品３の寸法に対して少なくとも５％だけ増加させる。
したがって、仮基板５の厚さは、活性層２の第１の面１の表面トポロジーの最大高さｈよりも少なくとも５％だけ大きい。
仮基板５の表面トポロジーは、上で見たように、及び図３に示されるように、活性層２の第１の面１上に配置された電気部品３の幾何学形状及び寸法を５％だけ増加させて再現することによって、又は代替として、例えば、図４に示されるように、深さ及び幅が、電気部品３の最大高さｈ及び最大幅ｌを少なくとも５％だけ増加させたものに相当する矩形形状のキャビティ７を生成することによって、活性層２の第１の面１の表面トポロジーとぴったり一致するように生成されてもよい。
活性層２の第１の面１を仮基板５の面に直接接合する第１のステップにおいて、活性層２の第１の面１の平坦部分のみが接合される。活性層２を取り扱うこと、及び転写することを可能にするのに十分に高い接合力を得るために、活性層２の第１の面１の平坦部分の面積、すなわち接合される面積は、非平坦部分の面積よりも大きい。したがって、活性層２の第１の面１と仮基板５の面との間の接合面積は、活性層２の第１の面１の合計面積の少なくとも５０％に相当する。言いかえれば、仮基板５の面が接合される活性層２の第１の面１の平坦なゾーンは、活性層２の第１の面１の非平坦なゾーンよりも大きい。
活性層２の第１の面１と仮基板５の面との間の接合面積のサイズに応じて、少なくとも７００ｍＪ／ｍ２の接合エネルギーを得るように、接合を改善するために熱処理の安定化及び／又は強化が必要な場合もある。この場合、電気部品３が破損されるのを防ぐために、熱処理の温度は、５００℃未満である。
一旦第１の接合ステップが行われると、活性層２の第２の面６が、第２の接合ステップにおいて最終基板４の一面に、例えば直接接合によって接合される。
実施形態に応じて、２〜１０μｍに含まれる厚さの活性層２を得るように、第１のステップと第２のステップとの間で、例えば機械研磨、又は活性層２の材料に適した、従来技術において公知のその他の技法によって活性層２の第２の面６に対して薄膜化するステップが行われる。
最後に、第３のステップにおいて、所望の構造２、４を得るように、仮基板５と活性層２が分離される。層を基板から分離することができる多くの公知の従来技術のプロセスがある。限定されることなく、基板５及び層２は、例えば、仮基板５と活性層２との間にブレードを挿入することによって分離されてもよい。活性層２の第１の面１を仮基板５の面に接合する第１のステップが、これらの２つの面全体に対して行われないということを考えれば、仮基板５と活性層２の分離は、第３のステップにおいて、結果としてより容易となる。
したがって、本発明による転写プロセスによって、固有の表面トポロジーを有する活性層を、前記層を処理しなくても転写することができ、したがって転写中に電気部品を保護しながら、いかなる汚染又は応力も防ぐことができる。さらに、仮基板は、表面トポロジーが仮基板の面と適合性のある面を有する層を転写するために再使用されてもよい。
１ 面
２ 活性層
３ 電気部品
４ 最終基板
５ 仮基板
６ 面
７ キャビティ

Claims (9)

  1. 仮基板（５）を使用して、固有の表面トポロジーを有する第１の面（１）を備える活性層（２）を最終基板（４）に転写するプロセスであって、
    前記活性層（２）の前記第１の面（１）を前記仮基板（５）の１つの面に接合する第１のステップと、
    前記活性層（２）の第２の面（６）を前記最終基板（４）に接合する第２のステップと、
    前記活性層（２）と前記仮基板（５）とを分離する第３のステップと、
    を含むプロセスにおいて、
    前記仮基板（５）の前記面が前記活性層（２）の前記第１の面（１）の前記表面トポロジーに相補的な表面トポロジーを有し、それによって、前記仮基板（５）の前記表面トポロジーが、前記接合の第１のステップにおいて前記活性層（２）の前記第１の面（１）の前記表面トポロジーを包み込むことを特徴とする、プロセス。
  2. 前記仮基板（５）の前記表面トポロジーが、事前設定されている幾何学形状及び事前設定されている寸法でのエッチングによって生成される、請求項１に記載の転写プロセス。
  3. 前記仮基板（５）の前記エッチング幾何学形状及び寸法が、前記活性層（２）の前記第１の面（１）の前記表面トポロジーの前記幾何学形状及び寸法を少なくとも５％だけ増加させたものに相当する、請求項２に記載の転写プロセス。
  4. 前記仮基板（５）の前記エッチングが、深さ及び幅が、それぞれ、前記活性層（２）の前記第１の面（１）の前記表面トポロジーから生じる最大高さ（ｈ）及び最大幅（ｌ）を５％だけ増加させたものに相当する、例えば矩形のキャビティ（７）を形成する、請求項２に記載の転写プロセス。
  5. 前記第１のステップと前記第２のステップとの間で、前記活性層（２）の第２の面（６）に対して前記活性層（２）を薄膜化するステップが行われる、請求項１に記載の転写プロセス。
  6. 前記活性層（２）の前記第１の面（１）の前記固有の表面トポロジーが、少なくとも１つの平坦部分及び少なくとも１つの非平坦部分を備える、請求項１に記載の転写プロセス。
  7. 前記活性層（２）の前記第１の面（１）が前記仮基板（５）の前記面に接合されるとき、前記活性層（２）の前記第１の面（１）の前記平坦部分のみが接合される、請求項６に記載の転写プロセス。
  8. 前記活性層（２）の前記第１の面（１）の前記平坦部分の面積が、前記非平坦部分の面積よりも大きい、請求項６又は７に記載の転写プロセス。
  9. 前記活性層（２）の前記第１の面（１）の前記仮基板（５）の１つの面への前記接合が、５００℃未満の温度で熱処理によって強化された直接接合である、請求項１に記載の転写プロセス。
JP2015217653A 2014-11-14 2015-11-05 層を転写するためのプロセス Active JP6594166B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1402610 2014-11-14
FR1402610A FR3028664B1 (fr) 2014-11-14 2014-11-14 Procede de separation et de transfert de couches

Publications (2)

Publication Number Publication Date
JP2016096335A true JP2016096335A (ja) 2016-05-26
JP6594166B2 JP6594166B2 (ja) 2019-10-23

Family

ID=52358818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015217653A Active JP6594166B2 (ja) 2014-11-14 2015-11-05 層を転写するためのプロセス

Country Status (6)

Country Link
US (1) US9953855B2 (ja)
JP (1) JP6594166B2 (ja)
KR (1) KR102435529B1 (ja)
CN (1) CN105679648B (ja)
DE (1) DE102015221941A1 (ja)
FR (1) FR3028664B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446442B2 (en) * 2016-12-21 2019-10-15 Globalfoundries Inc. Integrated circuit chip with molding compound handler substrate and method
US20220336583A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method for forming the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1603260A (en) * 1978-05-31 1981-11-25 Secr Defence Devices and their fabrication
JPH11297972A (ja) 1998-04-10 1999-10-29 Fujitsu Ltd 半導体装置の製造方法
JP3668439B2 (ja) * 2001-06-14 2005-07-06 ソニーケミカル株式会社 接着フィルム
JP2003142666A (ja) 2001-07-24 2003-05-16 Seiko Epson Corp 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器
JP4058425B2 (ja) * 2004-06-10 2008-03-12 Ｔｄｋ株式会社 スタンパー、インプリント方法および情報記録媒体製造方法
JP2007158231A (ja) 2005-12-08 2007-06-21 Seiko Epson Corp 基板の加工方法、保護基板及び電子機器
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
FR2926671B1 (fr) 2008-01-17 2010-04-02 Soitec Silicon On Insulator Procede de traitement de defauts lors de collage de plaques
JP5696349B2 (ja) * 2008-09-05 2015-04-08 株式会社Sumco 裏面照射型固体撮像素子用ウェーハの製造方法
FR2938202B1 (fr) * 2008-11-07 2010-12-31 Soitec Silicon On Insulator Traitement de surface pour adhesion moleculaire
KR101144842B1 (ko) * 2010-06-08 2012-05-14 삼성코닝정밀소재 주식회사 접합기판 제조방법
US8202786B2 (en) * 2010-07-15 2012-06-19 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a glass substrate
EP2650124B1 (en) * 2010-12-09 2019-05-15 Asahi Kasei Kabushiki Kaisha Fine-structure laminate, method for preparing fine-structure laminate, and production method for fine-structure laminate
KR101354491B1 (ko) * 2012-01-26 2014-01-23 전북대학교산학협력단 고효율 발광다이오드 제조방법
KR101291092B1 (ko) 2012-04-06 2013-08-01 주식회사 씨티랩 반도체 소자 구조물을 제조하는 방법

Also Published As

Publication number Publication date
CN105679648A (zh) 2016-06-15
CN105679648B (zh) 2020-03-13
US9953855B2 (en) 2018-04-24
DE102015221941A1 (de) 2016-06-02
FR3028664A1 (fr) 2016-05-20
KR102435529B1 (ko) 2022-08-23
KR20160058045A (ko) 2016-05-24
US20160141198A1 (en) 2016-05-19
JP6594166B2 (ja) 2019-10-23
FR3028664B1 (fr) 2016-11-25

Similar Documents

Publication Publication Date Title
TWI812747B (zh) 在微電子中將不相似材料結合的技術
JP5319764B2 (ja) 漸進トリミング法
US8298916B2 (en) Process for fabricating a multilayer structure with post-grinding trimming
JP5771566B2 (ja) 一時的接着を利用して半導体構造を製造するためのプロセス
JP5895676B2 (ja) 半導体装置の製造方法
US20110230005A1 (en) Process for fabricating a multilayer structure with trimming using thermo-mechanical effects
JP5462289B2 (ja) 熱膨張係数が局所的に適合するヘテロ構造の生成方法
US9224696B2 (en) Integrated semiconductor device and method for fabricating the same
JP5380429B2 (ja) エピタキシャル層を移動させる方法
JP6594166B2 (ja) 層を転写するためのプロセス
JP2009224769A5 (ja)
US10020219B2 (en) Method for realizing ultra-thin sensors and electronics with enhanced fragility
US9613842B2 (en) Wafer handler and methods of manufacture
JP2007214255A (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2010153488A (ja) Ｓｏｉウエハの製造方法およびｓｏｉウエハ
JP5223215B2 (ja) ウェハー構造体及びその製造方法
JP2010517258A (ja) 粗界面を形成し制御するための方法
TWI836062B (zh) 用於低密度矽氧化物的熔融接合與脫接方法及結構
US20230377935A1 (en) Temporary bonding method
US20190181114A1 (en) Method for bonding by direct adhesion a first substrate to a second substrate
KR20220156844A (ko) 적층 구조체를 생성하기 위한 프로세스
TWI525677B (zh) 處理暫時接合產物晶圓的方法
JP2019204893A (ja) 半導体装置の製造方法
KR20200124623A (ko) 용융 본딩 및 본딩 분리를 위한 저밀도 실리콘 산화물에 대한 방법 및 구조물
JP2012033713A (ja) 空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190815

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190924

R150 Certificate of patent or registration of utility model

Ref document number: 6594166

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250