FR3028664A1 - Procede de separation et de transfert de couches - Google Patents

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Abstract

L'invention concerne un procédé de transfert d'une couche active (2) sur un substrat final (4) à l'aide d'un substrat temporaire (5), la couche active (2) comprend une première face (1) ayant une topologie de surface spécifique, le procédé comprenant : - une première étape de collage de la première face (1) de la couche active (2) sur une face du substrat temporaire (5); - une deuxième étape de collage d'une deuxième face (6) de la couche active (2) sur le substrat final (4) ; - une troisième étape de séparation de la couche active (2) et du substrat temporaire (5) ; le procédé étant caractérisé en ce que la face du substrat temporaire (5) possède une topologie de surface complémentaire à la topologie de surface de la première face (1) de la couche active (2), de sorte que la topologie de surface du substrat temporaire (5) vient encapsuler la topologie de surface de la première face (1) de la couche active (2) lors de la première étape de collage.

Description

1 PROCEDE DE TRANSFERT DE COUCHES DOMAINE DE L'INVENTION L'invention concerne un procédé de transfert d'une couche active comprenant une topologie de surface particulière. ARRIERE-PLAN DE L'INVENTION 10 La fabrication d'une telle couche met en jeu de plus en plus fréquemment des techniques de reports de couches plus ou moins épaisses d'un support à l'autre. Dans de nombreuses applications du domaine de la micro- électronique, on peut souhaiter réaliser le transfert d'une couche dite active, 15 intégrant par exemple des composants électriques sur un substrat, ou d'une couche semi-conductrice présente à la surface d'un premier substrat vers un second substrat. La couche active, au sens de la présente invention, ne peut pas en raison de ses dimensions, notamment son épaisseur, et de sa fragilité, être 20 considérée comme autoportée. Aussi, pour transporter la couche active, et en particulier la transférer vers un substrat final, il faut la rendre solidaire d'un substrat de transfert appelé poignée ou substrat temporaire. Un tel substrat permet alors de manipuler une couche ayant besoin d'être déplacée et/ou transférée. 25 Le transfert de la couche active vers le substrat final à l'aide du substrat temporaire peut être difficile du fait qu'une première face de la couche active comporte des composants électroniques, tels que des circuits et des plots de contact, communément appelés « bond pad », formant une topologie de surface non-uniforme et spécifique sur la première face de la couche active. Cette 30 topologie de surface rend la solidarisation du substrat temporaire et de la première face de la couche active complexe à réaliser. Les solutions de l'art antérieur permettant de coller la première face d'une couche active, dont la topologie de surface n'est pas plane, sur un substrat temporaire consistent à niveler et/ou planariser la face de la couche active, de 35 manière à obtenir une topologie de surface régulière et adaptée à un collage, par 3028664 2 exemple, par adhésion moléculaire. Cependant, ces méthodes rencontrent des inconvénients et des difficultés de mise en oeuvre. Une solution connue, décrite dans le document FR2926671 A1, consiste à former une couche de matériau d'adhérence sur la couche active, et 5 notamment sur la face de la couche active ayant une topologie de surface non régulière, de sorte que ladite couche de matériau d'adhérence permet de planariser la topologie de surface de la couche active dans l'objectif de coller la couche active sur le substrat final par l'intermédiaire de la couche de matériau d'adhérence. L'inconvénient de cette solution est qu'il faut rajouter une couche, 10 complexifiant le procédé et augmentant son coût de réalisation. Par ailleurs, la couche de matériau d'adhérence vient en contact avec les composants électriques formant la topologie de surface de la couche active. Cette mise en contrat peut endommager les éléments. Une autre solution, décrite dans le document JP11-297972, consiste 15 à recouvrir les composants électriques par une pluralité de couches disposées les unes sur les autres, dont la dernière subit une gravure pour obtenir un niveau de planarité souhaité pour une étape de collage. Ainsi, cette étape de gravure peut générer des contaminations et du stress dans la structure. Par ailleurs, les composants électriques sont également en contact direct avec la première couche 20 pouvant les endommager. Enfin, cette solution nécessite autant de procédés de dépôt que de couches déposées rendant le processus complexe et couteux à mettre en place. L'ajout de couches, décrit dans les solutions connues de l'art antérieur précédemment cités, contribue, par ailleurs, à augmenter le nombre de 25 traitements thermiques nécessaires à la stabilisation et/ou au renforcement du collage de ces couches sur un support. Ainsi, ces solutions augmentent le budget thermique des procédés de réalisation pouvant fragiliser certains éléments électriques et augmentant le coût des procédés de réalisation. Par ailleurs et selon les procédés de réalisation d'une structure 30 souhaitée, l'ajout de ces couches complexifie l'accessibilité, lors d'étapes ultérieures de fabrication, de la face de la couche active sur laquelle sont disposées les couches ajoutées. Les solutions connues de l'art antérieur nécessitent différents types de traitement sur au moins une face de la couche active pour la rendre 35 suffisamment plane, et ce, pour réaliser un collage. Selon le type de traitement 3028664 3 mise en oeuvre, des contaminants ou des efforts appliqués contribuent à réduire la qualité et le bon fonctionnement de la couche active. OBJET DE L'INVENTION ET BREVE DESCRIPTION DE L'INVENTION La présente invention vise à pallier ces limitations de l'art antérieur 5 en proposant un procédé de transfert d'une couche active sur un substrat final à l'aide d'un substrat temporaire, la couche active comprend une première face ayant une topologie de surface spécifique, le procédé comprenant : une première étape de collage de la première face de la couche active sur une face du substrat temporaire ; 10 une deuxième étape de collage d'une deuxième face de la couche active sur le substrat final ; une troisième étape de séparation de la couche active et du substrat temporaire. Le procédé selon l'invention est remarquable en ce que la face du 15 substrat temporaire possède une topologie de surface complémentaire à la topologie de surface de la première face de la couche active, de sorte que la topologie de surface du substrat temporaire vient encapsuler la topologie de surface de la couche active lors de la première étape de collage. Ainsi mis en oeuvre, le collage de la première face de la couche 20 active avec la face du substrat temporaire peut être réalisé sans que la couche active ne subisse un quelconque traitement ou modification évitant ainsi des contaminations ou des contraintes inutiles. Par ailleurs, l'encapsulation de la topologie de surface de la couche active par la topologie de surface complémentaire du substrat temporaire permet de protéger les composants 25 électriques disposés sur la couche active, évitant ainsi tout contact. BREVE DESCRIPTION DES DESSINS L'invention sera mieux comprise à la lumière de la description qui suit des modes de réalisation, particuliers et non limitatifs, de l'invention en référence aux figures ci-jointes parmi lesquelles : - la figure 1 est une photographie d'une face d'une couche active selon l'invention; - la figure 2 est une représentation schématique d'une face d'une autre couche active, et d'une face d'un substrat temporaire selon l'invention; - la figure 3 est une représentation schématique du procédé de transfert selon l'invention ; 3028664 4 - la figure 4 est une représentation schématique partielle d'un autre mode de réalisation du procédé de transfert selon l'invention. DESCRIPTION DETAILLEE D'UN MODE DE REALISATION Plusieurs modes de réalisation possibles du procédé de transfert conforme à l'invention, et permettant de palier aux problématiques précédemment énoncées, vont maintenant être décrits en faisant référence aux figures 1 à 4. Les éléments communs aux différentes représentations de la couche active et du substrat temporaire conservent les mêmes références. La figure 1 est une photographie d'une première face 1 d'une couche active 2 sur laquelle sont disposés des composants électriques 3, tels que des circuits électroniques et des plots de contact. A titre d'exemple non limitatif, la couche active 2 peut être en silicium, AIN, plastique, verre, ... . Le nombre de composants électriques et la distance les séparant les uns des autres sont déterminés en fonction des fonctionnalités souhaitées de la couche active 2 et du procédé de fabrication. Ainsi, les composants électriques 3 forment une topologie de surface de la première face 1 de la couche active 2 spécifique. La topologie de surface spécifique de la première face (1) de la couche active (2) comprend alors au moins une partie non plane, définie par les composants électriques, et une partie plane, comme illustrées en figure 3.
La partie non plane peut également être la conséquence d'un traitement particulier, ou du dépôt de composants n'étant pas forcément électriques. La figure 3 représente schématiquement le procédé de transfert selon l'invention, étape par étape, consistant à transférer la couche active 2, telle qu'une couche active 2 illustrée en figure 1, sur un substrat final 4 par collage d'une face du substrat final 4 et d'une deuxième face 6 de la couche active 2. Le transfert de la couche active 2 est réalisé à l'aide d'un substrat temporaire 5, en collant la première face 1 de la couche active 2 et une face du substrat temporaire 5 lors d'une première étape de collage, tout en prenant en compte la topologie de surface de la première face 1 de la couche active 2. L'assemblage de la première face 1 de la couche active 2 et de la face du substrat temporaire 5 est, par exemple, de type collage par adhésion moléculaire. A titre d'exemples, le substrat temporaire 5 peut être réalisé en germanium, silicium, dioxyde de silicium, carbure de silicium, arséniure de gallium ou de quartz. 3028664 5 Le collage par adhésion moléculaire est une technique bien connue en soi. Le principe de ce type de collage est basé sur la mise en contact direct de deux surfaces, c'est- à-dire sans l'utilisation d'un matériau spécifique (colle, cire, brasure, etc.). Une telle opération nécessite que les surfaces à coller soient, au 5 moins en partie, suffisamment planes, exemptes de particules ou de contamination, et qu'elles soient suffisamment rapprochées pour permettre d'initier un contact, typiquement à une distance inférieure à quelques nanomètres. Dans ce cas, les forces attractives entre les deux surfaces sont assez élevées pour provoquer l'adhérence moléculaire (collage induit par l'ensemble des forces 10 attractives, forces de Van Der Waals, d'interaction électronique entre atomes ou molécules des deux surfaces à coller). Ainsi, un tel collage ne peut pas être réalisé sans que la première face 1 de la couche active 2 ou/et la face du substrat temporaire 5 ne soient modifiés pour que ces faces 1, 5 à coller soient, au moins en partie, suffisamment 15 planes et exemptes de particule ou de contamination. Dans le cas présent, seule la face du substrat temporaire 5 sera modifiée. Ainsi, le procédé de transfert de l'invention consiste à réaliser sur la face du substrat temporaire 5 une topologie de surface complémentaire à la topologie de surface de la première face 1 de la couche active 2, de sorte que la 20 topologie de surface du substrat temporaire 5 vienne encapsuler la topologie de surface de la première face 1 de la couche active 2 lors de la première étape de collage, et ce, sans que les composants électriques 3, disposés sur la première face 1 de la couche active 2, ne soient en contact avec le substrat temporaire 5. Pour ce faire, une topographie de la topologie de surface de la 25 première face 1 de la couche active 2 est réalisée, de manière à recueillir des données relatives à la géométrie et aux dimensions des composants électriques 3 disposés sur cette première face 1 de la couche active 2, comme illustré en figure 2. La topologie de surface complémentaire peut alors être réalisée par gravure, sur le substrat temporaire 5, formant ainsi des cavités 7, en reproduisant la 30 géométrie et les dimensions précédemment recueillies. Cette opération peut être réalisée par tout type de gravure connu de l'art antérieur, telle qu'une gravure liquide ou de type RIE (Reactive Ion Etching), mais aussi par exemple à l'aide d'un laser, ou toute autre solution s'adaptant au matériau constituant le substrat temporaire 5.
Par ailleurs, pour que la topologie de surface du substrat temporaire 5 vienne encapsuler la topologie de surface de la première face 1 de la couche 3028664 6 active 2, et ce, sans que les composants électriques 3 ne soient en contact avec le substrat temporaire 5, les dimensions utilisées pour réaliser la topologie de surface complémentaire du substrat temporaire 5 sont augmentées d'au moins 5% par rapport aux dimensions des composants électriques 3 disposés sur la première 5 face 1 de la couche active 2. Ainsi, l'épaisseur du substrat temporaire 5 est supérieure à la hauteur maximum h de la topologie de surface de la première face 1 de la couche active 2 augmentée d'au moins 5%. La topologie de surface du substrat temporaire 5 peut être réalisée, 10 soit, de manière à épouser la topologie de surface de la première face 1 de la couche active 2 en reproduisant la géométrie et les dimensions, augmentées de 5%, des composants électriques 3 disposés sur la première face 1 de la couche active 2, comme vu précédemment et tel qu'illustré en figure 3, soit, de manière alternative, en réalisant des cavités 7, par exemple de forme rectangulaire, dont la 15 profondeur et la largeur correspondent à la hauteur h maximale et la largeur maximale I, au moins augmentées de 5%, des composants électriques 3, tel qu'illustrées en figure 4. La première étape de collage par adhésion moléculaire de la première face 1 de la couche active 2 et de la face du substrat temporaire 5 est 20 réalisée uniquement sur la partie plane de la première face (1) de la couche active 2. Pour obtenir une force de collage suffisante à la manipulation et au transfert de la couche active 2, la surface de la partie plane de la première face (1) de la couche active (2), sur laquelle est réalisée le collage, est supérieur à la surface de la partie non plane. Ainsi, la surface de collage entre la première face 1 de la 25 couche active 2 et de la face du substrat temporaire 5 représente au moins 50% de la surface totale de la première face 1 de la couche active 2. Autrement dit, la zone plane de la première face 1 de la couche active 2 sur laquelle est collée la face du substrat temporaire 5 est supérieure à la zone non plane de la première face 1 de la couche active 2.
30 En fonction de l'importance de la surface de collage entre la première face 1 de la couche active 2 et la face du substrat temporaire 5, un traitement thermique de stabilisation et/ou de renforcement peut également être nécessaire pour améliorer le collage, de sorte à obtenir une énergie de collage d'au moins 700mJ/m2. Dans ce cas et pour éviter d'endommager les composants 35 électriques 3, la température du traitement thermique sera inférieur à 500 °C.
3028664 7 Une fois la première étape de collage réalisée, la deuxième face 6 de la couche active 2 est collée, par exemple par adhésion moléculaire, à une face du substrat final 4 lors d'une deuxième étape de collage. Selon les modes de réalisation, une étape d'amincissement, entre la 5 première et deuxième étapes, est réalisée sur la deuxième face 6 de la couche active 2, par exemple par polissage mécanique, ou tout autre technique appropriée au matériau constituant la couche active 2 et connue de l'art antérieur, de sorte à obtenir une couche active 2 d'une épaisseur comprise entre 2 et 10 pm. Enfin, lors d'une troisième étape, le substrat temporaire 5 et la 10 couche active 2 sont séparés, de sorte à obtenir une structure souhaitée 2, 4. Il existe un grand nombre de procédés connus de l'art antérieur permettant de séparer une couche d'un substrat. De manière non limitative, la séparation du substrat 5 et de la couche 2 peut, par exemple, être réalisée par l'introduction d'une lame entre le substrat temporaire 5 et la couche active 2. Étant donné que 15 la première étape de collage de la première face 1 de la couche active 2 et de la face du substrat temporaire 5 n'est pas réalisée sur la totalité de ces deux faces, la séparation du substrat temporaire 5 et de la couche active 2, lors de la troisième étape, s'en trouve facilitée. Ainsi, le procédé de transfert selon l'invention permet de transférer 20 une couche active, possédant une topologie de surface spécifique, sans que celle-ci ne subisse de traitement, évitant alors toute contamination ou stress, tout en protégeant les composants électriques lors du transfert. Par ailleurs, le substrat temporaire peut être réutilisé pour des transferts de couches ayant une face dont la topologie de surface est compatible à celle du substrat temporaire. 25

Claims (9)

  1. REVENDICATIONS1. Procédé de transfert d'une couche active (2) sur un substrat final (4) à l'aide d'un substrat temporaire (5), la couche active (2) comprend une première face (1) ayant une topologie de surface spécifique, le procédé comprenant : une première étape de collage de la première face (1) de la couche active (2) sur une face du substrat temporaire (5); une deuxième étape de collage d'une deuxième face (6) de la couche active (2) sur le substrat final (4) ; une troisième étape de séparation de la couche active (2) et du substrat temporaire (5) ; le procédé étant caractérisé en ce que la face du substrat temporaire (5) possède une topologie de surface complémentaire à la topologie de surface de la première face (1) de la couche active (2), de sorte que la topologie de surface du substrat temporaire (5) vient encapsuler la topologie de surface de la première face (1) de la couche active (2) lors de la première étape de collage.
  2. 2. Procédé de transfert selon la revendication 1, dans lequel la topologie de surface du substrat temporaire (5) est réalisée par gravure, selon une géométrie et des dimensions de gravure prédéterminées.
  3. 3. Procédé de transfert selon la revendication 2, dans lequel la géométrie et les dimensions de gravure du substrat temporaire (5) correspondent à la géométrie et aux dimensions de la topologie de surface de la première face (1) de la couche active (2) augmentées d'au moins 5 %.
  4. 4. Procédé de transfert selon la revendication 2, dans lequel la gravure du substrat temporaire 5 forme une cavité (7), par exemple rectangulaire, dont la profondeur et la largeur correspondent respectivement à une hauteur maximale (h) et une largeur maximale (I), augmentées de 5%, issues de la topologie de surface de la première face (1) de la couche active (2). 3028664 9
  5. 5. Procédé de transfert selon la revendication 1, dans lequel, entre la première et deuxième étape, est réalisée une étape d'amincissement de la couche active (2) au niveau de sa deuxième face (6).
  6. 6. Procédé de transfert selon la revendication 1, dans lequel la topologie 5 de surface spécifique de la première face (1) de la couche active (2) comprend au moins une partie plane, et au moins une partie non plane.
  7. 7. Procédé de transfert selon la revendication 6, dans lequel le collage de 10 la première face (1) de la couche active (2) sur la face du substrat temporaire (5) est réalisé uniquement sur la partie plane de la première face (1) de la couche active (2).
  8. 8. Procédé de transfert selon la revendication 6 ou 7, dans lequel la surface de la partie plane de la première face (1) de la couche active 15 (2) est supérieure à la surface de la partie non plane.
  9. 9. Procédé de transfert selon la revendication 1, dans lequel le collage de la première face (1) de la couche active (2) sur une face du substrat temporaire (5) est un collage par adhésion moléculaire renforcé par un traitement thermique inférieur à 500 °c.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446442B2 (en) * 2016-12-21 2019-10-15 Globalfoundries Inc. Integrated circuit chip with molding compound handler substrate and method
US20220336583A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2926671A1 (fr) * 2008-01-17 2009-07-24 Soitec Silicon On Insulator Procede de traitement de defauts lors de collage de plaques
US20120012994A1 (en) * 2010-07-15 2012-01-19 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a glass substrate

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1603260A (en) * 1978-05-31 1981-11-25 Secr Defence Devices and their fabrication
JPH11297972A (ja) 1998-04-10 1999-10-29 Fujitsu Ltd 半導体装置の製造方法
JP3668439B2 (ja) * 2001-06-14 2005-07-06 ソニーケミカル株式会社 接着フィルム
JP2003142666A (ja) 2001-07-24 2003-05-16 Seiko Epson Corp 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器
JP4058425B2 (ja) * 2004-06-10 2008-03-12 Ｔｄｋ株式会社 スタンパー、インプリント方法および情報記録媒体製造方法
JP2007158231A (ja) 2005-12-08 2007-06-21 Seiko Epson Corp 基板の加工方法、保護基板及び電子機器
JP5499428B2 (ja) * 2007-09-07 2014-05-21 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
JP5696349B2 (ja) * 2008-09-05 2015-04-08 株式会社Sumco 裏面照射型固体撮像素子用ウェーハの製造方法
FR2938202B1 (fr) * 2008-11-07 2010-12-31 Soitec Silicon On Insulator Traitement de surface pour adhesion moleculaire
KR101144842B1 (ko) * 2010-06-08 2012-05-14 삼성코닝정밀소재 주식회사 접합기판 제조방법
EP2650124B1 (fr) * 2010-12-09 2019-05-15 Asahi Kasei Kabushiki Kaisha Stratifié à structure fine, procédé de préparation d'un stratifié à structure fine et procédé de production d'un stratifié à structure fine
KR101354491B1 (ko) * 2012-01-26 2014-01-23 전북대학교산학협력단 고효율 발광다이오드 제조방법
KR101291092B1 (ko) 2012-04-06 2013-08-01 주식회사 씨티랩 반도체 소자 구조물을 제조하는 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2926671A1 (fr) * 2008-01-17 2009-07-24 Soitec Silicon On Insulator Procede de traitement de defauts lors de collage de plaques
US20120012994A1 (en) * 2010-07-15 2012-01-19 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a glass substrate

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