KR102376678B1 - 반도체 장치의 제조 방법 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 레지스트 패턴의 조도 특성 및 선 폭 특성이 우수한 반도체 장치의 제조 방법을 제공하는 것이다. 피처리체 위에 패터닝된 레지스트의 표층을 변질시킴으로써, 레지스트의 표면을 덮도록, 탄성을 갖고 또한 레지스트와 상용성이 없는 피막을 형성하는 피막 형성 공정과, 피막이 형성된 피처리체를 가열하는 가열 공정을 포함하는, 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 디바이스의 제조 프로세스에 있어서는, 예를 들어 반도체 웨이퍼(이하, 웨이퍼라 함)에 에칭 등의 처리를 실시할 때에 포토리소그래피 기술이 사용되고 있다. 일반적으로, 포토리소그래피 기술은, 웨이퍼의 하지막 위에 레지스트액을 도포해서 레지스트막을 형성하고, 원하는 패턴으로 레지스트막을 노광하여, 이것을 현상 처리하는 일련의 처리가 행하여지고 있다. 그 후의 후속 공정의 일례로서는, 포토리소그래피 기술에 의해 형성된 레지스트 패턴을 마스크로 해서 드라이 에칭 처리를 행하여, 웨이퍼 위에 원하는 회로 패턴을 형성한다.
최근 들어, 반도체 디바이스의 고집적화, 미소화의 요구가 높아지고, 웨이퍼면 내에서의 회로를 구성하는 선 폭(CD: Critical Dimension)의 제어가 중요해지고 있으며, 레지스트 패턴의 형성에 대해서도 미세화가 요구되고 있다.
레지스트 패턴의 미세화 기술에 있어서는, 레지스트 패턴의 선 폭을 제어하고, 또한 레지스트의 라인 패턴의 측벽의 요철 정도를 나타내는 LER(Line Edge Roughness), 라인 폭의 편차 정도를 나타내는 LWR(Line Width Roughness), 레지스트의 홀 패턴의 측벽의 요철 정도를 나타내는 CER(Contact Edge Roughness) 등의 파라미터의 개선이 요망되고 있다(예를 들어, 특허문헌 1 및 2 참조).
일본 특허 공개 제2012-27144호 공보 일본 특허 공개 제2004-235468호 공보
그러나, 특허문헌 1 및 2에 기재된 기술에서는, 레지스트 패턴에 요구되는 특성이 충분하지 않았다.
본 발명은, 레지스트 패턴의 조도 특성 및 선 폭 특성이 우수한 반도체 장치의 제조 방법을 제공한다.
본 발명의 제1 실시 형태에 따르면, 레지스트 패턴이 형성된 피처리체에 대하여, 레지스트의 표층을 변질시키는 용액을 공급해서 침윤 시킴으로써, 상기 레지스트 패턴의 표층에, 탄성을 갖고 또한 상기 레지스트와 상용성이 없는 피막을 형성하는 피막 형성 공정과, 상기 피막이 형성된 상기 피처리체를 가열하는 가열 공정을 포함하는, 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 실시형태에 따르면, 레지스트 패턴이 형성된 피처리체에 대하여, 레지스트의 표층을 변질시키는 가스를 공급해서 침윤 시킴으로써, 상기 레지스트 패턴의 표층에, 탄성을 갖고 또한 상기 레지스트와 상용성이 없는 피막을 형성하는 피막 형성 공정과, 상기 피막이 형성된 상기 피처리체를 가열하는 가열 공정을 포함하는, 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, 레지스트 패턴의 조도 특성 및 선 폭 특성이 우수한 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 실시 형태의 반도체 장치의 제조 방법의 일례의 흐름도이다.
도 2는 본 실시 형태의 반도체 장치의 제조 방법의 플로우를 설명하기 위한 개략도이다.
도 3은 본 실시 형태의 반도체 장치의 제조 방법의 플로우를 설명하기 위한 개략도이다.
도 4는 본 실시 형태의 반도체 장치의 제조 방법의 플로우를 설명하기 위한 개략도이다.
도 5는 본 실시 형태의 반도체 장치의 제조 방법의 플로우를 설명하기 위한 개략도이다.
도 6은 본 실시 형태의 가열 공정을 설명하기 위한 개략도의 일례이다.
도 7은 본 실시 형태의 반도체 제조 장치의 일례의 개략 평면도이다.
도 8은 본 실시 형태의 반도체 제조 장치의 일례의 개략 사시도이다.
도 9는 본 실시 형태의 반도체 제조 장치의 일례의 개략 측면도이다.
도 10은 본 실시 형태의 피막 형성 공정을 실시 가능한 도포 유닛의 개략 구성도의 일례이다.
도 11은 제1 실시 형태에서의, 가열 공정의 온도와 LER의 사이의 관계를 설명하기 위한 개략도이다.
도 12는 제1 실시 형태에서의 웨이퍼의 SEM상의 일례이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다.
(반도체 장치의 제조 방법)
우선, 본 실시 형태에 따른 반도체 장치의 제조 방법에 대해서 설명한다. 도 1에, 본 실시 형태의 반도체 장치의 제조 방법의 일례의 흐름도를 나타낸다.
도 1에 도시되는 바와 같이, 본 실시 형태에 따른 반도체 장치의 제조 방법은,
피처리체 위에 패터닝된 레지스트의 표면을 덮도록, 탄성을 갖고 또한 상기 레지스트와 상용성(相容性)이 없는 피막을 형성하는 피막 형성 공정(S10)과, 상기 피막이 형성된 상기 피처리체를 가열하는 가열 공정(S20)을 갖는다.
또한, 본 실시 형태의 반도체 장치의 제조 방법은, 기타 공정을 포함해도 좋다. 기타 공정으로서는, 예를 들어 가열 처리 후의 피처리체를 냉각하는 냉각 공정이나, 가열 처리 후의 피처리체로부터 피막을 제거하는 피막 제거 공정을 들 수 있다.
각각의 공정에 대해서, 도 2 내지 도 5를 참조하여 상세하게 설명한다. 또한, 본 실시 형태에서, 형성되는 레지스트 패턴이 라인 패턴인 경우에 대해 설명하는데, 홀 패턴이어도 마찬가지의 기술을 적용할 수 있어, 본 발명은 이 점에 있어서 한정되지 않는다.
도 2 내지 도 5에, 본 실시 형태의 반도체 장치의 제조 방법의 플로우를 설명하기 위한 개략도를 나타낸다.
[피막 형성 공정(S10)]
상술한 바와 같이, 피막 형성 공정은, 피처리체(30) 위에 미리 패터닝된 레지스트(32)(레지스트 패턴(32)이라 칭하는 경우가 있음)의 표면을 덮도록, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 피막(34)을 형성하는 공정이다(도 2의 (b), 도 3의 (c), 도 4의 (b) 및 도 5의 (b) 참조).
본 실시 형태에 있어서, 「레지스트(32)의 표면을 덮는다」란, 피막(34)이 레지스트(32)의 상면(32a) 및 측면(32b)을 덮는 것을 가리킨다. 이때, 도 2의 (b) 및 도 3의 (c)에 도시한 바와 같이, 인접하는 레지스트 패턴(32) 사이의 공간의 일부가 피막(34)으로 매립된 상태로 되어 있어도 좋고, 도 4의 (b)에 도시한 바와 같이, 인접하는 레지스트 패턴(32) 사이의 공간의 전부가 피막(34)으로 매립되어 있어도 좋다. 또한, 도 5의 (b)에 도시한 바와 같이, 레지스트(32)의 표면이 피막(34)에 의해 덮여 있으면, 피처리체(30)의 레지스트(32)가 형성되어 있는 면에 있어서의, 레지스트(32)가 형성되어 있지 않은 노출부(30a)를, 피막(34)이 완전히 덮도록 형성되어 있지 않아도 좋다. 그러나, 피막(34)이 노출부(30a)를 완전히 덮도록 형성되어 있는 것이 바람직하다. 피막(34)이 노출부(30a)를 완전히 덮도록 형성되어 있는 것이 바람직한 이유에 대해서는, 후술하는 가열 공정(S20)에서 설명한다.
피처리체(30)로서는, 특별히 제한은 없고, 예를 들어 기판, 또는, 기판 위에 1종 또는 2종류 이상의 하지층을 형성한 것 등을 사용할 수 있다.
하지층의 재질로서는, 특별히 한정되는 것은 아니며, 예를 들어 유기계 BARC(Bottom Anti Reflective Coating)막(Si 함유의 것을 포함함), TEOS(테트라에톡시실란: Tetraethoxysilane)막, SOG(Spin On Glass)막, SiON막 또는 LTO(Low Temperature Oxide)막 등을 사용할 수 있다.
도 2의 (a), 도 3의 (a), 도 4의 (a) 및 도 5의 (a)에서 나타내는, 피처리체(30)에의 레지스트 패턴(32)의 형성 방법의 일례에 대해서 간단하게 설명한다. 우선, 피처리체(30)의 위에, 예를 들어 노광 장치를 내장한 도포 현상 장치를 사용한 스핀온(spin-on)에 의해, 레지스트(32)를 도포한다. 레지스트(32)를 도포한 피처리체(30)는, 레지스트(32) 중의 용매를 제거해서 레지스트 분자를 균일하게 분산시키기 위해 프리베이크(prebake) 처리된다. 그 후, 포토리소그래피 기술에 의해, 레지스트(32)가 소정의 패턴으로 노광 처리된다. 또한, 노광 처리 전에, 주변 노광 처리에 의해 여분의 레지스트를 제거해도 좋다. 노광 후의 피처리체(30)는, 감광 부분을 확산시키기 위해서 노광 후 베이킹(PEB: Post-Exposure Bake) 처리된 후, 현상 처리가 행하여진다. 현상 처리가 행하여진 피처리체(30)는, 레지스트(32)의 밀착성을 향상시키기 위해서, 포스트베이크(postbake) 처리가 실시되어, 레지스트 패턴(32)이 형성된다. 또한, 상술한 바와 같이, 본 실시 형태에 있어서, 레지스트 패턴(32)은, 홀 패턴이어도 좋고, 라인 패턴이어도 좋다. 또한, 레지스트(32)의 막 두께나 패터닝된 레지스트(32)의 피치는, 특별히 제한은 없으며, 당업자가 적절히 선택할 수 있다.
이 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여 본 실시 형태의 피막 형성 공정(S10)에서는, 도 2의 (b), 도 3의 (c), 도 4의 (b) 및 도 5의 (b)에 도시한 바와 같이, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 피막(34)을, 레지스트(32)의 표면을 덮도록 형성한다.
피막(34)의 형성 방법으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 피막(34)을 형성할 수 있으면 특별히 한정되지 않는다. 예를 들어 도 2, 도 3 및 도 4에 도시한 바와 같이, 레지스트(32)의 표면에 피막(34)이 되는 재료를 성막함으로써, 레지스트(32)의 표면에 피막(34)을 형성하는 피막 형성 방법을 들 수 있다. 또한, 예를 들어 도 5에 도시한 바와 같이, 레지스트(32)의 표층을 변질시킴으로써, 레지스트(32)의 표면에 피막(34)을 형성하는 피막 형성 방법을 들 수 있다.
우선, 레지스트(32)의 표면에 피막(34)이 되는 재료를 성막함으로써, 레지스트(32)의 표면에 피막(34)을 형성하는 피막 형성 방법에 대해서 설명한다.
레지스트(32)의 표면에 피막(34)이 되는 재료를 성막함으로써, 레지스트(32)의 표면에 피막(34)을 형성하는 피막 형성 방법으로서는, 스핀 도포법, 미스트 도포법, 기상 증착법, 증착 중합법, 무전해 도금법 등을 들 수 있다.
스핀 도포법을 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여, 피막(34)의 재료의 전구체 용액을 도포하여, 졸겔법 등에 의해 피막(34)을 형성할 수 있다. 이 경우, 피막(34)으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 것이라면, 특별히 한정되지 않지만, 예를 들어 유기 규소 화합물 막, 유기 금속 화합물 막 또는 이들의 혼합 막을 들 수 있다. 유기 규소 화합물 막을 성막하기 위한 전구체 용액으로서는, 실리콘 알콕시드 화합물, 실리콘 킬레이트 화합물, 실리콘 아실레이트 화합물, 실리콘 이소시아네이트 화합물, 아민계 유기 실리콘 화합물 및/또는 실란 커플링제를 포함하는 전구체 용액 등을 들 수 있다. 또한, 유기 금속 화합물 막을 성막하기 위한 전구체 용액으로서는, 금속 알콕시드 화합물, 금속 킬레이트 화합물, 금속 아실레이트 화합물, 아민계 유기 금속 화합물 및/또는 금속 이소시아네이트 화합물 등을 포함하는 전구체 용액 등을 들 수 있다. 또한, 전구체 용액 중에 포함되는 금속 화합물은, 티타늄, 지르코늄, 텅스텐, 알루미늄, 탄탈륨, 하프늄, 구리 또는 팔라듐을 주성분으로서 포함하는 금속 화합물인 것이 바람직하다.
또한, 스핀 도포법을 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여, 피막(34)의 재료의 수용액을 도포하고, 건조시킴으로써 피막(34)을 형성할 수 있다. 이 경우, 피막(34)으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 것이라면, 특별히 한정되지 않지만, 폴리비닐알코올, 폴리아크릴산나트륨, 폴리아크릴아미드, 폴리에틸렌이민, 폴리에틸렌옥시드, 폴리비닐피롤리돈 등의 수용성 중합체를 들 수 있다. 수용성 중합체를 성막하기 위한 수용액으로서는, 이들의 수용성 중합체를 포함하는 수용액을 들 수 있다.
미스트 도포법을 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)(도 3의 (a))에 대하여, 미스트화한 피막(34)의 재료의 용액(이하, 「미스트 용액」이라고 함)을 분사함으로써 도막(341)을 형성(도 3의 (b))한다. 그 후, 도막(341)을 건조시켜, 용매를 휘발시킴으로써 미스트 용액의 용질이 피막(34)을 형성한다(도 3의 (c)). 이 경우, 피막(34)으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 것이라면, 특별히 한정되지 않지만, 예를 들어 유기 규소 화합물 막, 유기 금속 화합물 막 또는 이들의 혼합막을 들 수 있다. 유기 규소 화합물 막을 성막하기 위한 전구체 용액으로서는, 실리콘 알콕시드 화합물, 실리콘 킬레이트 화합물, 실리콘 아실레이트 화합물, 실리콘 이소시아네이트 화합물, 아민계 유기 실리콘 화합물 및/또는 실란 커플링제를 포함하는 전구체 용액 등을 들 수 있다. 또한, 유기 금속 화합물 막을 성막하기 위한 전구체 용액으로서는, 금속 알콕시드 화합물, 금속 킬레이트 화합물, 금속 아실레이트 화합물, 아민계 유기 금속 화합물 및/또는 금속 이소시아네이트 화합물 등을 포함하는 전구체 용액 등을 들 수 있다.
또한, 전구체 용액 중에 포함되는 금속 화합물은, 티타늄, 지르코늄, 텅스텐, 알루미늄, 탄탈륨, 하프늄, 구리 또는 팔라듐을 주성분으로서 포함하는 금속 화합물인 것이 바람직하다.
또한, 미스트 용액으로서는, 레지스트(32)와 상용성이 있는 것을 사용하는 것이 바람직하다. 이때, 레지스트 패턴(32)의 표층만이 미스트 용액에 녹도록, 레지스트 패턴(32)에의 미스트 부착량을 조정한다. 이에 의해, 후술하는 가열 공정(S20)을 행하기 전에, 레지스트 패턴(32)의 조도를 어느 정도 작게 할 수 있다.
기상 증착법을 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여, 피막(34)의 재료의 기체상의 전구체를 공급함으로써 피막(34)을 형성할 수 있다. 이 경우, 피막(34)으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 것이라면, 특별히 한정되지 않지만, 예를 들어 유기 규소 화합물 막, 유기 금속 화합물 막 또는 이들의 혼합막을 들 수 있다. 유기 규소 화합물 막을 성막하기 위한 전구체로서는, 실리콘 알콕시드 화합물, 실리콘 킬레이트 화합물, 실리콘 아실레이트 화합물, 실리콘 이소시아네이트 화합물, 아민계 유기 실리콘 화합물 및/또는 실란 커플링제를 포함하는 전구체 가스 등을 들 수 있다. 또한, 유기 금속 화합물 막을 성막하기 위한 전구체로서는, 금속 알콕시드 화합물, 금속 킬레이트 화합물, 금속 아실레이트 화합물, 아민계 유기 금속 화합물 및/또는 금속 이소시아네이트 화합물 등을 포함하는 전구체 가스 등을 들 수 있다. 또한, 전구체 가스 중에 포함되는 금속 화합물은, 티타늄, 지르코늄, 텅스텐, 알루미늄, 탄탈륨, 하프늄, 구리 또는 팔라듐을 주성분으로서 포함하는 금속 화합물인 것이 바람직하다.
증착 중합법을 이용해서 피막(34)을 형성하는 경우, 예를 들어 증발용 보트에 충전된 재료(제1 원료 단량체 및 제2 원료 단량체)를 가열하여, 제1 원료 단량체와 제2 원료 단량체의 증기가 동등 몰씩 동시에 날아가도록 하고, 또는 셔터 등을 사용해서 각각의 증기가 동등 몰씩 시간을 조금씩 늦춰서 날아가도록 하여, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여 증착 중합시킨다. 이에 의해, 레지스트 패턴(32)이 형성된 피처리체(30)에 피막(34)을 형성할 수 있다. 이 경우, 피막(34)으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 것이라면, 특별히 한정되지 않지만, 예를 들어 폴리이미드막, 폴리아미드막, 폴리아조메틴막, 폴리요소막 또는 이들의 혼합막을 들 수 있다. 이러한 막을 형성하기 위한 재료로서는, 방향족 디아민과 테트라카르복실산 이무수물의 조합 등을 들 수 있다. 또한, 이들 재료 외에, 실란 커플링제를 사용해도 좋다.
기상 증착법 및 증착 중합법에 의한 피막 형성은, 상압 하에서 행해도 좋고, 진공 하에서 행해도 좋다. 이들 방법은, 레지스트(32)의 높이나 피치 폭에 관계없이, 레지스트 패턴(32)에 대하여 컨포멀한 피막(34)을 형성하기 쉬운 점에서 바람직하다.
또한, 이상에 예시한 피막 형성 방법에 의해 형성된 피막(34)은, 레지스트(32)의 패턴에 대하여 컨포멀하게 성막하는 것이 바람직하다. 컨포멀한 피막(34)을 형성한 경우, 인접하는 레지스트 패턴(32)의 사이의 공간이 피막(34)으로 매립되었을 경우와 비교하여, 후술하는 가열 공정(S20)에서, 피막(34)의 형상이 레지스트(32)의 변형에 추종해서 변형되기 쉬워져, LER, LWR을 더 효과적으로 개선할 수 있다.
이어서, 레지스트(32)의 표층을 변질시킴으로써, 레지스트(32)의 표면에 피막(34)을 형성하는 피막 형성 방법에 대해서 설명한다.
레지스트(32)의 표층을 변질시킴으로써, 레지스트(32)의 표면에 피막(34)을 형성하는 피막 형성 방법으로서는, 실릴화 등의 침윤, 탈보호 등을 들 수 있다.
레지스트(32)의 표층을 변질시킴으로써, 레지스트(32)의 표면에 피막(34)을 형성하는 피막 형성 방법을 사용하면, 레지스트 패턴(32)의 표층에만 피막(34)이 형성되고, 노출부(30a)에는 피막(34)이 형성되지 않기 때문에, 에칭 처리 전에 피막(34)을 제거하는 공정이 불필요하게 되는 점에서 바람직하다.
침윤을 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여, 레지스트(32)의 표층을 피막(34)으로 변질시키는 용액을 공급하여, 침윤시킴으로써 피막(34)을 형성할 수 있다. 이 경우, 피막(34)으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 것이라면, 특별히 한정되지 않지만, 예를 들어 유기 금속 화합물 막을 들 수 있다. 용액으로서는, 예를 들어 금속 알콕시드 화합물, 금속 킬레이트 화합물, 금속 아실레이트 화합물, 아민계 유기 금속 화합물 및/또는 금속 이소시아네이트 화합물 등을 포함하는 용액 등을 들 수 있다. 또한, 용액 중에 포함되는 금속 화합물은, 티타늄, 지르코늄, 텅스텐, 알루미늄, 탄탈륨, 하프늄, 구리 또는 팔라듐을 주성분으로서 포함하는 금속 화합물인 것이 바람직하다.
실릴화를 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여, 레지스트(32)의 표층을 피막(34)으로 변질시키는 실릴화제를 도포함으로써 유기 규소 화합물로 이루어지는 피막(34)을 형성할 수 있다. 실릴화제로서는, 예를 들어 실록산 구조를 갖는 것을 들 수 있고, 그 중에서도 아미노기를 갖는 실록산 화합물이 바람직하고, 예를 들어 아미노실록산, 디아미노실록산, 비스아미노프로필폴리디메틸실록산을 들 수 있다.
또한, 실릴화를 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여, 레지스트(32)의 표층을 피막(34)으로 변질시키는 실릴화제를 포함하는 가스를 공급함으로써 유기 규소 화합물로 이루어지는 피막(34)을 형성할 수 있다. 실릴화제를 포함하는 가스로서는, DMSDMA(디메틸실란디메틸아민), DMSDEA(디메틸실란디에틸아민), TMSDMA(트리메틸실란디메틸아민), TMSDEA(트리메틸실란디에틸아민), HMDS(헥사메틸디실라잔), TMDS(테트라메틸디실라잔) 등을 들 수 있다.
실릴화 등의 침윤에 의한 피막 형성에서는, 레지스트(32)의 체적의 팽창이 발생하는데, 레지스트(32)의 표면적의 변동은 작기 때문에, 레지스트(32)가 평활화된다. 이에 의해, 후술하는 가열 공정(S20)을 행하기 전에, 레지스트 패턴(32)의 조도를 어느 정도 작게 할 수 있다.
탈보호를 이용해서 피막(34)을 형성하는 경우, 레지스트 패턴(32)이 형성된 피처리체(30)에 대하여, 노광하거나, 또는 산 발생제를 공급함으로써 피막(34)을 형성할 수 있다. 이 경우, 피막(34)으로서는, 탄성을 갖고 또한 레지스트(32)와 상용성이 없는 것이라면, 특별히 한정되지 않지만, 탈보호됨으로써 유리 전이 온도(Tg)가 탈보호되기 전보다 높아지는 레지스트 표층을 들 수 있다. 노광할 때에 사용되는 광으로서는, 레지스트(32)의 패터닝 시에 사용한 광의 파장보다 짧으면, 특별히 한정되지 않지만, 예를 들어 184nm, 172nm, 157nm, 146nm, 126nm의 파장을 갖는 광인 것이 바람직하다. 이에 의해, 레지스트 패턴(32)의 표층만을 변질시킬 수 있다. 산 발생제로서는, 오늄염 용액 등의 산성 용액을 들 수 있다.
탈보호에 의한 피막 형성은, 침윤에 의한 피막 형성과는 달리, 레지스트 패턴(32)의 팽창이 없고, 레지스트 패턴(32)의 치수 변동이 비교적 작은 점에서 바람직하다.
[가열 공정(S20)]
가열 공정은, 도 2의 (c), 도 3의 (d), 도 4의 (c) 및 도 5의 (c)에서 나타내는 바와 같이, 피막(34)이 형성된 피처리체(30)를 가열하는 공정이다.
도 6에, 본 실시 형태의 가열 공정을 설명하기 위한 개략도를 나타낸다. 보다 구체적으로는, 도 6의 (a)는, 피막 형성 공정 (직)후의 레지스트(32)의 상면도의 일례이며, 도 6의 (b)는, 가열 공정 후의 레지스트(32)의 상면도의 일례이다.
도 6의 (a)에 도시된 바와 같이, 피막 형성 공정 직후의 레지스트(32)의 측면(32b)의 표면은, 요철을 갖는다. 이것은, 레지스트 패턴(32)을 형성할 때의, 노광 처리 시에 피처리체(30)에 조사되는 광의 파동적 성질에 의한 것이라 여겨지고 있다.
본 실시 형태에 있어서, 가열된 레지스트(32)는, 분자의 열 운동이 심해져서, 열 팽창함과 함께, 강성과 점도가 저하되어 유동성이 증가한다. 유동성이 증가한 레지스트(32)는, 에너지 상태가 보다 안정되는, 보다 표면적이 작은 형상으로 변형되려고 하기 때문에, 그 측면(32b)이 평활화된다. 이때, 피막(34), 피처리체(30) 및 레지스트(32)의 접촉부(32c)는 고정되어 있기 때문에, 레지스트(32)의 유동성이 증가해도 레지스트 패턴(32)은 늘어짐을 일으키는 경우가 없다. 그 결과, 인접하는 레지스트(32) 사이의 피치 폭을 유지한 채, 레지스트(32)를 스무딩할 수 있다. 즉, 본 실시 형태의 반도체 장치의 제조 방법은, 처리의 전후에 레지스트 패턴(32)의 선 폭의 변동이 작은 프로세스라고 할 수 있다. 또한, 상기 접촉부(32c)가 보다 견고하게 고정되도록 하기 위해서, 피처리체(30)의 노출부(30a)를 완전히 덮도록 피막(34)을 형성하는 것이 바람직하다.
또한, 피막(34)은 탄성을 갖기 때문에, 레지스트(32)의 평활화에 추종하도록 피막(34)도 평활화된다. 그 결과, 레지스트(32)는, 도 6의 (a)의 상태에서 도 6의 (b)의 상태로, 그 측면(32b)의 거칠기가 스무딩되도록 변형된다. 따라서, LER 및 LWR 또는 CER이 작은 레지스트 패턴을 형성할 수 있다.
가열 방법으로서는, 특별히 한정되지 않지만, 예를 들어 히터 가열 등의 저항 가열, 램프 가열 등의 복사 가열, 유도 가열, 유전 가열을 사용할 수 있다.
또한, 레지스트(32)를 가열하는 온도로서는, 레지스트(32)가 탄화하는 온도 미만의 온도라면, 특별히 제한은 없지만, 레지스트(32)의 유리 전이점 이상의 온도로 하는 것이 바람직하다. 예를 들어, 레지스트(32)의 유리 전이점이 150℃인 경우에는, 약 150℃ 내지 300℃로 가열하는 것이 바람직하다. 레지스트(32)의 유리 전이점 이상의 온도로 가열함으로써, 레지스트(32)의 유동성이 보다 커지고, 상술한 스무딩의 효과가 보다 커지기 때문에 바람직하다.
[기타 공정]
본 실시 형태의 반도체 장치의 제조 방법은, 상술한 공정 외에, 기타 공정을 갖고 있어도 좋다. 기타 공정으로서는, 가열 처리 후의 피처리체를 냉각하는 냉각 공정이나, 가열 처리 후의 피처리체로부터 피막을 제거하는 피막 제거 공정을 들 수 있다.
본 실시 형태의 반도체 장치의 제조 방법에 관계없이, 반도체 장치의 제조 과정에서는, 일반적으로, 가열된 피처리체(30)는 냉각 후에 다음 공정에 반송된다. 이 경우, 피처리체(30)의 냉각은, 자연 냉각이어도 좋지만, 냉각 모듈을 사용해서 냉각하는 것이 바람직하다. 특히, 레지스트(32)로서 화학 증폭형 레지스트를 사용하는 경우, 가열 처리 후에 빠르게 냉각 처리를 실시하지 않으면, 현상 선 폭이 부풀어버린다는 문제가 발생하는 경우가 있다. 또한, 냉각 모듈로서는, 레지스트 형성시 등에 사용되는, 공지된 핫/쿨링 플레이트(CHP) 유닛 등을 사용할 수 있다.
또한, 본 실시 형태의 반도체 장치의 제조 방법은, 피막 제거 공정을 포함해도 좋다. 반도체 장치의 제조 과정에서, 레지스트(32)가 형성된 피처리체(30)는, 이 레지스트 패턴(32)을 마스크로 하여, 드라이 에칭 처리가 실시된다. 피막 형성 공정에서 컨포멀한 피막(34)을 형성한 경우에는, 도 2의 (d)에 도시한 바와 같이, 이 드라이 에칭 처리에 의해 피막(34)을 제거한 후, 피막(34)이 제거되어 노출된 레지스트(32)를 마스크로 하여, 마찬가지로 노출된 하지막(피처리체(30))을 에칭해도 좋다.
드라이 에칭에 의한 피막(34)의 제거를 대신하는 방법으로서, 약제를 사용한 습식의 제거 처리에 의해 피막(34)을 제거해도 좋다. 피막(34)을 제거하는 세정액으로서는, 물, 불산 등의 산성 수용액, 알코올 등의 유기 용매 등을 사용할 수 있다.
(반도체 제조 장치)
이어서, 본 실시 형태의 반도체 장치의 제조 방법을 실시 가능한, 반도체 제조 장치에 대해 도면을 참조하여 설명한다. 또한, 여기에서는, 레지스트액 도포부터 현상 처리까지를 일관하게 실시하는 레지스트 패턴 형성 모듈과, 피처리체에 피막을 형성하는 성막 모듈과, 레지스트를 열처리하는 가열 모듈을 갖는 반도체 제조 장치를 예로 들어 설명한다.
도 7에, 본 실시 형태의 반도체 제조 장치의 일례의 개략 평면도를 나타내고, 도 8에 상기 반도체 제조 장치의 일례의 개략 사시도를 나타내고, 도 9에 상기 반도체 제조 장치의 일례의 개략 측면도를 나타낸다. 또한, 이후, 도 7의 X축 방향을 장치의 좌우 방향으로 하고, Y축 방향을 장치의 전후 방향으로 하고, X축 방향에 있어서, 도 7의 상측을 좌측 방향으로 하고, 하측을 우측 방향으로 하고, Y축 방향에 있어서, 장치의 후술하는 S1측을 전방으로 하고, 후술하는 S4측을 후방으로 한다.
본 실시 형태의 반도체 제조 장치(100)는, 캐리어 블럭(S1)과, 처리 블럭(S2)과, 인터페이스 블럭(S3)과, 노광 장치(S4)를 구비한다.
캐리어 블럭(S1)은, 피처리체의 일례인 웨이퍼(W)가 1매 또는 복수매 밀폐 수납된 캐리어(120)를 반출입하는 영역이다. 캐리어 블럭(S1)에는, 캐리어(120)를 복수개 적재 가능한 적재대(121)와, 이 적재대(121)의 후방(도 7중, Y 방향)의 벽면에 설치되는 개폐부(122)와, 트랜스퍼 아암(C)이 설치되어 있다.
트랜스퍼 아암(C)은, 개폐부(122)를 통하여 캐리어(120)로부터 웨이퍼(W)를 반출입 가능하고, 진퇴 가능, 승강 가능, 연직축을 중심으로 회전 가능하게 구성되어 있다.
캐리어 블럭(S1)의 후방에는, 하우징(124)으로 주위가 둘러싸인 처리 블럭(S2)이 접속되어 있다.
처리 블럭(S2)에는, 복수개의 단위 블럭이 연직 방향으로 배열해서 구성된다. 도 8에서 예시하는 실시 형태에서는, 하방측으로부터, 레지스트액의 도포 처리를 행하기 위한 제1 단위 블럭(B1), 레지스트막의 현상 처리를 행하기 위한 제2 단위 블럭(B2), 상술한 본 실시 형태의 피막 형성 처리를 행하는 제3 단위 블럭(B3), 피막이 형성된 웨이퍼를 가열하는 제4 단위 블럭(B4), 피막을 제거하는 제5 단위 블럭(B5)이 할당되어 있다. 그러나, 본 실시 형태의 반도체 제조 장치(100)는, 상술한 구성에 한정되지 않는다. 예를 들어, 피막이 형성된 웨이퍼를 가열하는 제4 단위 블럭(B4)은, 제3 단위 블럭(B3)의 후술하는 서브 모듈로서 설치되어 있어도 좋다. 또한, 다른 단위 블럭이 추가로 할당되어 있어도 좋다. 예를 들어 웨이퍼(W)에 반사 방지막 등의 하지막을 형성하기 위한 다른 단위 블럭이 할당되어 있어도 좋다. 또한, 상술한 단위 블럭(B1 내지 B5)의 배치 순서는 다른 순서이어도 좋다.
처리 블럭(S2)의 대략 중앙에는, 캐리어 블럭(S1)과 인터페이스 블럭(S3)을 접속하기 위한, 처리 블럭(S2)의 전후 방향으로 신장되는 웨이퍼(W)의 반송 영역(R1)이 형성되어 있다.
일례로서, 반송 영역(R1)의 우측에는, 단위 블럭(B1 내지 B5)의 각각에 대응하여, 메인의 처리를 실행하는 메인 모듈(M1 내지 M5)이 배치된다. 또한, 반송 영역(R1)의 좌측에는, 각각의 메인 모듈에 의한 메인 처리 전후에, 가열 또는 냉각 등의 서브의 처리를 실행하는 1개 또는 복수의 서브 모듈(Sb11 내지 Sb5N)(N은 1 이상의 정수)이 배치되어 있다. 메인 모듈(Mx)에 대응하는 서브 모듈(Sbx1 내지 SbxN)은, 연직 방향으로 다단으로 선반 형상으로 배치되어 있어도 좋고, 처리 블럭(S2)의 전후 방향으로 직렬해서 배치되어 있어도 좋다.
서브 모듈(Sb11 내지 Sb5N)의 구체예로서는, 웨이퍼(W)의 위치 정렬을 행하는 얼라인먼트 유닛(ALIM), 웨이퍼(W)의 반출입을 행하는 익스텐션 유닛(EXT), 레지스트액 도포 후의 웨이퍼(W)의 프리베이킹 등의 가열 처리를 행하는 핫 플레이트 유닛(HP), 냉각 처리를 행하는 쿨링 플레이트 유닛(COL), 웨이퍼(W)에 대하여 가열/냉각 처리를 행하는 핫/쿨링 플레이트 유닛(CHP), 레지스트액과 웨이퍼(W)의 밀착성을 향상시키기 위한 소수화 처리 유닛(AD), 웨이퍼(W)의 에지부만을 선택적으로 노광하기 위한 주연 노광 장치 등이다. 또한, 각각의 서브 모듈은, 공지된 유닛을 사용할 수 있기 때문에, 본 명세서에서는, 그 상세한 구조의 설명을 생략한다.
반송 영역(R1)에는, 메인 아암(A1 내지 A5)이 배치되어 있고, 각각의 메인 아암은, 단위 블럭(B1 내지 B5)의 각각의 블록 내의 모든 모듈간에서 웨이퍼(W)의 수수를 행하도록 구성되어 있다. 각각의 메인 아암(A1 내지 A5)은, 진퇴 가능, 승강 가능, 연직축을 중심으로 회전 가능하게 구성되어 있다.
반송 영역(R1)의 캐리어 블럭(S1)과 인접하는 영역은, 제1 웨이퍼 수수 영역(R2)으로 되어 있다. 영역(R2)에는, 도 7에 도시한 바와 같이, 트랜스퍼 아암(C)과, 각각의 메인 아암(A1 내지 A5)이 액세스 가능한 위치에, 선반 유닛(U1)이 설치됨과 함께, 이 선반 유닛(U1)에 대하여 웨이퍼(W)의 수수를 행하기 위한 수수 아암(D1)이 설치된다.
선반 유닛(U1)은, 도 9에 도시된 바와 같이, 각 단위 블럭(B1 내지 B5)의 메인 아암(A1 내지 A5)과의 사이에서 웨이퍼(W)의 수수를 행하도록, 수수 스테이지(TRS1 내지 TRS5)가 설치되어 있다. 도 9에 나타내는 예에서는, 단위 블럭(B1 내지 B5)의 각각에 대하여 1개 이상, 예를 들어 2개의 수수 스테이지가 설치되고, 수수 스테이지가 다단으로 적층된 수수 스테이지 군이 형성되어 있다.
수수 아암(D1)은, 수수 스테이지(TRS1 내지 TRS5)에 대하여 웨이퍼(W)의 수수를 행할 수 있도록, 진퇴 가능 및 승강 가능하게 구성되어 있다.
반송 영역(R1)의 인터페이스 블럭(S3)과 인접하는 영역은, 제2 웨이퍼 수수 영역(R3)으로 되어 있다. 영역(R3)에는, 도 7에 도시한 바와 같이, 각각의 메인 아암(A1 내지 A5)이 액세스 가능한 위치에, 선반 유닛(U2)이 설치됨과 함께, 이 선반 유닛(U2)에 대하여 웨이퍼(W)의 수수를 행하기 위한 수수 아암(D2)이 설치된다.
선반 유닛(U2)은, 도 9에 도시된 바와 같이, 각 단위 블럭(B1 내지 B5)의 메인 아암(A1 내지 A5)과의 사이에서 웨이퍼(W)의 수수를 행하도록, 수수 스테이지(TRS6 내지 TRS10)가 설치되어 있다. 도 9에 나타내는 예에서는, 단위 블럭(B1 내지 B5)의 각각에 대하여 1개 이상, 예를 들어 2개의 수수 스테이지가 설치되고, 수수 스테이지가 다단으로 적층된 수수 스테이지 군이 형성되어 있다.
수수 아암(D2)은, 수수 스테이지(TRS6 내지 TRS10)에 대하여 웨이퍼(W)의 수수를 행할 수 있도록, 진퇴 가능 및 승강 가능하게 구성되어 있다.
처리 블럭(S2)에서의 선반 유닛(U2)의 후방측에는, 인터페이스 블럭(S3)이 설치되고, 인터페이스 블럭(S3)의 후방측에는 노광 장치(S4)가 설치되어 있다. 인터페이스 블럭(S3)에는, 처리 블럭(S2)의 선반 유닛(U2)과 노광 장치(S4)에 대하여 웨이퍼(W)의 수수를 행하기 위한 인터페이스 아암(E)이 배치되어 있다.
인터페이스 아암(E)은, 처리 블럭(S2)과 노광 장치(S4)의 사이에서의 웨이퍼(W)의 반송 수단을 이루는 것이며, 각 단위 블럭(B1 내지 B5)의 수수 스테이지(TRS6 내지 TRS10)에 대하여 웨이퍼(W)의 수수를 행한다. 이를 위해, 인터페이스 아암(E)은, 진퇴 가능, 승강 가능, 연직축을 중심으로 회전 가능하게 구성된다.
본 실시 형태의 반도체 제조 장치(100)는, 5단으로 적층된 단위 블럭(B1 내지 B5)의 사이에서, 수수 아암(D1)과 수수 아암(D2)에 의해, 각각, 수수 스테이지(TRS1 내지 TRS5)와 (TRS6 내지 TRS10)을 통하여, 자유롭게 웨이퍼(W)의 수수를 행할 수 있다.
또한, 본 실시 형태의 반도체 제조 장치(100)는, 각 처리 유닛의 레시피의 관리나, 웨이퍼(W)의 반송 경로의 레시피의 관리나, 각 처리의 메인 모듈(M1 내지 M5) 및 서브 모듈(Sb11 내지 Sb5N)에서의 처리나, 메인 아암(A1 내지 A5), 트랜스퍼 아암(C), 제1 및 제2 수수 아암(D1, D2), 인터페이스 아암(E)의 구동 제어를 행하는 컴퓨터로 이루어지는 제어부(130)를 구비하고 있다. 이 제어부(130)에 있어서, 단위 블럭(B1 내지 B5)을 사용해서 웨이퍼(W)를 반송시켜, 처리를 행한다.
상술한 본 실시 형태의 반도체 제조 장치(100)에서의, 본 실시 형태의 피막 형성 공정을 실행하는 성막 모듈에서의, 도포 유닛의 구성에 대해 설명한다.
도 10에, 본 실시 형태의 피막 형성 공정을 실시 가능한 도포 유닛의 개략 구성도의 일례를 나타낸다. 도 10에서 설명하는 도포 유닛(140)은, 후술하는 제1 실시 형태에서 채용한, 스핀 도포법을 이용해서 피막(34)을 성막하는 경우의, 도포 유닛의 일례이다. 또한, 이 도포 유닛은, 상술한 도 7 내지 도 9의 반도체 제조 장치에 있어서, 피막 형성 처리를 행하는 제3 단위 블럭(B3)의 메인 모듈(M3)에 채용할 수 있다.
도포 유닛(140)은, 기판 유지부(142)를 갖는다. 기판 유지부(142)는, 스핀 척이며, 진공 흡착에 의해 웨이퍼(W)를 수평하게 유지하도록 구성되어 있다. 기판 유지부(142)는, 구동부(144)에 의해 연직축을 중심으로 회전 가능하면서 또한 승강 가능하게 구성되어 있다. 또한, 기판 유지부(142)의 주위에는, 웨이퍼(W)로부터 기판 유지부(142)에 상하 방향에 걸치는 컵(146)이 설치되고, 이 컵(146)의 저면에는, 배기관(148)이나 드레인관(150) 등의 폐액부가 설치되어 있다.
도포 유닛(140)은, 피막(34)의 전구체를 포함하는 도포액을 공급하기 위한 노즐(152)을 갖는다. 노즐(152)은, 웨이퍼(W)의 거의 회전 중심에 설치되고, 이동 기구(154)에 의해, 도포 유닛(140)의 길이 방향을 따라 설치된 가이드 부재(156)를 따라 이동 가능하면서 또한 승강 가능하게 구성되어 있다.
또한, 도포 유닛(140)은, 메인 아암(A3)의 반송 영역에 면하는 면에 형성된 웨이퍼(W)의 반출입구(158)를 갖고, 반출입구(158)에는, 개폐 셔터(160)가 설치되어 있다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서, 미리 소정의 레지스트 패턴(32)이 형성된 웨이퍼(W)는, 우선, 메인 아암(A3)에 의해, 반출입구(158)를 통해 기판 유지부(142)에 전달된다. 그리고, 구동부(144)에 의해 기판 유지부(142)를 회전시킴과 함께, 노즐(152)로부터 웨이퍼(W)의 거의 회전 중심에 도포액을 공급한다. 공급된 도포액은, 원심력에 의해 웨이퍼(W)의 직경 방향으로 퍼져나가, 도포액은, 레지스트 패턴(32)의 표면을 덮도록 공급된다.
도포 후의 웨이퍼(W)는, 도포액의 탈수 처리, 건조 처리를 거친 후, 메인 아암(A3)에 의해, 반출입구(158)를 통해 도포 유닛(140)으로부터 소정의 서브 모듈(예를 들어 핫/쿨링 플레이트 유닛 등)에 반출된다. 그리고, 소성 처리 등이 실시되고, 피막(34)의 형성이 종료된다.
피막(34)이 형성된 웨이퍼(W)는, 핫/쿨링 플레이트 유닛 등의 가열 모듈에 의해, 바람직하게는 레지스트의 유리 전이점 이상의 온도로 가열되어, 본 실시 형태의 반도체 장치의 제조 방법을 종료한다.
(제1 실시 형태)
본 실시 형태의 반도체 장치의 제조 방법이, 조도 특성 및 선 폭 특성이 우수한 레지스트 패턴을 얻을 수 있음을 실증한 실시 형태에 대해서 설명한다.
8인치의 반도체 웨이퍼 위에, 하지막으로서 반사 방지막(BARC)을 성막하였다. 이어서, 이 BARC 위에, 레지스트를 도포, 노광 및 현상 처리하여, 소정의 레지스트 패턴(라인 패턴)을 얻었다. 또한, 레지스트는, 유리 전이점이 약 150℃인 것을 사용하였다. 이때, 얻어진 레지스트 패턴의 LER은 3.80nm이었다.
이어서, 이 레지스트 패턴이 형성된 웨이퍼에, 상술한 도포 유닛(140)을 사용하여, 회전 속도 1000rpm, 도포 시간 10초의 도포 조건에서 TSAR-100(도쿄 오까 고교 가부시끼가이샤 제조)을 도포하였다. 이어서, 회전 속도 1000rpm, 시간 10초의 조건에서 도포액을 원심 탈수하고, 회전 속도 2000rpm, 시간 10초, 계속해서, 회전 속도 3000rpm, 시간 10초의 조건에서 도포액을 건조시켰다. 그 후, 도포액을 소성하여, 탄성을 갖고 또한 상기 레지스트와 상용성이 없는 피막을 성막하였다.
피막이 형성된 웨이퍼에 대하여 100℃, 150℃, 200℃ 또는 300℃의 온도 조건에서 가열 처리하였다. 이어서, 가열한 웨이퍼를 냉각하고, 계속해서, 0.5％의 불산 수용액으로 1분간 세정함으로써 피막을 제거(박리)하였다. 피막 제거 후의 웨이퍼에 대해서, 레지스트의 LER을 측정하였다.
도 11에, 제1 실시 형태에서의, 가열 공정의 온도와 LER의 사이의 관계를 설명하기 위한 개략도를 나타낸다. 도 11에서의 횡축은, 가열 공정에서의 열처리의 온도이며, 종축은 얻어진 레지스트의 LER이다.
도 11에 도시되는 바와 같이, 탄성을 갖고 또한 레지스트와 상용성이 없는 피막을 형성한 후에, 피막이 형성된 피처리체를 가열함으로써, 얻어지는 레지스트의 LER을 저감할 수 있음을 확인하였다.
또한, 이 LER을 저감하는 효과는, 가열 공정에서의 가열 온도를 높게 함에 따라서 커지는 경향이 있었다. 특히, 가열 공정에서, 레지스트의 유리 전이점 이상(본 실시 형태에서는 약 150℃ 이상)으로 가열한 실시 형태에서는, 레지스트의 LER은 매우 작은 값이 되었다. 이것은, 보다 고온, 바람직하게 레지스트의 유리 전이점 이상의 온도로 가열함으로써, 레지스트의 유동성이 커지기 때문이다.
도 12에, 제1 실시 형태에서의, 웨이퍼의 SEM상의 일례를 나타낸다. 보다 구체적으로는, 도 12의 (a)는, 레지스트 형성 후(LER=3.80nm)의 웨이퍼의 상면 SEM상이며, 도 12의 (b)는, 피막 형성 공정, 가열 공정(가열 온도=100℃) 및 피막 제거 공정을 실시한 후의 웨이퍼의 상면 SEM상이며, 도 12의 (c)는, 피막 형성 공정, 가열 공정(가열 온도=200℃) 및 피막 제거 공정을 실시한 후의 웨이퍼의 상면 SEM상이다. 또한, 도 12의 (d)는, 레지스트 형성 후(LER=3.80nm)의 웨이퍼의 사시 SEM상이며, 도 12의 (e)는, 피막 형성 공정, 가열 공정(가열 온도=100℃) 및 피막 제거 공정을 실시한 후의 웨이퍼의 사시 SEM상이며, 도 12의 (f)는, 피막 형성 공정, 가열 공정(가열 온도=200℃) 및 피막 제거 공정을 실시한 후의 웨이퍼의 사시 SEM상이다.
또한, 도 12에는, 각각의 실시 형태에서의, 레지스트의 CD값과, LER값을 나타내고 있다. 또한, 도 12 중의 「LLER」은, 도 12의 SEM상의 레지스트에서의, 좌측의 측면의 LER값을 의미한다.
도 12에 도시된 바와 같이, 본 실시 형태의 반도체 장치의 제조 방법은, LER을 저감 가능함과 함께, CD값의 변동이 적은 프로세스인 것을 알 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대해서 기술했지만, 본 발명은 이러한 특정한 실시 형태에 한정되는 것은 아니며, 특허 청구 범위 내에 기재된 본 발명의 요지 범위 내에서 다양한 변형·변경이 가능하다. 예를 들어, 본 실시 형태의 반도체 장치의 제조 방법은, 형성되는 레지스트 패턴이 라인 패턴일 경우에 대해서 설명했지만, 홀 패턴이어도 마찬가지의 기술을 적용 가능하며, 본 발명은 이 점에 있어서 한정되지 않는다.
30 : 피처리체 32 : 레지스트
34 : 피막 100 : 반도체 제조 장치
120 : 캐리어 121 : 적재대
122 : 개폐부 124 : 하우징
130 : 제어부 140 : 도포 유닛
142 : 기판 유지부 144 : 구동부
146 : 컵 148 : 배기관
150 : 드레인관 152 : 노즐
154 : 이동 기구 156 : 가이드 부재
158 : 반출입구 160 : 개폐 셔터
S1 : 캐리어 블럭 S2 : 처리 블럭
S3 : 인터페이스 블럭 S4 : 노광 장치

Claims (10)

  1. 피처리체 위에 패터닝된 레지스트에 대하여, 상기 레지스트의 표층을 변질시키는 용액을 공급해서 침윤시킴으로써, 상기 레지스트의 표면을 덮도록, 탄성을 갖고 또한 상기 레지스트와 상용성이 없는 피막을 형성하는 피막 형성 공정과,
    상기 레지스트의 유동성을 증가시키도록, 상기 피막이 형성된 상기 피처리체를 가열하는 가열 공정을 포함하고,
    상기 가열 공정에 있어서 상기 피막과 상기 피처리체는 고정되어 있는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 피막은 유기 금속 화합물 막인, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 유기 금속 화합물 막은 금속 알콕시드 화합물, 금속 킬레이트 화합물, 금속 아실레이트 화합물, 금속 이소시아네이트 화합물 및 아민계 유기 금속 화합물의 군으로부터 선택되는 1종류 또는 2종류 이상의 재료로 형성되는, 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 가열 공정에서의 가열 온도는, 상기 레지스트의 유리 전이점 이상의 온도인, 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 가열 공정 후에 상기 피처리체를 냉각하는 냉각 공정을 더 포함하는, 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 피막은 패터닝된 상기 레지스트에 대하여 컨포멀하게 형성되는, 반도체 장치의 제조 방법.
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