KR102355687B1 - 반도체 패키지 및 반도체 패키지 제조방법 - Google Patents

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Abstract

본 발명은, 메인 블럭(110)과, 메인 블럭(110)의 일면에 부착되는 하나 이상의 반도체 칩(120)과, 전기적 연결이 가능한 패턴이 형성된 제1 패턴기판(130)과, 메인 블럭(110)과 반도체 칩(120)을 감싸는 패키지 바디(140)를 포함하고, 메인 블럭(110)의 타면을 제1 패턴기판(130)에 수직으로 부착하고 전기적으로 연결하여서, 반도체 칩의 수직부착구조에 의해 집적률을 향상시키며, 방열면적을 크게 하여 방열효과를 향상시키고, 반도체 칩과 외부단자를 직접 전기적으로 연결하여 컴팩트하게 구성할 수 있는, 반도체 패키지를 개시한다.

Description

반도체 패키지 및 반도체 패키지 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 기판 상의 메인 블럭을 통한 반도체 칩의 수직부착구조에 의해 반도체 칩의 집적률을 향상시킬 수 있는, 반도체 패키지 및 반도체 패키지 제조방법에 관한 것이다.
일반적으로, 반도체 패키지는, 반도체 패키지 바디 내측의 기판 상에 반도체 칩을 실장하고, 메탈 클립 또는 전도성 와이어에 의해 반도체 칩과 기판을 상호 연결하여 형성한다.
또는, 반도체 패키지는, 반도체 패키지 바디 내측의 패턴 금속층과 절연층과 패턴 금속층이 순차적으로 적층된 DBC(Direct Bonded Copper)구조의 하부기판 상에 반도체 칩을 실장하며, 전도성 와이어에 의해 반도체 칩과 하부기판의 패턴 금속층을 상호 연결하고, 메탈포스트를 통해, 패턴 금속층과 절연층과 패턴 금속층이 순차적으로 적층된 DBC구조의 상부기판에 접합시켜 상호 연결하여 형성한다.
한편, 반도체 칩이 기판 상에 수평방향으로 실장되도록 구성되고 메탈 클립 또는 전도성 와이어의 수평구조로 인해 열방출이 원활하지 않아서, 반도체 칩으로부터의 발열을 저감시키기 위해 별도의 히트 슬러그(heat slug)를 추가하여 방열시켜야 한다.
이에, 반도체 칩의 수평실장구조를 근원적으로 개선하여, 반도체 패키지의 크기를 최소화하면서 별도의 방열구조를 추가하지 않고 반도체 칩의 발열을 효과적으로 저감시켜 수율을 높일 수 있는 패키징 기술이 요구된다.
한국 등록특허공보 제1920915호 (방열구조를 갖는 반도체 패키지, 20181121) 한국 등록특허공보 제1899788호 (양면 방열구조를 갖는 반도체 패키지 및 그 제조 방법, 20181105) 한국 등록특허공보 제1694657호 (방열 구조를 갖는 반도체 패키지, 20170109)
본 발명의 사상이 이루고자 하는 기술적 과제는, 기판 상의 메인 블럭을 통한 반도체 칩의 수직부착구조에 의해 반도체 칩의 집적률을 향상시킬 수 있으며, 방열면적을 높여 반도체 칩의 방열효과를 향상시킬 수 있는 반도체 패키지 및 반도체 패키지 제조방법을 제공하는데 있다.
또한, 메인 블럭에 부착된 반도체 칩과 외부단자를 직접 전기적으로 연결하여 컴팩트하게 구성할 수 있는, 반도체 패키지 및 반도체 패키지 제조방법을 제공하는 데 있다.
또한, 상하로 형성된 제1 패턴기판과 제2 패턴 기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있는 반도체 패키지 및 반도체 패키지 제조방법을 제공하는데 있다.
전술한 목적을 달성하고자, 본 발명의 제1실시예는, 메인 블럭; 상기 메인 블럭의 일면에 부착되는 하나 이상의 반도체 칩; 전기적 연결이 가능한 패턴이 형성된 제1 패턴기판; 및 상기 메인 블럭과 상기 반도체 칩을 감싸는 패키지 바디;를 포함하고,상기 메인 블럭의 타면을 상기 제1 패턴기판에 수직으로 부착하여 전기적으로 연결되는, 반도체 패키지를 제공한다.
여기서, 상기 하나 이상의 반도체 칩은 상기 메인 블럭의 상면에 부착되고, 상기 메인 블럭의 하면 또는 측면을 상기 제1 패턴기판에 수직으로 부착하여 전기적으로 연결될 수 있다.
또한, 상기 반도체 칩과 상기 제1 패턴기판은 전기적 연결부재에 의해 직접 연결될 수 있다.
여기서, 상기 전기적 연결부재는 전도성 와이어 또는 금속 클립일 수 있다.
또한, 상기 반도체 칩과 상기 제1 패턴기판은 전도성 매체를 개재하여 전기적으로 연결될 수 있다.
여기서, 상기 전도성 매체는 전도성 금속을 포함할 수 있다.
또한, 상기 제1 패턴기판은 하나 이상의 금속층과 하나 이상의 절연층이 순차 적층된 구조를 포함할 수 있다.
여기서, 상기 제1 패턴기판은 제1 금속층, 절연층 및 제2 금속층이 순차 적층된 구조를 포함할 수 있다.
이때, 상기 절연층은, 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중에서 선택된 어느 하나 이상을 포함할 수 있다.
또한, 상기 제1 패턴기판의 하부에 접착제를 개재하여 접착되는 베이스 플레이트 기판을 더 포함할 수 있다.
여기서, 상기 접착제는 전도성 또는 비전도성일 수 있다.
이때, 상기 베이스 플레이트 기판은 전도성 재질 또는 비전도성 재질로 구성될 수 있다.
또한, 전기적 연결이 가능한 패턴이 형성된 제2 패턴기판을 더 포함하고, 상기 하나 이상의 반도체 칩은 상기 메인 블럭의 상면에 부착되고, 상기 메인 블럭의 상단 측면 및 하단 측면은 상기 제1 패턴기판 및 상기 제2 패턴기판 사이에 각각 수직으로 부착하여 전기적으로 연결될 수 있다.
여기서, 상기 메인 블럭은, 상기 제1 패턴기판에 하단 측면이 부착되는 제1 메인 블럭과, 상기 제2 패턴기판에 상단 측면이 부착되는 제2 메인 블럭으로 구성되고, 상기 제1 메인 블럭과 상기 제2 메인 블럭은 상이한 수직 높이를 가지며, 상기 제1 메인 블럭과 상기 제2 메인 블럭은 상기 제1 패턴기판 및 상기 제2 패턴기판 사이에 스페이서를 개재하여 연속적으로 배열될 수 있다.
또한, 상기 메인 블럭은 전도성 소재로 형성되거나, 비전도성 소재 표면에 전도성 금속을 도금하여 형성될 수 있다.
한편, 본 발명의 다른 실시예는, 하나 이상의 반도체 칩을 부착하기 위한 메인 블럭을 준비하는 단계; 상기 반도체 칩을 상기 메인 블럭의 일면에 부착하는 단계; 전기적 연결이 가능한 패턴이 있는 제1 패턴기판을 준비하는 단계; 상기 메인 블럭의 타면을 상기 제1 패턴기판에 수직으로 부착하여 전기적으로 연결하는 단계; 및 상기 메인 블럭 및 상기 반도체 칩을 감싸는 패키지 바디를 형성하는 단계;를 포함하는, 반도체 패키지 제조방법을 제공한다.
여기서, 상기 하나 이상의 반도체 칩은 상기 메인 블럭의 상면에 부착되고, 상기 메인 블럭의 하면 또는 측면을 상기 제1 패턴기판에 수직으로 부착하여 전기적으로 연결될 수 있다.
또한, 상기 반도체 칩과 상기 제1 패턴기판은 전기적 연결부재에 의해 직접 연결될 수 있다.
여기서, 상기 전기적 연결부재는 전도성 와이어 또는 금속 클립일 수 있다.
또한, 상기 반도체 칩과 상기 제1 패턴기판은 전도성 매체를 개재하여 연결될 수 있다.
여기서, 상기 전도성 매체는 전도성 금속을 포함할 수 있다.
또한, 상기 제1 패턴기판은 하나 이상의 금속층과 하나 이상의 절연층이 순차 적층된 구조를 포함할 수 있다.
여기서, 상기 제1 패턴기판은 제1 금속층, 절연층 및 제2 금속층이 순차 적층된 구조를 포함할 수 있다.
이때, 상기 절연층은, 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중에서 선택된 어느 하나 이상을 포함할 수 있다.
또한, 상기 제1 패턴기판의 하부에 접착제를 개재하여 접착되는 베이스 플레이트 기판을 더 포함할 수 있다.
여기서, 상기 접착제는 전도성 또는 비전도성일 수 있다.
이때, 상기 베이스 플레이트 기판은 전도성 재질 또는 비전도성 재질로 구성될 수 있다.
또한, 전기적 연결이 가능한 패턴이 형성된 제2 패턴기판을 준비하는 단계를 더 포함하고, 상기 하나 이상의 반도체 칩은 상기 메인 블럭의 상면에 부착되고, 상기 메인 블럭의 상단 측면 및 하단 측면에 상기 제1 패턴기판 및 상기 제2 패턴기판을 각각 수직으로 부착하여 전기적으로 연결될 수 있다.
여기서, 상기 메인 블럭은, 상기 제1 패턴기판에 하단 측면이 부착되는 제1 메인 블럭과, 상기 제2 패턴기판에 상단 측면이 부착되는 제2 메인 블럭으로 구성되고, 상기 제1 메인 블럭과 상기 제2 메인 블럭은 상이한 수직 높이를 가지며, 상기 제1 메인 블럭과 상기 제2 메인 블럭은 상기 제1 패턴기판 및 상기 제2 패턴기판 사이에 스페이서를 개재하여 연속적으로 배열될 수 있다.
또한, 상기 메인 블럭은 전도성 소재로 형성되거나, 비전도성 소재 표면에 전도성 금속을 도금하여 형성될 수 있다.
본 발명에 의하면, 기판 상의 메인 블럭을 통한 반도체 칩의 수직부착구조에 의해 반도체 칩의 집적률을 향상시킬 수 있으며, 방열면적을 높여 반도체 칩의 방열효과를 향상시킬 수 있는 효과가 있다.
또한, 메인 블럭에 부착된 반도체 칩과 외부단자를 직접 전기적으로 연결하여 컴팩트하게 구성할 수 있는 효과가 있다.
또한, 상하로 형성된 제1 패턴기판과 제2 패턴 기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있다.
도 1은 본 발명의 제1실시예에 의한 반도체 패키지의 사시도를 도시한 것이다.
도 2는 도 1의 반도체 패키지의 단면구조를 도시한 것이다.
도 3 내지 도 5는 도 1의 반도체 패키지의 분해사시도를 각각 도시한 것이다.
도 6은 도 1의 반도체 패키지의 반도체 칩의 부착구성을 분리 도시한 것이다.
도 7 및 도 8은 도 1의 반도체 패키지의 배선구조를 각각 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명의 일 실시예에 의한 반도체 패키지는, 메인 블럭(110)과, 메인 블럭(110)의 일면에 부착되는 하나 이상의 반도체 칩(120)과, 전기적 연결이 가능한 패턴이 형성된 제1 패턴기판(130)과, 메인 블럭(110)과 반도체 칩(120)을 감싸는 패키지 바디(140)를 포함하고, 메인 블럭(110)의 타면을 제1 패턴기판(130)에 수직으로 부착하고 전기적으로 연결하여서, 반도체 칩의 수직부착구조에 의해 집적률을 향상시키며, 방열면적을 크게 하여 방열효과를 향상시키고, 반도체 칩과 외부단자를 직접 전기적으로 연결하여 컴팩트하게 구성할 수 있는 것을 요지로 한다.
도 1 내지 도 8을 참조하여, 앞서 언급한 본 발명의 실시예에 의한 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 메인 블럭(main block)(110)은, 도 5에 도시된 바와 같이, 반도체 칩(120)을 부착하는 실장공간을 제공하고, 제1 패턴기판(130)에 형성된 패턴(131,132) 상에 초음파웰딩, 솔더링 또는 신터링 방식에 의해 부착되어 전기적으로 연결된다.
여기서, 메인 블럭은 전도성 소재로 형성되거나, 비전도성 소재 표면에 전도성 금속을 도금하여 형성될 수 있다.
일 실시예로서, 메인 블럭은 구리(Cu) 또는 알루미늄(Al) 등이 포함된 전도성 소재로 형성될 수 있으며, 필요 시 메인 블럭의 표면에 전도성 금속이 추가로 도금될 수 있다. 또는, 메인 블럭은 세라믹 또는 알루미늄 실리콘 카바이드(AlSiC) 등과 같은 비전도성 소재 표면에 전도성 금속을 도금하여 형성될 수 있다.
한편, 도 2, 도 4 및 도 5에 도시된 바와 같이, 메인 블럭(110)은 제1 패턴기판(130)의 제1 패턴(131) 상에 하단 측면이 부착되는 제1 메인 블럭(111)과, 제1 패턴기판(130)의 제2 패턴(132) 상에 하단 측면이 부착되는 제2 메인 블럭(112)으로 구성될 수 있다. 이때, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 동일한 수직 높이를 가지거나, 또는 상이한 수직 높이를 가져 제1 패턴기판(130) 상에 상이한 수직 높이로 부착될 수 있다.
다음, 반도체 칩(120)은 메인 블럭(110)의 일면에 적어도 하나 이상 부착된다.
즉, 도 6에 도시된 바와 같이, 하나 이상의 반도체 칩(120)은 메인 블럭(110)의 상면에 부착되고, 반도체 칩(120)이 부착되지 않은 메인 블럭(110)의 하면 또는 측면을 제1 패턴기판(130)에 수직으로 부착하여 전기적으로 연결될 수 있다.
여기서, 반도체 칩(120)은 파워 다이오드(power diode)와 파워 DVC(IGBT 또는 MOSFET 또는 GaN)로 구성될 수 있으며, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 전도성 접착제(121)를 개재하여 메인 블럭(110)의 상면에 부착되고, 금속 클립(122) 또는 전도성 와이어에 의해 상호 전기적으로 연결될 수 있다.
또한, 메인 블럭(110)의 일면에 부착된 반도체 칩(120)은 전기적 연결부재에 의해 제1 패턴기판(130)과 직접 연결될 수 있다.
즉, 도 7에 도시된 바와 같이, 전기적 연결부재는 제1 패턴기판(130)의 제3 패턴(133)에 연결된 전도성 와이어(123) 또는 금속 클립일 수 있고, 제3 패턴(133)에 전기적으로 연결된 터미널핀(124)을 통해 전기적으로 연결될 수 있다.
한편, 도시되지는 않았으나, 반도체 칩(120)과 제1 패턴기판(130)은 별도의 독립적인 전도성 금속을 포함하는 전도성 매체 또는 서브 블럭을 개재하여 전기적으로 연결될 수도 있다.
다시 말해, 패키지 구조에 따라, 반도체 칩(120)은 전기적 연결부재에 의해 제1 패턴기판(130)의 제3 패턴(133)에 직접 접합되어 전기적으로 연결되거나, 전도성 매체 또는 서브 블럭을 통해 제1 패턴기판(130)의 제3 패턴(133)에 간접 접합되어 전기적으로 연결될 수도 있다. 이때, 전도성 매체 또는 서브 블럭은 메인 블럭과 절연제를 개재하여 접합될 수 있다.
다음, 제1 패턴기판(130) 상에는 전기적 연결이 가능한 패턴이 형성되는데, 도 4 및 도 5에 도시된 바와 같이, 제1 패턴기판(130)의 제1 패턴(131) 상에는 제1 메인 블럭(111)이 부착되어 전기적으로 연결되고, 제1 패턴(131)은 전도성 와이어와 터미널핀(135)을 통해 외부단자와 전기적으로 연결될 수 있다.
제1 패턴기판(130)의 제2 패턴(132) 상에는 제2 메인 블럭(112)이 부착되어 전기적으로 연결된다.
한편, 제1 패턴기판(130)은 하나 이상의 금속층과 하나 이상의 절연층이 순차 적층된 구조를 포함하되, 제1 금속층, 절연층 및 제2 금속층이 순차 적층된 구조를 포함할 수 있다.
여기서, 절연층은, 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
또한, 도 5 및 도 7에 도시된 바와 같이, 제2 패턴(132)은 전도성 와이어와 터미널핀(134)을 통해 외부단자와 전기적으로 연결될 수 있다.
다음, 패키지 바디(140)는 메인 블럭(110)과 반도체 칩(120)을 감싸 보호하고, 도 4 및 도 5에 도시된 바와 같이, 패키지 바디(140)의 양측면에는 제1 패턴기판(130)을 탄성적으로 가압하여 베이스 플레이트 기판(141) 상에 고정하면서 제1 패턴(131)을 통해 제1 메인 블럭(111)으로 전기적 신호를 인가하는 제1 클립단자(142)와, 제2 패턴(132)을 통해 제2 메인 블럭(112)으로 전기적 신호를 인가하는 제2 클립단자(143)이 패키지 바디(140)를 관통하여 형성될 수 있다.
여기서, 제1 패턴기판(130)은 하부에 전도성 또는 비전도성의 접착제(미도시)를 개재하여 베이스 플레이트 기판(141) 상에 접착되어 형성될 수 있다.
또한, 베이스 플레이트 기판(141)은 전도성 재질 또는 비전도성 재질로 구성될 수 있다.
한편, 제2 패턴기판(150)은 메인 블럭(110) 상단에 형성되며, 제2 패턴기판(150) 상에는 전기적 연결이 가능한 패턴이 형성되고, 하나 이상의 반도체 칩(120)이 상면에 부착된 메인 블럭(110)의 상단 측면 및 하단 측면은 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 각각 수직으로 부착하여 전기적으로 연결될 수 있다.
일 실시예에 따르면, 도 2 및 도 3에 도시된 바와 같이, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 반도체 칩(120)이 부착되지 않은 측면이 수직방향으로 세워져 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 부착되어 형성되되, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 상이한 수직 높이로 형성되어 제1 메인 블럭(111)은 제1 패턴기판(130)의 제1 패턴(131) 상에 부착되어 제1 클립단자(142)와 전기적 연결되고, 제2 메인 블럭(112)은 제1 패턴기판(130)의 제2 패턴(132) 상에 부착되어 제2 패턴기판(150)과 밀착되어 제2 클립단자(143)를 통해 전기적으로 연결된다.
여기서, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 스페이서(113)를 개재하여 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 수직으로 세워져 연속적으로 배열될 수 있고, 제2 패턴기판(150)은 제2 메인 블럭(112) 상단에 단일 구조로 형성되어 전기적으로 연결되거나, 제2 메인 블럭(112) 상단에 복수로 분절된 구성으로 상호 교차하여 전기적으로 연결될 수 있다.
즉, 도 8에 도시된 바와 같이, 제1 메인 블럭(111)과 제2 메인 블럭(112)과 스페이서(113)가 하나의 블럭그룹을 형성하고, 적어도 하나 이상의 블럭그룹이 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 전기적으로 연결되어 연속적으로 배열되어서, 기판(130,150) 사이의 메인 블럭 수직부착구조에 의해 반도체 칩의 집적률을 향상시킬 수 있고, 방열면적을 크게 하여 방열효과를 향상시킬 수 있다.
또한, 도시되지는 않았으나, 제1 메인 블럭(111), 제2 메인 블럭(112) 또는 스페이서(113)의 측면을 관통하여 외부 순환장치와 연통된 냉각관을 통해, 공기, 질소 또는 냉각수의 냉각제를 순환시켜 반도체 칩(120)의 발열을 저감시킬 수도 있다.
본 발명의 다른 실시예에 의한 반도체 패키지 제조방법은, 하나 이상의 반도체 칩(120)을 부착하기 위한 메인 블럭(110)을 준비하는 단계와, 반도체 칩(120)을 메인 블럭(110)의 일면에 부착하는 단계와, 전기적 연결이 가능한 패턴이 있는 제1 패턴기판(130)을 준비하는 단계와, 메인 블럭(110)의 타면을 제1 패턴기판(130)에 수직으로 부착하여 전기적으로 연결하는 단계, 및 메인 블럭(110) 및 반도체 칩(120)을 감싸는 패키지 바디(140)를 형성하는 단계를 포함하여서, 반도체 칩의 수직부착구조에 의해 집적률을 향상시키며, 방열면적을 크게 하여 방열효과를 향상시키고, 반도체 칩과 외부단자를 직접 전기적으로 연결하여 컴팩트하게 구성할 수 있는 것을 요지로 한다.
앞서 언급한 본 발명의 실시예에 의한 반도체 패키지 제조방법을 구체적으로 상술하면 다음과 같다.
우선, 하나 이상의 반도체 칩(120)을 부착하기 위한 메인 블럭(110)을 준비하고, 반도체 칩(120)을 메인 블럭(110)의 일면에 부착한다.
예컨대, 반도체 칩(120)을 전도성 접착제(121)를 개재하여 메인 블럭(110)의 상면에 부착할 수 있다. 일 실시예로, 반도체 칩(120)은 파워 다이오드(power diode)와 파워 DVC(IGBT 또는 MOSFET 또는 GaN)로 구성될 수 있으며, 금속 클립(122) 또는 전도성 와이어에 의해 상호 전기적으로 연결한다.
여기서, 메인 블럭(110)은 반도체 칩(120)을 부착하는 실장공간을 제공하고, 제1 패턴기판(130)에 형성된 패턴(131,132) 상에 초음파웰딩, 솔더링 또는 신터링 방식에 의해 부착되어 전기적으로 연결된다.
이때, 메인 블럭은 전도성 소재로 형성되거나, 비전도성 소재 표면에 전도성 금속을 도금하여 형성될 수 있다.
일 실시예로서, 메인 블럭은 구리(Cu) 또는 알루미늄(Al) 등이 포함된 전도성 소재로 형성될 수 있으며, 필요 시 메인 블럭의 표면에 전도성 금속이 추가로 도금될 수 있다. 또는, 메인 블럭은 세라믹 또는 알루미늄 실리콘 카바이드(AlSiC) 등과 같은 비전도성 소재 표면에 전도성 금속을 도금하여 형성될 수 있다.
한편, 도 2, 도 4 및 도 5를 참고하면, 메인 블럭(110)은 제1 패턴기판(130)의 제1 패턴(131) 상에 하단 측면이 부착되는 제1 메인 블럭(111)과, 제1 패턴기판(130)의 제2 패턴(132) 상에 하단 측면이 부착되는 제2 메인 블럭(112)으로 구성되고, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 동일한 수직 높이를 가지거나, 또는 상이한 수직 높이를 가져 제1 패턴기판(130) 상에 상이한 수직 높이로 부착될 수 있다.
또한, 반도체 칩(120)은 메인 블럭(110)의 일면에 적어도 하나 이상 부착되는데, 도 6을 참조하면, 하나 이상의 반도체 칩(120)은 메인 블럭(110)의 상면에 부착되고, 반도체 칩(120)이 부착되지 않은 메인 블럭(110)의 하면 또는 측면을 제1 패턴기판(130)에 수직으로 부착하여 전기적으로 연결될 수 있다.
여기서, 반도체 칩(120)은 파워 다이오드와 파워 DVC(IGBT 또는 MOSFET 또는 GaN)로 구성로 구성될 수 있으며, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함할 수 있다.
또한, 메인 블럭(110)의 일면에 부착된 반도체 칩(120)은 전기적 연결부재에 의해 제1 패턴기판(130)과 직접 연결될 수 있다.
즉, 도 7을 참고하면, 전기적 연결부재는 제1 패턴기판(130)의 제3 패턴(133)에 연결된 전도성 와이어(123) 또는 금속 클립일 수 있고, 제3 패턴(133)에 전기적으로 연결된 터미널핀(124)을 통해 전기적으로 연결될 수 있다.
한편, 도시되지는 않았으나, 반도체 칩(120)과 제1 패턴기판(130)은 별도의 독립적인 전도성 금속을 포함하는 전도성 매체 또는 서브 블럭을 개재하여 전기적으로 연결될 수도 있다.
즉, 패키지 구조에 따라, 반도체 칩(120)은 전기적 연결부재에 의해 제1 패턴기판(130)의 제3 패턴(133)에 직접 접합되어 전기적으로 연결되거나, 전도성 매체 또는 서브 블럭을 통해 제1 패턴기판(130)의 제3 패턴(133)에 간접 접합되어 전기적으로 연결될 수도 있다. 이때, 전도성 매체 또는 서브 블럭은 메인 블럭과 절연제를 개재하여 접합될 수 있다.
후속하여, 전기적 연결이 가능한 패턴이 있는 제1 패턴기판(130)을 준비하고, 메인 블럭(110)의 타면을 제1 패턴기판(130)에 수직으로 부착하여 전기적으로 연결한다.
제1 패턴기판(130) 상에는 전기적 연결이 가능한 패턴이 형성되는데, 도 4 및 도 5를 참고하면, 제1 패턴기판(130)의 제1 패턴(131) 상에는 제1 메인 블럭(111)이 부착되어 전기적으로 연결되고, 제1 패턴기판(130)의 제2 패턴(132) 상에는 제2 메인 블럭(112)이 부착되어 전기적으로 연결된다.
한편, 제1 패턴기판(130)은 하나 이상의 금속층과 하나 이상의 절연층이 순차 적층된 구조를 포함하되, 제1 금속층, 절연층 및 제2 금속층이 순차 적층된 구조를 포함할 수 있다.
여기서, 절연층은, 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
후속하여, 메인 블럭(110) 및 반도체 칩(120)을 감싸는 패키지 바디(140)를 형성한다.
패키지 바디(140)는 메인 블럭(110)과 반도체 칩(120)을 감싸 보호하고, 도 4 및 도 5를 참고하면, 패키지 바디(140)의 양측면에는 제1 패턴기판(130)을 탄성적으로 가압하여 베이스 플레이트 기판(141) 상에 고정하면서 제1 패턴(131)을 통해 제1 메인 블럭(111)으로 전기적 신호를 인가하는 제1 클립단자(142)와, 제2 패턴(132)을 통해 제2 메인 블럭(112)으로 전기적 신호를 인가하는 제2 클립단자(143)이 패키지 바디(140)를 관통하여 형성될 수 있다.
여기서, 제1 패턴기판(130)은 하부에 전도성 또는 비전도성의 접착제(미도시)를 개재하여 베이스 플레이트 기판(141) 상에 접착되어 형성될 수 있다.
또한, 베이스 플레이트 기판(141)은 전도성 재질 또는 비전도성 재질로 구성될 수 있다.
한편, 제2 패턴기판(150)은 메인 블럭(110) 상단에 형성되며, 제2 패턴기판(150) 상에는 전기적 연결이 가능한 패턴이 형성되고, 하나 이상의 반도체 칩(120)이 상면에 부착된 메인 블럭(110)의 상단 측면 및 하단 측면은 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 각각 수직으로 부착하여 전기적으로 연결될 수 있다.
일 실시예에 따르면, 도 2 및 도 3을 참고하면, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 반도체 칩(120)이 부착되지 않은 측면이 수직방향으로 세워져 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 부착되어 형성되되, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 상이한 수직 높이로 형성되어 제1 메인 블럭(111)은 제1 패턴기판(130)의 제1 패턴(131) 상에 부착되어 제1 클립단자(142)와 전기적 연결되고, 제2 메인 블럭(112)은 제1 패턴기판(130)의 제2 패턴(132) 상에 부착되어 제2 패턴기판(150)과 밀착되어 제2 클립단자(143)를 통해 전기적으로 연결된다.
여기서, 제1 메인 블럭(111)과 제2 메인 블럭(112)은 스페이서(113)를 개재하여 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 수직으로 세워져 연속적으로 배열될 수 있고, 제2 패턴기판(150)은 제2 메인 블럭(112) 상단에 단일 구조로 형성되어 전기적으로 연결되거나, 제2 메인 블럭(112) 상단에 복수로 분절된 구성으로 상호 교차하여 전기적으로 연결될 수 있다.
즉, 도 8을 참고하면, 제1 메인 블럭(111)과 제2 메인 블럭(112)과 스페이서(113)가 하나의 블럭그룹을 형성하고, 적어도 하나 이상의 블럭그룹이 제1 패턴기판(130) 및 제2 패턴기판(150) 사이에 전기적으로 연결되어 연속적으로 배열되어서, 기판(130,150) 사이의 메인 블럭 수직부착구조에 의해 반도체 칩의 집적률을 향상시킬 수 있고, 방열면적을 크게 하여 방열효과를 향상시킬 수 있다.
또한, 도시되지는 않았으나, 제1 메인 블럭(111), 제2 메인 블럭(112) 또는 스페이서(113)의 측면을 관통하여 외부 순환장치와 연통된 냉각관을 형성하는 단계를 포함하여, 냉각관을 통해 공기, 질소 또는 냉각수의 냉각제를 순환시켜 반도체 칩(120)의 발열을 저감시킬 수도 있다.
따라서, 전술한 바와 같은 반도체 패키지 및 반도체 패키지 제조방법의 구성에 의해서, 기판 상의 메인 블럭을 통한 반도체 칩의 수직부착구조에 의해 반도체 칩의 집적률을 향상시킬 수 있으며, 방열면적을 높여 반도체 칩의 방열효과를 향상시킬 수 있고, 메인 블럭에 부착된 반도체 칩과 외부단자를 직접 전기적으로 연결하여 컴팩트하게 구성할 수 있다.
또한, 상하로 형성된 제1 패턴기판과 제2 패턴 기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있다.
나아가, 반도체 칩이 부착된 메인 블럭 또는 스페이서의 측면을 관통하여 외부 순환장치와 연통된 냉각관을 통해 냉각제를 순환시켜 반도체 칩의 발열을 더욱 저감할 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 메인 블럭 111 : 제1 메인 블럭
112 : 제2 메인 블럭 113 : 스페이서
120 : 반도체 칩 121 : 전도성 접착제
122 : 금속 클립 123 : 전도성 와이어
124 : 터미널핀 130 : 제1 패턴기판
131 : 제1 패턴 132 : 제2 패턴
133 : 제3 패턴 134 : 터미널핀
135 : 터미널핀 140 : 패키지 바디
141 : 베이스 플레이트 기판 142 : 제1 클립단자
143 : 제2 클립단자 150 : 제2 패턴기판

Claims (30)

  1. 메인 블럭;
    상기 메인 블럭의 상면에 부착되는 하나 이상의 반도체 칩;
    전기적 연결이 가능한 패턴으로서 서로 다른 제1 패턴, 제2 패턴 및 제3 패턴을 포함하는 제1 패턴기판; 및
    상기 메인 블럭과 상기 반도체 칩을 감싸는 패키지 바디;
    를 포함하고,
    상기 메인 블럭의 하면 또는 측면을 상기 제1 패턴기판에 수직으로 부착하여 전기적으로 연결되되,
    상기 메인 블럭은 제1 메인 블럭 및 제2 메인 블럭을 포함하고,
    상기 제1 메인 블럭의 하면 또는 측면은 상기 제1 패턴기판의 상기 제1 패턴 상에 수직으로 부착하여 전기적으로 연결되며, 상기 제2 메인 블럭의 하면 또는 측면은 상기 제1 패턴기판의 상기 제2 패턴 상에 수직으로 부착하여 전기적으로 연결되고,
    상기 반도체 칩은 상기 제1 패턴기판의 상기 제3 패턴에 제1 전기적 연결부재에 의해 직접 연결되며,
    상기 제3 패턴에 제2 전기적 연결부재에 의해 전기적으로 연결되는 터미널핀을 더 포함하는,
    반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 전기적 연결부재 및 상기 제2 전기적 연결부재는 전도성 와이어 또는 금속 클립인 것을 특징으로 하는, 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1 패턴기판은 하나 이상의 금속층과 하나 이상의 절연층이 순차 적층된 구조를 포함하는 것을 특징으로 하는, 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1 패턴기판은 제1 금속층, 절연층 및 제2 금속층이 순차 적층된 구조를 포함하는 것을 특징으로 하는, 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 절연층은, 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제1 패턴기판의 하부에 접착제를 개재하여 접착되는 베이스 플레이트 기판을 더 포함하는 것을 특징으로 하는, 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 접착제는 전도성 또는 비전도성인 것을 특징으로 하는, 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 베이스 플레이트 기판은 전도성 재질 또는 비전도성 재질로 구성되는 것을 특징으로 하는, 반도체 패키지.
  13. 제 1 항에 있어서,
    전기적 연결이 가능한 패턴이 형성되고, 상기 제1 패턴기판에 대향하도록 위치하는 제2 패턴기판을 더 포함하고,
    상기 메인 블럭은 상기 제1 패턴기판 및 상기 제2 패턴기판에 각각 수직으로 부착하여 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2 메인 블럭은 상기 제1 패턴기판의 상기 제2 패턴과 상기 제2 패턴기판의 상기 전기적 연결이 가능한 패턴에 각각 수직으로 부착하여 전기적으로 연결되고,
    상기 제1 메인 블럭과 상기 제2 메인 블럭은 상이한 수직 높이를 가지며,
    상기 제1 메인 블럭과 상기 제2 메인 블럭은 상기 제1 패턴기판 및 상기 제2 패턴기판 사이에, 스페이서를 개재하여 연속적으로 배열되는 것을 특징으로 하는, 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 메인 블럭은 전도성 소재로 형성되거나, 비전도성 소재 표면에 전도성 금속을 도금하여 형성되는 것을 특징으로 하는, 반도체 패키지.
  16. 하나 이상의 반도체 칩을 부착하기 위한 메인 블럭을 준비하는 단계;
    상기 반도체 칩을 준비하는 단계;
    상기 반도체 칩을 상기 메인 블럭의 상면에 부착하는 단계;
    전기적 연결이 가능한 패턴으로서 서로 다른 제1 패턴, 제2 패턴 및 제3 패턴을 포함하는 제1 패턴기판을 준비하는 단계;
    상기 메인 블럭의 하면 또는 측면을 상기 제1 패턴기판에 수직으로 부착하여 전기적으로 연결하는 단계; 및
    상기 메인 블럭 및 상기 반도체 칩을 감싸는 패키지 바디를 형성하는 단계;
    를 포함하되,
    상기 메인 블럭은 제1 메인 블럭 및 제2 메인 블럭을 포함하고,
    상기 제1 메인 블럭의 하면 또는 측면은 상기 제1 패턴기판의 상기 제1 패턴 상에 수직으로 부착하여 전기적으로 연결되며, 상기 제2 메인 블럭의 하면 또는 측면은 상기 제1 패턴기판의 상기 제2 패턴 상에 수직으로 부착하여 전기적으로 연결되고,
    상기 반도체 칩은 상기 제1 패턴기판의 상기 제3 패턴에 제1 전기적 연결부재에 의해 직접 연결되며,
    상기 제3 패턴에 제2 전기적 연결부재에 의해 전기적으로 연결되는 터미널핀을 더 포함하는, 반도체 패키지 제조방법.
  17. 삭제
  18. 삭제
  19. 제 16 항에 있어서,
    상기 제1 전기적 연결부재 및 상기 제2 전기적 연결부재는 전도성 와이어 또는 금속 클립인 것을 특징으로 하는, 반도체 패키지 제조방법.
  20. 삭제
  21. 삭제
  22. 제 16 항에 있어서,
    상기 제1 패턴기판은 하나 이상의 금속층과 하나 이상의 절연층이 순차 적층된 구조를 포함하는 것을 특징으로 하는, 반도체 패키지 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 패턴기판은 제1 금속층, 절연층 및 제2 금속층이 순차 적층된 구조를 포함하는 것을 특징으로 하는, 반도체 패키지 제조방법.
  24. 제 22 항에 있어서,
    상기 절연층은, 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중에서 선택된 어느 하나 이상을 포함하는 것을 특징으로 하는, 반도체 패키지 제조방법.
  25. 제 16 항에 있어서,
    상기 제1 패턴기판의 하부에 접착제를 통해 베이스 플레이트를 접착하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 패키지 제조방법.
  26. 제 25 항에 있어서,
    상기 접착제는 전도성 또는 비전도성인 것을 특징으로 하는, 반도체 패키지 제조방법.
  27. 제 25 항에 있어서,
    상기 베이스 플레이트 기판은 전도성 재질 또는 비전도성 재질로 구성되는 것을 특징으로 하는, 반도체 패키지 제조방법.
  28. 제 16 항에 있어서,
    전기적 연결이 가능한 패턴이 형성되고, 상기 제1 패턴기판에 대향하도록 위치하는 제2 패턴기판을 준비하는 단계를 더 포함하고,
    상기 메인 블럭은 상기 제1 패턴기판 및 상기 제2 패턴기판에 각각 수직으로 부착하여 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지 제조방법.
  29. 제 28 항에 있어서,
    상기 제2 메인 블럭은 상기 제1 패턴기판의 상기 제2 패턴과 상기 제2 패턴기판의 상기 전기적 연결이 가능한 패턴에 각각 수직으로 부착하여 전기적으로 연결되고,
    상기 제1 메인 블럭과 상기 제2 메인 블럭은 상이한 수직 높이를 가지며,
    상기 제1 메인 블럭과 상기 제2 메인 블럭은 상기 제1 패턴기판 및 상기 제2 패턴기판 사이에, 스페이서를 개재하여 연속적으로 배열되는 것을 특징으로 하는, 반도체 패키지 제조방법.
  30. 제 16 항에 있어서,
    상기 메인 블럭은 전도성 소재로 형성되거나, 비전도성 소재 표면에 전도성 금속을 도금하여 형성되는 것을 특징으로 하는, 반도체 패키지 제조방법.
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