TW201941394A - 線路基板、堆疊式半導體組體及其製作方法 - Google Patents

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王家忠
文強 林
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鈺橋半導體股份有限公司
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
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    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
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    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
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Abstract

本發明之線路基板包含有一凹穴及環繞該凹穴之複數垂直連接通道。該些垂直連接通道與樹脂化合物接合，並電性連接至凹穴下方之路由電路或傳導層。凹穴底部被路由電路之介電層或樹脂化合物覆蓋，且形成有穿孔延伸穿過路由電路之介電層或樹脂化合物，以連通凹穴。據此，可將半導體元件面朝下地設置於凹穴內，並藉由延伸穿過穿孔之接合線，將半導體元件電性連接至路由電路或傳導層。

Description

線路基板、堆疊式半導體組體及其製作方法
本發明係關於一種線路基板、其半導體組體及製法，尤指一種設有穿孔對準凹穴之線路基板、使用該線路基板之堆疊式半導體組體及其製法。
多媒體裝置之市場趨勢係傾向於更迅速且更薄型化之設計需求。其中一種方法是以堆疊方式，將多個元件組裝於線路基板上，俾使電性效能可獲得改善並更趨於小型化。美國專利案號7,894,203即是基於此目的而揭露一種具有凹穴的線路基板。此基板是藉由黏著劑將兩個分開的部件相互接合而成，並透過導電材料(如焊料或導電凸塊)於兩部件間形成電性連接。由於該基板為堆疊式結構，故兩部件間熱膨脹係數不匹配或彎翹問題將導致錯位或焊料裂損，因而造成此類堆疊結構於實際應用時有可靠度不佳的缺點。或者，如美國專利案號7,989,950所述，可於基板上接置焊球，以形成垂直連接通道，且可藉由封埋製程來密封垂直連接通道，以形成凹穴。然而，於封埋製程中可能發生焊料變形及裂損現象，或者熱循環後於密封材與基板間出現剝離現象，因而導致元件突然失效及無法連接到I/O等問題。
為了上述理由及以下所述之其他理由，目前亟需發展一種具有一體成型電連接件之線路基板，其中電連接件可作為線路基板之垂直連接通道，以用於三維堆疊的半導體組體。
本發明之一目的在於提供一種適用於堆疊式半導體組體之線路基板。該線路基板具有環繞凹穴之複數垂直連接通道、設於凹穴底部下方之路由電路或傳導層、及對準凹穴之穿孔。據此，可將半導體元件設於凹穴內，並藉由接合線，將半導體元件電性連接至垂直連接通道。此面朝下之設置方式可使接合線延伸穿過穿孔，而不導致最終組體之厚度增加太多。此外，該線路基板更可選擇性地於鄰接凹穴底面處形成一金屬墊，以作為內建之接地/電源面，據此可大幅改善半導體組體之電特性及熱特性。
本發明之另一目的在於提供一種線路基板之製作方法，其凹穴可藉由蝕刻預定位置處之犧牲金屬塊而形成。由於樹脂化合物會機械性地支撐並完全環繞犧牲金屬塊，故一旦移除金屬之一選定部位，便可形成具有預定尺寸及深度且被樹脂化合物環繞之凹穴，進而可設置元件於凹穴中，因而不會使最後的組體太厚。
本發明之再一目的在於提供一種線路基板之製作方法，其具有對準凹穴之穿孔，且凹穴底部下方設有路由電路或傳導層。據此，半導體元件，如動態隨機存取記憶體(DRAM)，可面朝下地設置於凹穴內，並藉由延伸穿過穿孔之接合線，打線至路由電路/船導層。
依據上述及其他目的，本發明提供一種線路基板，其包括：複數垂直連接通道，其側向環繞一預定區域，其中每一該些垂直連接通道具有一頂端及一底端；一樹脂化合物，其填入該些垂直連接通道間之空間，並側向延伸進入該預定區域，以側向環繞位於該預定區域處之一凹穴；一路由電路，其包括交替輪流形成之至少一介電層及至少一線路層，其中該介電層覆蓋該樹脂化合物之一底面、該凹穴之一底部及該些垂直連接通道之底端，且該線路層藉由該介電層中之金屬化盲孔，電性連接至該些垂直連接通道之該些底端；以及一穿孔，其對準該凹穴，並延伸貫穿該路由電路之該介電層。
於另一態樣中，本發明提供另一種線路基板，其包括：複數垂直連接通道，其側向環繞一預定區域，其中每一該些垂直連接通道具有一頂端及一底端；一樹脂化合物，其填入該些垂直連接通道間之空間，並側向延伸進入該預定區域，以側向環繞位於該預定區域處之一凹穴，並覆蓋該凹穴之一底部；一傳導層，其側向延伸於該樹脂化合物之一底面上，並電性連接至該些垂直連接通道；以及一穿孔，其對準該凹穴，並延伸貫穿該樹脂化合物。
此外，本發明亦提供一種堆疊式半導體組體，其包括 ：如上所述之線路基板；及一第一半導體元件，其設於該線路基板之該凹穴中，並藉由第一接合線，電性耦接至該線路基板，其中該些第一接合線延伸穿過該穿孔，並藉由該路由電路之該線路層或該傳導層，以提供該第一半導體元件與該些垂直連接通道之該些底端間的電性連接。
據此，本發明更提供一種線路基板之製作方法，其包括下述步驟：提供一金屬架、一金屬塊及複數垂直連接通道，其中該金屬塊及該些垂直連接通道位於該金屬架內；提供一樹脂化合物，其填充該金屬架內的剩餘空間，且該樹脂化合物之一底面與該金屬塊之一底側呈實質上共平面；形成一路由電路，其電性連接至該些垂直連接通道之底端，其中該路由電路包括交替輪流形成之至少一介電層及至少一線路層，該介電層覆蓋該樹脂化合物之該底面、該金屬塊之該底側及該些垂直連接通道之該些底端，且該線路層側向延伸於該介電層上，並藉由該介電層中之金屬化盲孔，電性連接至該些垂直連接通道； 移除該金屬塊之至少一選定部位，以形成一凹穴，其中該凹穴之入口位於該樹脂化合物之一頂面處；以及形成一穿孔，其對準該凹穴，並延伸貫穿該路由電路之該介電層。
於另一態樣中，本發明提供另一種線路基板之製作方法，其包括下述步驟：提供一金屬架、一金屬塊及複數垂直連接通道，其中該金屬塊及該些垂直連接通道位於該金屬架內；提供一樹脂化合物，其填充該金屬架內的剩餘空間，並覆蓋該金屬塊之一底側；形成一傳導層，其側向延伸於該樹脂化合物之一底面，並電性連接至該些垂直連接通道之底端； 移除該金屬塊之至少一選定部位，以形成一凹穴，其中該凹穴之入口位於該樹脂化合物之一頂面處；以及形成一穿孔，其對準該凹穴，並延伸貫穿該樹脂化合物。
此外，本發明更提供一種堆疊式半導體組體之製作方法，其包括下述步驟：藉由上述方法提供上述線路基板；以及將一第一半導體元件設置於該線路基板之該凹穴中，並藉由第一接合線，將該第一半導體元件電性耦接至該線路基板，其中該些第一接合線延伸穿過該穿孔，並提供該路由電路之該線路層與該第一半導體元件間或該傳導層與該第一半導體元件間之電性連接。
除非特別描述或必須依序發生之步驟，上述步驟之順序並無限制於以上所列，且可根據所需設計而變化或重新安排。
本發明之線路基板、其三維堆疊式半導體組體及製作方法具有許多優點。舉例來說，於凹穴周圍提供垂直連接通道的作法是特別具有優勢的，其原因在於，半導體元件可設置於凹穴內，並藉由垂直連接通道，與另一半導體元件電性連接，因而不會使結構整體厚度增加太多。由於半導體元件是設於凹穴中，故無需為了達到超薄垂直堆疊半導體組體特徵而對半導體元件進行額外的輪磨或抹磨步驟。將樹脂化合物接合至垂直連接通道之作法可於垂直連接通道間提供穩固的機械接合力。藉由對準凹穴底部之穿孔，可將接合線延伸穿過該穿孔，以使元件可互連至垂直連接通道。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
在下文中，將提供實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明所揭露之內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸可依據實際情況而進行修改，且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用，且不偏離本發明所定義之精神及範疇之條件下，可進行各種變化以及調整。
[實施例1]
圖1-20為本發明第一實施例中，一種線路基板之製作方法圖，其包括一金屬架、複數垂直連接通道、複數聯結桿、一樹脂化合物及一路由電路。
圖1、圖2及圖3分別為圖案化金屬板10之剖面示意圖、頂部立體示意圖及底部立體示意圖。該圖案化金屬板10通常是由銅合金、鋼或合金42(alloy 42)製成，其可藉由對軋製金屬條(rolled metal strip)進行濕蝕刻或沖壓(stamping/punching)製程而形成，其中軋製金屬條具有約0.15毫米至約1.0毫米之厚度範圍。在此，可由單側或雙側進行蝕刻製程，以蝕穿金屬條，將金屬條製成具有預定整個圖案的圖案化金屬板10，其包括一金屬架11、複數垂直連接通道13、一金屬塊15及複數聯結桿16。於此圖中，該些垂直連接通道13為金屬引線，其由金屬架11朝金屬架11內的中央區域側向延伸。因此，每一垂直連接通道13具有一外端131及一內端133，其中垂直連接通道13的外端131係一體成型地連接於金屬架11內側壁，而垂直連接通道13的內端133則朝內背離金屬架11。金屬塊15位於金屬架11內的中央區域，並藉由聯結桿16連接至金屬架11。此外，本具體實施例更進一步由圖案化金屬板10的底側進行選擇性半蝕刻製程。據此，垂直連接通道13具有階梯狀外圍邊緣，且每一垂直連接通道13具有一水平延伸部136及一垂直凸出部137。該垂直凸出部137係朝向下方向，由水平延伸部136的下表面凸出。
圖4、圖5及圖6分別為形成樹脂化合物30之剖面示意圖、頂部立體示意圖及底部立體示意圖。該樹脂化合物30可透過將樹脂材料塗佈於金屬架11內的剩餘空間中而形成，其中樹脂材料可藉由膠漿印刷(paste printing)、壓模成形(compressive molding)、轉注成形( transfer molding)、液態射出成形( liquid injection molding)、旋轉塗佈(spin coating)或其他適合方式塗佈而成。接著，進行熱處理(或熱硬化製程)，使樹脂材料硬化，以將樹脂材料轉化成固態模製化合物。據此，樹脂化合物30覆蓋水平延伸部136的下表面、垂直凸出部137的側壁及金屬塊15的側壁。由於垂直連接通道13具有階梯狀的橫截面輪廓，故樹脂化合物30可穩固地與垂直連接通道13相互接合，以避免垂直連接通道13沿垂直方向脫離樹脂化合物30，並可避免於界面處沿垂直方向形成裂紋。於本圖示中，藉由平坦化步驟，樹脂化合物30之頂面會與垂直連接通道13及金屬塊15之頂側呈實質上共平面，而樹脂化合物30之底面則與垂直連接通道13及金屬塊15之底側呈實質上共平面。
樹脂化合物30通常包括黏結樹脂、填充材、硬化劑、稀釋劑及添加劑。本發明所使用之黏結樹脂並無特殊限制。例如，黏結樹脂可選自由環氧樹脂、酚樹脂、聚醯亞胺(polyimide)樹脂、聚胺酯(polyurethane)樹脂、矽樹脂、聚酯樹脂、丙烯酸(acrylate)樹脂、雙馬來醯亞胺(bismaleimide, BMI)樹脂及其相等物所組群組中之至少一者。黏結樹脂可於附著材與填充材間提供緊密的黏結力。黏結樹脂亦可藉由填充材的鏈狀連結，以提供導熱度。此外，黏結樹脂亦可改善模製化合物的物理及化學穩定性。
此外，本發明所使用之填充材並無特殊限制。例如，可使用導熱填充材，其選自由氧化鋁、氮化鋁、碳化矽、碳化鎢、碳化硼、二氧化矽及其相等物所組成之群組。更具體地說，若有適當的填充材分散其中，則樹脂化合物30便可變成導熱或具有低熱膨脹係數(CTE)。舉例說明，氮化鋁(AlN)或碳化矽(SiC)具有相對高的導熱率、相對高的電阻及相對低的熱膨脹係數。據此，當樹脂化合物30中使用該類材料作為填充材時，則樹脂化合物30便可展現較佳的散熱效能、電絕緣效能，且其低CTE特性可避免電路或界面出現剝離或裂紋。導熱填充材的最大粒徑可為25 μm或小於25 μm。填充材的含量可於10至90重量百分比之範圍內。若導熱填充材的含量低於10重量百分比，則可能導致導熱度不足且黏度過低。低黏度表示，在塗佈或模製過程中，樹脂過於容易從工具流出，使得製程不易操作及控制。另一方面，若填充材的含量高於90重量百分比，則可能導致模製材料的黏著強度下降，且黏度過高。高黏度的模製材料會因為塗佈或模製過程中，樹脂無法由工具流出，因而導致可操作性不佳。此外，樹脂化合物30可包括多於一種的填充材。例如，可使用聚四氟乙烯(PTFE)做為第二填充材，以進一步改善樹脂化合物30的電絕緣特性。總之，樹脂化合物30較佳係具有大於1.0 GPa的彈性模數及約5 x 10-6 K-1 至15 x 10-6 K-1 範圍內的線性熱膨脹係數。
圖7、圖8及圖9分別為於圖案化金屬板10及樹脂化合物30上形成介電層511之剖面示意圖、頂部立體示意圖及底部立體示意圖。介電層511一般可藉由層壓或塗佈方式沉積而成，其接觸圖案化金屬板10及樹脂化合物30，並由下方覆蓋且側向延伸於圖案化金屬板10及樹脂化合物30上。介電層511通常具有50微米厚度，且可由環氧樹脂、玻璃環氧樹脂、聚醯亞胺、或其類似物所製成。
圖10、圖11及圖12分別為形成盲孔513以由下方顯露垂直連接通道13選定部位之剖面示意圖、頂部立體示意圖及底部立體示意圖。盲孔513可藉由各種技術形成，其包括雷射鑽孔、電漿蝕刻及微影技術，且通常具有50微米之直徑。可使用脈衝雷射提高雷射鑽孔效能。或者，可使用掃描雷射光束，並搭配金屬光罩。盲孔513延伸穿過介電層511，並對準垂直連接通道13之垂直凸出部137選定部位。
圖13、圖14及圖15分別為藉由金屬沉積及金屬圖案化製程於介電層511上形成線路層515之剖面示意圖、頂部立體示意圖及底部立體示意圖。線路層515通常由銅製成，其自垂直連接通道13朝下延伸，並填滿盲孔513，以形成直接接觸垂直連接通道13之金屬化盲孔517，同時側向延伸於介電層511上。據此，線路層515可藉由金屬化盲孔517，電性連接至垂直連接通道13，並提供X及Y方向的水平信號路由以及穿過盲孔513的垂直路由。
於此階段，便完成路由電路51之製作。於此圖中，該路由電路51包括介電層511及線路層515。
圖16及圖17分別為選擇性移除金屬塊15後之剖面示意圖及頂部立體示意圖。可藉由各種技術，以移除整個金屬塊15，如濕蝕刻、電化學蝕刻或雷射，藉此得以形成凹穴305，其中凹穴305的入口位於樹脂化合物30之頂面處。因此，路由電路51之介電層511具有由凹穴305顯露之選定部位。
圖18、圖19及圖20分別為形成穿孔505之剖面示意圖、頂部立體示意圖及底部立體示意圖。穿孔505於垂直方向上延伸穿過介電層511，並對準凹穴305之中央區域。可藉由機械鑽孔形成穿孔505，或者也可藉由其他技術(如雷射鑽孔及電漿蝕刻)形成。
此階段已完成之未裁切線路基板100包括金屬架11、垂直連接通道13、聯結桿16、樹脂化合物30及路由電路51。該些垂直連接通道13側向環繞用於放置元件之預定區域。該樹脂化合物30填入垂直連接通道13間之空間，並側向延伸進入該預定區域，以側向包圍位於預定區域處之凹穴305。凹穴305底部與樹脂化合物30底面及垂直連接通道13底端呈實質上共平面。路由電路51覆蓋樹脂化合物30底面、凹穴305底部及垂直連接通道13底端，並電性連接至垂直連接通道13底端。
圖21、圖22及圖23分別為半導體組體110之剖面示意圖、頂部立體示意圖及底部立體示意圖，其將第一半導體元件61電性耦接至線路基板100。第一半導體元件61(繪示成DRAM晶片)係面朝下地設置於凹穴305中，並藉由黏著劑611，貼附於介電層511上，且透過第一接合線71電性耦接至線路層515。在此，第一接合線71延伸穿過穿孔505，且通常可藉由金或銅球形接合(ball bonding)或金或鋁楔型接合(wedge bonding)方式，將第一半導體元件61電性連接至路由電路51。
圖24及圖25分別為於圖21、圖22及圖23所示半導體組體110中形成模封材81後，再移除金屬架11及介電層511邊緣區域之剖面示意圖及底部立體示意圖。可選擇性地提供模封材81，以從下方覆蓋並封埋第一接合線71，且模封材81更延伸進入穿孔505。此外，可藉由各種方法移除金屬架11，包括化學蝕刻、機械裁切/切割或鋸切，以將金屬架11從垂直連接通道13的外端131分離。據此，垂直連接通道13的外端131便位於裁切後線路基板100的外圍邊緣處，且垂直連接通道13的外端131側面係與樹脂化合物30的外圍邊緣齊平。
圖26為於圖24及圖25所示半導體組體110中設置散熱座91之剖面示意圖，其中散熱座91係設置於第一半導體元件61頂面上。該散熱座91貼附至第一半導體元件61之頂面上，且通常由導熱材料製成，如金屬、合金、矽、陶瓷或石墨。
圖27為三維堆疊式半導體封裝體之剖面示意圖，其具有兩個如圖26所示的半導體組體110，且半導體組體110間係透過焊球77相互電性連接。上方半導體組體110透過焊球77，堆疊並電性耦接於下方半導體組體110上，其中焊球77係接觸上方半導體組體110的路由電路51線路層515以及下方半導體組體110的垂直連接通道13水平延伸部136。此外，更可於下方半導體組體110的路由電路51線路層515上接置額外的焊球79。
圖28為於圖24所示半導體組體110中設置第二半導體元件63、第二接合線73及密封材83之剖面示意圖。第二半導體元件63係藉由黏著劑631，面朝上地貼附於第一半導體元件61上，並經由第二接合線73，電性耦接至垂直連接通道13。第二接合線73通常可藉由金或銅球形接合(ball bonding)或金或鋁楔型接合(wedge bonding)方式，將第二半導體元件63電性連接至垂直連接通道13。可選擇性地提供密封材83，以從上方覆蓋並封埋第二半導體元件63及第二接合線73，且密封材83更填入凹穴305內剩餘空間，同時側向延伸至線路基板100之外圍邊緣。
圖29為將圖28所示半導體組體110移除金屬架11、介電層511邊緣區域及密封材83邊緣區域後之剖面示意圖。藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
圖30及31分別為本發明第一實施例中未裁切線路基板之另一態樣剖面示意圖及頂部立體示意圖。該未裁切線路基板120與圖18所示結構類似，差異在於，垂直連接通道13之階梯狀外圍邊緣係藉由從圖案化金屬板10之頂側進行選擇性半蝕刻製程而形成。於此態樣中，該垂直凸出部137係朝向上方向，由水平延伸部136的上表面凸出，而路由電路51之線路層515電性連接至垂直連接通道13之水平延伸部136。
圖32為第一半導體元件61電性耦接至線路基板120之剖面示意圖。第一半導體元件61係面朝下地設置於凹穴305中，並藉由黏著劑611，貼附於介電層511上，且透過第一接合線71電性耦接至路由電路51之線路層515。於此圖中，第一半導體元件61係朝上延伸超過樹脂化合物30之頂面。
圖33為移除金屬架11並提供模封材81後之半導體組體130剖面示意圖。可選擇性地提供模封材81，以從下方覆蓋並封埋第一接合線71，且模封材81更延伸進入穿孔505。此外，藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
圖34為三維堆疊式半導體封裝體之剖面示意圖，其具有兩個如圖33所示的半導體組體130，且半導體組體130間係透過焊球77相互電性連接。上方半導體組體130透過焊球77，堆疊並電性耦接於下方半導體組體130上。
圖35為於圖32所示半導體組體130中設置第二半導體元件63、第二接合線73、模封材81及密封材83後，再移除金屬架11、介電層511邊緣區域及密封材83邊緣區域之剖面示意圖。第二半導體元件63係藉由黏著劑631，面朝上地貼附於第一半導體元件61上，並經由第二接合線73，電性耦接至垂直連接通道13。模封材81係由下方覆蓋並封埋第一接合線71，且延伸進入穿孔505。密封材83從上方覆蓋並封埋第二半導體元件63及第二接合線73，且更填入凹穴305內剩餘空間，同時側向延伸至線路基板120之外圍邊緣。藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
圖36及37分別為本發明第一實施例中未裁切線路基板之另一態樣剖面示意圖及頂部立體示意圖。該未裁切線路基板140與圖18所示結構類似，差異在於，(i)更包含有金屬塊15之剩餘部位，以作為金屬墊156，其中該金屬墊156係藉由選擇性移除金屬塊15而形成，而凹穴305係由金屬墊156頂面及樹脂化合物30內側壁表面所圍成，(ii)穿孔505更延伸穿過金屬墊156，(iii)線路層515更包括與金屬墊156接觸之額外金屬化盲孔518。據此，該金屬墊156係位於凹穴305底部，並藉由作為散熱管之金屬化盲孔515，熱性導通至路由電路51。該金屬墊156亦可作為接地/電源面，且藉由路由電路51，電性連接至垂直連接通道13。
圖38為半導體組體150之剖面示意圖，其將第一半導體元件61電性耦接至線路基板140。第一半導體元件61係面朝下地設置於凹穴305中，並藉由導熱材料613，貼附於金屬墊156上，且透過第一接合線71電性耦接至路由電路51之線路層515。據此，第一半導體元件61可與金屬墊156熱性導通，並藉由路由電路51，電性耦接至垂直連接通道13。
圖39為於圖38所示半導體組體150中形成模封材81及密封材82後，再移除金屬架11及介電層511邊緣區域之剖面示意圖。模封材81係由下方覆蓋並封埋第一接合線71，且延伸進入穿孔505。可選擇性地提供模封材82，以填入凹穴305內之剩餘空間，並由上方覆蓋第一半導體元件61。藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
圖40為三維堆疊式半導體封裝體之剖面示意圖，其具有兩個如圖39所示之半導體組體150，且半導體組體150間係透過焊球77相互電性連接。上方半導體組體150透過焊球77，堆疊並電性耦接於下方半導體組體150上。
圖41為於圖38所示半導體組體150中設置第二半導體元件63、第二接合線73、模封材81及密封材83後，再移除金屬架11、介電層511邊緣區域及密封材83邊緣區域之剖面示意圖。第二半導體元件63係藉由黏著劑631，面朝上地貼附於第一半導體元件61上，並經由第二接合線73，電性耦接至垂直連接通道13。模封材81係由下方覆蓋並封埋第一接合線71，且延伸進入穿孔505。密封材83從上方覆蓋並封埋第二半導體元件63及第二接合線73，且填入凹穴305內剩餘空間，同時側向延伸至線路基板140之外圍邊緣。藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
圖42為於圖38所示半導體組體150中設置第二半導體元件63、第三半導體元件65、第二接合線73、第三接合線75、模封材81及密封材83後，再移除金屬架11、介電層511邊緣區域及密封材83邊緣區域之剖面示意圖。第二半導體元件63係藉由黏著劑631，面朝上地貼附於第一半導體元件61上，並經由第二接合線73，電性耦接至垂直連接通道13。第三半導體元件65係藉由黏著劑651，面朝上地貼附於第二半導體元件63上，並經由第三接合線75，電性耦接至垂直連接通道13。模封材81由下方覆蓋並封埋第一接合線71，且延伸進入穿孔505。密封材83從上方覆蓋並封埋第二半導體元件63、第三半導體元件65、第二接合線73及第三接合線75，且更填入凹穴305內剩餘空間，同時側向延伸至線路基板140之外圍邊緣。藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
圖43及44分別為本發明第一實施例中未裁切線路基板之再一態樣剖面示意圖及頂部立體示意圖。該未裁切線路基板160與圖36所示結構類似，差異在於，於凹穴305周緣處形成複數穿孔505。
圖45為半導體組體170之剖面示意圖，其將第一半導體元件61電性耦接至線路基板160。第一半導體元件61係面朝下地設置於凹穴305中，並藉由導熱材料613，貼附於金屬墊156上，且透過第一接合線71電性耦接至路由電路51之線路層515。此外，可選擇性地提供模封材81，以從下方覆蓋並封埋第一接合線71，並填滿穿孔505。
圖46為圖45所示半導體組體170移除金屬架11及介電層511邊緣區域並設置散熱座91之剖面示意圖。該散熱座91貼附至第一半導體元件61之頂面上，以提高散熱，隨後再將金屬架11從垂直連接通道13分離。
圖42為三維堆疊式半導體封裝體之剖面示意圖，其具有兩個如圖46所示的半導體組體170，且半導體組體170間係透過焊球77相互電性連接。上方半導體組體170透過焊球77，堆疊並電性耦接於下方半導體組體170上。此外，更可於下方半導體組體170的路由電路51線路層515上接置額外的焊球79。
圖48為於圖45所示半導體組體170中設置第二半導體元件63、第二接合線73及密封材83後，再移除金屬架11、介電層511邊緣區域及密封材83邊緣區域之剖面示意圖。第二半導體元件63係藉由黏著劑631，面朝上地貼附於第一半導體元件61上，並經由第二接合線73，電性耦接至垂直連接通道13。密封材83從上方覆蓋並封埋第二半導體元件63及第二接合線73，且更填入凹穴305內剩餘空間，同時側向延伸至線路基板160之外圍邊緣。
[實施例2]
圖49-59為本發明第二實施例之線路基板製作方法圖，其中該線路基板係成金屬柱，以作為垂直連接通道。
為了簡要說明之目的，上述實施例1中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖49及圖50分別為圖案化金屬板10之剖面示意圖及底部立體示意圖。該圖案化金屬板10包括金屬架11、複數垂直連接通道13及一金屬塊15。於此圖中，該些垂直連接通道13為金屬塊，其位於金屬架11內，並與金屬架11保持距離，同時側向環繞位於金屬架11內中央區域處之金屬塊15。
圖51及圖52分別為形成樹脂化合物30之剖面示意圖及底部立體示意圖。將樹脂化合物30填入金屬架11內之空間，以使樹脂化合物30覆蓋並接合垂直連接通道13及金屬塊15側壁。藉由平坦化步驟，樹脂化合物30之頂面及底面會分別與金屬架11、垂直連接通道13及金屬塊15之頂端及底端呈實質上共平面。
圖53為形成介電層511及盲孔513之剖面示意圖。介電層511接觸圖案化金屬板10及樹脂化合物30，並由下方覆蓋且側向延伸於圖案化金屬板10及樹脂化合物30上。盲孔513延伸穿過介電層511，並對準垂直連接通道13之選定部位。
圖54及圖55分別為形成線路層515於介電層511上之剖面示意圖及底部立體示意圖。線路層515由垂直連接通道13向下延伸，填滿盲孔513，以形成與垂直連接通道13直接接觸之金屬化盲孔517，同時側向延伸於介電層511上。因此，線路層515可藉由金屬化盲孔517，電性連接至垂直連接通道13，且具有側向延伸於金屬塊15下方之選定部位。
於此階段，便完成路由電路51之製作。於此圖中，該路由電路51包括介電層511及線路層515。
圖56及圖57分別為移除整個金屬塊15後之剖面示意圖及頂部立體示意圖。藉由移除整個金屬塊15，以形成被樹脂化合物30側向環繞之凹穴305。
圖58及圖59分別為形成穿孔505之剖面示意圖及頂部立體示意圖。穿孔505於垂直方向上延伸穿過介電層511。於此階段，已製作完成之未裁切線路基板200包括金屬架11、垂直連接通道13、樹脂化合物30及路由電路51。
圖60為半導體組體210之剖面示意圖，其將第一半導體元件61電性耦接至線路基板200。第一半導體元件61係面朝下地設置於凹穴305中，並藉由黏著劑611，貼附於介電層511上，且透過第一接合線71電性耦接至線路層515。在此，第一接合線71延伸穿過穿孔505，並將第一半導體元件61電性連接至線路層511中側向延伸於凹穴305底部下方之選定部位。
圖61、圖62及圖63分別為於圖60所示半導體組體210中形成模封材81後，再移除金屬架11及介電層511邊緣區域之剖面示意圖、頂部立體示意圖及底部立體示意圖。可選擇性地提供模封材81，以從下方覆蓋並封埋第一接合線71，且模封材81更延伸進入穿孔505。移除金屬架11後，會使樹脂化合物30之外圍邊緣顯露。
圖64為三維堆疊式半導體封裝體之剖面示意圖，其具有兩個如圖61所示的半導體組體210，且半導體組體210間係透過焊球77相互電性連接。上方半導體組體210透過焊球77，堆疊並電性耦接於下方半導體組體210上，其中焊球77係接觸上方半導體組體210的路由電路51線路層515以及下方半導體組體210的垂直連接通道13。此外，更可於下方半導體組體210的路由電路51線路層515上接置額外的焊球79。
[實施例3]
圖65-70為本發明第三實施例之線路基板製作方法圖，其中樹脂化合物更覆蓋凹穴底部。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖65為圖案化金屬板10之剖面示意圖。該圖案化金屬板10類似於圖1-3所示結構，差異在於，金屬塊15厚度小於金屬架11及垂直連接通道13的厚度。
圖66為形成樹脂化合物30之剖面示意圖。該樹脂化合物30覆蓋水平延伸部136下表面、金屬塊15底端、垂直凸出部137側壁及金屬塊15側壁。藉由平坦化步驟，樹脂化合物30之頂面會與金屬架11、垂直連接通道13及金屬塊15之頂端呈實質上共平面，而樹脂化合物30之底面則與金屬架11及垂直連接通道13之底端呈實質上共平面。
圖67為形成盲孔313之剖面示意圖。盲孔313延伸穿過樹脂化合物30，並對準金屬塊15之選定部位。
圖68為於樹脂化合物30底面形成傳導層53之剖面示意圖。於此圖中，該傳導層53為具有電路圖案之金屬層，其係藉由金屬圖案化沉積法形成。該傳導層53側向延伸於樹脂化合物30底面上，並電性耦接至垂直連接通道13底側，且包含與金屬塊15底端接觸之金屬化盲孔538。
圖69為選擇性移除金屬塊15後之剖面示意圖。藉由選擇性移除金屬塊15，以形成凹穴305，並保留金屬塊15之剩餘部位作為金屬墊156。據此，金屬墊156鄰接於凹穴305底部，並藉由金屬化盲孔538，熱性導通至傳導層53。
圖70為形成穿孔505之剖面示意圖。穿孔505於垂直方向上延伸穿過金屬墊156及樹脂化合物30。此階段已完成之未裁切線路基板300包括金屬架11、垂直連接通道13、金屬墊156、樹脂化合物30及傳導層53。
圖71為移除金屬架11後之線路基板300剖面示意圖。藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
圖72本發明第三實施例中未裁切線路基板之另一態樣剖面示意圖。該未裁切線路基板310與圖40所示結構類似，差異在於，凹穴305底部處未保留金屬墊，且樹脂化合物30中未形成金屬化盲孔。因此，樹脂化合物30會有從凹穴305顯露之選定部位。
圖73為半導體組體320之剖面示意圖，其將第一半導體元件61電性耦接至線路基板310。第一半導體元件61面朝下地設置於凹穴305中，並藉由黏著劑611，貼附於樹脂化合物30上，且透過第一接合線71電性耦接至傳導層53。
圖74為於圖73所示半導體組體320中，將第二半導體元件63電性連接至線路基板310之剖面示意圖。第二半導體元件63藉由黏著劑631，面朝上地貼附於第一半導體元件61上，並透過第二接合線73，電性耦接至垂直連接通道13。
[實施例4]
圖75-79為本發明第四實施例之線路基板製作方法圖，其中樹脂化合物更覆蓋凹穴底部、垂直連接通道底端及金屬架底端。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖75為圖1所示之圖案化金屬板10與樹脂化合物30接合後之剖面示意圖。該樹脂化合物30覆蓋金屬架11底端、垂直連接通道13底端、金屬塊15底端及金屬塊15側壁，以穩固地與垂直連接通道13接合。
圖76為形成盲孔313之剖面示意圖。盲孔313延伸穿過樹脂化合物30，以由下方顯露垂直連接通道13之選定部位。
圖77為藉由金屬圖案化沉積法形成傳導層53之剖面示意圖。該傳導層53側向延伸於樹脂化合物30底面上，並藉由與垂直連接通道13底端接觸之金屬化盲孔537，電性耦接至垂直連接通道13底端。
圖78及圖79分別為移除金屬塊15並形成穿孔505後之剖面示意圖及頂部立體示意圖。藉由移除整個金屬塊15，以形成被樹脂化合物30環繞之凹穴305。移除金屬塊15後，接著形成穿孔505，其穿過樹脂化合物30，並對準凹穴305之中央區域。據此，已完成之未裁切線路基板400包括金屬架11、垂直連接通道13、樹脂化合物30及傳導層53。
圖80為半導體組體410之剖面示意圖，其將第一半導體元件61及第二半導體元件63電性耦接至線路基板400。第一半導體元件61面朝下地設置於凹穴305中，並透過第一接合線71電性耦接至傳導層53。第二半導體元件63面朝上地貼附於第一半導體元件61上，並透過第二接合線73電性耦接至垂直連接通道13。
圖81為於圖80所示半導體組體410中形成模封材81及密封材83後，再移除金屬架11及密封材83邊緣區域之剖面示意圖。模封材81由下方覆蓋並封埋第一接合線71，且延伸進入穿孔505。密封材83從上方覆蓋並封埋第二半導體元件63及第二接合線73，且更填入凹穴305內剩餘空間，同時側向延伸至線路基板400之外圍邊緣。藉由分離金屬架11，便可切斷垂直連接通道13間的連接。
[實施例5]
圖82-86為本發明第五實施例之線路基板製作方法圖，其係以金屬柱作為垂直連接通道，並設有熱性導通至傳導層之金屬墊。
為了簡要說明之目的，上述實施例中任何可作相同應用之敘述皆併於此，且無須再重複相同敘述。
圖82為圖49所示之圖案化金屬板10與樹脂化合物30接合後之剖面示意圖。該樹脂化合物30覆蓋金屬架11底端、垂直連接通道13底端、金屬塊15底端及金屬塊15側壁，以穩固地與垂直連接通道13接合。
圖83為形成盲孔313之剖面示意圖。盲孔313延伸穿過樹脂化合物30，以由下方顯露垂直連接通道13之選定部位及金屬塊15之選定部位。
圖84為藉由金屬圖案化沉積法形成傳導層53之剖面示意圖。該傳導層53側向延伸於樹脂化合物30底面上，並藉由與垂直連接通道13底端接觸之金屬化盲孔537，電性耦接至垂直連接通道13底端，同時藉由與金屬塊15底端接觸之金屬化盲孔538，與金屬塊15熱性導通。
圖85為選擇性移除金屬塊15後之剖面示意圖。藉由選擇性移除金屬塊15，以形成凹穴305，並保留金屬塊15之剩餘部位作為金屬墊156。據此，金屬墊156鄰接於凹穴305底部，並藉由金屬化盲孔538，熱性導通至傳導層53。
圖86為形成穿孔505之剖面示意圖。穿孔505於垂直方向上延伸穿過金屬墊156及樹脂化合物30。此階段已完成之未裁切線路基板500包括金屬架11、垂直連接通道13、金屬墊156、樹脂化合物30及傳導層53。
圖87為半導體組體510之剖面示意圖，其將第一半導體元件61及第二半導體元件63電性耦接至線路基板500。第一半導體元件61面朝下地設置於貼附於金屬墊156上，並透過第一接合線71電性耦接至傳導層53。第二半導體元件63面朝上地貼附於第一半導體元件61上，並透過第二接合線73電性耦接至垂直連接通道13。
如上述實施態樣所示，本發明建構出一種獨特之線路基板，其主要包括複數垂直連接通道、一樹脂化合物、一路由電路/傳導層、及一穿孔。於散熱增益型的實例中，線路基板更可包括一金屬墊，其鄰接於凹穴底部，且金屬墊頂面會從凹穴顯露。
垂直連接通道的高度可實質上相等於或大於凹穴的深度，或者實質上相等於或大於凹穴深度加上金屬墊厚度。於一較佳實施例中，垂直連接通道為金屬引線，其係於提供樹脂化合物後與金屬架分離。金屬引線可提供水平及垂直的信號傳導路徑，或者提供能量傳遞及返回之接地/電源面。每一金屬引線較佳為一體成型的引線，且具有一內端及一外端，其中內端係朝向放置元件的預定區域，而外端比內端更遠離該預定區域。分離自金屬架之金屬引線可具有未被樹脂化合物覆蓋之頂端、底端及垂直於頂端及底端之外部側表面。於一較佳實施例中，金屬引線的厚度範圍約為0.15 mm至1.0 mm，且金屬引線之周界較佳係至少側向延伸至與樹脂化合物外圍邊緣一致。為使金屬引線與樹脂化合物間穩固接合，金屬引線可具有與樹脂化合物接合的階梯狀外圍邊緣。因此，樹脂化合物於接觸金屬引線處亦具有階梯狀橫截面輪廓，以避免金屬引線沿垂直方向脫離樹脂化合物，並可避免於界面處沿垂直方向形成裂紋。於另一較佳實施例中，該些垂直連接通道為金屬柱，其係於提供樹脂化合物前設置於金屬架內，並與金屬架保持距離。於金屬架內塗佈樹脂化合物後，該些金屬柱會被樹脂化合物所側向環繞。
該樹脂化合物可於垂直連接通道間提供機械接合力，且更可覆蓋垂直連接通道之底端或/及凹穴底部。於一較佳實施例中，形成凹穴後，樹脂化合物會有一選定部位從凹穴顯露，或被金屬墊覆蓋。或者，樹脂化合物的底面可與垂直連接通道的底端及/或凹穴底部呈實質上共平面。較佳為，該樹脂化合物的頂面與垂直連接通道的頂端呈實質上共平面。此外，樹脂化合物可具有大於1.0 GPa的彈性模數及範圍約為5 x 10-6 K-1 至15 x 10-6 K-1 的線性熱膨脹係數。再者，為具有足夠的導熱度及適當的黏度，該樹脂化合物可包括10至90重量百分比之導熱填充材。例如，導熱填充材可由氮化鋁(AlN)、氧化鋁、碳化矽(SiC)、碳化鎢、碳化硼、二氧化矽或其類似物製成，且較佳具有相對高導熱度、相對高電阻率及相對低熱膨脹係數。據此，該樹脂化合物可展現較佳的散熱效能、電絕緣效能，且其低CTE特性可避免沉積於上的傳導層或界面出現剝離或裂紋。此外，導熱填充材的最大粒徑可為25 μm或小於25 μm。
該金屬墊的材料可與垂直連接通道的材料相同，且金屬墊的外圍邊緣會與樹脂化合物接合，同時金屬墊的底面可與樹脂化合物底面呈實質上共平面，或者金屬墊的底面可被樹脂化合物或路由電路覆蓋。更具體地說，於提供樹脂化合物後，可藉由選擇性移除金屬塊，以保留金屬塊的剩餘部位作為金屬墊。據此，凹穴便具有金屬化底部，以作為半導體元件的散熱平台，如此一來，半導體元件所產生的熱便可透過金屬墊傳導散出。
路由電路可為多層增層電路，且包括至少一介電層及至少一線路層。介電層與線路層可連續交替輪流形成，且需要的話可重複形成。介電層覆蓋樹脂化合物底面、垂直連接通道底端及凹穴底部。於形成凹穴後，介電層會有一選定部位從凹穴顯露或被金屬墊覆蓋。線路層延伸穿過介電層，以形成金屬化盲孔，並側向延伸於介電層上。據此，路由電路可藉由介電層內的金屬化盲孔，電性耦接至垂直連接通道。於一較佳實施態樣中，該路由電路之線路層具有側向延伸至凹穴底部下方之選定部位，以於穿孔周圍提供電性接點。選擇性地，路由電路更可藉由介電層內額外的金屬化盲孔，進一步連接至金屬墊，以進行散熱及/或接地連接。
傳導層係藉由樹脂化合物，與凹穴底部隔開，並接觸垂直連接通道底端。於一較佳實施態樣中，該傳導層為沉積於樹脂化合物底面上之圖案化金屬層，且傳導層之一選定部位側向延伸至凹穴底部下方，以於穿孔周圍提供電性接點。於垂直連接通道底端被樹脂化合物覆蓋之態樣中，該傳導層包含有位於樹脂化合物層中之金屬化盲孔，以與垂直連接通道電性連接。選擇性地，該傳導層更可藉由樹脂化合物內額外的金屬化盲孔，進一步連接至金屬墊，以進行散熱及/或接地連接。
該穿孔與凹穴連通，以使設置於凹穴內之半導體元件可藉由延伸穿過穿孔之接合線，電性連接至路由電路或傳導層。為用於DRAM連接，該穿孔較佳是對準凹穴的中央區域，以顯露面朝下容置於凹穴中之DRAM的端子墊。於散熱增益型之實例中，該穿孔更延伸穿過該金屬墊。
本發明亦提供一種半導體組體，其中第一半導體元件係設置於上述線路基板之凹穴中，並藉由第一接合線，電性連接至線路基板。更具體地說，該第一半導體元件可面朝下地設置於凹穴內，並藉由接至路由電路之線路層或傳導層之第一接合線，電性連接至路由電路或傳導層。於散熱增益型實例中，該第一半導體元件可貼附於金屬墊上。選擇性地，可進一步將一散熱座貼附於第一半導體元件之頂面上，以提高散熱。此外，可進一步將一第二半導體元件貼附於第一半導體元件之頂面上，並藉由第二接合線，將第二半導體元件電性耦接至垂直連接通道頂端。
該組體可為第一級或第二級單晶或多晶裝置。例如，該組體可為包含單一晶片或多枚晶片之第一級封裝體。或者，該組體可為包含單一封裝體或多個封裝體之第二級模組，其中每一封裝體可包含單一或多枚晶片。該第一及第二半導體元件可為封裝晶片或未封裝晶片。例如，該第一及第二半導體元件可為裸晶片，或是晶圓級封裝晶粒等。舉例來說，該第一半導體可為DRAM晶片。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如，於一較佳實施例中，樹脂化合物可覆蓋凹穴底部，不論另一元件(如金屬墊)是否位於凹穴底部與樹脂化合物之間。
「貼附於」及「接置於」語意包含與單一或多個元件間之接觸與非接觸。例如，於一較佳實施例中，第一半導體元件可貼附於金屬墊上，不論此第一半導體元件是否與該金屬墊以導電材料相隔。
「電性連接」以及「電性耦接」之詞意指直接或間接電性連接。例如，於一較佳實施例中，該第一半導體元件可藉由接合線，電性連接至傳導層，但第一半導體元件並未接觸傳導層。
本發明之線路基板具有許多優點。舉例來說，該金屬墊可提供一散熱途徑，以將半導體元件所產生的熱散逸出。該樹脂化合物可於垂直連接通道間提供牢固之機械性連結，並可提供介電平台，以供傳導層及/或路由電路沉積於上。垂直連接通道可提供垂直路由，而傳導層或路由電路則可於凹穴底部下方提供進一步的路由。藉由此方法製備成的線路基板係為可靠度高、價格低廉、且非常適合大量製造生產。
本發明之製作方法具有高度適用性，且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外，本發明之製作方法不需昂貴工具即可實施。因此，相較於傳統技術，此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。
100、120、140、160、200、210、300、310、400、500‧‧‧線路基板
110、130、150、170、210、320、410、510‧‧‧半導體組體
10‧‧‧圖案化金屬板
11‧‧‧金屬架
13‧‧‧垂直連接通道
131‧‧‧外端
133‧‧‧內端
136‧‧‧水平延伸部
137‧‧‧垂直凸出部
15‧‧‧金屬塊
156‧‧‧金屬墊
16‧‧‧聯結桿
30‧‧‧樹脂化合物
305‧‧‧凹穴
313、513‧‧‧盲孔
505‧‧‧穿孔
51‧‧‧路由電路
511‧‧‧介電層
515‧‧‧線路層
517、518、537、538‧‧‧金屬化盲孔
53‧‧‧傳導層
61‧‧‧第一半導體元件
611、631、651‧‧‧黏著劑
613‧‧‧導熱材料
63‧‧‧第二半導體元件
65‧‧‧第三半導體元件
71‧‧‧第一接合線
73‧‧‧第二接合線
75‧‧‧第三接合線
77、79‧‧‧焊球
81‧‧‧模封材
83‧‧‧密封材
91‧‧‧散熱座
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭，其中： 圖1、圖2及圖3分別為本發明第一實施例中，圖案化金屬板之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖4、圖5及圖6分別為本發明第一實施例中，於圖1、圖2及圖3結構中提供樹脂化合物之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖7、圖8及圖9分別為本發明第一實施例中，於圖4、圖5及圖6結構中提供介電層之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖10、圖11及圖12分別為本發明第一實施例中，於圖7、圖8及圖9結構中提供盲孔之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖13、圖14及圖15分別為本發明第一實施例中，於圖10、圖11及圖12結構中提供線路層之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖16及圖17分別為本發明第一實施例中，於圖13、圖14及圖15結構中形成凹穴之剖面示意圖及頂部立體示意圖； 圖18、圖19及圖20分別為本發明第一實施例中，於圖16及圖17結構中形成穿孔以完成未裁切線路基板製作之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖21、圖22及圖23分別為本發明第一實施例中，第一半導體元件電性連接至圖18、圖19及圖20所示線路基板之半導體組體的剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖24及圖25分別為本發明第一實施例中，於圖21、圖22及圖23結構中提供模封材並進行裁切後之剖面示意圖及底部立體示意圖； 圖26為本發明第一實施例中，於圖24結構中提供散熱座之剖面示意圖； 圖27為本發明第一實施例中，具有兩個圖26所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖； 圖28為本發明第一實施例中，於圖21結構中提供第二半導體元件、模封材及密封材之剖面示意圖； 圖29為本發明第一實施例中，圖28結構進行裁切後之剖面示意圖； 圖30及圖31分別為本發明第一實施例中，未裁切線路基板之另一態樣剖面示意圖及頂部立體示意圖； 圖32為本發明第一實施例中，第一半導體元件電性連接至圖30及圖31所示線路基板之半導體組體的剖面示意圖； 圖33為本發明第一實施例中，於圖32結構中提供模封材並進行裁切後之剖面示意圖； 圖34為本發明第一實施例中，具有兩個圖33所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖； 圖35為本發明第一實施例中，於圖32結構中提供第二半導體元件、模封材及密封材並進行裁切後之剖面示意圖； 圖36及圖37分別為本發明第一實施例中，未裁切線路基板之再一態樣剖面示意圖及頂部立體示意圖； 圖38為本發明第一實施例中，第一半導體元件電性連接至圖36及圖37所示線路基板之半導體組體的剖面示意圖。 圖39為本發明第一實施例中，於圖38結構中提供模封材並進行裁切後之剖面示意圖； 圖40為本發明第一實施例中，具有兩個圖39所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖； 圖41為本發明第一實施例中，於圖38結構中提供第二半導體元件、模封材及密封材並進行裁切後之剖面示意圖； 圖42為本發明第一實施例中，於圖38結構中提供第二半導體元件、第三半導體元件、模封材及密封材並進行裁切後之剖面示意圖； 圖43及圖44分別為本發明第一實施例中，未裁切線路基板之又一態樣剖面示意圖及頂部立體示意圖； 圖45為本發明第一實施例中，第一半導體元件電性連接至圖43及圖44所示線路基板之半導體組體的剖面示意圖。 圖46為本發明第一實施例中，於圖45結構中提供散熱座並進行裁切後之剖面示意圖； 圖47為本發明第一實施例中，具有兩個圖46所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖； 圖48為本發明第一實施例中，於圖45結構中提供第二半導體元件、模封材及密封材並進行裁切後之剖面示意圖； 圖49及圖50分別為本發明第二實施例中，圖案化金屬板之剖面示意圖及底部立體示意圖； 圖51及圖52分別為本發明第二實施例中，於圖49及圖50結構中提供樹脂化合物之剖面示意圖及底部立體示意圖； 圖53為本發明第二實施例中，於圖51結構中形成介電層及盲孔之剖面示意圖； 圖54及圖55分別為本發明第二實施例中，於圖53結構中形成線路層之剖面示意圖及底部立體示意圖； 圖56及圖57分別為本發明第二實施例中，於圖54及圖55結構中形成凹穴之剖面示意圖及頂部立體示意圖； 圖58及圖59分別為本發明第二實施例中，於圖56及圖57結構中形成穿孔以完成未裁切線路基板製作之剖面示意圖及頂部立體示意圖； 圖60為本發明第二實施例中，第一半導體元件電性連接至圖58所示線路基板之半導體組體的剖面示意圖； 圖61、圖62及圖63分別為本發明第二實施例中，於圖60結構中提供模封材並進行裁切後之剖面示意圖、頂部立體示意圖及底部立體示意圖； 圖64為本發明第二實施例中，具有兩個圖61所示半導體組體之三維堆疊式半導體封裝體的剖面示意圖； 圖65為本發明第三實施例中，圖案化金屬板之剖面示意圖； 圖66為本發明第三實施例中，於圖65結構中提供樹脂化合物之剖面示意圖； 圖67為本發明第三實施例中，於圖66結構中提供盲孔之剖面示意圖； 圖68為本發明第三實施例中，於圖67結構中提供傳導層之剖面示意圖； 圖69為本發明第三實施例中，於圖68結構中形成凹穴之剖面示意圖； 圖70為本發明第三實施例中，於圖69結構中形成穿孔以完成未裁切線路基板製作之剖面示意圖； 圖71為本發明第三實施例中，圖70結構進行裁切後之剖面示意圖； 圖72為本發明第三實施例中，未裁切線路基板之另一態樣剖面示意圖； 圖73為本發明第三實施例中，第一半導體元件電性連接至圖72所示線路基板之半導體組體的剖面示意圖； 圖74為本發明第三實施例中，於圖73結構中提供第二半導體元件之剖面示意圖； 圖75為本發明第四實施例中，圖案化金屬板與樹脂化合物接合之剖面示意圖； 圖76為本發明第四實施例中，於圖75結構中形成盲孔之剖面示意圖； 圖77為本發明第四實施例中，於圖76結構中形成傳導層之剖面示意圖； 圖78及圖79分別為本發明第四實施例中，於圖77結構中形成凹穴及穿孔以完成未裁切線路基板製作之剖面示意圖及頂部立體示意圖； 圖80為本發明第四實施例中，第一半導體元件及第二半導體元件電性連接至圖78所示線路基板之半導體組體的剖面示意圖； 圖81為本發明第四實施例中，於圖80結構中提供模封材及密封材並進行裁切後之剖面示意圖； 圖82為本發明第五實施例中，於圖49結構中提供樹脂化合物之剖面示意圖； 圖83為本發明第五實施例中，於圖82結構中形成盲孔之剖面示意圖； 圖84為本發明第五實施例中，於圖83結構中形成傳導層之剖面示意圖； 圖85為本發明第五實施例中，於圖84結構中形成凹穴之剖面示意圖； 圖86為本發明第五實施例中，於圖88結構中形成穿孔以完成未裁切線路基板製作之剖面示意圖； 圖87為本發明第五實施例中，第一半導體元件及第二半導體元件電性連接至圖86所示線路基板之半導體組體的剖面示意圖。

Claims (45)

  1. 一種線路基板，其包括： 複數垂直連接通道，其側向環繞一預定區域，其中每一該些垂直連接通道具有一頂端及一底端； 一樹脂化合物，其填入該些垂直連接通道間之空間內，並側向延伸進入該預定區域，以側向環繞位於該預定區域處之一凹穴； 一路由電路，其包括交替輪流形成之至少一介電層及至少一線路層，其中該介電層覆蓋該樹脂化合物之一底面、該凹穴之一底部及該些垂直連接通道之該些底端，且該線路層藉由該介電層中之金屬化盲孔，電性連接至該些垂直連接通道之該些底端；以及 一穿孔，其對準該凹穴，並延伸貫穿該路由電路之該介電層。
  2. 如申請專利範圍第1項所述之線路基板，其中，該些垂直連接通道為金屬柱或金屬引線。
  3. 如申請專利範圍第1項所述之線路基板，其中，該路由電路之該線路層具有側向延伸於該凹穴之該底部下方的選定部位。
  4. 如申請專利範圍第1項至第3項中任一項所述之線路基板，更包括：一金屬墊，其鄰接於該凹穴之該底部，且該穿孔更延伸穿過該金屬墊。
  5. 如申請專利範圍第4項所述之線路基板，其中，該路由電路之該線路層更藉由該介電層中之額外金屬化盲孔，連接至該金屬墊。
  6. 如申請專利範圍第1項至第3項中任一項所述之線路基板，其中，該樹脂化合物之該底面與該些垂直連接通道之該些底端及該凹穴之該底部呈實質上共平面，且該路由電路之該介電層具有從該凹穴顯露之一選定部位。
  7. 一種堆疊式半導體組體，其包括： 如申請專利範圍第1項至第3項中任一項所述之該線路基板；以及 一第一半導體元件，其設置於該線路基板之該凹穴中，並藉由第一接合線，電性耦接至該線路基板，其中該些第一接合線延伸穿過該穿孔，且該些第一接合線係藉由該路由電路之該線路層，提供該第一半導體元件與該些垂直連接通道之該些底端間的電性連接。
  8. 如申請專利範圍第7項所述之堆疊式半導體組體，其中，該線路基板更包括一金屬墊，其鄰接於該凹穴之該底部，且該第一半導體元件熱性導通至該金屬墊。
  9. 如申請專利範圍第8項所述之堆疊式半導體組體，其中，該路由電路之該線路層更藉由該介電層中之額外金屬化盲孔，連接至該金屬墊。
  10. 如申請專利範圍第7項至第9項中任一項所述之堆疊式半導體組體，更包括：一第二半導體元件，其貼附於該第一半導體元件之一頂面上，並藉由第二接合線，電性耦接至該些垂直連接通道之該些頂端。
  11. 一種線路基板，其包括： 複數垂直連接通道，其側向環繞一預定區域，其中每一該些垂直連接通道具有一頂端及一底端； 一樹脂化合物，其填入該些垂直連接通道間之空間，並側向延伸進入該預定區域，以側向環繞位於該預定區域處之一凹穴，並覆蓋該凹穴之一底部； 一傳導層，其側向延伸於該樹脂化合物之一底面上，並電性連接至該些垂直連接通道；以及 一穿孔，其對準該凹穴，並延伸貫穿該樹脂化合物。
  12. 如申請專利範圍第11項所述之線路基板，其中，該些垂直連接通道為金屬柱或金屬引線。
  13. 如申請專利範圍第11項所述之線路基板，其中，該傳導層具有側向延伸於該凹穴之該底部下方的選定部位。
  14. 如申請專利範圍第11項所述之線路基板，其中，該樹脂化合物之該底面與該些垂直連接通道之該些底端呈實質上共平面。
  15. 如申請專利範圍第11項所述之線路基板，其中，該樹脂化合物更覆蓋該些垂直連接通道之該些底端，且該傳導層藉由該樹脂化合物中之金屬化盲孔，電性連接至該些垂直連接通道。
  16. 如申請專利範圍第11項至第15項中任一項所述之線路基板，更包括：一金屬墊，其鄰接於該凹穴之該底部，且該穿孔更延伸穿過該金屬墊。
  17. 如申請專利範圍第16項所述之線路基板，其中，該傳導層更藉由該樹脂化合物中之金屬化盲孔，連接至該金屬墊。
  18. 一種堆疊式半導體組體，其包括： 如申請專利範圍第11項至第15項中任一項所述之該線路基板；以及 一第一半導體元件，其設置於該線路基板之該凹穴中，並藉由第一接合線，電性耦接至該線路基板，其中該些第一接合線延伸穿過該穿孔，且該些第一接合線係藉由該傳導層，提供該第一半導體元件與該些垂直連接通道之該些底端間的電性連接。
  19. 如申請專利範圍第18項所述之堆疊式半導體組體，其中，該線路基板更包括一金屬墊，其鄰接於該凹穴之該底部，且該第一半導體元件熱性導通至該金屬墊。
  20. 如申請專利範圍第18項所述之堆疊式半導體組體，其中，該傳導層更藉由該樹脂化合物中之金屬化盲孔，連接至該金屬墊。
  21. 如申請專利範圍第18項至第20項中任一項所述之堆疊式半導體組體，更包括：一第二半導體元件，其貼附於該第一半導體元件之一頂面上，並藉由第二接合線，電性耦接至該些垂直連接通道之該些頂端。
  22. 一種線路基板之製作方法，其包括下述步驟： 提供一金屬架、一金屬塊及複數垂直連接通道，其中該金屬塊及該些垂直連接通道位於該金屬架內； 提供一樹脂化合物，其填充該金屬架內的剩餘空間，且該 樹脂化合物之一底面與該金屬塊之一底側呈實質上共平面； 形成一路由電路，其電性連接至該些垂直連接通道之底端，其中該路由電路包括交替輪流形成之至少一介電層及至少一線路層，該介電層覆蓋該樹脂化合物之該底面、該金屬塊之該底側及該些垂直連接通道之該些底端，且該線路層側向延伸於該介電層上，並藉由該介電層中之金屬化盲孔，電性連接至該些垂直連接通道； 移除該金屬塊之至少一選定部位，以形成一凹穴，其中該凹穴之入口位於該樹脂化合物之一頂面處；以及 形成一穿孔，其對準該凹穴，並延伸貫穿該路由電路之該介電層。
  23. 如申請專利範圍第22項所述之製作方法，其中，該些垂直連接通道為金屬引線，而該些金屬引線一體連接至該金屬架，且每一該些金屬引線具有一內端，該內端係朝內背向該金屬架，並朝向該金屬塊。
  24. 如申請專利範圍第23項所述之製作方法，其更包括一步驟：將該金屬架從該些金屬引線分離。
  25. 如申請專利範圍第22項所述之製作方法，其中，該些垂直連接通道為金屬柱，且該些金屬柱側向環繞該金屬塊，並與該金屬架保持距離。
  26. 如申請專利範圍第22項至第25項中任一項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟包括：保留該金屬塊之一剩餘部位，以作為一金屬墊，該金屬墊鄰接該凹穴之一底部，且該穿孔更延伸穿過該金屬墊。
  27. 如申請專利範圍第26項所述之製作方法，其中，該路由電路之該線路層更藉由該介電層中之額外金屬化盲孔，連接至該金屬墊。
  28. 如申請專利範圍第22項至第25項中任一項所述之製作方法，其中，該路由電路之該線路層具有側向延伸於該凹穴之該底部下方的選定部位。
  29. 一種堆疊式半導體組體之製作方法，其包括下述步驟： 藉由如申請專利範圍第22項至第25項及第28項中任一項所述之製作方法製成一線路基板；以及 設置一第一半導體元件於該線路基板之該凹穴中，並藉由第一接合線，將該第一半導體元件電性耦接至該線路基板，其中該些第一接合線延伸穿過該穿孔，並提供該第一半導體元件與該線路層間之電性連接。
  30. 如申請專利範圍第29項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟包括：保留該金屬塊之一剩餘部位，以作為一金屬墊，該金屬墊鄰接該凹穴之底部，且該第一半導體元件貼附於該金屬墊上。
  31. 如申請專利範圍第29項或第30項所述之製作方法，其更包括一步驟：將一散熱座貼附於該第一半導體元件之一頂面上。
  32. 如申請專利範圍第29項或第30項所述之製作方法，其更包括一步驟：將一第二半導體元件貼附於該第一半導體元件之一頂面上，並藉由第二接合線，將該第二半導體元件電性耦接至該線路基板。
  33. 一種線路基板之製作方法，其包括下述步驟： 提供一金屬架、一金屬塊及複數垂直連接通道，其中該金屬塊及該些垂直連接通道位於該金屬架內； 提供一樹脂化合物，其填充該金屬架內的剩餘空間，並覆蓋該金屬塊之一底側； 形成一傳導層，其側向延伸於該樹脂化合物之一底面，並電性連接至該些垂直連接通道之底端； 移除該金屬塊之至少一選定部位，以形成一凹穴，其中該凹穴之入口位於該樹脂化合物之一頂面處；以及 形成一穿孔，其對準該凹穴，並延伸貫穿該樹脂化合物。
  34. 如申請專利範圍第33項所述之製作方法，其中，該些垂直連接通道為金屬引線，而該些金屬引線一體連接至該金屬架，且每一該些金屬引線具有一內端，該內端係朝內背向該金屬架，並朝向該金屬塊。
  35. 如申請專利範圍第34項所述之製作方法，其更包括一步驟：將該金屬架從該些金屬引線分離。
  36. 如申請專利範圍第33項所述之製作方法，其中，該些垂直連接通道為金屬柱，且該些金屬柱側向環繞該金屬塊，並與該金屬架保持距離。
  37. 如申請專利範圍第33項至第36項中任一項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟包括：保留該金屬塊之一剩餘部位，以作為一金屬墊，該金屬墊鄰接該凹穴之一底部，且該穿孔更延伸穿過該金屬墊。
  38. 如申請專利範圍第37項所述之製作方法，其中，該傳導層更藉由該樹脂化合物中之額外金屬化盲孔，連接至該金屬墊。
  39. 如申請專利範圍第33項至第36項中任一項所述之製作方法，其中，該金屬塊之厚度小於該些垂直連接通道之厚度，且該樹脂化合物之該底面與該些垂直連接通道之該些底端呈實質上共平面。
  40. 如申請專利範圍第33項至第36項中任一項所述之製作方法，其中，該樹脂化合物更覆蓋該些垂直連接通道之該些底端，且該傳導層藉由該樹脂化合物中之金屬化盲孔，電性連接至該些垂直連接通道。
  41. 如申請專利範圍第33項至第36項中任一項所述之製作方法，其中，該傳導層具有側向延伸於該凹穴之該底部下方的選定部位。
  42. 一種堆疊式半導體組體之製作方法，其包括下述步驟： 藉由如申請專利範圍第33項至第36項及第39項至第41項中任一項所述之製作方法製成一線路基板；以及 設置一第一半導體元件於該線路基板之該凹穴中，並藉由第一接合線，將該第一半導體元件電性耦接至該線路基板，其中該些第一接合線延伸穿過該穿孔，並提供該第一半導體元件與該傳導層間之電性連接。
  43. 如申請專利範圍第42項所述之製作方法，其中，移除該金屬塊之至少一選定部位之該步驟包括：保留該金屬塊之一剩餘部位，以作為一金屬墊，該金屬墊鄰接該凹穴之底部，且該第一半導體元件貼附於該金屬墊上。
  44. 如申請專利範圍第42項或第43項所述之製作方法，其更包括一步驟：將一散熱座貼附於該第一半導體元件之一頂面上。
  45. 如申請專利範圍第42項或第43項所述之製作方法，其更包括一步驟：將一第二半導體元件貼附於該第一半導體元件之一頂面上，並藉由第二接合線，將該第二半導體元件電性耦接至該線路基板。
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