KR102292278B1 - 기판 처리 장치 및 기판 처리 방법 - Google Patents

기판 처리 장치 및 기판 처리 방법 Download PDF

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가부시키가이샤 스크린 홀딩스
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Abstract

본 발명은, 기판 처리 장치 및 기판 처리 방법을 제공한다. 기판 처리 방법은, 처리조에서, 제1 온도로 설정된 인산으로 기판(W)을 처리하는 제1 처리 공정과, 처리조에서, 제2 온도로 설정된 인산으로 기판(W)을 처리하는 제2 처리 공정을 포함한다.

Description

기판 처리 장치 및 기판 처리 방법{SUBSTRATE TREATING APPARATUS AND SUBSTRATE TREATING METHOD}
본 발명은, 기판 처리 장치 및 기판 처리 방법에 관한 것이다.
반도체 장치 및 액정 표시 장치 등의 전자 부품에 이용되는 기판은, 기판 처리 장치에 의해 처리되는 것이 알려져 있다. 처리조(處理槽) 내의 처리액에 기판을 침지하는 것에 의해 기판의 처리가 실시된다. 예를 들면, 고온의 인산에 의해 기판의 실리콘 질화막을 선택적으로 에칭하는 것이 알려져 있다.
그렇지만, 인산에 의해 기판을 에칭할 때에 실리카가 석출(析出)해 버려, 소정의 구조를 형성할 수 없는 경우가 있다. 특히, 3차원 메모리 디바이스 등의 미세 구조의 기판을 제작하는 경우에, 실리카의 석출이 문제가 되는 경우가 있다(예를 들면, 특허문헌 1 참조).
특허문헌 1에는, 실리카 석출 억제제를 이용하는 것으로 실리카의 석출을 억제하는 것이 기재되어 있다. 특허문헌 1의 기판 처리 장치에서는, 에칭액에 인산과 함께 실리카 석출 억제제를 혼합함으로써, 실리카가 실리콘 산화막의 층 간에 석출하는 것을 억제하고 있다.
일본 특허공개 2017-118092호 공보
그렇지만, 특허문헌 1의 기판 처리 장치에서는, 실리카 석출 억제제 자체가 기판에 부착할 우려가 있어, 기판의 특성이 변동할 우려가 있다. 또한, 실리카 석출 억제제를 이용하지 않는 경우, 인산의 온도가 비교적 낮으면, 기판의 처리 시간이 길어져, 생산성이 저하해 버리는 경우가 있다. 한편, 인산의 온도가 비교적 높으면, 기판이 충분히 처리되지 않아, 결함이 생기는 경우가 있었다.
본 발명은 상기 과제에 따라 이루어진 것으로, 그 목적은, 기판 처리 시간의 단축을 도모함과 동시에, 기판 처리의 결함을 억제 가능한 기판 처리 장치 및 기판 처리 방법을 제공하는 것에 있다.
본원의 주제의 일 국면에 의하면, 기판 처리 방법은 기판을 처리하는 기판 처리 방법이다. 상기 기판 처리 방법은, 처리조에서, 제1 온도로 설정된 인산으로 상기 기판을 처리하는 제1 처리 공정과, 처리조에서, 제2 온도로 설정된 인산으로 상기 기판을 처리하는 제2 처리 공정을 포함한다.
어느 실시 형태의 기판 처리 방법에서, 상기 제2 처리 공정은, 상기 제1 처리 공정의 후에 실시되고, 상기 제2 온도는, 상기 제1 온도 보다 높다.
어느 실시 형태의 기판 처리 방법에서는, 상기 제2 처리 공정에서, 상기 제1 처리 공정에 이용한 상기 처리조의 상기 인산의 온도를 변화시킨다.
어느 실시 형태의 기판 처리 방법에서, 상기 제1 처리 공정은, 상기 제1 온도로 설정된 인산을 저장하는 제1 처리조에 상기 기판을 침지하는 공정을 포함하고, 상기 제2 처리 공정은, 상기 제2 온도로 설정된 인산을 저장하는 제2 처리조에 상기 기판을 침지하는 공정을 포함한다.
어느 실시 형태의 기판 처리 방법에서, 상기 제1 처리 공정 및 상기 제2 처리 공정을 교대로 반복한다.
어느 실시 형태의 기판 처리 방법에서, 처리조에서, 제3 온도로 설정된 인산으로 상기 기판을 처리하는 제3 처리 공정을 더 포함한다.
어느 실시 형태의 기판 처리 방법에서, 상기 제3 처리 공정은, 상기 제1 처리 공정 및 상기 제2 처리 공정의 후에 실시되고, 상기 제3 온도는, 상기 제1 온도 및 상기 제2 온도 보다 높다.
어느 실시 형태의 기판 처리 방법은, 상기 기판을 지지하는 기판 지지부를 가열하는 가열 공정을 더 포함한다.
어느 실시 형태의 기판 처리 방법에서는, 상기 가열 공정에서, 상기 기판 지지부를 단속적(斷續的)으로 가열한다.
본원의 주제의 다른 국면에 의하면, 기판 처리 장치는, 기판을 처리하기 위한 인산을 저장하는 적어도 1개의 처리조와, 상기 처리조의 상기 인산 내에서 상기 기판을 보지(保持)하는 기판 보지부(保持部)와, 상기 인산의 온도를 제어하는 온도 제어부를 갖춘다. 상기 온도 제어부는, 상기 적어도 1개의 처리조 중 어느 하나의 처리조에서, 제1 온도로 설정된 인산으로 상기 기판을 처리하고, 상기 적어도 1개의 처리조 중 어느 하나의 처리조에서, 제2 온도로 설정된 인산으로 상기 기판을 처리하도록, 상기 적어도 1개의 처리조에 저장된 인산의 온도를 제어한다.
본 발명에 의하면, 기판 처리 시간의 단축을 도모함과 동시에 기판 처리의 결함을 억제할 수 있다.
[도 1] 본 실시 형태의 기판 처리 장치의 모식도이다.
[도 2] (a)~(d)는 본 실시 형태의 기판 처리 방법을 설명하기 위한 모식도이다.
[도 3] (a) 및 (b)는, 본 실시 형태의 기판 처리 방법에 따라 처리된 기판의 모식도이다.
[도 4] (a)~(d)는, 본 실시 형태의 기판 처리 방법에 따라 처리되는 기판의 변화를 나타내는 모식도이다.
[도 5] 비교 예의 기판 처리 방법에 따라 처리된 기판의 모식도이다.
[도 6] (a)~(e)는 본 실시 형태의 기판 처리 방법을 설명하기 위한 모식도이다.
[도 7] (a)~(e)는 본 실시 형태의 기판 처리 방법을 설명하기 위한 모식도이다.
[도 8] 본 실시 형태의 기판 처리 장치의 모식도이다.
[도 9] 본 실시 형태의 기판 처리 장치의 모식도이다.
[도 10] 본 실시 형태의 기판 처리 장치의 모식도이다.
[도 11] (a)~(d)는, 본 실시 형태의 기판 처리 방법에 따라 처리되는 기판의 변화를 나타내는 모식도이다.
[도 12] 본 실시 형태의 기판 처리 장치의 모식도이다.
[도 13] 본 실시 형태의 기판 처리 장치의 모식도이다.
[도 14] 본 실시 형태의 기판 처리 방법을 설명하기 위한 플로우도이다.
[도 15] 본 실시 형태의 기판 처리 장치에 있어서의 기판 보지부를 나타내는 모식도이다.
이하, 도면을 참조해 본 발명에 의한 기판 처리 장치 및 기판 처리 방법의 실시 형태를 설명한다. 덧붙여, 도면 중, 동일 또는 상당 부분에 대해서는 동일한 참조 부호를 부여하고 설명을 반복하지 않는다. 덧붙여, 본원 명세서에서는, 발명의 이해를 용이하게 하기 위해, 서로 직교하는 X축, Y축 및 Z축을 기재하는 경우가 있다. 전형적으로는, X축 및 Y축은 수평 방향에 평행하고, Z축은 연직 방향에 평행하다.
도 1을 참조하여, 본 실시 형태의 기판 처리 장치(100)를 설명한다. 도 1은, 본 실시 형태의 기판 처리 장치(100)의 모식도이다. 기판 처리 장치(100)는 기판(W)을 처리한다. 기판 처리 장치(100)는, 기판(W)에 대해, 에칭, 표면 처리, 특성 부여, 처리막 형성, 막의 적어도 일부의 제거 및 세정 중 적어도 하나를 실시하도록 기판(W)을 처리한다.
기판(W)은, 얇은 판 형상이다. 전형적으로는, 기판(W)은, 얇은 대략 원반 형상이다. 기판(W)은, 예를 들면, 반도체 웨이퍼, 액정 표시 장치용 기판, 플라즈마 디스플레이용 기판, 전계 방출 디스플레이(Field Emission Display: FED)용 기판, 광 디스크용 기판, 자성 디스크용 기판, 광학 자기 디스크용 기판, 포토마스크(photomask)용 기판, 세라믹 기판 및 태양전지용 기판 등을 포함한다.
기판 처리 장치(100)는, 인산(L)으로 기판(W)을 처리한다. 여기에서는, 기판 처리 장치(100)는, 기판(W)을 복수 매 모아서 처리하는 배치형이다. 인산(L)에 의해, 기판(W)에는, 에칭, 표면 처리, 특성 부여, 처리막 형성, 막의 적어도 일부의 제거 및 세정 중 적어도 1개를 한다.
기판 처리 장치(100)는, 처리조(110)와, 기판 보지부(120)와, 온도 제어부(130)를 갖춘다. 처리조(110)는, 기판(W)을 처리하기 위한 인산(L)을 저장한다.
기판 보지부(120)는, 기판(W)을 보지한다. 기판 보지부(120)에 의해 보지된 기판(W)의 주면(主面)의 법선 방향은 Y방향에 평행하다. 기판 보지부(120)는, 기판(W)을 보지한 채로 기판(W)을 이동시킨다. 예를 들면, 기판 보지부(120)는, 기판(W)을 보지한 채로 연직 상방 또는 연직 하방으로 이동한다. 혹은, 기판 보지부(120)는, 기판(W)을 보지한 채로 수평 방향으로 이동해도 무방하다.
전형적으로는, 기판 보지부(120)는, 복수의 기판(W)을 모아서 보지한다. 여기에서는, 복수의 기판(W)은, Y방향을 따라 일렬로 배열된다. 덧붙여, 기판 보지부(120)는, 1매의 기판(W) 만을 보지해도 무방하다.
온도 제어부(130)는, 처리조(110) 내의 인산(L)의 온도를 제어한다. 이에 따라, 기판(W)은, 소정의 온도의 인산(L)으로 처리된다.
온도 제어부(130)는, 처리조(110) 내의 인산(L)의 온도를 제어한다. 덧붙여, 온도 제어부(130)는, 처리조(110) 내의 인산(L)의 온도를 직접 제어해도 무방하다. 혹은, 온도 제어부(130)는, 처리조(110)에 공급되는 인산의 온도 및 유량을 제어함으로써, 처리조(110) 내의 인산(L)의 온도를 제어해도 무방하다. 예를 들면, 온도 제어부(130)는, 처리조(110)의 외부에 배치된 인산 공급 부재의 노즐, 조정 밸브, 히터 등을 제어함으로써, 처리조(110) 내의 인산(L)의 온도를 제어해도 무방하다.
온도 제어부(130)는, 예를 들면, 마이크로컴퓨터를 이용해 구성되어 있다. 온도 제어부(130)는, CPU 등의 연산 유닛, 고정 메모리 디바이스, 하드 디스크 드라이브 등의 기억 유닛, 및 입출력 유닛을 가진다. 기억 유닛에는, 연산 유닛이 실행하는 프로그램이 기억되어 있다. 온도 제어부(130)는, 미리 정해진 프로그램에 따라 가열기 및/또는 냉각기의 동작을 제어한다.
본 실시 형태의 기판 처리 장치(100)에서는, 온도 제어부(130)는, 처리조(110)에서, 제1 온도로 설정한 인산으로 기판(W)을 처리한다. 또한, 온도 제어부(130)는, 처리조(110)에서, 제1 온도와는 다른 제2 온도로 설정한 인산으로 기판(W)을 처리한다. 이에 따라, 기판 처리 시간의 단축을 도모함과 동시에 기판 처리의 결함을 억제할 수 있다.
다음으로, 도 2를 참조하여, 본 실시 형태의 기판 처리 방법을 설명한다. 도 2(a)~도 2(d)는, 본 실시 형태의 기판 처리 방법을 설명하기 위한 모식도이다.
도 2(a)에 도시한 것처럼, 처리조(110)에는 인산(L)이 저장된다. 여기에서는, 기판 보지부(120)는, 처리조(110)의 상방에서, 기판(W)을 보지한다. 예를 들면, 온도 제어부(130)는, 처리조(110) 내에 기판(W)이 침지되기 전에, 처리조(110) 내의 인산(L)의 온도를 제1 온도로 설정해도 무방하다.
도 2(b)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 기판(W)을 처리조(110) 내의 인산(L)에 침지하도록 하방으로 이동한다. 처리조(110)의 인산(L)은 제1 온도(T1)로 설정되고, 기판(W)은 제1 온도(T1)의 인산(L)으로 처리된다. 덧붙여, 인산(L)의 온도는, 기판(W)이 처리조(110) 내에 침지하기 전에 제1 온도(T1)로 설정되어 있어도 무방하다. 혹은, 인산(L)의 온도는, 기판(W)이 처리조(110) 내에 침지한 후에 제1 온도(T1)로 조정되어도 무방하다. 예를 들면, 제1 온도(T1)는, 120℃ 이상 160℃ 이하이다.
도 2(c)에 도시한 것처럼, 기판(W)을 인산 처리할 때에, 처리조(110)의 인산(L)의 온도를 제2 온도(T2)로 설정해, 제2 온도(T2)의 인산(L)으로 기판(W)을 처리한다. 제2 온도(T2)는, 제1 온도(T1)와는 다른 온도이다. 덧붙여, 제2 온도(T2)는, 제1 온도(T1) 보다 높은 온도, 또는, 낮은 온도여도 무방하다. 이 경우, 제2 온도(T2)는, 120℃ 이상 160℃ 이하여도 무방하다.
다만, 제2 온도(T2)는, 제1 온도(T1) 보다 높은 온도인 것이 바람직하다. 예를 들면, 제2 온도(T2)는, 제1 온도(T1)와 비교해서 3℃ 이상 20℃ 이하의 온도 만큼 높은 온도인 것이 바람직하다. 제2 온도(T2)가 제1 온도(T1) 보다 높은 것에 의해, 인산에 의한 처리 속도를 향상시킬 수 있다.
도 2(d)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 기판(W)을 상방으로 이동시켜, 기판(W)을 처리조(110) 내의 인산(L)으로부터 인상(引上)한다. 기판(W)을 처리조(110)로부터 인상함으로써, 기판 처리는 종료한다.
본 실시 형태의 기판 처리 장치(100)는, 미세 구조를 가지는 기판(W)의 처리에 바람직하게 이용된다. 예를 들면, 기판(W)은, NAND 구조의 메모리에 이용된다. 일례로서, 기판(W)은, 3차원 구조 NAND 메모리에 바람직하게 이용된다.
다음으로, 도 3을 참조하여, 본 실시 형태의 기판 처리 방법에 따라 처리된 기판(W)을 설명한다. 도 3(a) 및 도 3(b)는, 본 실시 형태의 기판 처리 방법에 따라 처리된 기판(W)의 모식도이다. 기판(W)은, 3차원 구조 NAND 메모리에 바람직하게 이용된다.
기판(W)은, 본 실시 형태의 기판 처리 장치(100)에 의해 바람직하게 제작할 수 있다. 덧붙여, 도 3(a) 및 도 3(b)에서, 기판(W)은, 기판 처리 장치(100)의 처리조(110)의 인산(L) 내에서 처리된 직후의 방향으로 배치되어 있는 것에 유의해야 한다.
도 3(a)에 도시한 것처럼, 기판(W)의 주면은 XZ 평면에 퍼지도록 기판(W)은 배치된다. 기판(W)은, 기재(S)와 적층 구조(M)를 가진다. 기재(S)는, XZ 평면에 퍼지는 박막 상태이다. 적층 구조(M)는, 기재(S)의 상면에 형성된다. 적층 구조(M)는, 기재(S)의 상면으로부터 Y방향으로 연장되도록 형성된다. 적층 구조(M)는, 인산에 의해 에칭되지 않는 재료로 형성된다. 예를 들면, 적층 구조(M)는, 실리콘 산화막 및/또는 금속으로 형성된다.
적층 구조(M)는, 복수의 평탄층(Ma)과, 평탄층(Ma)의 사이에 위치하는 필러(Mb)를 가진다. 복수의 평탄층(Ma)의 각각은, 기재(S)의 상면과 평행하게 연장된다. 인접하는 2개의 평탄층(Ma)의 사이에는 복수의 필러(Mb)가 설치되어 있다. 인접하는 2개의 평탄층(Ma)은 필러(Mb)에 의해 지지된다.
예를 들면, 평탄층(Ma)의 두께(Y방향에 따른 길이)는, 1 nm 이상 50 nm 이하이다. 또한, 예를 들면, 필러(Mb)의 두께(Y방향에 따른 길이)는, 1 nm 이상 50 nm 이하이며, 필러(Mb)의 폭(Z방향에 따른 길이)은, 1 nm 이상 50 nm 이하이다.
도 3(b)는, XZ 평면에 평행하게 적층 구조(M)의 필러(Mb)의 중앙을 절단한 단면의 모식도이다. 평탄층(Ma)은, XZ 평면에 퍼진다. 평탄층(Ma) 상에는, 복수의 필러(Mb)가 배치되어 있고, 필러(Mb)는 평탄층(Ma)에 대해 Y방향으로 연장된다. 여기에서는, 필러(Mb)는, X방향 및 Z방향의 매트릭스 형상으로 배열된다.
다음으로, 도 4를 참조하여, 본 실시 형태의 기판 처리 방법에 따라 처리되는 기판(W)의 변화를 설명한다. 도 4(a)~도 4(c)는, 본 실시 형태의 기판 처리 방법에 따라 처리되는 기판(W)의 변화를 나타내는 모식도이다.
도 4(a)에 도시한 것처럼, 기판(W)은, XZ 평면에 퍼지도록 배치된다. 기판(W)은, 기재(S)와 적층 구조(M)를 가진다. 기재(S)는, XZ 평면에 퍼지는 박막이다. 적층 구조(M)는, 기재(S)의 상면에 배치된다. 적층 구조(M)는, 기재(S)의 상면에서 Y방향으로 연장된다.
적층 구조(M)에는, 요부(凹部)가 형성되어 있다. 여기에서는, 적층 구조(M)의 요부(凹部)는, 기재(S)에까지 이르고, 기재(S)의 일부가 노출해 있다.
적층 구조(M)는, 복수의 평탄층(Ma)과, 복수의 에칭층(Ea)을 가진다. 평탄층(Ma)과 에칭층(Ea)과는 교대로 적층되어 있다. 복수의 평탄층(Ma) 및 에칭층(Ea)의 각각은, 기재(S)의 상면과 평행하게 연장된다.
평탄층(Ma)은, 인산에 의해 에칭되지 않는 재료로 형성된다. 예를 들면, 평탄층(Ma)은, 실리콘 산화막으로 형성된다.
에칭층(Ea)에는 필러(Mb)가 매입되어 있다. 에칭층(Ea)은, 인산에 의해 에칭되는 재료로 형성된다. 예를 들면, 에칭층(Ea)은, 실리콘 질화막으로 형성된다. 필러(Mb)는, 인산에 의해 에칭되지 않는 재료로 형성된다. 예를 들면, 필러(Mb)는, 실리콘 산화막 또는 금속막으로 형성된다.
도 4(b)에 도시한 것처럼, 기판(W)에 대한 인산 처리를 개시하면, 인산이 기판(W)의 요부(凹部)에 침입하여, 에칭층(Ea)이 에칭된다. 인산은, 적층 구조(M)의 요부(凹部) 계면(界面)에서 평탄층(Ma) 및 에칭층(Ea)과 접촉한다. 평탄층(Ma)은 인산에 의해 용해(溶解)되지 않는 한편, 에칭층(Ea)은 인산에 의해 용해된다. 이 때문에, 인산이 에칭층(Ea)을 서서히 용해하는 것으로 에칭층(Ea)은 에칭된다. 덧붙여, 적층 구조(M)의 요부(凹部)에서 인산은 에칭층(Ea)을 용해한 후, 에칭층(Ea)을 용해시킨 인산은, 기판(W)의 요부(凹部)에서 외부로 흐른다.
덧붙여, 도 4(b)에서는, 인산과 에칭층(Ea)과의 계면의 면적은 비교적 넓다. 이 경우, 인산은, 제1 온도로서, 비교적 낮은 온도로 설정되는 것이 바람직하다.
도 4(c)에 도시한 것처럼, 기판(W)에 대한 인산 처리를 계속하면, 인산에 의한 에칭층(Ea)의 에칭이 진행된다. 인산이 에칭층(Ea)을 서서히 용해하는 것으로 에칭층(Ea)은 에칭되고, 필러(Mb)가 노출한다.
덧붙여, 도 4(c)에서는, 에칭층(Ea)은 필러(Mb)에 이를 때까지 에칭되어 있다. 에칭층(Ea)과는 달리, 필러(Mb)는 인산에 용해되지 않는다. 이 때문에, 필러(Mb)에 이르기 전과 비교해서, 인산과 에칭층(Ea)과의 계면의 면적은 좁아진다. 이 경우, 인산은, 제2 온도로서 제1 온도 보다 높은 온도로 설정되는 것이 바람직하다.
도 4(d)에 도시한 것처럼, 기판(W)에 대한 인산 처리를 계속하면, 기판(W)의 에칭층(Ea)은, 모두 인산에 의해 용해되어, 제거된다. 기판(W)에 대한 인산 처리가 종료한다. 이때, 기판(W)에는, 평탄층(Ma)과 필러(Mb)를 가지는 적층 구조(M)가 형성된다. 이상과 같이 해서, 인산 처리에 의해, 적층 구조(M)를 가지는 기판(W)을 제작할 수 있다.
도 1 및 도 2를 참조해 상술한 것처럼, 본 실시 형태의 기판 처리 방법에서는, 온도 제어부(130)는, 인산의 온도를 조정한다. 이때, 온도 제어부(130)는, 인산과 에칭층(Ea)과의 계면의 면적에 따라 인산의 온도를 조정할 수 있다.
예를 들면, 본 실시 형태의 기판 처리 방법에서는, 인산과 에칭층(Ea)과의 계면의 면적이 비교적 넓은 경우, 비교적 낮은 온도로 설정한 인산으로 기판(W)을 처리한다. 이 경우, 기판(W)을 처리하는 인산이 포화 농도를 넘는 것을 억제할 수 있어, 인산으로부터의 석출을 억제할 수 있다. 반대로, 인산과 에칭층(Ea)과의 계면의 면적이 비교적 좁은 경우, 비교적 높은 온도로 설정한 인산으로 기판(W)을 처리한다. 이 경우도, 기판(W)을 처리하는 인산은 포화 농도를 넘지 않기 때문에, 기판 처리의 속도를 향상시킬 수 있다. 이에 따라, 기판 처리 시간의 단축을 도모함과 동시에, 기판 처리의 결함을 억제할 수 있다.
한편, 인산의 온도를 변경하지 않고 비교적 낮은 온도로 인산 처리를 실시하는 경우, 기판 처리의 결함은 생기지 않는다. 그렇지만, 실리콘 질화막에 대한 인산의 에칭 레이트가 비교적 낮기 때문에, 기판 처리 시간이 증대해 버린다. 이 때문에, 기판 처리의 스루풋(throughput)이 저하하게 된다.
또한, 인산의 온도를 변경하지 않고 비교적 높은 온도로 인산 처리를 실시하는 경우, 기판 처리 시간의 단축을 도모할 수 있다. 그렇지만, 실리콘 질화막에 대한 인산의 에칭 레이트가 비교적 높기 때문에, 인산에 비교적 많은 실리콘 질화막이 용해될 경우에, 요부(凹部)의 지름이 작은 경우, 인산에 비교적 많은 실리콘 질화막이 용해되기 때문에, 인산에 비해 용해된 실리콘 질화막의 농도가 높아진다. 이 경우, 인산의 포화 농도를 넘으면, 용해한 용해물이 인산으로부터 석출해 버리는 경우가 있다.
도 5는, 인산으로부터 용해물(溶解物)이 석출한 기판의 모식도이다. 도 5에 도시한 것처럼, 인산에 한번 용해된 용해물이 적층 구조에 석출해 버리는 경우가 있다. 예를 들면, 기재(S)의 근방의 실리콘 질화막이 인산에 용해된 후, 인산이 기재(S)의 표면으로부터 적층 구조의 요부(凹部)를 통과하는 도중에 인산에 용해된 실리콘 질화막의 농도가 상승해, 포화 농도를 넘으면, 인산으로부터, 용해물이 적층 구조에 석출해 버리는 경우가 있다.
이에 대해, 본 실시 형태의 기판 처리 장치(100)에서는, 인산과 접하는 실리콘 질화막의 면적이 비교적 넓은 경우, 비교적 낮은 온도로 실리콘 질화막을 에칭함으로써, 실리콘 질화막이 인산에 과다하게 용해되는 것을 억제할 수 있어, 용해물의 석출을 억제할 수 있다. 한편, 인산에 접하는 실리콘 질화막의 면적이 비교적 좁은 경우, 비교적 높은 온도로 실리콘 질화막을 에칭함으로써, 인산으로 실리콘 질화막을 재빠르게 에칭할 수 있어, 기판 처리 시간을 단축할 수 있다.
온도 제어부(130)의 온도 프로파일은, 기판(W)의 구조 및 인산의 에칭 레이트에 근거해 미리 결정해도 무방하다. 예를 들면, 에칭 대상이 실리콘 질화막인 경우, 인산의 온도가 160℃인 경우의 인산에 의한 실리콘 질화막의 에칭 레이트는 5 nm/분이다. 마찬가지로, 인산의 온도가 150℃인 경우, 인산에 의한 실리콘 질화막의 에칭 레이트는 3.3 nm/분이며, 인산의 온도가 140℃인 경우, 인산에 의한 실리콘 질화막의 에칭 레이트는 2.5 nm/분이다.
예를 들면, 도 4에 나타낸 것처럼, 기판(W)의 적층 구조(M) 중 필러(Mb)가 노출되어 있지 않은 실리콘 질화막을 길이 10 nm 만 에칭하는 경우, 인산의 온도를 제1 온도로서 150℃로 설정하고, 처리 시간을 3분으로 설정한다. 그 후, 기판(W)의 적층 구조(M) 중 필러(Mb)의 노출된 실리콘 질화막을 길이 10 nm 만 에칭하는 경우, 인산의 온도를 제2 온도로서 160℃로 설정하고, 처리 시간을 2분으로 설정한다. 이와 같이, 노출되는 실리콘 질화막의 면적에 따라, 인산의 설정 온도 및 처리 시간을 결정할 수 있다.
덧붙여, 도 2를 참조한 상술의 설명에서는, 기판 처리 장치(100)에서, 처리조(110) 내의 인산(L)의 온도는, 제1 온도의 후에 제2 온도로 변화했지만, 본 실시 형태는 이것으로 한정되지 않는다. 처리조(110) 내의 인산(L)의 온도는, 제1 온도 및 제2 온도를 교대로 반복하도록 설정되어도 무방하다. 예를 들면, 기판(W)의 인산 처리에 의해 기판(W)의 실리콘 질화막을 에칭할 때에, 기판(W) 중 노출된 실리콘 질화막의 면적이, 넓어지고, 좁아지고, 넓어지고, 그리고 좁아지듯이 교대로 변화하는 경우, 처리조(110) 내의 인산(L)의 온도는, 제1 온도 및 제2 온도를 교대로 반복하도록 설정되어도 무방하다.
또한, 도 2에 나타낸 기판 처리 장치(100)에서는, 처리조(110) 내의 인산(L)은, 제1 온도(T1) 및 제2 온도(T2)로 설정되었지만, 본 실시 형태는 이것으로 한정되지 않는다. 처리조(110) 내의 인산(L)은, 제1 온도, 제2 온도 및 제3 온도로 설정되어도 무방하다.
다음으로, 도 6을 참조하여, 본 실시 형태의 기판 처리 방법을 설명한다. 도 6(a)~도 6(e)는 본 실시 형태의 기판 처리 방법을 설명하기 위한 모식도이다. 도 6에 나타낸 기판 처리 방법은, 처리조(110) 내의 인산(L)의 온도를 제2 온도(T2)로 설정한 후에, 인산(L)의 온도를 제3 온도(T3)로 설정하는 점을 제외하고, 도 2를 참조해 상술한 기판 처리 방법과 마찬가지이다. 이 때문에, 장황을 피할 목적으로 중복하는 기재를 생략한다.
도 6(a)에 도시한 것처럼, 처리조(110)에는 인산(L)이 저장된다. 기판 보지부(120)는, 처리조(110)의 상방에서, 기판(W)을 보지한다. 예를 들면, 온도 제어부(130)는, 처리조(110) 내에 기판(W)이 침지하기 전에, 처리조(110) 내의 인산(L)의 온도를 제1 온도로 설정해도 무방하다.
도 6(b)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 기판(W)을 처리조(110) 내의 인산(L)에 침지하도록 하방으로 이동한다. 처리조(110)의 인산(L)은 제1 온도(T1)로 설정되고, 기판(W)은 제1 온도(T1)의 인산(L)으로 처리된다. 예를 들면, 제1 온도(T1)는, 120℃ 이상 160℃ 이하이다.
도 6(c)에 도시한 것처럼, 기판(W)을 인산 처리할 때에, 처리조(110)의 인산(L)의 온도를 제2 온도(T2)로 설정하고, 제2 온도(T2)의 인산(L)으로 기판(W)을 처리한다. 제2 온도(T2)는, 제1 온도(T1) 보다 높은 온도, 또는, 낮은 온도여도 무방하다. 이 경우, 제2 온도(T2)는, 120℃ 이상 160℃ 이하여도 무방하다.
도 6(d)에 도시한 것처럼, 기판(W)을 인산 처리할 때에, 처리조(110)의 인산(L)의 온도를 제3 온도(T3)로 설정하고, 제3 온도(T3)의 인산(L)으로 기판(W)을 처리한다. 제3 온도(T3)는, 제2 온도(T2)보다 높은 온도, 또는, 낮은 온도여도 무방하다. 이 경우, 제3 온도(T3)는, 120℃ 이상 160℃ 이하여도 무방하다.
다만, 제3 온도(T3)는, 제2 온도(T2) 보다 높은 온도인 것이 바람직하다. 예를 들면, 제3 온도(T3)는, 제2 온도(T2) 보다 3℃ 이상 15℃ 이하 만큼 높은 온도인 것이 바람직하다. 제3 온도(T3)가, 제2 온도(T2) 보다 높은 것에 의해, 인산에 의한 처리 속도를 향상시킬 수 있다.
도 6(e)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 기판(W)을 상방에 이동시켜, 처리조(110)의 인산(L)으로부터 기판(W)을 인상한다. 기판(W)을 처리조(110)로부터 인상함으로써, 기판 처리는 종료한다.
덧붙여, 도 2 및 도 6을 참조한 상술의 설명에서는, 기판(W)은, 동일한 처리조(110) 내에서, 인산의 온도를 변화시켜 처리되었지만, 본 실시 형태는 이것으로 한정되지 않는다. 기판(W)은, 인산의 온도가 다른 처리조 내에서 처리되어도 무방하다.
다음으로, 도 7을 참조하여, 본 실시 형태의 기판 처리 방법을 설명한다. 도 7(a)~도 7(e)는 본 실시 형태의 기판 처리 방법을 설명하기 위한 모식도이다.
도 7(a)에 도시한 것처럼, 기판 처리 장치(100)는, 처리조(110)과 처리조(110A)를 갖춘다. 처리조(110)에는 인산(La)이 저장되어 있고, 처리조(110A)에는 인산(Lb)이 저장되어 있다. 온도 제어부(130)는, 처리조(110)의 인산(La)의 온도 및 처리조(110A)의 인산(Lb)의 온도를 제어한다. 여기에서는, 온도 제어부(130)는, 처리조(110)의 인산(La)의 온도를 제1 온도(T1)로 설정하고, 처리조(110A)의 인산(Lb)의 온도를 제2 온도(T2)로 설정한다.
기판 보지부(120)는, 기판(W)을 보지한다. 여기에서는, 기판 보지부(120)는, 처리조(110)의 상방에 위치한다.
도 7(b)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 기판(W)을 처리조(110) 내의 인산(La)에 침지하도록 하방으로 이동한다. 이때, 처리조(110)의 인산(La)은 제1 온도로 설정되고, 기판(W)은, 제1 온도의 인산(La)으로 처리된다.
도 7(c)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 상방으로 이동하고, 기판(W)을 처리조(110)의 인산(La)으로부터 인상한다. 그 후, 기판 보지부(120)는, 처리조(110A)의 상방에까지 이동한다.
도 7(d)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 기판(W)을 처리조(110A) 내의 인산(Lb)에 침지하도록 하방으로 이동한다. 이때, 처리조(110A)의 인산(Lb)은 제2 온도(T2)로 설정되고, 기판(W)은 제2 온도(T2)의 인산(Lb)으로 처리된다.
도 7(e)에 도시한 것처럼, 기판 보지부(120)는, 기판(W)을 보지한 채로 상방으로 이동하고, 기판(W)을 처리조(110A)의 인산(Lb)으로부터 인상한다. 기판(W)을 처리조(110)의 인산(Lb)으로부터 인상함으로써, 기판 처리는 종료한다.
덧붙여, 도 7(b)~도 7(d)에서, 기판(W)을 처리조(110)로부터 처리조(110A)로 이동시킨다. 이때에, 인산 처리 중인 기판(W)에는, 이동 이외의 처리는 실시되지 않는 것이 바람직하다. 예를 들면, 인산 처리 중인 기판(W)에는, 린스, 세정 등의 처리는 실시되지 않는 것이 바람직하다.
덧붙여, 도 7을 참조한 상술의 설명에서는, 기판 처리 장치(100)는, 다른 온도로 설정된 2개의 처리조(110, 110A)를 갖추고 있었지만, 본 실시 형태는 이것으로 한정되지 않는다. 기판 처리 장치(100)는, 다른 온도로 설정된 3 이상의 처리조를 갖추어도 무방하다.
다음으로, 도 8을 참조하여, 본 실시 형태의 기판 처리 장치(100)를 설명한다. 도 8은, 본 실시 형태의 기판 처리 장치(100)의 모식도이다. 도 8에 나타낸 기판 처리 장치(100)에서는, 처리조(110) 내의 인산의 온도를 변화시키는 것으로, 기판(W)을 다른 온도의 인산으로 처리한다. 본 실시 형태의 기판 처리 장치(100)는, 복수의 기판(W)을 일괄하여 처리한다. 예를 들면, 기판 처리 장치(100)는, 복수의 기판(W)에 대해 일괄하여 에칭한다.
본 실시 형태의 기판 처리 장치(100)는, 처리조(110)와, 기판 보지부(120)와, 온도 제어부(130)를 갖춘다. 처리조(110)는, 인산(L)을 저장한다. 예를 들면, 인산(L)은, 에칭액을 포함한다. 기판 보지부(120)는, 기판(W)을 보지한다. 기판 보지부(120)는, 리프터를 포함한다. 기판 보지부(120)에 의해, 복수의 기판(W)을 일괄하여, 처리조(110)에 저장되어 있는 인산(L)에 침지할 수 있다.
기판 처리 장치(100)는, 인산 공급부(140)와 물 공급부(150)를 더 갖춘다. 인산 공급부(140)는, 인산을 처리조(110)에 공급한다. 물 공급부(150)는, 물을 처리조(110)에 공급한다.
처리조(110)의 저벽(底壁)에는, 배액(排液) 배관(118a)이 접속된다. 배액 배관(118a)에는 밸브(118b)가 배치된다. 밸브(118b)가 열리면, 처리조(110) 내에 저장되어 있는 인산이 배액 배관을 지나 배출된다. 배출된 인산은 배액처리 장치(도시하지 않는다)로 보내져, 처리된다.
기판 보지부(120)는, 기판(W)을 보지한다. 기판 보지부(120)에 의해 보지되어 있는 기판(W)은, 처리조(110)에 저장되어 있는 인산(L)에 침지된다.
기판 보지부(120)는, 본체판(122)과, 보지봉(保持捧)(124)을 포함한다. 본체판(122)은, 연직 방향(Z방향)으로 연장되는 판이다. 보지봉(124)은, 본체판(122)의 일방의 주면으로부터 수평 방향(Y방향)으로 연장된다. 여기에서는, 3개의 보지봉(124)이 본체판(122)의 일방의 주면으로부터 Y방향으로 연장된다. 복수의 기판(W)은, 지면(紙面)의 안쪽 앞방향으로 복수의 기판(W)을 배열한 상태에서, 복수의 보지봉(124)에 의해 각 기판(W)의 하연(下緣)이 당접되어 기립 자세(연직 자세)로 보지(保持)된다.
인산 공급부(140)는, 노즐(142)과, 배관(144)과, 밸브(146)와, 히터(148)를 포함한다. 노즐(142)은, 인산을 처리조(110)에 토출한다. 노즐(142)은, 배관(144)에 접속된다. 배관(144)에는, 인산 공급원으로부터의 인산이 공급된다. 배관(144)에는, 밸브(146) 및 히터(148)가 배치된다. 히터(148)는, 배관(144)을 흐르는 인산을 가열한다. 히터(148)에 의해, 인산의 온도가 조정된다. 밸브(146)가 열리면, 노즐(142)로부터 토출된 인산이, 처리조(110) 내에 공급된다.
온도 제어부(130)는, 히터(148)를 제어한다. 온도 제어부(130)가 히터(148)를 제어함으로써, 인산의 온도가 제어된다.
물 공급부(150)는, 노즐(152)과, 배관(154)과, 밸브(156)를 포함한다. 노즐(152)은, 물을 처리조(110)에 토출한다. 노즐(152)은, 배관(154)에 접속된다. 배관(154)에 공급되는 물은, DIW(탈 이온수), 탄산수, 전해 이온수, 수소수, 오존수 및 희석 농도(예를 들면, 10 ppm~100 ppm 정도)의 염산수 중 어느 하나를 채용할 수 있다. 배관(154)에는, 물 공급원으로부터의 물이 공급된다. 배관(154)에는, 밸브(156)가 배치된다.
기판 처리 장치(100)는, 실리콘 기판으로 구성되는 기판(W)의 패턴 형성측의 표면에 대해, 실리콘 산화막(산화막) 및 실리콘 질화막(질화막)의 에칭 처리를 가한다. 이러한 에칭 처리에서는, 기판(W)의 표면으로부터 산화막 및 질화막을 선택적으로 제거한다. 예를 들면, 인산에 의해, 기판(W)의 표면으로부터 질화막이 제거된다.
본 실시 형태의 기판 처리 장치(100)에서는, 온도 제어부(130)가 히터(148)를 제어함으로써, 인산의 온도를 제어할 수 있다. 이에 따라, 기판 처리 시간의 단축을 도모함과 동시에, 기판 처리의 결함을 억제할 수 있다.
다음으로, 도 9를 참조하여, 본 실시 형태의 기판 처리 장치(100)를 설명한다. 도 9는, 본 실시 형태의 기판 처리 장치(100)의 모식도이다. 도 9에 나타낸 기판 처리 장치(100)에서는, 온도가 다른 처리조(110, 110A) 내에서 기판(W)을 처리한다.
기판 처리 장치(100)는, 처리조(110)와, 기판 보지부(120)와, 온도 제어부(130)와, 인산 공급부(140)와, 물 공급부(150)를 갖춘다. 또한, 기판 처리 장치(100)는, 처리조(110A)와, 인산 공급부(140A)와, 물 공급부(150A)를 더 갖춘다. 처리조(110A), 인산 공급부(140A) 및 물 공급부(150A)는, 처리조(110), 인산 공급부(140) 및 물 공급부(150)와 유사한 구성을 가진다. 장황을 피할 목적으로 중복하는 기재를 생략한다.
처리조(110)에는, 제1 온도(T1)의 인산(La)이 저장된다. 처리조(110A)에는, 제2 온도(T2)의 인산(Lb)이 저장된다.
온도 제어부(130)는, 히터(148) 및 히터(148A)를 제어한다. 온도 제어부(130)가 히터(148)를 제어함으로써, 처리조(110)의 인산(La)의 온도가 제1 온도(T1)로 설정된다. 또한, 온도 제어부(130)가 히터(148A)를 제어함으로써, 처리조(110A)의 인산(Lb)의 온도가 제2 온도(T2)로 설정된다.
기판 보지부(120)는, 연직 방향(Z방향) 뿐만 아니라, 수평 방향(X방향)으로 이동할 수 있다. 기판 보지부(120)는, 기판(W)을 처리조(110)의 인산(L)에 침지시킨 후, 기판(W)을 보지한 채 상방으로 이동해, 기판(W)을 처리조(110)의 인산(La)으로부터 인상한다. 그 후, 기판 보지부(120)는, 처리조(110A)의 상방에까지 이동한다. 기판 보지부(120)는, 기판(W)을 보지한 채 기판(W)을 처리조(110A) 내의 인산(Lb)에 침지하도록 하방으로 이동한다.
기판 처리 장치(100)에서는, 기판(W)은, 다른 온도로 설정된 2개의 처리조(110, 110A)에 침지해 기판(W)의 처리가 진행된다. 이 때문에, 기판 처리 시간의 단축을 도모함과 동시에, 기판 처리의 결함을 억제할 수 있다.
덧붙여, 도 8 및 도 9를 참조하여 설명한 기판 처리 장치(100)에서는, 인산은, 처리조(110, 110A)의 상방으로부터 공급되었지만, 본 실시 형태는 이것으로 한정되지 않는다. 인산은, 처리조(110, 110A)의 하방으로부터 공급되어도 무방하다.
다음으로, 도 10을 참조하여, 본 실시 형태의 기판 처리 장치(100)를 설명한다. 도 10은, 본 실시 형태의 기판 처리 장치(100)의 모식도이다. 도 10에 나타낸 기판 처리 장치(100)는, 순환부(160)를 더 갖추고, 처리조(110)에 내조(112), 외조(114) 및 덮개(116)가 설치되고, 기판 보지부(120)가 승강 유닛(126)을 가지고, 인산 공급부(140)의 히터(148)를 대신해서 순환부(160)에 히터(164)가 설치된 점을 제외하고, 도 8을 참조해 상술한 기판 처리 장치(100)와 마찬가지이다. 이 때문에, 장황을 피할 목적으로 중복하는 기재를 생략한다.
기판 처리 장치(100)는, 처리조(110), 기판 보지부(120), 온도 제어부(130), 인산 공급부(140) 및 물 공급부(150) 이외에, 온도 제어부(130)를 포함하는 제어부(130A) 및 순환부(160)를 갖춘다. 또한, 기판 보지부(120)는, 승강 유닛(126)을 가진다.
제어부(130A)는, 기판 보지부(120), 인산 공급부(140) 및 물 공급부(150) 이외에, 순환부(160)를 제어한다. 순환부(160)는, 처리조(110)에 저장되어 있는 인산(L)을 순환시킨다.
처리조(110)는, 내조(內槽)(112) 및 외조(外槽)(114)를 포함한 이중조(二中槽) 구조를 가진다. 내조(112) 및 외조(114)는 각각 상향으로 열린 상부 개구를 가진다. 내조(112)는, 인산(L)을 저장하고, 복수의 기판(W)을 수용 가능하게 구성되어 있다. 외조(114)는, 내조(112)의 상부 개구의 외측면에 설치되어 있다. 외조(114)의 상연(上緣)의 높이는, 내조(112)의 상연의 높이 보다 높다.
내조(112)의 상연으로부터 인산(L)이 흘러 넘치면, 흘러 넘친 인산은, 외조(114)에 의해 받아들여져, 회수된다. 또한, 제어부(130A)가 밸브(156)를 열면, 노즐(152)로부터 토출된 물이, 외조(114) 내에 공급된다.
처리조(110)는, 덮개(116)를 가진다. 덮개(116)는, 내조(112)의 상부 개구를 막을 수 있다. 덮개(116)는, 내조(112)의 상부 개구에 대해 개폐 가능하다.
덮개(116)는, 개호부(開戶部)(116a)와 개호부(116b)를 가진다. 개호부(116a)는, 내조(112)의 상부 개구 중 -X방향측에 위치한다. 개호부(116a)는, 내조(112)의 상연(上緣) 근방에 배치되고, 내조(112)의 상부 개구에 대해 개폐 가능하다. 개호부(116b)는, 내조(112)의 상부 개구 중 ＋X방향측에 위치한다. 개호부(116b)는, 내조(112)의 상연 근방에 배치되고, 내조(112)의 상부 개구에 대해 개폐 가능하다. 개호부(116a) 및 개호부(116b)가 닫혀 내조(112)의 상부 개구를 덮음으로써, 처리조(110)의 내조(112)를 막을 수 있다.
기판 보지부(120)는, 승강 유닛(126)을 더 포함한다. 승강 유닛(126)은, 기판 보지부(120)에 보지되어 있는 기판(W)이 처리조(110) 내에 위치하는 처리 위치(도 10에 나타낸 위치)와, 기판 보지부(120)에 보지되어 있는 기판(W)이 처리조(110)의 상방에 위치하는 퇴피 위치(도시하지 않는다)와의 사이에서 본체판(122)을 승강시킨다. 따라서, 승강 유닛(126)에 의해 본체판(122)이 처리 위치로 이동함으로써, 보지봉(124)에 보지되어 있는 복수의 기판(W)이 인산에 침지된다. 이에 따라, 기판(W)에 대한 에칭 처리가 행해진다.
처리조(110)에는, 액체 공급관(168a, 168b)이 설치된다. 액체 공급관(168a, 168b)에는 복수의 토출구가 설치된다. 액체 공급관(168a, 168b)은, 처리조(110)의 내조(112)에 인산을 공급한다. 전형적으로는, 액체 공급관(168a, 168b)은, 인산 공급부(140)로부터 공급된 후에 처리조(110)로부터 배출된 인산을 처리조(110)의 내조(112)에 공급한다.
순환부(160)는, 배관(161)과, 펌프(162), 필터(163), 히터(164), 조정 밸브(165) 및 밸브(166)를 포함한다. 펌프(162), 필터(163), 히터(164), 조정 밸브(165) 및 밸브(166)는, 이 순번으로 배관(161)의 상류에서 하류를 향해 배치된다. 배관(161)은, 처리조(110)로부터 배출된 인산을 다시 처리조(110)로 인도한다.
펌프(162)는, 배관(161)으로부터 액체 공급관(168a, 168b)에 인산을 보낸다. 필터(163)는, 배관(161)을 흐르는 인산을 여과한다. 히터(164)는, 배관(161)을 흐르는 인산을 가열한다. 히터(164)에 의해, 인산의 온도가 조정된다.
조정 밸브(165)는, 배관(161)의 개도(開度)를 조절하여, 액체 공급관(168a, 168b)에 공급되는 인산의 유량을 조정한다. 조정 밸브(165)는, 인산의 유량을 조정한다. 조정 밸브(165)는, 밸브 시트가 내부에 설치된 밸브 바디(도시하지 않는다)와, 밸브 시트를 개폐하는 밸브 본체와, 개(開) 위치와 폐(閉) 위치와의 사이에 밸브 본체를 이동시키는 액츄에이터(도시하지 않는다)를 포함한다. 다른 조정 밸브에 대해서도 마찬가지이다. 밸브(166)는, 배관(161)을 개폐한다.
덧붙여, 조정 밸브(165)를 생략해도 무방하다. 이 경우, 액체 공급관(168a, 168b)에 공급되는 인산의 유량은, 펌프(162)의 제어에 의해 조정할 수 있다.
제어부(130A)는, 예를 들면, 마이크로컴퓨터를 이용해 구성되어 있다. 제어부(130A)는 CPU 등의 연산 유닛, 고정 메모리 디바이스, 하드 디스크 드라이브 등의 기억 유닛, 및 입출력 유닛을 가진다. 기억 유닛에는, 연산 유닛이 실행하는 프로그램이 기억되어 있다.
또한, 제어부(130A)는, 미리 정해진 프로그램에 따라, 승강 유닛(126), 펌프(162) 및 히터(164) 등의 동작을 제어한다. 또한, 제어부(130A)는, 밸브(118b), 밸브(146), 밸브(156), 밸브(166) 등의 개폐 동작을 제어한다. 또한, 제어부(130A)는, 조정 밸브(165) 등의 개도(開度) 조정 동작을 제어한다.
액체 공급관(168a, 168b)의 토출구는, 그 토출 방향이, 기판(W)의 중심을 향하도록, 연직 방향(Z방향)에 대해 경사진 위치에 설치된다. 그 때문에, 액체 공급관(168a)의 토출구로부터 토출되는 경사 상향의 액류와, 액체 공급관(168b)의 토출구로부터 토출되는 경사 상향의 액류가 합류하면, 처리조(110)의 내부를 상방을 향해 흐르는 매우 강한 업 플로우를 형성할 수 있다.
액체 공급관(168a, 168b)로부터 상방을 향해 공급된 인산은, 인산 중의 기판(W)과의 접촉 부분을 밀어 내면서 기판(W)의 표면을 상방을 향해 이동하고, 상방을 향해 공급된 인산이 통과한 후에는, 주위에 존재하는 신선한 인산(L)이 진입한다. 이와 같이, 상방을 향해 공급된 인산이 기판(W)의 표면에 접촉함으로써, 기판(W)의 표면을 교반(攪拌)할 수 있고, 이에 따라, 기판(W)의 표면에서의 인산(L)을 신선한 인산으로 치환시킬 수 있다. 그 결과, 기판(W)의 처리 속도를 향상시킬 수 있다.
다음으로, 도 10 및 도 11을 참조하여, 도 10의 기판 처리 장치(100)의 기판 처리 방법에 따라 처리되는 기판의 변화를 설명한다. 도 11(a)~도 11(d)는, 본 실시 형태의 기판 처리 방법에 따라 처리되는 기판의 변화를 나타내는 모식도이다. 도 11에 나타낸 기판 처리 방법은, 처리조(110) 내의 기판(W)에 대해 연직 상방을 향하는 인산(L)의 흐름이 형성되고 있는 점을 제외하고, 도 4를 참조해 상술한 변화와 마찬가지이다. 이 때문에, 장황을 피할 목적으로 중복하는 기재를 생략한다.
도 11(a)에 도시한 것처럼, 기판(W)은, XZ 평면에 퍼지도록 배치된다. 기판(W)은, 기재(S)와, 적층 구조(M)를 가진다. 기판(W)은, 주면의 법선 방향이 Y방향을 향하도록 배치된다. 여기에서는, 액체 공급관(168a, 168b)의 토출구로부터, 인산은, 연직 하방에서 연직 상방을 향하는 업 플로우의 흐름(F)에 따라 흐른다.
도 11(b)에 도시한 것처럼, 기판(W)에 대한 인산 처리가 진행하기 시작하면, 인산이 기판(W)의 요부(凹部)에 침입한다. 이때, 처리조(110)에는, 연직 하방에서 연직 상방을 향하는 업 플로우의 흐름(F)이 형성되기 때문에, 인산은, 적층 구조(M)의 요부(凹部)에서 에칭층(Ea)을 용해한 후, 에칭층(Ea)을 용해시킨 인산은, 기판(W)의 요부(凹部)에서 외부로 신속하게 흐른다.
도 11(c)에 도시한 것처럼, 기판(W)에 대한 인산 처리가 더 진행하면, 인산이 에칭층(Ea)을 서서히 용해함으로써 에칭층(Ea)은 에칭된다. 덧붙여, 적층 구조(M)의 요부(凹部)에서 인산이 에칭층(Ea)을 용해한 후, 에칭층(Ea)을 용해시킨 인산은, 기판(W)의 요부(凹部)에서 외부로 흐른다.
도 11(d)에 도시한 것처럼, 기판(W)의 에칭층(Ea)은 인산에 의해 용해되어 제거되면, 기판(W)에 대한 인산 처리가 종료한다. 기판(W)에는, 복수의 평탄층(Ma)과 필러(Mb)가 설치된다. 이상과 같이 해서, 인산 처리에 의해, 적층 구조를 가지는 기판(W)을 제조할 수 있다.
덧붙여, 도 11을 참조한 설명으로부터 이해되듯이, 인산의 포화 농도는, 기판(W)의 적층 구조(M), 인산의 온도 뿐만 아니라, 업 플로우의 흐름(F)의 영향도 크게 받는다. 업 플로우의 흐름(F)이 강할수록, 인산의 농도가 포화 농도를 넘기 어려워지기 때문에, 인산을 보다 높은 온도로 설정할 수 있다.
덧붙여, 도 10에 나타낸 기판 처리 장치(100)에서는, 처리조(110)에 저장된 인산(L)을 순환하여, 처리조(110)의 하방으로부터 처리조(110)에 저장된 인산(L)에 공급했지만, 본 실시 형태는 이것으로 한정되지 않는다. 처리조(110)의 하방으로부터 기체를 공급해도 무방하다.
다음으로, 도 12를 참조하여, 본 실시 형태의 기판 처리 장치(100)를 설명한다. 도 12는, 본 실시 형태의 기판 처리 장치(100)의 모식도이다. 도 12에 나타낸 기판 처리 장치(100)는, 기체 공급부(170)를 더 갖추는 점을 제외하고, 도 8을 참조해 상술한 기판 처리 장치(100)와 마찬가지이다. 이 때문에, 장황을 피할 목적으로 중복하는 기재를 생략한다.
기판 처리 장치(100)는, 처리조(110), 기판 보지부(120), 온도 제어부(130), 인산 공급부(140) 및 물 공급부(150) 이외에, 기체 공급부(170)를 갖춘다. 기체 공급부(170)는, 처리조(110)에 기체를 공급한다.
기체 공급부(170)는, 배관(172)과, 밸브(174)와, 조정 밸브(176)와, 기체 공급관(178)을 갖춘다. 밸브(174) 및 조정 밸브(176)는, 배관(172)에 배치된다. 배관(172)은, 기체 공급관(178)에 연결한다. 배관(172)은, 기체를 처리조(110) 내의 기체 공급관(178)으로 인도한다. 밸브(174)는, 배관(172)을 개폐한다. 조정 밸브(176)에 의해, 배관(172)의 개도(開度)를 조절하여, 기체 공급관(178)에 반송하는 기체의 유량을 조정한다.
기체 공급관(178)은, 기체 공급관(178a~178d)을 포함한다. 기체 공급관(178)에는, 다수의 토출구가 설치된다. 기체 공급관(178)을 통과한 기체는, 토출구로부터 처리조(110)의 인산(L)에 토출되어, 인산(L) 내에 기포가 형성된다. 기포는, 처리조(110)의 인산(L)을 부상(浮上)한다.
기포가 인산(L) 중을 부상할 때에, 기포는 기판(W)의 표면에 접촉한다. 이 경우, 기포는, 인산(L) 중의 기판(W)과의 접촉 부분을 밀어 내면서 기판(W)의 표면을 상방을 향해 이동하고, 기포가 통과한 후에는, 주위에 존재하는 신선한 인산(L)이 진입한다. 이와 같이, 기포가 기판(W)의 표면에 접촉함으로써, 기판(W)의 표면을 교반할 수 있고, 이에 따라, 기판(W)의 표면에서의 인산을 신선한 인산으로 치환시킬 수 있다. 그 결과, 기판(W)의 처리 속도를 향상시킬 수 있다.
덧붙여, 도 10 및 도 12에 나타낸 기판 처리 장치(100)에서는, 처리조(110)의 하방에 배치된 액체 공급관 또는 기체 공급관으로부터 액체 또는 기체를 공급했지만, 본 실시 형태는 이것으로 한정되지 않는다. 처리조(110)의 하방에 배치된 액체 공급관 및 기체 공급관으로부터 각각 액체 및 기체를 공급해도 무방하다.
다음으로, 도 13을 참조하여, 본 실시 형태의 기판 처리 장치(100)를 설명한다. 도 13은, 본 실시 형태의 기판 처리 장치(100)의 모식도이다. 도 13에 나타낸 기판 처리 장치(100)는, 기체 공급부(170)를 더 갖추는 점을 제외하고, 도 10을 참조해 상술한 기판 처리 장치(100)과 마찬가지이다. 이 때문에, 장황을 피할 목적으로 중복하는 기재를 생략한다.
기판 처리 장치(100)는, 처리조(110), 기판 보지부(120), 온도 제어부(130)를 포함한 제어부(130A), 인산 공급부(140), 물 공급부(150) 및 순환부(160) 이외에, 기체 공급부(170)를 갖춘다. 기체 공급부(170)에 의해, 처리조(110)에 기체를 공급하여 인산(L) 내에 기포가 형성된다. 상술한 것처럼, 기포가 기판(W)의 표면에 접촉함으로써, 기판(W)의 표면을 교반할 수 있고, 이에 따라, 기판(W)의 표면에서의 인산을 신선한 인산으로 치환시킬 수 있다. 그 결과, 기판(W)의 처리 속도를 향상시킬 수 있다.
또한, 액체 공급관(168a, 168b)이 처리조(110)에 인산을 공급하는 경우에서도, 상방을 향해 공급된 인산은, 인산 중의 기판(W)과의 접촉 부분을 밀어 내면서 기판(W)의 표면을 상방을 향해 이동하고, 상방을 향해 공급된 인산이 통과한 후에는, 주위에 존재하는 신선한 인산(L)이 진입한다. 이와 같이, 상방을 향해 공급된 인산이 기판(W)의 표면에 접촉함으로써, 기판(W)의 표면을 교반할 수 있고, 이에 따라, 기판(W)의 표면에서의 인산(L)을 신선한 인산으로 치환시킬 수 있다. 그 결과, 기판(W)의 처리 속도를 향상시킬 수 있다.
다음으로, 도 14를 참조하여, 도 13에 나타낸 기판 처리 장치(100)에 의한 기판 처리 방법을 설명한다. 도 14는, 본 실시 형태의 기판 처리 방법을 설명하기 위한 플로우도이다.
S102에서, 순환부(160)는 인산의 순환을 개시한다. 제어부(130A)가 밸브(166)를 여는 것에 의해, 배관(161)을 지나간 인산은, 액체 공급관(168a, 168b)을 통해 처리조(110)에서 순환한다. 온도 제어부(130)는, 히터(164)를 제어함으로써, 액체 공급관(168a, 168b)으로부터 처리조(110)의 내조(112)에 공급되는 인산의 온도를 제1 온도로 조정한다.
S104에서, 승강 유닛(126)은, 본체판(122) 및 보지봉(124)에 의해 기판(W)을 보지한 채로 하강시켜, 처리조(110)의 내조(112)에 기판(W)을 침지한다.
S106에서, 처리조(110)에 기체의 공급을 개시한다. 제어부(130A)가 밸브(174)를 여는 것으로, 기체 공급관(178a~178d)으로부터 처리조(110)의 내조(112)에 기체가 공급된다.
S108에서, 처리조(110)의 인산의 온도를 변경한다. 온도 제어부(130)는, 히터(164)를 제어함으로써, 액체 공급관(168a, 168b)으로부터 처리조(110)의 내조(112)에 공급되는 인산의 온도를 제2 온도로 조정한다.
S110에서, 처리조(110)에 기체의 공급을 종료한다. 제어부(130A)는, 밸브(174)를 닫는 것으로, 기체 공급관(178a~178d)으로부터의 기체의 공급을 종료한다.
S112에서, 승강 유닛(126)은, 본체판(122) 및 보지봉(124)에 의해 기판(W)을 보지한 채로 상승시켜, 처리조(110)의 내조(112)로부터 기판(W)을 인상한다. 이상과 같이 해서, 기판 처리는 종료한다.
덧붙여, 도 1, 도 2, 도 6~도 10, 도 12, 도 13에 나타낸 기판 처리 장치(100)에서는, 온도 제어부(130)는, 인산의 온도를 직접적으로 제어함으로써, 기판(W)에 대한 인산의 에칭 속도를 제어했지만, 본 실시 형태는 이것으로 한정되지 않는다. 인산의 온도 뿐만 아니라 기판(W)의 온도도 변경해도 무방하다.
다음으로, 도 15를 참조하여, 본 실시 형태의 기판 처리 장치(100)에 있어서의 기판 보지부(120)를 설명한다. 도 15는, 본 실시 형태의 기판 처리 장치(100)에 있어서의 기판 보지부(120)를 나타내는 모식도이다.
기판 보지부(120)는, 본체판(122)과, 보지봉(124)을 포함한다. 본체판(122)는, 연직 방향(Z방향)으로 연장된다. 보지봉(124)은, 본체판(122)의 일방의 주면으로부터 수평 방향(Y방향)으로 연장된다. 여기에서는, 3개의 보지봉(124)이 본체판(122)의 일방의 주면으로부터 Y방향으로 연장된다.
본 실시 형태의 기판 처리 장치(100)에서, 보지봉(124)은 히터(124a)를 가진다. 히터(124a)는, 보지봉(124)의 거의 중심에 위치하고, 보지봉(124)과 함께 Y방향으로 연장된다. 히터(124a)에 전류가 공급되는 것에 의해, 보지봉(124) 위에 재치된 기판(W)의 온도를 조정할 수 있다. 예를 들면, 히터(124a)의 전류를 제어함으로써, 기판(W)을 단속적으로 가열할 수 있다.
덧붙여, 도 1에서 도 15에 나타낸 기판 처리 장치(100)는, 복수의 기판(W)을 동시에 처리하는 배치형(Batch type)이었지만, 본 실시 형태는 이것으로 한정되지 않는다. 기판 처리 장치(100)는 기판(W)을 1매씩 처리하는 매엽형(枚葉型)이어도 무방하다.
이상, 도면을 참조하면서 본 발명의 실시 형태를 설명했다. 단, 본 발명은, 상기의 실시 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 양태에 있어 실시하는 것이 가능하다. 또한, 상기의 실시 형태에 개시되는 복수의 구성 요소를 적절히 조합하는 것에 의해, 다양한 발명의 형성이 가능하다. 예를 들면, 실시 형태에 나타난 전체 구성 요소로부터 일부의 구성 요소를 삭제해도 무방하다. 또한, 다른 실시 형태에 걸친 구성 요소를 적절히 조합해도 무방하다. 도면은, 이해하기 쉽게 하기 위해, 각각의 구성 요소를 주체(主體)로 모식적으로 나타내고, 도시된 각 구성 요소의 두께, 길이, 개수, 간격 등은, 도면 작성의 사정상 실제와는 다른 경우도 있다. 또한, 상기의 실시 형태에서 나타낸 각 구성 요소의 재질, 형상, 치수 등은 일례이며, 특별히 한정되는 것이 아니고, 본 발명의 효과로부터 실질적으로 일탈하지 않는 범위에서 다양한 변경이 가능하다.
본 발명은, 기판을 처리하는 기판 처리 장치 및 기판 처리 방법에 바람직하게 이용된다.
100: 기판 처리 장치
110: 처리조
120: 기판 보지부
130: 온도 제어부
W: 기판
L: 인산

Claims (11)

  1. 기판을 인산 처리하는 기판 처리 방법에 있어서,
    상기 인산 처리의 개시 시에, 처리조에서, 제1 온도로 설정된 인산으로 상기 기판을 처리하는 제1 처리 공정과,
    상기 제1 처리 공정의 후에, 처리조에서, 상기 제1 온도 보다 3℃ 이상 20℃ 이하의 온도 만큼 높은 제2 온도로 설정된 인산으로 상기 기판을 처리하는 제2 처리 공정
    을 포함하는 기판 처리 방법.
  2. 제1항에 있어서,
    상기 제2 처리 공정에서, 상기 제1 처리 공정에 이용한 상기 처리조의 상기 인산의 온도를 변화시키는, 기판 처리 방법.
  3. 제1항에 있어서,
    상기 제1 처리 공정은, 상기 제1 온도로 설정된 인산을 저장하는 제1 처리조에 상기 기판을 침지하는 공정을 포함하고,
    상기 제2 처리 공정은, 상기 제2 온도로 설정된 인산을 저장하는 제2 처리조에 상기 기판을 침지하는 공정을 포함하는, 기판 처리 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 처리 공정 및 상기 제2 처리 공정을 교대로 반복하는, 기판 처리 방법.
  5. 제1항 또는 제2항에 있어서,
    처리조에서, 제3 온도로 설정된 인산으로 상기 기판을 처리하는 제3 처리 공정
    을 더 포함하는 기판 처리 방법.
  6. 제5항에 있어서,
    상기 제3 처리 공정은, 상기 제1 처리 공정 및 상기 제2 처리 공정의 후에 실시되고,
    상기 제3 온도는, 상기 제1 온도 및 상기 제2 온도 보다 높은, 기판 처리 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 기판을 지지하는 기판 지지부를 가열하는 가열 공정
    을 더 포함하는 기판 처리 방법.
  8. 제7항에 있어서,
    상기 가열 공정에서, 상기 기판 지지부를 단속적으로 가열하는, 기판 처리 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 기판은, 복수의 평탄층과, 상기 복수의 평탄층의 사이에 위치하는 복수의 에칭층과, 상기 에칭층에 매입된 필러를 포함하는 적층 구조를 가지고,
    상기 제1 처리 공정에서, 상기 적층 구조의 상기 에칭층 중 상기 필러가 노출될 때까지의 부분을 상기 제1 온도로 설정된 인산으로 상기 기판을 처리하고,
    상기 제2 처리 공정에서, 상기 적층 구조의 상기 에칭층 중 상기 필러가 노출된 후의 부분을 상기 제2 온도로 설정된 인산으로 상기 기판을 처리하는, 기판 처리 방법.
  10. 기판을 인산 처리하기 위한 인산을 저장하는 적어도 1개의 처리조와,
    상기 처리조의 상기 인산 내에서 상기 기판을 보지하는 기판 보지부와,
    상기 처리조 내의 상기 인산의 온도를 제어하는 온도 제어부
    를 갖추고,
    상기 온도 제어부는,
    상기 적어도 1개의 처리조 중 어느 하나의 처리조에서, 상기 인산 처리의 개시 시에, 제1 온도로 설정된 인산으로 상기 기판을 처리하고, 상기 적어도 1개의 처리조 중 어느 하나의 처리조에서, 상기 제1 온도로 처리된 후에, 상기 제1 온도 보다 3℃ 이상 20℃ 이하의 온도 만큼 높은 제2 온도로 설정된 인산으로 상기 기판을 처리하도록, 상기 적어도 1개의 처리조에 저장된 인산의 온도를 제어하는, 기판 처리 장치.
  11. 제10항에 있어서,
    상기 기판은, 복수의 평탄층과, 상기 복수의 평탄층의 사이에 위치하는 복수의 에칭층과, 상기 에칭층에 매입된 필러를 포함하는 적층 구조를 가지고,
    상기 적층 구조의 상기 에칭층 중 상기 필러가 노출될 때까지의 부분을 상기 제1 온도로 설정된 인산으로 상기 기판을 처리하고,
    상기 적층 구조의 상기 에칭층 중 상기 필러가 노출된 후의 부분을 상기 제2 온도로 설정된 인산으로 상기 기판을 처리하는, 기판 처리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7158249B2 (ja) * 2018-11-09 2022-10-21 東京エレクトロン株式会社 基板処理方法、基板処理装置および記憶媒体
US11624607B2 (en) 2020-01-06 2023-04-11 Tokyo Electron Limited Hardware improvements and methods for the analysis of a spinning reflective substrates
KR102670179B1 (ko) 2020-09-09 2024-05-28 가부시키가이샤 스크린 홀딩스 기판 처리 방법, 및 기판 처리 장치
JP2022176662A (ja) 2021-05-17 2022-11-30 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法、及び基板処理装置
US11738363B2 (en) * 2021-06-07 2023-08-29 Tokyo Electron Limited Bath systems and methods thereof
KR20240065582A (ko) * 2022-11-03 2024-05-14 주식회사 제우스 기판 식각 방법 및 기판 식각 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014093449A (ja) 2012-11-05 2014-05-19 Dainippon Screen Mfg Co Ltd 基板処理装置
KR101757812B1 (ko) 2015-05-29 2017-07-14 세메스 주식회사 인산 재생 유닛 및 방법, 그리고 기판 처리 장치 및 방법
JP2018133551A (ja) * 2017-02-15 2018-08-23 東芝メモリ株式会社 基板処理装置および半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04115530A (ja) * 1990-09-05 1992-04-16 Fujitsu Ltd 半導体装置の製造方法
JP2853324B2 (ja) * 1990-11-27 1999-02-03 日本電気株式会社 窒化膜ウェットエッチング装置
KR940002917A (ko) * 1992-07-31 1994-02-19 이헌조 리얼 프로젝션 티브이의 렌즈 광대역 코팅방법
US6245681B1 (en) * 2000-01-25 2001-06-12 Advanced Micro Devices, Inc. Dual temperature nitride strip process
JP4027288B2 (ja) 2003-08-25 2007-12-26 大日本スクリーン製造株式会社 基板処理装置
JP4628448B2 (ja) 2008-06-16 2011-02-09 大日本スクリーン製造株式会社 基板処理装置
JP5715546B2 (ja) 2011-10-27 2015-05-07 東京エレクトロン株式会社 基板処理装置及び基板処理方法並びに基板処理プログラムを記憶したコンピュータ読み取り可能な記憶媒体
TWI573189B (zh) * 2013-03-06 2017-03-01 聯華電子股份有限公司 氮化物材料移除方法
US9490138B2 (en) * 2013-12-10 2016-11-08 Tel Fsi, Inc. Method of substrate temperature control during high temperature wet processing
US10147619B2 (en) 2015-08-27 2018-12-04 Toshiba Memory Corporation Substrate treatment apparatus, substrate treatment method, and etchant
JP6446003B2 (ja) 2015-08-27 2018-12-26 東芝メモリ株式会社 基板処理装置、基板処理方法およびエッチング液
US20180233383A1 (en) * 2017-02-15 2018-08-16 Toshiba Memory Corporation Substrate treatment apparatus and manufacturing method of semiconductor device
JP6994898B2 (ja) 2017-10-19 2022-01-14 東京エレクトロン株式会社 基板処理装置、基板処理方法およびプログラム
JP6994899B2 (ja) 2017-10-20 2022-01-14 東京エレクトロン株式会社 基板処理装置、基板処理方法および記憶媒体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014093449A (ja) 2012-11-05 2014-05-19 Dainippon Screen Mfg Co Ltd 基板処理装置
KR101757812B1 (ko) 2015-05-29 2017-07-14 세메스 주식회사 인산 재생 유닛 및 방법, 그리고 기판 처리 장치 및 방법
JP2018133551A (ja) * 2017-02-15 2018-08-23 東芝メモリ株式会社 基板処理装置および半導体装置の製造方法

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Publication number Publication date
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