KR102238856B1 - 반도체 장치 - Google Patents

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KR102238856B1
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뮤네히로 코즈마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 신뢰성 및 저소비 전력이 뛰어난 프로그래머블 로직 디바이스로서 기능하는 반도체 장치를 제공한다.
모니터 회로를 제공하고, 상기 모니터 회로는 트랜지스터를 오프 상태로 하여 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 컨피규레이션 메모리의 전위 변화를 모니터링하고, 상기 전위 변화에 따라 컨피규레이션 데이터의 리컨피규레이션이 제어되는 구성으로 한다. 상기 구성으로 하면, 컨피규레이션 데이터가 소실되기 전에 컨피규레이션 메모리의 리컨피규레이션이 수행될 수 있어, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 데이터 소실에 대응하여 리컨피규레이션을 수행할 수 있기 때문에, 정기적으로 리컨피규레이션이 수행되는 구성에 비하여 소비 전력을 낮게 할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 예를 들어 반도체 장치에 관한 것이다. 특히, 본 발명의 일 형태는 프로그래머블 로직 디바이스로서 기능하는 반도체 장치에 관한 것이다.
또한, 본 발명은 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 더 구체적으로는, 본 명세서에서 개시하는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
프로그래머블 로직 디바이스(PLD: Programmable Logic Device)는 복수의 프로그래머블 로직 엘리먼트(PLE: Programmable Logic Element) 및 프로그래머블 스위치 엘리먼트(PSE: Programmable Switch Element)로 구성되는 반도체 장치의 1종이다. PLD는 각 PLE의 기능이나, PSE에 의한 PLE 간의 접속 구조를, 제작 후에 사용자가 프로그래밍에 의하여 변경함으로써 회로 구성이 전환되어 그 기능이 변경된다.
PLE의 기능, 및 PSE에 의한 접속 구조를 설정하는 컨피규레이션 데이터는 컨피규레이션 메모리에 저장되어 있다. 컨피규레이션 메모리로서, 실리콘(Si)을 반도체층에 사용한 트랜지스터(이하 Si 트랜지스터라고 함)와, 산화물 반도체(OS: Oxide Semiconductor)를 반도체층에 사용한 트랜지스터(이하, OS 트랜지스터라고 함)를 조합함으로써, 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하며, PLD로서 기능하는 반도체 장치가 주목을 받고 있다(특허 문헌 1 참조).
일본국 특개 2012-186797호 공보
전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 컨피규레이션 메모리를 사용하는 경우, 전하를 유지하기 위한 트랜지스터의 오프 전류가 1zA(1×10-21A) 이하로 낮은 값인 것이 요구된다. 반도체 장치에서는, 트랜지스터의 개수 증가 및 저소비 전력화의 관점에서 트랜지스터를 미세화하는 것이 요구되고 있다. 트랜지스터가 미세화될수록 오프 전류는 상승되기 때문에, 일단 유지한 컨피규레이션 데이터에 상당하는 전위가 변화된다. 따라서, 컨피규레이션 메모리에서, 정기적으로 컨피규레이션 데이터가 리컨피규레이션(재설정)될 필요가 있다.
하지만, 정기적으로 리컨피규레이션이 수행되는 구성에서는, 리컨피규레이션 간의 간격이 짧으면 데이터의 변화나 소실이 실제로는 일어나고 있지 않은데도 불구하고, 불필요한 리컨피규레이션이 수행되어 소비 전력도 증가된다. 또는, 리컨피규레이션 간의 간격이 길면 데이터의 변화나 소실이 일어나, 반도체 장치로부터 출력되는 데이터의 신뢰성이 저하된다.
그래서 본 발명의 일 형태에서는, 불필요한 리컨피규레이션이 수행되지 않는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태에서는, 불필요한 리컨피규레이션이 수행되지 않아 소비 전력이 저감된 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태에서는, 신뢰성이 뛰어난 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태에서는, 소비 전력을 저감하는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태에서는, 트랜지스터의 고집적화를 실현하는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태에서는, 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제란, 이하에서 기재하는 상술한 과제에서 언급하지 않은 과제를 가리킨다. 상술한 과제에서 언급하지 않은 과제는 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들 기재로부터 적절히 추출될 수 있다. 또한, 본 발명의 일 형태는 상술한 과제 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는, 제 1 트랜지스터를 오프 상태로 함으로써 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 컨피규레이션 메모리가 사용되며, 회로 구성을 변경하는 기능을 갖는 프로그래머블 회로, 전하에 대응하는 전위 변화를 모니터링하고 상기 전위 변화에 따라 신호를 출력하는 모니터 회로, 및 신호에 따라 컨피규레이션 데이터의 리컨피규레이션을 제어하는 컨트롤러를 갖는 반도체 장치이다.
본 발명의 일 형태에서는, 불필요한 리컨피규레이션이 수행되지 않는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에서는, 불필요한 리컨피규레이션이 수행되지 않아 소비 전력이 저감된 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에서는, 신뢰성이 뛰어난 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에서는, 소비 전력을 저감하는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에서는, 트랜지스터의 고집적화를 실현하는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에서는, 신규 구성의 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과란, 이하에서 기재하는 상술한 효과에서는 언급하지 않은 효과를 가리킨다. 상술한 효과에서 언급하지 않은 효과는 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이며, 이들 기재로부터 적절히 추출될 수 있다. 또한, 본 발명의 일 형태는, 상술한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서, 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 형태를 설명하기 위한 블록도.
도 2는 본 발명의 일 형태를 설명하기 위한 흐름도.
도 3은 본 발명의 일 형태를 설명하기 위한 블록도.
도 4는 본 발명의 일 형태를 설명하기 위한 블록도.
도 5는 본 발명의 일 형태를 설명하기 위한 회로도.
도 6은 본 발명의 일 형태를 설명하기 위한 회로도.
도 7은 본 발명의 일 형태를 설명하기 위한 회로도.
도 8은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 9는 본 발명의 일 형태를 설명하기 위한 회로도.
도 10은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 11은 본 발명의 일 형태를 설명하기 위한 회로도.
도 12는 본 발명의 일 형태를 설명하기 위한 회로도.
도 13은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 14는 본 발명의 일 형태를 설명하기 위한 회로도.
도 15는 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 16은 산화물 반도체의 단면 TEM상 및 국소적인 푸리에(Fourier) 변환상.
도 17은 산화물 반도체막의 나노빔 전자 회절 패턴, 및 투과 전자 회절 측정 장치의 일례를 도시한 도면.
도 18은 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타낸 그래프, 및 평면 TEM상.
도 19는 본 발명의 일 형태를 설명하기 위한 단면도.
도 20은 본 발명의 일 형태를 설명하기 위한 단면도.
도 21은 전자 부품의 제작 공정을 나타낸 흐름도, 및 전자 부품의 사시 모식도.
도 22는 전자 부품을 사용한 전자 기기.
도 23은 본 발명의 일 형태를 설명하기 위한 블록도.
도 24는 본 발명의 일 형태를 설명하기 위한 회로도.
도 25는 본 발명의 일 형태를 설명하기 위한 회로도.
도 26은 본 발명의 일 형태를 설명하기 위한 회로도.
도 27은 본 발명의 일 형태를 설명하기 위한 회로도.
도 28은 본 발명의 일 형태를 설명하기 위한 회로도.
도 29는 본 발명의 일 형태를 설명하기 위한 회로도.
도 30은 본 발명의 일 형태를 설명하기 위한 회로도.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 다양한 형태로 실시할 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 같은 것을 가리키는 부호는 상이한 도면 간에 있어서 공통으로 한다.
또한, 도면에서 크기, 층의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다. 또한 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한, 본 명세서 등에서, 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 한쪽이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스로서 기능하는 부분 및 드레인으로서 기능하는 부분을 소스 또는 드레인이라고 부르지 않고, 소스와 드레인 중 한쪽을 제 1 단자라고 표기하고, 소스와 드레인 중 다른 한쪽을 제 2 단자라고 표기하는 경우가 있다.
또한, 본 명세서에서 사용되는 "제 1", "제 2", 및 "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위한 것에 불과하고, 수적으로 한정하는 것은 아님을 부기한다.
또한 본 명세서에서 "A와 B가 접속된다"라는 어구는 A와 B가 직접 접속되는 경우뿐만 아니라, A와 B가 전기적으로 접속되는 경우를 포함한다. 여기서, "A와 B가 전기적으로 접속된다"라는 어구는 A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때 A와 B 사이에서의 전기 신호의 수수가 가능한 경우를 말한다.
또한 본 명세서에서 "위에", "아래에" 등 배치를 나타내는 어구는 도면을 참조하여 구성 요소들의 위치 관계를 설명하기 위하여 편의상 사용된다. 또한, 구성 요소들의 위치 관계는, 각 구성 요소를 묘사하는 방향에 따라서 적절히 바뀐다. 따라서, 명세서에서 사용하는 어구에 한정되지 않고, 상황에 따라서 적절히 바꿔 말할 수 있다.
또한, 블록도에서의 각 회로 블록의 배치는 설명을 위하여 위치 관계를 특정한 것에 불과하고, 상이한 회로 블록이 서로 다른 기능을 갖도록 도시되더라도, 실제의 회로나 영역에서는 같은 회로 블록에서 서로 상이한 기능이 실현될 수도 있다. 또한, 설명을 위하여 블록도에서의 각 회로 블록의 기능을 특정하였지만, 하나의 회로 블록으로 도시되더라도 실제의 회로나 영역에서는 그 하나의 회로 블록에 의한 처리가, 복수의 회로 블록에서 수행되는 경우도 있다.
또한 전압이란, 어떤 전위와 기준 전위(예를 들어 접지 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압, 전위 및 전위차를 각각, 전위, 전압 및 전압차로 바꿔 말할 수 있다. 또한 전압이란 2점간에서의 전위차를 말하고, 전위란 어느 1점에서의 정전기장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다.
또한, 일반적으로 전위나 전압은 상대적인 것이다. 따라서, 접지 전위는, 반드시 0볼트라고 한정되지는 않는다.
또한, 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한 "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서 등에서 삼방정 또는 능면체정(rhombohedral crystal)은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는 PLD로서 기능하는 반도체 장치의 구성예에 대하여 설명한다.
먼저, 반도체 장치의 블록도의 일례에 대하여 도 1을 참조하여 설명한다.
도 1에 도시된 반도체 장치(100)는 기판(102) 위의 프로그래머블 회로(112) 및 모니터 회로(114)를 갖는다. 또한, 반도체 장치(100)는 컨트롤러(108)를 갖는다. 또한, 반도체 장치(100)는 워드선 측 구동 회로(104) 및 비트선 측 구동 회로(106)를 갖는다. 또한, 도 1에서는 반도체 장치(100)와 함께 기억 장치(110)(도면에서는 ROM)를 도시하였다. 또한, 도 1에서는 프로그래머블 회로(112) 내에, 프로그래머블 회로(112)의 로직 기능의 전환이나, 회로 간의 접속 상태 또는 입출력 단자에서의 신호 입출력 방향의 전환에 관한 데이터인 컨피규레이션 데이터를 유지하는 컨피규레이션 메모리(116)를 도시하였다.
프로그래머블 회로(112)는 복수의 프로그래머블 로직 엘리먼트(PLE) 및 복수의 프로그래머블 스위치 엘리먼트(PSE)를 갖는다. PLE 및 PSE는 각각 컨피규레이션 메모리(116)를 갖는다. PLE 및 PSE가 갖는 컨피규레이션 메모리(116)는 트랜지스터를 오프 상태로 함으로써 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 회로이다. 컨피규레이션 메모리(116)에 기억된 컨피규레이션 데이터에 따라 프로그래머블 회로(112)는 로직 기능의 전환이나, 회로 간의 접속 상태 또는 입출력 단자의 신호 입출력 방향의 전환을 수행할 수 있다.
또한, 프로그래머블 회로(112)는 컨피규레이션 메모리(116)에 기억된 컨피규레이션 데이터에 따라 전환되는 기능을 갖기 때문에, 단순히 회로라고 하는 경우가 있다. 이 때, 일례로서는 제 1 회로라고 하는 경우가 있고 다른 기능을 가질 수 있다.
프로그래머블 회로(112)가 갖는 컨피규레이션 메모리(116)는 트랜지스터를 오프 상태로 함으로써 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억할 수 있는 기능을 갖는다. 따라서, 오프 전류가 낮은 트랜지스터가 사용된다. 또한, 컨피규레이션 메모리(116)는 단순히 회로라고 하는 경우가 있다. 이 때, 일례로서는 제 1 회로라고 하는 경우가 있고 다른 기능을 가질 수 있다. 여기서, "오프 전류가 낮다"란, 실온에서 소스와 드레인 간의 전압을 1V∼2V로 한 경우에 채널 폭 1μm당 규정화된 오프 전류가 100zA 이하, 바람직하게는 10zA 이하, 더 바람직하게는 1zA 이하인 것을 말한다.
모니터 회로(114)는, 컨피규레이션 메모리(116)의 상태, 예를 들어 컨피규레이션 데이터로서 컨피규레이션 메모리(116)에 유지된 전하에 대응하는 전위 변동을 모니터링하고, 상기 전위 변동에 따라 모니터 신호(도면에서는 moni_out)를 컨트롤러(108)에 출력할 수 있는 기능을 갖는다. 모니터 회로(114)는 컨피규레이션 메모리(116)와 마찬가지로 제공된 오프 전류가 낮은 트랜지스터를 갖는다. 모니터 회로(114)는 이 트랜지스터에 의하여 유지되는 전위의 변동에 따라 얻어지는 신호의 변동을 트리거로 하여 컨트롤러(108)에 출력함으로써, 컨트롤러(108)에 컨피규레이션 데이터의 재설정을 제어시킬 수 있다.
또한, 모니터 회로(114)는 전위 변동을 모니터링하고, 상기 전위 변동에 따라 모니터 신호를 컨트롤러(108)에 출력하는 기능을 갖기 때문에, 단순히 회로라고 하는 경우가 있다. 이 때, 일례로서는 제 2 회로라고 하는 경우가 있고 다른 기능을 가질 수 있다.
또한, 이하에서는 모니터 회로(114)가 갖는 오프 전류가 낮은 트랜지스터와 상술한 프로그래머블 회로(112)가 갖는 오프 전류가 낮은 트랜지스터의 혼동을 피하기 위하여, 프로그래머블 회로(112)가 갖는 오프 전류가 낮은 트랜지스터를 제 1 트랜지스터라고 하고, 모니터 회로(114)가 갖는 오프 전류가 낮은 트랜지스터를 제 2 트랜지스터라고 하는 경우도 있다.
또한, 비트선 측 구동 회로(106)는 비트선을 구동할 수 있는 기능을 갖기 때문에, 단순히 회로라고 하는 경우가 있다. 이 때, 일례로서는 제 1 회로라고 하는 경우가 있고 다른 기능을 가질 수 있다.
또한, 워드선 측 구동 회로(104)는 워드선을 구동할 수 있는 기능을 갖기 때문에, 단순히 회로라고 하는 경우가 있다. 이 때, 일례로서는 제 1 회로라고 하는 경우가 있고 다른 기능을 가질 수 있다.
상기 구성에 의하여, 컨피규레이션 데이터가 소실되기 전에 컨피규레이션 메모리의 리컨피규레이션이 수행될 수 있다. 그러므로, 컨피규레이션 메모리(116)는 설정된 컨피규레이션 데이터를 계속 유지할 수 있다. 그 결과, 신뢰성이 뛰어난 반도체 장치로 할 수 있다.
또는, 상기 구성에 의하여, 데이터의 소실에 대응하여 리컨피규레이션이 수행될 수 있기 때문에, 일정 주기마다 리컨피규레이션이 수행될 필요가 없다. 따라서, 일정 주기마다 리컨피규레이션이 수행되는 구성에 비하여, 불필요한 컨피규레이션을 줄일 수 있다. 그 결과, 필요할 때만 리컨피규레이션이 수행되어 저소비 전력화를 도모할 수 있다.
또한, 프로그래머블 회로(112)의 제 1 트랜지스터와 모니터 회로(114)의 제 2 트랜지스터는 동일 공정으로 제작된 트랜지스터로 하는 구성이 적합하다. 즉, 프로그래머블 회로(112)의 제 1 트랜지스터의 반도체층과, 모니터 회로(114)의 제 2 트랜지스터의 반도체층은 동일한 층에 있는 것이 바람직하다. 이와 같은 구성으로 함으로써, 프로그래머블 회로(112)에서 데이터가 소실되는 타이밍과, 모니터 회로(114)에서 데이터가 소실되는 타이밍을 비슷하게 할 수 있기 때문에, 신뢰성이 더 뛰어난 반도체 장치로 할 수 있다.
또한, 프로그래머블 회로(112)와 모니터 회로(114)에서 전하를 유지하는 노드의 전위 변동에 차이가 생기는 구성이 적합하다. 구체적으로는, 제 1 트랜지스터에 접속되는 용량 소자의 용량값보다 제 2 트랜지스터에 접속되는 용량 소자의 용량값을 작게 하는 구성이 적합하다. 또는, 프로그래머블 회로(112)와 모니터 회로(114)에서 전하를 유지하는 노드의 전위 변동에 차이가 생기게 하기 위하여, 제 2 트랜지스터의 오프 전류를 제 1 트랜지스터의 오프 전류보다 크게 하는 구성이 보다 적합하다.
또한, 반도체 장치(100)는 모니터 회로(114)를 2개 이상 갖는 구성으로 하여도 좋다. 예를 들어, 도 23에 도시된 바와 같이, 2개의 모니터 회로(모니터 회로(114A) 및 모니터 회로(114B))를 갖는 구성으로 할 수 있다. 또한, 복수의 모니터 회로로부터 출력되는 모니터 신호는 논리곱을 취하여 컨트롤러(108)에 공급되는 구성으로 하면 좋다. 상기 구성으로 함으로써, 프로그래머블 회로(112)에서의 데이터 소실의 타이밍의 어긋남을 고려한 리컨피규레이션이 수행될 수 있어, 신뢰성이 더 뛰어난 반도체 장치로 할 수 있다.
프로그래머블 회로(112)와 모니터 회로(114)에서 전하를 유지하는 노드의 전위 변동에 차이가 생기는 상기 구성으로 함으로써, 컨피규레이션 데이터가 소실되기 전에 컨피규레이션 메모리의 리컨피규레이션이 더 확실하게 수행될 수 있어, 신뢰성이 뛰어난 반도체 장치로 할 수 있다.
또한, 도 1에서는 프로그래머블 회로(112) 및 모니터 회로(114)를 기판(102) 위에 제공하는 예를 도시하였지만, 이에 한정되지 않는다. 예를 들어, 기판(102) 위에 프로그래머블 회로(112) 및 모니터 회로(114)에 더하여 컨트롤러(108), 워드선 측 구동 회로(104), 및 비트선 측 구동 회로(106) 중 적어도 어느 하나를 제공하는 구성으로 하여도 좋다. 이와 같은 구성으로 함으로써, 각 회로를 구성하는 트랜지스터를 일괄적으로 제작할 수 있기 때문에 제조 비용을 삭감할 수 있다.
컨트롤러(108)는 모니터 회로(114)로부터 공급되는 모니터 신호 및 기억 장치(110)로부터 공급되는 컨피규레이션 데이터에 따라, 워드선 측 구동 회로(104) 및 비트선 측 구동 회로(106)를 제어하기 위한 신호를 생성하여 출력한다.
모니터 회로(114)로부터 모니터 신호가 공급됨으로써 컨트롤러(108)는 컨피규레이션 메모리의 리컨피규레이션(재설정)을 제어한다. 구체적으로는, 컨피규레이션 데이터가 기억된 기억 장치(110)에 리컨피규레이션 신호를 출력하여 컨피규레이션 데이터를 요구한다. 기억 장치(110)는 리컨피규레이션 신호에 따라 컨피규레이션 데이터를 컨트롤러(108)에 출력한다. 컨트롤러(108)는 얻어진 컨피규레이션 데이터를 프로그래머블 회로(112)가 갖는 컨피규레이션 메모리(116)에 기억시키기 위한 신호를 워드선 측 구동 회로(104) 및 비트선 측 구동 회로(106)에 출력한다.
또한, 컨트롤러(108)로부터는 일례로서 스타트 펄스, 클럭 신호, 컨피규레이션 데이터 등이 워드선 측 구동 회로(104) 및 비트선 측 구동 회로(106)에 공급되는 구성으로 하면 좋다. 상기 구성의 경우, 워드선 측 구동 회로(104) 및 비트선 측 구동 회로(106)는, 시프트 레지스터 등의 회로를 사용하여 컨피규레이션 데이터가 컨피규레이션 메모리(116)에 기억되도록 제어된다.
또한, 컨트롤러(108)는 모니터 회로(114)로부터 공급되는 모니터 신호, 및 기억 장치(110)로부터 공급되는 컨피규레이션 데이터를 바탕으로, 워드선 측 구동 회로(104) 및 비트선 측 구동 회로(106)를 제어하기 위한 신호를 생성하고 출력하는 기능을 갖기 때문에 단순히 회로라고 하는 경우가 있다. 이 때, 일례로서는 제 3 회로라고 하는 경우가 있다.
상술한 반도체 장치(100)는, 제 1 트랜지스터를 오프 상태로 함으로써 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는, 프로그래머블 회로(112)가 갖는 컨피규레이션 메모리(116)의 전위 변화를, 모니터 회로(114)가 갖는 제 2 트랜지스터를 사용하여 모니터링한다. 그리고, 제 2 트랜지스터에 의하여 유지되는 전하의 누설 거동은 제 1 트랜지스터에 의하여 유지되는 전하의 누설 거동과 같다. 제 2 트랜지스터에 의하여 유지되는 전하에 대응하는 전위 변동은, 제 1 트랜지스터에 의하여 유지되는 전하에 대응하는 전위 변화가 반영된다. 모니터 회로(114)에서는 제 2 트랜지스터에 의하여 유지되는 전하에 대응하는 전위 변동을 모니터링함으로써, 제 1 트랜지스터에 의하여 유지되는 전하에 대응하는 전위 변동에 관한 정보를 얻을 수 있다. 그리고, 반도체 장치(100)에서는 모니터 회로(114)에서의 이 전위 변동을 트리거로 하여 모니터 회로(114)가 모니터 신호를 생성하고, 컨트롤러(108)는 모니터 신호를 트리거로 하여 컨피규레이션 메모리의 리컨피규레이션을 제어할 수 있다. 상기 구성에 의하여, 프로그래머블 회로(112)에서 컨피규레이션 데이터가 소실되기 전에 컨피규레이션 메모리(116)의 리컨피규레이션이 수행될 수 있기 때문에, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 데이터 소질에 대응하여 리컨피규레이션이 수행될 수 있기 때문에, 정기적으로 리컨피규레이션이 수행되는 구성에 비하여 소비 전력을 낮게 할 수 있다.
다음에, 도 1에 도시된 반도체 장치(100)의 동작예에 대하여 도 2의 흐름도를 사용하여 설명한다. 도 2에 도시된 흐름도에서는 일례로서 전원을 온할 때부터 오프할 때까지의 동작에 대하여 설명한다.
우선, 전원을 온으로 한다(스텝 S201).
다음에, 초기 설정인지 여부를 판단한다(스텝 S202). 여기서 초기 설정이란, 미리 컨피규레이션 메모리(116)에 컨피규레이션 데이터가 기억되어 있지 않은 상태를 말한다. 예를 들어, 공장에서의 출하 직후의 상태나, 사용자가 컨피규레이션 메모리(116)의 초기화를 수행한 직후의 상태 등을 말한다.
초기 설정이 아닌 경우, 모니터 회로(114)로부터 출력되는 모니터 신호의 전위에 변화가 있었는지 여부를 판단한다(스텝 S203).
다음에, 스텝(S202)에서 초기 설정인 것으로 판단된 경우, 또는 스텝(S203)에서 모니터 신호의 전위에 변화가 있는 경우, 컨트롤러(108)는 기억 장치(110)에 컨피규레이션 데이터를 요구하여 리컨피규레이션이 수행된다(S204).
다음에, 컨피규레이션 메모리(116)에 컨피규레이션 데이터가 기억된 상태가 되기 때문에, 반도체 장치(100)는 통상 동작이 된다(스텝(S205)). 또는, 스텝(S203)에서 모니터 회로(114)로부터 출력되는 모니터 신호의 전위에 변화가 없는 경우도 컨피규레이션 메모리(116)에 컨피규레이션 데이터가 있는 것으로 판단되기 때문에, 반도체 장치(100)는 통상 동작이 된다. 여기서, 통상 동작이란, 컨피규레이션 메모리(116)에 컨피규레이션 데이터가 기억되고, 프로그래머블 회로(112)에서 로직 기능, 회로 간의 접속 상태, 및 입출력 단자에서의 신호 입출력 방향이 정해지고, 사용자가 원하는 기능을 실행하는 회로로서 동작되는 상태를 말한다.
통상 동작 시는 컨피규레이션 메모리(116)에 기억된 컨피규레이션 데이터로서는, 제 1 트랜지스터의 오프 전류가 낮은 것을 이용하여 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로 한다. 유지된 전하는 시간 경과에 따라 변화되어 컨피규레이션 데이터가 변화될 우려가 있다. 그래서, 모니터 회로(114)에는 컨피규레이션 메모리(116)와 마찬가지로, 오프 전류가 낮은 제 2 트랜지스터를 제공한다. 그리고, 제 2 트랜지스터가 접속된 노드의 전위 변화를, 컨피규레이션 데이터에 대응하는 전위 변화로서 계속 모니터링한다. 그리고, 모니터 회로(114)로부터 출력되는 모니터 신호의 전위에 변화가 있었는지 여부를 판단한다(스텝(S206)).
모니터 회로(114)로부터 출력되는 모니터 신호의 전위에 변화가 있는 경우, 스텝(S204)에 되돌아가고 컨트롤러(108)는 기억 장치(110)에 컨피규레이션 데이터를 요구하여 리컨피규레이션이 수행된다.
통상 동작 시에 모니터 회로(114)로부터 출력되는 모니터 신호의 전위에 변화가 없는 것으로 스텝(S206)에서 판단한 경우, 전원을 오프하는지 여부를 판단한다(스텝(S207)). 전원을 오프하는 경우는 종료된다. 전원을 오프하지 않는 경우는 통상 동작이 반복된다.
상술한 반도체 장치(100)의 동작에 의하여, 프로그래머블 회로(112)에서 컨피규레이션 데이터가 소실되기 전에 컨피규레이션 메모리(116)의 리컨피규레이션이 수행될 수 있어, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 데이터 소실에 대응하여 리컨피규레이션이 수행될 수 있기 때문에, 정기적으로 리컨피규레이션이 수행되는 구성에 비하여 소비 전력을 낮게 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 프로그래머블 회로(112)의 회로 구성의 일례에 대하여 설명한다.
도 1에 도시된 프로그래머블 회로(112)의 블록도의 일례를 도 3에 도시하였다.
프로그래머블 회로(112)는 어레이상으로 배열된 복수의 PLE(301)를 갖는다. 여기서 어레이상이란, 행렬상으로 PLE가 주기적으로 배열되는 것을 가리키고, 배열은 도 3에 도시된 배열에 한정되지 않는다.
또한, PLE(301)를 둘러싸도록 복수의 배선이 형성된다. 도 3에서는, 이들 배선은 수평인 복수의 배선군(303)과 수직인 복수의 배선군(304)을 갖는다. 배선군이란, 복수의 배선으로 이루어지는 배선 다발을 말한다. 수평인 배선군(303)과 수직인 배선군(304)이 직교되는 부분에는 PSE(302)가 제공된다. 또한, 수평인 배선군(303) 및 수직인 배선군(304)은 입출력 단자(305)에 접속되고, 프로그래머블 회로(112)와 외부 회로 간의 신호 송수신이 수행된다.
입출력 단자(305) 각각은 그 주위에 제공된 수평인 배선군(303)이나 수직인 배선군(304)에 접속된다. 예를 들어, 도 3에서 입출력 단자(305) 각각은 상하좌우 측에서 수평인 배선군(303)이나 수직인 배선군(304)에 접속된다. 이와 같이 수평인 배선군(303)이나 수직인 배선군(304)을 사용함으로써, PLE(301)는 다른 PLE(301)에 접속될 수 있다. 임의의 PLE(301)와 이와 다른 PLE(301)의 접속 경로는 PSE(302)에 포함되는 스위치에 의하여 결정된다.
PSE(302)에 포함되는, 배선 간의 접속을 전환하는 스위치의 온 상태 또는 오프 상태는, 컨피규레이션 메모리(116)에 유지되는 컨피규레이션 데이터에 따라 결정된다. PSE(302)에 제공되는 컨피규레이션 메모리는, 재기록이 가능한 구성인 경우, 기억하는 컨피규레이션 데이터가 전원 전압의 공급 정지에 의하여 소실되지 않도록 불휘발성 기억 소자를 갖는 것이 바람직하다.
도 4는 도 3에 도시된 PLE(301)로서 기능하는 블록도의 일례를 도시한 것이다. 도 4의 (A)에 도시된 PLE(301)는 일례로서 룩업 테이블(160)(LUT: Look Up Table), 플립플롭(F.F.)(161), 및 컨피규레이션 메모리(162)를 갖는다. 또한, 도 4의 (B)에서는, 도 4의 (A)에 도시된 각 구성에 더하여, 멀티플렉서(168) 및 컨피규레이션 메모리(169)가 제공된다.
LUT(160)는 컨피규레이션 메모리(162)에 기억된 컨피규레이션 데이터의 내용에 따라, 설정되는 로직 기능을 전환할 수 있는 회로이다. 즉, 컨피규레이션 데이터가 확정되면, LUT(160)는 입력 단자(163)에 공급된 복수의 입력 신호의 입력값을 바탕으로 하여 하나의 출력값을 정할 수 있다. 그리고, LUT(160)로부터는 상기 출력값을 포함하는 신호가 출력된다.
플립플롭(161)은 LUT(160)로부터 출력되는 신호를 유지하고, 클럭 신호(CLK)에 따라 상기 신호에 대응하는 출력 신호를 출력한다. 도 4의 (A)에서, 플립플롭(161)으로부터의 출력 신호는 제 1 출력 단자(164) 및 제 2 출력 단자(165)로부터 출력된다.
멀티플렉서(168)에는 LUT(160)로부터의 출력 신호와 플립플롭(161)으로부터의 출력 신호가 입력된다. 그리고, 멀티플렉서(168)는 컨피규레이션 메모리(169)에 유지된 컨피규레이션 데이터에 따라 상기 2개의 출력 신호 중 어느 하나를 선택하여 출력한다. 멀티플렉서(168)로부터의 출력 신호는 제 1 출력 단자(164) 및 제 2 출력 단자(165)로부터 출력된다.
또한, LUT(160)는 복수의 멀티플렉서를 사용하여 구성할 수 있다. 그리고, 복수의 멀티플렉서의 입력 단자 및 제어 단자 중 어느 것에 컨피규레이션 데이터가 입력되는 구성으로 할 수 있다.
LUT(160)는 도 5에 도시된 구성예를 사용하여 설명할 수 있다.
도 5의 (A)에서 LUT(160)는 2입력의 멀티플렉서를 7개(멀티플렉서(31), 멀티플렉서(32), 멀티플렉서(33), 멀티플렉서(34), 멀티플렉서(35), 멀티플렉서(36), 멀티플렉서(37)) 갖는다. 멀티플렉서(31) 내지 멀티플렉서(34)의 각 입력 단자에는 컨피규레이션 메모리(162)에 유지된 컨피규레이션 데이터에 대응하는 신호가 공급되고, 도 5의 (A)에서는 각 단자를 입력 단자(M1) 내지 입력 단자(M8)로 하였다. 또한, 도 5에서는, 도 4에 도시된 입력 단자(163)에 대응하는 3개의 단자를 각각 입력 단자(in1) 내지 입력 단자(in3)로 하였다.
멀티플렉서(31) 내지 멀티플렉서(34)의 각 제어 단자는 서로 접속되고, 이 제어 단자가 LUT(160)의 입력 단자(in3)에 상당한다. 멀티플렉서(31)의 출력 단자 및 멀티플렉서(32)의 출력 단자는 멀티플렉서(35)의 2개의 입력 단자에 접속되고, 멀티플렉서(33)의 출력 단자 및 멀티플렉서(34)의 출력 단자는 멀티플렉서(36)의 2개의 입력 단자에 접속된다. 멀티플렉서(35)의 제어 단자 및 멀티플렉서(36)의 제어 단자는 서로 접속되고, 이 제어 단자가 LUT(160)의 입력 단자(in2)에 상당한다. 멀티플렉서(35)의 출력 단자 및 멀티플렉서(36)의 출력 단자는 멀티플렉서(37)의 2개의 입력 단자에 접속된다. 멀티플렉서(37)의 제어 단자는 LUT(160)의 입력 단자(in1)에 상당한다. 멀티플렉서(37)의 출력 단자가 LUT(160)의 출력 단자(out)에 상당한다.
컨피규레이션 메모리(162)로부터 상기 컨피규레이션 메모리(162)에 유지된 컨피규레이션 데이터에 대응하는 신호가 입력 단자(M1) 내지 입력 단자(M8)에 입력됨으로써, LUT(160)에 의하여 수행되는 논리 연산의 종류를 정할 수 있다.
예를 들어, 도 5의 (A)에 도시된 LUT(160)에서, 컨피규레이션 메모리로부터 디지털 값이 "0", "1", "0", "1", "0", "1", "1", "1"인 이 컨피규레이션 메모리에 저장된 컨피규레이션 데이터에 대응하는 출력 신호를 입력 단자(M1) 내지 입력 단자(M8) 각각에 입력한 경우, 도 5의 (B)에 도시된 등가 회로의 기능을 실현할 수 있다.
또한, LUT(160)는 멀티플렉서 외에, 다이오드, 저항 소자, 논리 소자, 스위치의 어느 것 또는 모두를 더 가져도 좋다. 논리 소자로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클럭드 인버터 등을 사용할 수 있다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다.
또한, 도 5의 (A)에 도시된 LUT(160)를 사용하여, 도 5의 (B)에 도시된 바와 같은 3입력 1출력의 논리 연산을 수행하는 경우를 제시하였지만 이에 한정되지 않는다. LUT(160) 및 입력하는 컨피규레이션 데이터를 적절히 설정함으로써, 더 많은 입력 및 출력의 논리 연산을 실현할 수 있다.
PSE(302)에 제공되는, 트랜지스터의 오프 전류가 낮은 것을 이용하여 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 컨피규레이션 메모리의 일례를 도 6의 (A)에 도시하였다.
PSE(302)에 제공되는 도 6의 (A)의 컨피규레이션 메모리(118A)는 제 1 트랜지스터로서 OS 트랜지스터를 사용하여 컨피규레이션 메모리를 형성하는 구성예이다. OS 트랜지스터의 오프 전류가 낮다는 특성을 이용하여 컨피규레이션 메모리에 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 구성을 채용하면, Si 트랜지스터의 제작 공정 후에 OS 트랜지스터를 적층시켜 컨피규레이션 메모리를 제작할 수 있는 등, 제조 비용 삭감의 점에서 큰 장점이 있다.
도 6의 (A)에 도시된 컨피규레이션 메모리(118A)는 노드(memA)에 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억한다. 그리고, 유지된 컨피규레이션 데이터에 따라 단자(S1)와 단자(S2)의 접속을 제어한다.
도 6의 (A)에 도시된 컨피규레이션 메모리(118A)는 트랜지스터(511), 트랜지스터(512), 및 용량 소자(514)를 갖는다. 또한, 도면에서 트랜지스터(511)에는 OS 트랜지스터임을 나타내기 위하여 OS의 부호를 부여하였다. 또한, 트랜지스터(511)는 실시형태 1에서 설명한 제 1 트랜지스터에 상당한다.
도 6의 (A)에 도시된 컨피규레이션 메모리(118A)에서 트랜지스터(511)의 게이트는 워드선(502)에 접속된다. 또한, 트랜지스터(511)의 소스 및 드레인 중 한쪽은 데이터선(501)에 접속된다. 또한, 트랜지스터(511)의 소스 및 드레인 중 다른 쪽은 트랜지스터(512)의 게이트 및 용량 소자(514)에 접속된다. 트랜지스터(512)의 소스 및 드레인 중 한쪽은 단자(S1)에 접속된다. 트랜지스터(512)의 소스 및 드레인 중 다른 쪽은 단자(S2)에 접속된다.
도 6의 (A)에 도시된 컨피규레이션 메모리(118A)는 노드(memA)에 H레벨 또는 L레벨에 대응하는 전위를 컨피규레이션 데이터로서 유지한다. 트랜지스터(511)로서 오프 전류가 낮은 트랜지스터를 사용함으로써, 노드(memA)에 컨피규레이션 데이터를 기억할 수 있다. 컨피규레이션 메모리(118A)에서는 컨피규레이션 데이터의 전위에 따라 트랜지스터(512)의 도통 상태가 제어된다. 그리고, 트랜지스터(512)를 도통 상태로 하는 타이밍에서 단자(S1) 및 단자(S2) 사이의 온 상태 또는 오프 상태를 제어할 수 있는 스위치가 될 수 있다.
다음에, PLE(301)에 제공되는, 트랜지스터의 오프 전류가 낮은 것을 이용하여 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 컨피규레이션 메모리의 일례를 도 6의 (B)에 도시하였다. 이 컨피규레이션 메모리는 도 4의 (A), (B)에서 설명한 컨피규레이션 메모리(162)나 컨피규레이션 메모리(169)에 상당한다.
PLE(301)에 제공되는 도 6의 (B)의 컨피규레이션 메모리(118B)는 제 1 트랜지스터로서 OS 트랜지스터를 사용하여 컨피규레이션 메모리를 형성하는 구성예이다. OS 트랜지스터의 오프 전류가 낮다는 특성을 이용하여 컨피규레이션 메모리에 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억하는 구성을 채용하면, Si 트랜지스터의 제작 공정 후에 OS 트랜지스터를 적층시켜 컨피규레이션 메모리를 제작할 수 있는 등, 제조 비용 삭감의 점에서 큰 장점이 있다.
도 6의 (B)에 도시된 컨피규레이션 메모리(118B)는 노드(memB1) 및 노드(memB2)에 전하를 유지하고 상기 전하에 대응하는 전위를 컨피규레이션 데이터로서 기억한다. 그리고, 유지된 컨피규레이션 데이터에 따라 단자(OUT)에 H레벨 또는 L레벨의 전위를 출력한다.
도 6의 (B)에 도시된 컨피규레이션 메모리(118B)는 트랜지스터(531), 트랜지스터(535), 트랜지스터(532), 트랜지스터(536), 용량 소자(534), 및 용량 소자(538)를 갖는다. 또한, 도면에서 트랜지스터(531) 및 트랜지스터(535)에는 OS 트랜지스터임을 나타내기 위하여 OS의 부호를 부여하였다. 또한, 트랜지스터(531) 및 트랜지스터(535)는 실시형태 1에서 설명한 제 1 트랜지스터에 상당한다.
도 6의 (B)에 도시된 컨피규레이션 메모리(118B)에서 트랜지스터(531)의 게이트는 워드선(542)에 접속된다. 또한, 트랜지스터(531)의 소스 및 드레인 중 한쪽은 데이터선(541)에 접속된다. 또한, 트랜지스터(531)의 소스 및 드레인 중 다른 쪽은 트랜지스터(532)의 게이트 및 용량 소자(534)에 접속된다. 트랜지스터(532)의 소스 및 드레인 중 한쪽은 H레벨 전위를 공급하는 배선(VH)에 접속된다. 트랜지스터(532)의 소스 및 드레인 중 다른 쪽은 출력 단자(OUT)에 접속된다.
도 6의 (B)에 도시된 컨피규레이션 메모리(118B)에서 트랜지스터(535)의 게이트는 워드선(542)에 접속된다. 또한, 트랜지스터(535)의 소스 및 드레인 중 한쪽은 인버터(540)를 통하여 데이터선(541)에 접속된다. 또한, 트랜지스터(535)의 소스 및 드레인 중 다른 쪽은 트랜지스터(536)의 게이트 및 용량 소자(538)에 접속된다. 트랜지스터(536)의 소스 및 드레인 중 한쪽은 L레벨 전위를 공급하는 배선(VL)에 접속된다. 트랜지스터(536)의 소스 및 드레인 중 다른 쪽은 출력 단자(OUT)에 접속된다.
도 6의 (B)에 도시된 컨피규레이션 메모리(118B)는 노드(memB1)와 노드(memB2)에 한쪽이 H레벨, 다른 쪽이 L레벨이 되는 전위를 컨피규레이션 데이터로서 유지한다. 트랜지스터(531) 및 트랜지스터(535)로서 오프 전류가 낮은 트랜지스터를 사용함으로써, 노드(memB1) 및 노드(memB2)에 컨피규레이션 데이터를 기억할 수 있다. 컨피규레이션 메모리(118B)에서는 컨피규레이션 데이터의 전위에 따라 트랜지스터(532) 및 트랜지스터(536)의 도통 상태가 제어되고, 어느 한쪽만이 도통 상태가 된다. 그리고, 트랜지스터(532) 및 트랜지스터(536) 중 한쪽을 도통 상태로 하는 타이밍에서, 출력 단자(OUT)에 H레벨 또는 L레벨의 전위를 공급할 수 있다.
상술한 반도체 장치(100)가 갖는 프로그래머블 회로(112)의 회로 구성은 실시형태 1의 구성과 조합할 수 있다. 그러므로, 프로그래머블 회로(112)에서 컨피규레이션 데이터가 소실되기 전에 컨피규레이션 메모리(116)의 리컨피규레이션이 수행될 수 있어, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 데이터 소실에 대응하여 리컨피규레이션이 수행될 수 있어, 정기적으로 리컨피규레이션이 수행되는 구성에 비하여 소비 전력을 낮게 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 설명한 모니터 회로(114)의 회로 구성의 일례, 및 그 동작에 대하여 설명한다.
도 7에는 모니터 회로(114)의 회로 구성의 일례로서 모니터 회로(114A)의 블록도를 도시하였다. 모니터 회로(114A)는, 컨피규레이션 데이터로서 유지된 전하에 대응하는 전위 변동을 모니터링하기 위하여 제 2 트랜지스터를 갖는다. 이 제 2 트랜지스터는 트랜지스터 등에 의하여 유지되는 전위의 변동에 따라 얻어지는 모니터 신호를 컨트롤러(108)에 출력하는 기능을 갖는다.
도 7에 도시된 모니터 회로(114A)는 제 2 트랜지스터로서 트랜지스터(600)를 갖는다. 모니터 회로(114A)는 용량 소자(602), 트랜지스터(604), 트랜지스터(606), 트랜지스터(608), 트랜지스터(610), 플립플롭(612), 및 인버터(614)를 갖는다. 또한, 도 7에서 트랜지스터(600), 용량 소자(602), 및 트랜지스터(610)가 접속되는 노드를 노드(FN)로 하여 설명한다. 또한, 도 7에서 트랜지스터(606), 트랜지스터(608), 및 플립플롭(612)이 접속되는 노드를 노드(RS)로 하여 설명한다.
다음에, 도 7에 도시된 모니터 회로(114A)에서의 각 소자의 접속 관계에 대하여 설명한다.
트랜지스터(600)는 게이트에 워드선(WL)의 신호가 공급되고, 소스 및 드레인 중 한쪽에 비트선(BL)의 신호가 공급된다. 트랜지스터(600)의 소스 및 드레인 중 다른 쪽은 용량 소자(602)의 한쪽 전극 및 트랜지스터(610)의 게이트에 접속된다. 또한, 이하에서는 트랜지스터(600)가 n채널형 트랜지스터인 경우를 일례로서 설명한다.
용량 소자(602)는 한쪽 전극이 트랜지스터(600)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(610)의 게이트에 접속되고, 다른 쪽 전극이 그라운드에 접속된다. 또한, 용량 소자(602)의 다른 쪽 전극은 고정 전위선에 접속되면 좋고, 예를 들어 도 29의 (C)에 도시된 바와 같이 고전원 전위를 공급하는 전원선 등에 접속되는 구성이어도 좋다. 또한, 용량 소자(602)는 배선이나 트랜지스터의 기생 용량을 이용하면 생략할 수 있다.
트랜지스터(604)는 게이트에 인버터(614)를 통하여 제 1 클럭 신호(CLK1)가 공급되고, 소스 및 드레인 중 한쪽에 고전원 전위(VDD)가 공급된다. 트랜지스터(604)의 소스 및 드레인 중 다른 쪽은 트랜지스터(606)의 소스 및 드레인 중 한쪽에 접속된다. 또한, 이하에서는 트랜지스터(604)가 p채널형 트랜지스터인 경우를 일례로서 설명한다.
트랜지스터(606)는 게이트에 제 1 클럭 신호(CLK1)가 공급된다. 트랜지스터(606)는 소스 및 드레인 중 한쪽이 트랜지스터(604)의 소스 및 드레인 중 다른 쪽에 접속되고, 소스 및 드레인 중 다른 쪽이 플립플롭(612)의 리셋 단자(XR) 및 트랜지스터(608)의 소스 및 드레인 중 한쪽에 접속된다. 또한, 이하에서는 트랜지스터(606)가 p채널형 트랜지스터인 경우를 일례로서 설명한다.
트랜지스터(608)는 게이트에 제 1 클럭 신호(CLK1)가 공급된다. 트랜지스터(608)는 소스 및 드레인 중 한쪽이 플립플롭(612)의 리셋 단자(XR) 및 트랜지스터(606)의 소스 및 드레인 중 다른 쪽에 접속되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(610)의 소스 및 드레인 중 한쪽에 접속된다. 또한 이하에서는 트랜지스터(608)가 n채널형 트랜지스터인 경우를 일례로서 설명한다.
트랜지스터(610)는 게이트가 트랜지스터(600)의 소스 및 드레인 중 다른 쪽 및 용량 소자(602)의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 트랜지스터(608)의 소스 및 드레인 중 다른 쪽에 접속된다. 트랜지스터(610)의 소스 및 드레인 중 다른 쪽은 그라운드에 접속된다. 또한, 트랜지스터(610)의 소스 및 드레인 중 다른 쪽은 예를 들어 도 29에 도시된 바와 같이 고전원 전위보다 작은 전위를 공급하는 고정 전위선에 접속되면 좋다. 또한, 이하에서 트랜지스터(610)가 n채널형 트랜지스터인 경우를 일례로서 설명한다.
플립플롭(612)은 D 단자에 고전원 전위(VDD)가 공급된다. 플립플롭(612)의 리셋 단자(XR)는 트랜지스터(606)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(608)의 소스 및 드레인 중 한쪽에 접속된다. 플립플롭(612)은 클럭 단자(C1)에 제 1 클럭 신호(CLK1)가 공급되고, 클럭 단자(C2)에 제 2 클럭 신호(CLK2)가 공급된다. 플립플롭(612)의 출력 단자(Q)에는 제 1 모니터 신호(Moni_out[0])가 공급된다. 또한, 이하에서 플립플롭(612)은 비동기 리셋이 제공된 D플립플롭인 경우를 일례로서 설명한다.
또한, 도 7에 도시된 모니터 회로(114A)에서 트랜지스터(600)로서 OS 트랜지스터를 사용하고, 트랜지스터(604), 트랜지스터(606), 트랜지스터(608), 트랜지스터(610), 플립플롭(612)을 구성하는 트랜지스터, 및 인버터(614)를 구성하는 트랜지스터로서는 Si 트랜지스터를 사용하는 구성이 바람직하다. 이러한 구성으로 하면, Si 트랜지스터 위에 OS 트랜지스터를 적층시켜 제작할 수 있는 등, 제조 비용 삭감의 점에서 큰 장점이 있다.
또한, 도 7에 도시된 트랜지스터(600)에는 OS 트랜지스터임을 나타내기 위하여 OS의 부호를 부여하였다. 또한, 트랜지스터(600)는 실시형태 1에서 설명한 제 2 트랜지스터에 상당한다.
여기서, 고정 전위나 고전원 전위(VDD) 등을 공급하는 배선은 예를 들어 도 30에 도시된 바와 같이 전원 회로(180) 및 전원 회로(182)에 접속된다.
여기까지가 도 7에 도시된 모니터 회로(114A)에서의 각 소자의 접속 관계에 대한 설명이다.
도 7에 도시된 모니터 회로(114A)에서는, 프로그래머블 회로(112)가 갖는 컨피규레이션 메모리(116)에 컨피규레이션 데이터가 공급될 때, 비트선(BL)에 H레벨 전위를 공급하고 워드선(WL)을 H레벨로 하고, 비트선(BL)의 H레벨 전위를 노드(FN)에 유지한다. 노드(FN)의 전위는 트랜지스터(600)를 오프 상태로 함으로써 유지된다.
노드(FN)에서는, 실시형태 2에서 설명한 노드(memA), 노드(memB1) 및 노드(memB2)와 마찬가지로 전하를 유지한다. 따라서, 노드(FN)의 전위 변화를 모니터링함으로써 컨피규레이션 데이터의 전위 변화를 모니터링할 수 있다.
노드(FN)의 전하에 대응하는 전위가 트랜지스터(610)의 게이트에 공급된다. 그러므로 노드(FN)의 전위는 트랜지스터(610)의 소스와 드레인 간이 도통 상태에 반영될 수 있다.
또한, 노드(RS)에서는 제 1 클럭 신호(CLK1)의 토글 동작에 의하여, 트랜지스터(604)와 트랜지스터(606)를 통한 전하 충전, 및 트랜지스터(608)와 트랜지스터(610)를 통한 전하 방전이 수행된다. 이 전하 방전은 트랜지스터(610)의 소스와 드레인 간의 도통 상태(즉 노드(FN)의 전하에 대응하는 전위)에 의하여 제어된다. 따라서, 트랜지스터(610)의 소스와 드레인 간의 도통 상태는 노드(RS)의 전위가 변화될 때 변환할 수 있다.
노드(RS)의 전위가 변화됨으로써, 플립플롭(612)에서는 출력 단자(Q)의 제 1 모니터 신호(Moni_out[0])의 전위가 변화되고, 상기 전위 변화를 트리거로 하여 리컨피규레이션이 수행되는 구성으로 할 수 있다.
도 7에서는 인버터(614)가 제공된 경우의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도 24에 도시된 바와 같이 제 3 클럭 신호(CLK3)를 사용하여도 좋다.
또한, 트랜지스터(604), 트랜지스터(606), 트랜지스터(608), 트랜지스터(610)는 도 25에 도시된 바와 같이 다양한 회로 구성을 가질 수 있다. 또한, 이 경우에도 도 26에 도시된 바와 같이 제 3 클럭 신호(CLK3)를 사용하여도 좋다.
다음에 도 7에 도시된 회로도의 타이밍 차트를 도 8에 도시하였다.
도 8에 도시된 타이밍 차트에서는 워드선(WL)의 신호를 WS, 비트선(BL)의 신호를 DATA로 하였다. WS, DATA 외에, 도 8에 도시된 타이밍 차트에서는 제 1 클럭 신호인 CLK1, 제 2 클럭 신호인 CLK2, 노드(FN)의 전위인 FN, 노드(RS)의 전위인 RS, 및 제 1 모니터 신호인 Moni_out[0]을 도시하였다.
도 8에 도시된 타이밍 차트에서는 초기 상태로서 DATA, WS, FN을 L레벨로 한다. 이 때, RS에 L레벨은 공급되지 않는다. 또한, CLK1의 L레벨로부터 H레벨로의 신호 변화(이하, 상승이라고 함), H레벨로부터 L레벨로의 신호 변화(이하, 하강이라고 함)에 의하여 트랜지스터(604) 및 트랜지스터(606)에서 순간적으로 전류가 흘러 RS가 H레벨이 된다. RS는 플립플롭(612)의 리셋 신호이며 H레벨일 때는 플립플롭(612)은 비리셋 상태가 된다.
우선, 시각(T1)에서 DATA와 WS를 H레벨로 한다. 트랜지스터(600)의 게이트에 H레벨 전위가 인가되기 때문에, 소스와 드레인 간이 도통 상태가 된다. 그리고, DATA의 H레벨 전위가 FN에 공급되어 FN은 VDD와 같은 정도의 전위(즉 H 레벨 전위)가 된다. 제 1 클럭 신호(CLK1)가 L레벨이기 때문에 RS, Moni_out[0]은 H레벨을 유지한다.
시각(T2)에서 WS를 L레벨로 한다. 또한, 제 1 클럭 신호(CLK1)가 H레벨이 되면 트랜지스터(608)가 도통 상태가 되어 RS는 L레벨이 된다. RS가 L레벨이 되면 플립플롭(612)은 리셋 상태가 되어 Moni_out[0]은 L레벨이 된다.
시각(T3)에서 DATA를 L레벨로 한다. FN이 H레벨을 유지함으로써 트랜지스터(610)를 통하여 전류가 흐르기 때문에 RS는 L레벨로 유지된다. 플립플롭(612)은 리셋 상태이기 때문에 Moni_out[0]은 L레벨을 유지한다.
시각(T4)에서 FN의 전위가 저하되고 RS에 그라운드 전위를 공급하지 못하게 되면 CLK1의 상승 및 하강의 타이밍에서 트랜지스터(604) 및 트랜지스터(606)에 전류가 흐르기 때문에 RS의 전위는 서서히 상승된다. 따라서, RS는 리셋 회로의 논리 문턱값을 넘어 플립플롭(612)은 비리셋 상태가 된다.
시각(T5)에서 CLK2가 H레벨이 되면 플립플롭(612)에서의 마스터 래치에 H레벨이 공급된다.
시각(T6)에서 CLK1이 H레벨이 되면 플립플롭(612)에서는 마스터 래치의 H레벨이 슬레이브 래치에 공급되고, Moni_out[0]은 H레벨을 출력한다.
Moni_out[0]의 H레벨 출력을 트리거로 하여 컨트롤러(108)는 리컨피규레이션 제어를 시작할 수 있다. 리컨피규레이션이 시작되면 동작이 시각(T1)으로 되돌아가고, 도 8의 타이밍 차트가 반복적으로 실행된다.
또한, 도 7 및 도 8을 사용하여 모니터 회로(114)의 회로 구성의 일례를 설명하였지만, 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 예를 들어 도 9, 도 10에 도시된 바와 같은 구성이어도 좋다.
모니터 회로(114)의 회로 구성의 일례로서 모니터 회로(114B)의 블록도를 도 9에 도시하였다. 모니터 회로(114B)에서 모니터 회로(114A)와 다른 점은 플립플롭(612)에 더하여 플립플롭(613)이 제공되어 시프트 레지스터를 구성하는 점이다.
시프트 레지스터를 구성함으로써, 모니터 회로(114B)는 노이즈 등 예상하지 못하는 요인에 의하여 RS의 전위가 순간적으로 H레벨이 되더라도 리컨피규레이션 동작이 수행되는 것을 피할 수 있다. 따라서, 모니터 회로(114B)를 구비하는 반도체 장치는 노이즈 등에 의하여 RS의 전위가 순간적으로 변동되더라도 안정적인 동작을 수행할 수 있다.
플립플롭(613)은 D 단자에 제 1 모니터 신호(Moni_out[0])가 공급된다. 플립플롭(613)의 리셋 단자(XR)는 트랜지스터(606)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(608)의 소스 및 드레인 중 한쪽에 접속된다. 플립플롭(613)은 클럭 단자(C1)에 제 1 클럭 신호(CLK1)가 공급되고, 클럭 단자(C2)에 제 2 클럭 신호(CLK2)가 공급된다. 플립플롭(613)의 출력 단자(Q)에는 제 2 모니터 신호(Moni_out[1])가 공급된다. 또한, 이하에서 플립플롭(613)은 비동기 리셋이 제공된 D플립플롭인 경우를 일례로서 설명한다.
다음에, 도 9에 도시된 회로도의 타이밍 차트를 도 10에 도시하였다.
도 10에 도시된 타이밍 차트에서는 도 8에 도시된 신호에 더하여 제 2 모니터 신호인 Moni_out[1]을 도시하였다.
도 10에 도시된 타이밍 차트의 동작은 시각(T6)까지는 도 8에서 설명한 내용과 마찬가지이기 때문에, 그 후의 동작에 대하여 설명한다.
시각(T7)에서 Moni_out[0]의 H레벨이 플립플롭(613)의 D 단자에 공급되기 때문에 CLK2가 H레벨이 되면 플립플롭(613)에서의 마스터 래치에 H레벨이 공급된다.
시각(T8)에서 CLK1이 H레벨이 되면 플립플롭(613)에서는 마스터 래치의 H레벨이 슬레이브 래치에 공급되고, Moni_out[1]은 H레벨을 출력한다.
Moni_out[1]의 H레벨 출력을 트리거로 하여 컨트롤러(108)는 리컨피규레이션 제어를 시작할 수 있다. 리컨피규레이션이 시작되면 동작이 시각(T1)으로 되돌아가고, 도 10의 타이밍 차트가 반복적으로 실행된다.
또한, 도 7 및 도 8, 도 9 및 도 10을 사용하여 모니터 회로(114)의 회로 구성의 일례를 설명하였지만, 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 예를 들어 도 11 내지 도 13에 도시된 바와 같은 구성이어도 좋다.
모니터 회로(114)의 회로 구성의 일례로서 모니터 회로(114C)의 블록도를 도 11에 도시하였다. 모니터 회로(114C)에서 모니터 회로(114B)와 다른 점은 트랜지스터(604) 및 인버터(614)가 생략된 점이다.
또한, 트랜지스터(606), 트랜지스터(608), 트랜지스터(610)는 도 27에 도시된 바와 같이 다양한 회로 구성을 가질 수 있다.
다음에, 도 11에 도시된 회로도의 타이밍 차트를 도 13에 도시하였다.
또한, 도 13을 설명하기 위하여 도 12에는 플립플롭(612) 및 플립플롭(613)의 회로 구성의 일례를 도시하였다. 도 12에는, 아날로그 스위치(630), NAND(632), 클럭 입력형 인버터(634), 아날로그 스위치(636), 인버터(638), 클럭 입력형 NAND(640)를 도시하였다. 도 12 중 마스터 래치와 슬레이브 래치 사이의 노드를 노드(m1)로 하여 도 13에서 설명한다. 또한, 도 12 중 CLK1B, CLK2B는 CLK1, CLK2의 반전 신호이다.
도 13에 도시된 타이밍 차트의 동작에서 도 10에 도시된 타이밍 차트와 다른 점은 트랜지스터(604)가 생략됨에 의하여 RS에서의 전하 충방전이 큰 점, RS의 전하 변동에 의하여 Moni_out[0]이 변동되는 점이다.
Moni_out[0]이 변동된 경우에도, Moni_out[1]의 H레벨 출력을 트리거로 하여 컨트롤러(108)는 리컨피규레이션 제어를 시작할 수 있다. 따라서, 도 11에 도시된 모니터 회로(114C)는 도 10에 도시된 타이밍 차트와 같이 기능할 수 있다.
또한, 도 7 및 도 8, 도 9 및 도 10, 도 11 및 도 13을 사용하여 모니터 회로(114)의 회로 구성의 일례를 설명하였지만, 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 예를 들어 도 14 및 도 15에 도시된 바와 같은 구성이어도 좋다.
모니터 회로(114)의 회로 구성의 일례로서 모니터 회로(114D)의 블록도를 도 14에 도시하였다. 모니터 회로(114D)에서 모니터 회로(114B)와 다른 점은 인버터(614)를 생략하여 트랜지스터(604)의 게이트를 노드(FN)에 접속시킨 점이다.
또한, 트랜지스터(604), 트랜지스터(606), 트랜지스터(608), 트랜지스터(610)는 도 28에 도시된 바와 같이 다양한 회로 구성을 가질 수 있다.
다음에, 도 14에 도시된 회로도의 타이밍 차트를 도 15에 도시하였다.
도 15에 도시된 타이밍 차트의 동작에서 도 10에 도시된 타이밍 차트와 다른 점은 인버터(614)가 생략됨에 의한 점이다.
Moni_out[0]이 변동된 경우에도, Moni_out[1]의 H레벨 출력을 트리거로 하여 컨트롤러(108)는 리컨피규레이션 제어를 시작할 수 있다. 따라서, 도 14에 도시된 모니터 회로(114D)는 도 10에 도시된 타이밍 차트와 같이 기능할 수 있다.
상술한 반도체 장치(100)가 갖는 모니터 회로(114A) 내지 모니터 회로(114D)의 회로 구성은 실시형태 1의 구성과 조합할 수 있다. 그러므로, 프로그래머블 회로(112)에서 컨피규레이션 데이터가 소실되기 전에 컨피규레이션 메모리(116)의 리컨피규레이션이 수행될 수 있어, 신뢰성이 뛰어난 반도체 장치로 할 수 있다. 또한, 데이터 소실에 대응하여 리컨피규레이션이 수행될 수 있어, 정기적으로 리컨피규레이션이 수행되는 구성에 비하여 소비 전력을 낮게 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에서 설명한 오프 전류가 낮은 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체층에 대하여 설명한다.
트랜지스터의 반도체층 중 채널 형성 영역에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 또한, In 및 Zn에 더하여 산소를 강하게 결합시키는 스테빌라이저를 갖는 것이 바람직하다. 스테빌라이저로서는 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 및 알루미늄(Al) 중 적어도 어느 하나를 가지면 좋다.
또한 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수 종을 가져도 좋다.
트랜지스터의 반도체층으로서 사용되는 산화물 반도체로서는, 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등이 있다.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자수비를 갖는 In-Ga-Zn계 산화물이나 그 근방의 조성을 갖는 산화물을 사용하면 좋다.
반도체층을 구성하는 산화물 반도체막에 수소가 다량으로 포함되면, 산화물 반도체와 결합함으로써 수소의 일부가 도너가 되어, 캐리어인 전자를 발생시킨다. 이로 인하여 트랜지스터의 문턱 전압이 음 방향으로 시프트된다. 그러므로, 산화물 반도체막을 형성한 후에 탈수화 처리(탈수소화 처리)를 수행하여 산화물 반도체막으로부터 수소 또는 수분을 제거함으로써 불순물이 가능한 한 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)로 인하여 산화물 반도체막에서 산소가 감소되는 경우가 있다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)로 인하여 증가된 산소 결손을 보전하기 위하여 산소를 산화물 반도체막에 추가하거나, 또는 산소를 공급하여 산화물 반도체막의 산소 결손을 보전하는 것이 바람직하다. 본 명세서 등에서 산화물 반도체막에 산소를 공급하는 일을 가(加)산소화 처리라고 기재하는 경우가 있고, 또는 산화물 반도체막에 포함되는 산소를 화학량론적 조성보다 많게 하는 일을 과(過)산소화 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의하여 수소 또는 수분이 제거되고, 가산소화 처리에 의하여 산소 결손을 보전함으로써, i형(진성)화 또는 i형에 한없이 가까운(실질적으로 i형(진성)인) 산화물 반도체막으로 할 수 있다. 또한, 실질적으로 i형이라는 것은 산화물 반도체막 내에 도너에서 유래하는 캐리어가 매우 적고(제로에 가까움) 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하, 특히 바람직하게는 8×1011/cm3 미만, 더 바람직하게는 1×1011/cm3 미만, 더욱 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상임을 말한다.
또한, 이와 같이 i형 또는 실질적으로 i형인 산화물 반도체막을 구비한 트랜지스터는 매우 우수한 오프 전류 특성을 실현할 수 있다. 예를 들어, 산화물 반도체막을 사용한 트랜지스터가 오프 상태일 때의 드레인 전류를, 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, n채널형 트랜지스터의 경우, 게이트 전압이 문턱 전압보다도 충분히 작은 상태를 말한다. 구체적으로는, 게이트 전압이 문턱 전압보다도 1V 이상, 2V 이상, 또는 3V 이상 작으면, 트랜지스터는 오프 상태로 된다.
또한, 산화물 반도체막은, 단결정 구조의 산화물 반도체(이하, 단결정 산화물 반도체라고 함), 다결정 구조의 산화물 반도체(이하, 다결정 산화물 반도체라고 함), 미결정 구조의 산화물 반도체(이하, 미결정 산화물 반도체라고 함), 및 비정질 구조의 산화물 반도체(이하, 비정질 산화물 반도체라고 함) 중 하나 이상으로 구성되어도 좋다. 또한, 산화물 반도체막은 CAAC-OS막으로 구성되어도 좋다. 또한, 산화물 반도체막은 비정질 산화물 반도체 및 결정립을 갖는 산화물 반도체로 구성되어도 좋다. 이하에서는 대표적인 예로서 CAAC-OS 및 미결정 산화물 반도체에 대하여 설명한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들 간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
도 16의 (A)는 CAAC-OS막의 단면 TEM상이다. 또한, 도 16의 (B)는 도 16의 (A)를 더 확대한 단면 TEM상이고, 이해를 쉽게 하기 위하여 원자 배열을 강조하여 표시하였다.
도 16의 (C)는, 도 16의 (A)의 A-O-A' 간에서, 동그라미로 둘러싼 영역(직경 약 4nm)의 국소적인 푸리에 변환상이다. 도 16의 (C)로부터, 각 영역에서 c축 배향성을 확인할 수 있다. 또한, A-O 간과 O-A' 간에서는, c축의 방향이 다르기 때문에, 다른 그레인인 것이 시사된다. 또한, A-O 간에서는, c축의 각도가 14.3°, 16.6°, 26.4°와 같이 조금씩 연속적으로 변화하고 있음을 알 수 있다. 마찬가지로, O-A' 간에서는, c축의 각도가 -18.3°, -17.6°, -15.9°로 조금씩 연속적으로 변화하고 있음을 알 수 있다.
또한, CAAC-OS막에 대하여 전자 회절을 수행하면, 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면에 대하여, 예를 들어 1nm 이상 30nm 이하의 전자빔을 사용하는 전자 회절(나노빔 전자 회절이라고도 함)을 수행하면 스폿이 관측된다(도 17의 (A) 참조).
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한 CAAC-OS막에 포함되는 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기인 경우도 포함된다. 다만 CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역이 형성되는 경우가 있다. 예를 들어 평면 TEM상으로부터 2500nm2 이상, 5μm2 이상 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부들 간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않는 경우도 있다.
또한, CAAC-OS막 내에서 c축 배향된 결정부의 분포는 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 되는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막은, 불순물이 첨가된 영역이 변질되고, 부분적으로 c축 배향된 결정부의 비율이 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 산화물 반도체막의 주성분 이외의 원소(수소, 탄소, 실리콘, 전이 금속 원소 등)이다. 특히 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온이라고도 함)을 갖게 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어 TEM에 의한 관찰상에서 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 프로브 직경(예를 들어 50nm 이상)이 큰 전자빔을 사용하여 nc-OS막에 대하여 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 결정부의 크기와 가깝거나 결정부보다 프로브 직경이 작은 전자빔을 사용하여 nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 링 형상의 영역에 복수의 스폿이 관측되는 경우가 있다(도 17의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 간에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노빔 전자 회절을 사용함으로써 구조 해석이 가능해지는 경우가 있다.
도 17의 (C)는 전자총실(electron gun chamber)(70), 전자총실(70) 아래의 광학계(72), 광학계(72) 아래의 시료실(74), 시료실(74) 아래의 광학계(76), 광학계(76) 아래의 관찰실(80), 관찰실(80)에 설치된 카메라(78), 및 관찰실(80) 아래의 필름실(82)을 구비하는 투과 전자 회절 측정 장치를 도시한 것이다. 카메라(78)는 관찰실(80) 내부를 향하여 설치된다. 또한, 필름실(82)을 구비하지 않아도 된다.
또한, 도 17의 (D)는 도 17의 (C)에 도시된 투과 전자 회절 측정 장치 내부의 구조를 도시한 것이다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(70)에 설치된 전자총으로부터 방출된 전자가, 광학계(72)를 통하여 시료실(74)에 배치된 물질(88)에 조사된다. 물질(88)을 통과한 전자는, 광학계(76)를 통하여 관찰실(80) 내부에 설치된 형광판(92)에 입사한다. 형광판(92)에서는, 입사한 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(78)는 형광판(92)을 향하여 설치되어 있고, 형광판(92)에 나타난 패턴을 촬영하는 것이 가능하다. 카메라(78)의 렌즈 중앙, 및 형광판(92)의 중앙을 통과하는 직선과 형광판(92)의 상면이 이루는 각도는, 예를 들어, 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 상기 각도가 작을수록, 카메라(78)로 촬영되는 투과 전자 회절 패턴의 왜곡이 커진다. 다단, 미리 상기 각도를 알고 있으면, 얻어진 투과 전자 회절 패턴의 왜곡을 보정할 수도 있다. 또한, 카메라(78)를 필름실(82)에 설치하여도 좋은 경우가 있다. 예를 들어, 카메라(78)를 필름실(82)에, 전자(84)의 입사 방향과 대향하도록 설치하여도 좋다. 이 경우, 형광판(92)의 이면으로부터 왜곡이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(74)에는 시료인 물질(88)을 고정하기 위한 홀더가 설치된다. 홀더는 물질(88)을 통과하는 전자를 투과하는 구조를 갖는다. 홀더는, 예를 들어, 물질(88)을 X축, Y축, Z축 등으로 이동시키는 기능을 가져도 좋다. 홀더의 이동 기능은 예를 들어, 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1μm 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 이들 범위는 물질(88)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 상술한 투과 전자 회절 측정 장치를 사용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 17의 (D)에 도시된 바와 같이 나노빔인 전자(84)가 물질에 조사되는 위치를 변화시킴(스캔함)으로써, 물질의 구조가 변화되는 모습을 확인할 수 있다. 이 때, 물질(88)이 CAAC-OS막이면, 도 17의 (A)와 같은 회절 패턴이 관측된다. 또는, 물질(88)이 nc-OS막이면, 도 17의 (B)에 도시한 바와 같은 회절 패턴이 관측된다.
그런데, 물질(88)이 CAAC-OS막인 경우도, nc-OS막 등과 같은 회절 패턴이 부분적으로 관측되는 경우가 있다. 따라서, CAAC-OS막의 질이 좋은지 나쁜지는, 일정 범위에서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS막이면, CAAC화율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 보다 바람직하게는 95% 이상이 된다. 또한, CAAC-OS막과 상이한 회절 패턴이 관측되는 영역의 비율을 비CAAC화율이라고 표기한다.
일례로서, 성막 직후(as-sputtered로 표기함), 또는 산소를 포함하는 분위기에서의 450℃ 가열 처리 후의 CAAC-OS막을 갖는 각 시료의 상면에 대하여, 스캔하면서 투과 전자 회절을 수행하여 회절 패턴을 취득하였다. 여기서는, 5nm/sec의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써 CAAC화율을 도출하였다. 또한, 전자빔으로서는, 프로브 직경이 1nm인 나노빔을 사용하였다. 또한, 동일한 측정은 6개의 시료에 대하여 수행하였다. 그리고 CAAC화율의 산출에는 6개의 시료에서의 평균값을 이용하였다.
각 시료에서의 CAAC화율을 도 18의 (A)에 나타내었다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)이었다. 또한, 450℃ 가열 처리 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)이었다. 성막 직후와 비교하여 450℃ 가열 처리 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들어 400℃ 이상)의 가열 처리에 의하여, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 또한, 500℃ 미만의 가열 처리에서도 높은 CAAC화율을 갖는 CAAC-OS막이 얻어지는 것을 알 수 있다.
여기서, CAAC-OS막과 상이한 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인할 수 없었다. 따라서, 가열 처리에 의하여, nc-OS막과 같은 구조를 갖는 영역이, 인접하는 영역의 구조의 영향을 받아서 재배열하여 CAAC화되는 것이 시사된다.
도 18의 (B) 및 (C)는, 성막 직후 및 450℃ 가열 처리 후의 CAAC-OS막의 평면 TEM상이다. 도 18의 (B) 및 (C)를 비교함으로써, 450℃ 가열 처리 후의 CAAC-OS막은 막질이 보다 균질한 것을 알 수 있다. 즉, 높은 온도에서의 가열 처리에 의하여, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이러한 측정 방법을 사용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능해지는 경우가 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재되는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 개시되는 발명의 일 형태에 따른 반도체 장치에 사용되는 트랜지스터의 단면 구조의 일례에 대하여 도면을 참조하여 설명한다.
도 19는 발명의 일 형태에 따른 회로부의 단면 구조의 일부를 일례로서 도시한 것이다. 또한, 도 19에서는 실시형태 3의 도 7에 도시된 트랜지스터(600), 및 트랜지스터(610)의 단면 구조를 일례로서 도시하였다. 또한, 파선 A1-A2로 나타낸 영역은 트랜지스터(600) 및 트랜지스터(610)의 채널 길이 방향의 구조를 도시한 것이고, 파선 A3-A4로 나타낸 영역은 트랜지스터(600) 및 트랜지스터(610)의 채널 폭 방향의 구조를 도시한 것이다. 다만, 본 발명의 일 형태에서는 트랜지스터(600)의 채널 길이 방향과 트랜지스터(610)의 채널 길이 방향이 반드시 일치되지 않아도 된다.
또한, 채널 길이 방향이란, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 영역간에서 캐리어가 최단 거리로 이동하는 방향을 말하고 채널 폭 방향이란, 채널 길이 방향에 수직인 방향을 말한다.
또한, 도 19는 단결정 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(600) 위에, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(610)가 형성되는 경우의 예를 도시한 것이다.
트랜지스터(610)는 비정질, 미결정, 다결정, 또는 단결정인, 실리콘 또는 게르마늄 등으로 이루어진 반도체막 또는 반도체 기판에 채널 형성 영역을 가져도 좋다. 또는, 트랜지스터(610)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 가져도 좋다. 모든 트랜지스터가 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 갖는 경우, 트랜지스터(610)는 트랜지스터(600) 위에 적층되지 않아도 되고 트랜지스터(610)와 트랜지스터(600)는 동일한 층에 형성되지 되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(610)를 형성하는 경우, 상기 박막에는 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의하여 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
트랜지스터(610)가 형성되는 반도체 기판(400)으로서는 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 등을 사용할 수 있다. 도 19는 단결정 실리콘 기판을 기판(400)으로서 사용하는 경우의 예를 도시한 것이다.
또한, 트랜지스터(610)는 소자 분리법에 의하여 다른 소자와 전기적으로 분리되어 있다. 소자 분리법으로서는 트렌치 분리(STI: Shallow Trench Isolation)법 등을 채용할 수 있다. 도 19는 트렌치 분리법으로 트랜지스터(610)를 전기적으로 분리하는 경우의 예를 도시한 것이다. 구체적으로, 도 19는 에칭 등으로 기판(400)에 형성된 트렌치를 산화 실리콘 등이 포함된 절연물로 매립시킨 후, 이 절연물을 에칭 등으로 부분적으로 제거함으로써 형성되는 소자 분리 영역(401)에 의하여 트랜지스터(610)를 소자 분리하는 경우의 예를 도시한 것이다.
또한, 트렌치 이외의 영역에 존재하는 기판(400)의 볼록부에는 트랜지스터(610)의 불순물 영역(402) 및 불순물 영역(403)과, 불순물 영역(402)과 불순물 영역(403)에 끼워진 채널 형성 영역(404)이 제공된다. 또한, 트랜지스터(610)는 채널 형성 영역(404)을 덮는 절연막(405)과, 절연막(405)을 개재하여 채널 형성 영역(404)과 중첩되는 게이트 전극(406)을 갖는다.
트랜지스터(610)에서는 절연막(405)을 개재하여 채널 형성 영역(404)의 볼록부의 측부 및 상부와 게이트 전극(406)이 중첩됨으로써 채널 형성 영역(404)의 측부와 상부를 포함한 넓은 범위에서 캐리어가 흐른다. 그러므로, 기판 위에서의 트랜지스터(610)의 점유 면적을 작게 억제하면서 트랜지스터(610)에서의 캐리어 이동량을 증가시킬 수 있다. 이로써 트랜지스터(610)의 온 전류는 커지고 전계 효과 이동도도 높일 수 있다. 특히 채널 형성 영역(404)의 볼록부의 채널 폭 방향의 길이(채널 폭)을 W, 채널 형성 영역(404)의 볼록부의 막 두께를 T로 할 때, 채널 폭 W에 대한 막 두께 T의 비에 상당하는 종횡비가 높은 경우, 캐리어가 흐르는 범위는 더 넓어지기 때문에 트랜지스터(610)의 온 전류를 더 크게 할 수 있고 전계 효과 이동도도 더 높일 수 있다.
또한, 벌크 반도체 기판을 사용한 트랜지스터(610)의 경우, 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(610) 위에는 절연막(411)이 제공된다. 절연막(411)에는 개구부가 형성된다. 그리고, 상기 개구부에는, 불순물 영역(402)에 전기적으로 접속되는 도전막(412), 불순물 영역(403)에 전기적으로 접속되는 도전막(413), 및 게이트 전극(406)에 전기적으로 접속되는 도전막(414)이 형성된다.
그리고, 도전막(412)은 절연막(411) 위에 형성된 도전막(416)에 전기적으로 접속되고, 도전막(413)은 절연막(411) 위에 형성된 도전막(417)에 전기적으로 접속되고, 도전막(414)은 절연막(411) 위에 형성된 도전막(418)에 전기적으로 접속된다.
도전막(416) 내지 도전막(418) 위에는 절연막(420)이 제공된다. 그리고, 절연막(420) 위에는 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(421)이 제공된다. 절연막(421)은 밀도가 높고 치밀할수록, 또한 댕글링 본드가 적고 화학적으로 안정적일수록 블로킹 효과가 더 높다. 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(421)에는 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 사용할 수 있다. 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(421)에는 예를 들어 질화 실리콘, 질화 산화 실리콘 등을 사용할 수 있다.
절연막(421) 위에는 절연막(422)이 제공되고 절연막(422) 위에는 트랜지스터(600)가 제공된다.
트랜지스터(600)는 절연막(422) 위에, 산화물 반도체를 포함하는 반도체막(430), 반도체막(430)에 전기적으로 접속되는 소스 전극 또는 드레인 전극으로서 기능하는 도전막(432) 및 도전막(433), 반도체막(430)을 덮는 게이트 절연막(431), 및 게이트 절연막(431)을 개재하여 반도체막(430)과 중첩되는 게이트 전극(434)을 갖는다. 또한, 절연막(420) 내지 절연막(422)에는 개구부가 형성되고, 도전막(433)은 상기 개구부에서 도전막(418)에 접속된다.
또한, 도 19에서 트랜지스터(600)는 게이트 전극(434)을 반도체막(430)의 한쪽 측에 적어도 가지면 좋지만, 절연막(422)을 개재하여 반도체막(430)과 중첩되는 게이트 전극을 더 가져도 좋다.
트랜지스터(600)가 한 쌍의 게이트 전극을 갖는 경우, 한쪽 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 공급되고, 다른 쪽 게이트 전극에는 다른 곳으로부터 전위가 공급되어도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 높이의 전위가 공급되어도 좋고, 다른 쪽 게이트 전극에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 다른 쪽 게이트 전극에 공급하는 전위의 높이를 제어 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 도 19에서는 트랜지스터(600)가, 하나의 게이트 전극(434)에 대응하는 하나의 채널 형성 영역을 갖는 싱글 게이트 구조인 경우를 예시하였다. 그러나, 트랜지스터(600)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써 하나의 활성층에 복수의 채널 형성 영역을 갖는 멀티 게이트 구조이어도 좋다.
또한, 도 19는 트랜지스터(600)에 포함되는 반도체막(430)이 절연막(422) 위에 순차적으로 적층된 산화물 반도체막(430a) 내지 산화물 반도체막(430c)을 갖는 경우의 예를 도시한 것이다. 다만, 본 발명의 일 형태에서는 트랜지스터(600)에 포함되는 반도체막(430)이 금속 산화물막의 단막으로 구성되어도 좋다.
절연막(422)은 가열함으로써 산소의 일부를 산화물 반도체막(430a) 내지 산화물 반도체막(430c)에 공급하는 기능을 갖는 절연막인 것이 바람직하다. 또는, 절연막(422)은 결함이 적은 것이 바람직하고 대표적으로는 ESR 측정을 하였을 때에 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다.
절연막(422)은 가열함으로써 상기 산소의 일부를 산화물 반도체막(430a) 내지 산화물 반도체막(430c)에 공급하는 기능을 갖기 때문에 산화물인 것이 바람직하고 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등을 사용할 수 있다. 절연막(422)은 플라즈마 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의하여 형성할 수 있다.
또한 본 명세서에서, 산화 질화물은 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화물은 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 도 19에 도시된 트랜지스터(600)는 채널 영역이 형성되는 산화물 반도체막(430b)의 단부 중 도전막(432) 및 도전막(433)과 중첩되지 않는 단부, 바꿔 말하면 도전막(432) 및 도전막(433)이 위치하는 영역과 상이한 영역에 위치하는 단부와, 게이트 전극(434)이 중첩되는 구성을 갖는다. 산화물 반도체막(430b)의 단부는 상기 단부를 형성하기 위한 에칭으로 플라즈마에 노출될 때에 에칭 가스로부터 생긴 염소 라디칼, 불소 라디칼 등이 산화물 반도체를 구성하는 금속 원소와 결합되기 쉽다. 따라서 산화물 반도체막의 단부에서는 상기 금속 원소와 결합된 산소가 이탈되기 쉬운 상태에 있기 때문에 산소 결손이 형성되어 n형화되기 쉽다고 생각할 수 있다. 하지만, 도 19에 도시된 트랜지스터(600)에서는 도전막(432) 및 도전막(433)과 중첩되지 않는 산화물 반도체막(430b)의 단부와, 게이트 전극(434)이 중첩되기 때문에 게이트 전극(434)의 전위를 제어함으로써 상기 단부에서의 전계를 제어할 수 있다. 따라서 산화물 반도체막(430b)의 단부를 통하여 도전막(432)과 도전막(433) 사이를 흐르는 전류를 게이트 전극(434)에 공급되는 전위에 의하여 제어할 수 있다. 이와 같은 트랜지스터(600) 구조를 Surrounded Channel(S-Channel) 구조라고 부른다.
구체적으로 S-Channel 구조의 경우, 트랜지스터(600)가 오프 상태가 되는 바와 같은 전위를 게이트 전극(434)에 공급한 경우에는 상기 단부를 통하여 도전막(432)과 도전막(433) 사이를 흐르는 오프 전류를 낮게 억제할 수 있다. 그러므로 트랜지스터(600)에서는 높은 온 전류를 얻기 위하여 채널 길이를 짧게 하여, 결과적으로 산화물 반도체막(430b)의 단부에서의 도전막(432)과 도전막(433) 사이의 길이가 짧게 되더라도 트랜지스터(600)의 오프 전류를 낮게 억제할 수 있다. 따라서 트랜지스터(600)는 채널 길이를 짧게 함으로써 온 상태일 때는 높은 온 전류를 얻을 수 있고 오프 상태일 때는 오프 전류를 낮게 억제할 수 있다.
또한, 구체적으로 S-Channel 구조의 경우, 트랜지스터(600)가 온 상태가 되는 바와 같은 전위를 게이트 전극(434)에 공급한 경우에는 상기 단부를 통하여 도전막(432)과 도전막(433) 사이를 흐르는 전류를 높게 할 수 있다. 상기 전류는 트랜지스터(600)의 전계 효과 이동도와 온 전류의 증대에 기여한다. 그리고 산화물 반도체막(430b)의 단부와 게이트 전극(434)이 중첩됨으로써 산화물 반도체막(430b)에서 캐리어가 흐르는 영역이 게이트 절연막(431)에 가까운 산화물 반도체막(430b)의 계면 근방뿐만 아니라 산화물 반도체막(430b)의 넓은 범위에서 캐리어가 흐르기 때문에 트랜지스터(600)에서의 캐리어 이동량이 증가된다. 이 결과, 트랜지스터(600)의 온 전류가 크게 되는 동시에, 전계 효과 이동도가 높게 되고, 대표적으로는 전계 효과 이동도가 10cm2/V·s 이상, 또는 20cm2/V·s 이상이 된다. 또한, 여기서의 전계 효과 이동도는, 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전류 구동력의 지표이며, 외관상의 전계 효과 이동도이다.
또한, 본 발명의 실시형태의 일 형태는 도 19를 사용하여 설명한 내용에 한정되지 않고, 예를 들어 도 20에 도시된 바와 같은 구성이어도 좋다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재되는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
상술한 실시형태에서는 도전막이나 반도체막을 스퍼터링법에 의하여 형성할 수 있다고 개시되었지만, 다른 방법(예를 들어 열 CVD법)에 의하여 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
열 CVD법에 의한 성막은, 체임버 내를 대기압하 또는 감압하로 하고, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법에서는 체임버 내를 대기압하 또는 감압하로 하고 반응시키기 위한 원료 가스를 순차적으로 체임버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 성막하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 단원자층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 단원자층이 반응함으로써 제 1 단원자층 위에 제 2 단원자층이 적층되어 박막이 형성된다. 상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절할 수 있기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법에 의하여, 지금까지 기재한 실시형태에 개시된 도전막이나 반도체막을 형성할 수 있고, 예를 들어, InGaZnOX(X＞0)막을 형성하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이에틸아연을 사용한다. 또한 트라이메틸 인듐의 화학식은 (CH3)3In이다. 또한 트라이메틸갈륨의 화학식은 (CH3)3Ga이다. 또한, 다이메틸아연의 화학식은 (CH3)2Zn이다. 또한, 이 조합에 한정되지 않고 트라이메틸갈륨 대신에 트라이에틸 갈륨(화학식 (C2H5)3Ga)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 (C2H5)2Zn)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 동시에 도입함으로써 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어, InGaZnOx(X>0)막을 형성하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2가스와 O3가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 혼합시킴으로써 InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3가스 대신에 Ar 등의 불활성 가스로 버블링되어 얻어진 H2O가스를 사용하여도 좋지만 H를 포함하지 않는 O3가스를 사용하는 것이 바람직하다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한, Ga(CH3)3가스 대신에 Ga(C2H5)3가스를 사용하여도 좋다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한 Zn(CH3)2가스를 사용하여도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 상술한 실시형태에 설명한 PLD로서 기능하는 반도체 장치를 전자 부품에 적용하는 예, 및 이 전자 부품을 구비하는 전자 기기에 적용하는 예에 대하여 도 21, 도 22를 사용하여 설명한다.
도 21의 (A)에서는 상술한 실시형태에서 설명한 PLD로서 기능하는 반도체 장치를 전자 부품에 적용하는 예에 대하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나 단자 형상에 따라 복수의 규격이나 명칭이 존재한다. 그래서 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
실시형태 5의 도 19에 도시된 바와 같은 트랜지스터로 구성되는 회로부는 조립 공정(후공정)을 거쳐, 프린트 기판에 착탈 가능한 복수의 부품이 조합됨으로써 완성된다.
후공정에 대해서는 도 21의 (A)에 도시된 각 공정을 거쳐 완성시킬 수 있다. 구체적으로는 전공정에서 얻어지는 소자 기판이 완성(단계 S1)된 후, 기판 이면을 연삭(硏削)한다(단계 S2). 이렇게 하는 이유는, 이 단계에서 기판을 박막화함으로써 전공정에서 기판이 휘는 것 등을 저감하고 부품으로서의 소형화를 도모할 수 있기 때문이다.
기판 이면을 연삭하여 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다. 그리고 분리된 칩을 각각 별도로 꺼내고 나서 리드 프레임 위에 탑재하여 접합하는 다이 본딩 공정을 수행한다(단계 S3). 이 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지에 의한 접착이나 테이프에 의한 접착 등, 제품에 따라 적합한 방법을 적절히 선택한다. 또한, 다이 본딩 공정은, 인터포저 위에 탑재하여 접합하여도 좋다.
이어서, 리드 프레임의 리드와, 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는 와이어 본딩을 수행한다(단계 S4). 금속 세선으로서는 은선이나 금선을 사용할 수 있다. 또한 와이어 본딩으로서는 볼 본딩이나 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩에, 에폭시 수지 등으로 밀봉하는 몰딩 공정을 수행한다(단계 S5). 몰딩 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 기계적인 외력으로부터, 내장되는 회로부나 와이어를 보호할 수 있고, 또한 수분이나 먼지로 인한 특성 열화를 저감할 수 있다.
다음에, 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계 S6). 이 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 수행할 수 있다.
이어서, 패키지 표면에 인자 처리(마킹)를 수행한다(단계 S7). 그리고 최종적인 검사 공정(스텝 S8)을 거쳐, PLD를 포함하는 회로부를 갖는 전자 부품이 완성된다(스텝 S9).
상술한 전자 부품은, 상술한 실시형태에서 설명한 PLD로서 기능하는 반도체 장치를 포함하는 구성으로 할 수 있다. 따라서, 소비 전력이 저감되고 신뢰성이 향상된 전자 부품을 실현할 수 있다.
또한, 완성된 전자 부품의 사시 모식도를 도 21의 (B)에 도시하였다. 도 21의 (B)에는 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 21의 (B)에 도시된 전자 부품(700)은 리드(701) 및 회로부(703)를 갖는다. 도 21의 (B)에 도시된 전자 부품(700)은 예를 들어 프린트 기판(702)에 실장된다. 이와 같은 전자 부품(700)이 복수 조합되고, 각각이 프린트 기판(702) 위에서 전기적으로 접속됨으로써, 전자 부품이 실장된 회로 기판(704)이 완성된다. 완성된 회로 기판(704)은 전자 기기 등의 내부에 제공된다.
이어서, 컴퓨터, 휴대 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 서적, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 디지털 비디오 카메라 등의 전자 기기에 상술한 전자 부품을 적용하는 경우에 대하여 설명한다.
도 22의 (A)에 도시된 휴대형 정보 단말은 하우징(901), 하우징(902), 제 1 표시부(903a), 제 2 표시부(903b) 등을 포함한다. 하우징(901)과 하우징(902)의 적어도 일부에는 상술한 실시형태에 따른 PLD로서 기능하는 반도체 장치를 갖는 전자 부품이 제공된다. 따라서, 소비 전력이 저감되고 신뢰성이 향상된 휴대형 정보 단말이 실현된다.
또한, 제 1 표시부(903a)는 터치 입력 기능을 갖는 패널이며, 예를 들어 도 22의 (A) 중 왼쪽 도면과 같이, 제 1 표시부(903a)에 표시되는 선택 버튼(904)으로 "터치 입력"을 수행할지 "키보드 입력"을 수행할지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있기 때문에, 폭넓은 세대가 유용성을 실감할 수 있다. 여기서, 예를 들어 "키보드 입력"을 선택한 경우, 도 22의 (A) 중 오른쪽 도면과 같이 제 1 표시부(903a)에는 키보드(905)가 표시된다. 이로써, 종래의 정보 단말과 같이 키 입력에 의한 빠른 문자 입력 등이 가능하다.
또한, 도 22의 (A)에 도시된 휴대형 정보 단말은 도 22의 (A) 중 오른쪽 도면과 같이, 제 1 표시부(903a) 및 제 2 표시부(903b) 중 한쪽을 떼어낼 수 있다. 제 2 표시부(903b)도 터치 입력 기능을 갖는 패널로 하고, 운반 시에 더 경량화할 수 있고, 한쪽 손으로 하우징(902)을 가지고, 다른 한쪽 손으로 조작할 수 있기 때문에 편리하다.
도 22의 (A)에 도시된 휴대형 정보 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 외부 접속 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 하우징의 이면 또는 측면에 제공되어도 좋다.
또한, 도 22의 (A)에 도시된 휴대형 정보 단말은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선 통신을 통하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구매하고 다운로드할 수 있다.
또한, 도 22의 (A)에 도시된 하우징(902)에 안테나나 마이크 기능이나 무선 기능을 갖게 하여 휴대 전화로서 사용하여도 좋다.
도 22의 (B)에 도시된, 서적을 실장한 전자 서적(910)은, 2개의 하우징(하우징(911)과 하우징(912))을 포함한다. 하우징(911) 및 하우징(912)에는 각각 표시부(913) 및 표시부(914)가 제공된다. 하우징(911)과 하우징(912)은 축부(915)에 의하여 접속되고, 상기 축부(915)를 축으로 하여 개폐 동작이 수행될 수 있다. 또한, 하우징(911)은 전원(916), 조작 키(917), 스피커(918) 등을 구비한다. 하우징(911) 및 하우징(912) 중 적어도 하나에는 PLD로서 기능하는 반도체 장치를 갖는 전자 부품이 제공된다. 따라서 소비 전력이 저감되고 신뢰성이 향상된 전자 서적이 실현된다.
도 22의 (C)에 도시된 텔레비전 장치는 하우징(921), 표시부(922), 스탠드(923) 등을 포함한다. 텔레비전 장치(920)는, 하우징(921)이 구비하는 스위치나, 리모트 컨트롤러(924)에 의하여 조작할 수 있다. 하우징(921) 및 리모트 컨트롤러(924)에는 상술한 실시형태에 따른 PLD로서 기능하는 반도체 장치를 갖는 전자 부품이 탑재된다. 따라서, 소비 전력이 저감되고 신뢰성이 향상된 텔레비전 장치가 실현된다.
도 22의 (D)에 도시된 스마트폰은 본체(930)에는 표시부(931), 스피커(932), 마이크로폰(933), 조작 버튼(934) 등을 포함한다. 본체(930) 내에는 상술한 실시형태에 따른 PLD로서 기능하는 반도체 장치를 갖는 전자 부품이 제공된다. 따라서, 소비 전력이 저감되고 신뢰성이 향상된 스마트폰이 실현된다.
도 22의 (E)에 도시된 디지털 카메라는 본체(941), 표시부(942), 조작 스위치(943) 등을 포함한다. 본체(941) 내에는 상술한 실시형태에 따른 PLD로서 기능하는 반도체 장치를 갖는 전자 부품이 제공된다. 따라서, 소비 전력이 저감되고 신뢰성이 향상된 디지털 카메라가 실현된다.
상술한 바와 같이, 본 실시형태에 기재된 전자 기기에는 상술한 실시형태에 따른 PLD로서 기능하는 반도체 장치를 갖는 전자 부품이 탑재된다. 따라서, 소비 전력이 저감되고 신뢰성이 향상된 전자 기기가 실현된다.
A1-A2: 파선
A3-A4: 파선
C1: 클럭 단자
C2: 클럭 단자
CLK1: 클럭 신호
CLK2: 클럭 신호
in1: 입력 단자
in2: 입력 단자
in3: 입력 단자
m1: 노드
M1: 입력 단자
M8: 입력 단자
memB1: 노드
memB2: 노드
S1: 단자
S2: 단자
T1: 시각
T2: 시각
T3: 시각
T4: 시각
T5: 시각
T6: 시각
T7: 시각
T8: 시각
31: 멀티플렉서
32: 멀티플렉서
33: 멀티플렉서
34: 멀티플렉서
35: 멀티플렉서
36: 멀티플렉서
37: 멀티플렉서
70: 전자총실
72: 광학계
74: 시료실
76: 광학계
78: 카메라
80: 관찰실
82: 필름실
84: 전자
88: 물질
92: 형광판
100: 반도체 장치
102: 기판
104: 워드선 측 구동 회로
106: 비트선 측 구동 회로
108: 컨트롤러
110: 기억 장치
112: 프로그래머블 회로
114: 모니터 회로
114A: 모니터 회로
114B: 모니터 회로
114C: 모니터 회로
114D: 모니터 회로
116: 컨피규레이션 메모리
118: 컨피규레이션 메모리
118A: 컨피규레이션 메모리
118B: 컨피규레이션 메모리
160: 룩업 테이블
161: 플립플롭
162: 컨피규레이션 메모리
163: 입력 단자
164: 출력 단자
165: 출력 단자
168: 멀티플렉서
169: 컨피규레이션 메모리
180: 전원 회로
182: 전원 회로
301: PLE
302: PSE
303: 배선군
304: 배선군
305: 입출력 단자
400: 기판
401: 소자 분리 영역
402: 불순물 영역
403: 불순물 영역
404: 채널 형성 영역
405: 절연막
406: 게이트 전극
411: 절연막
412: 도전막
413: 도전막
414: 도전막
416: 도전막
417: 도전막
418: 도전막
420: 절연막
421: 절연막
422: 절연막
430: 반도체막
430a: 산화물 반도체막
430b: 산화물 반도체막
430c: 산화물 반도체막
431: 게이트 절연막
432: 도전막
433: 도전막
434: 게이트 전극
501: 데이터선
502: 워드선
511: 트랜지스터
512: 트랜지스터
513: 트랜지스터
514: 용량 소자
531: 트랜지스터
532: 트랜지스터
534: 용량 소자
535: 트랜지스터
536: 트랜지스터
538: 용량 소자
540: 인버터
541: 데이터선
542: 워드선
600: 트랜지스터
602: 용량 소자
604: 트랜지스터
606: 트랜지스터
608: 트랜지스터
610: 트랜지스터
612: 플립플롭
613: 플립플롭
614: 인버터
630: 아날로그 스위치
632: NAND
634: 인버터
636: 아날로그 스위치
638: 인버터
640: NAND
700: 전자 부품
701: 리드
702: 프린트 기판
703: 회로부
704: 회로 기판
901: 하우징
902: 하우징
903a: 표시부
903b: 표시부
904: 선택 버튼
905: 키보드
910: 전자 서적
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 축부
916: 전원
917: 조작 키
918: 스피커
920: 텔레비전 장치
921: 하우징
922: 표시부
923: 스탠드
924: 리모트 컨트롤러
930: 본체
931: 표시부
932: 스피커
933: 마이크로폰
934: 조작 버튼
941: 본체
942: 표시부
943: 조작 스위치

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 장치에 있어서,
    프로그래머블 회로와;
    모니터 회로와;
    컨트롤러와;
    기억 장치를 포함하고,
    상기 프로그래머블 회로는 제 1 컨피규레이션 메모리를 포함하는 프로그래머블 스위치 엘리먼트와, 제 2 컨피규레이션 메모리를 포함하는 프로그래머블 로직 엘리먼트를 포함하고,
    상기 모니터 회로는 상기 제 1 컨피규레이션 메모리 및 상기 제 2 컨피규레이션 메모리 중 한쪽의 상태를 모니터링하고,
    상기 제 1 컨피규레이션 메모리 및 상기 제 2 컨피규레이션 메모리 각각에는 컨피규레이션 데이터가 입력되고,
    상기 컨트롤러는, 상기 기억 장치에 저장된 컨피규레이션 데이터를 판독함으로써 상기 제 1 컨피규레이션 메모리 및 상기 제 2 컨피규레이션 메모리의 상기 컨피규레이션 데이터를 재설정하고,
    상기 프로그래머블 스위치 엘리먼트는 제 1 트랜지스터 및 제 1 용량 소자를 포함하고,
    상기 모니터 회로는 제 2 트랜지스터 및 제 2 용량 소자를 포함하고,
    상기 제 1 트랜지스터는 상기 제 1 용량 소자에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 상기 제 2 용량 소자에 전기적으로 접속되고,
    상기 모니터 회로는,
    제 1 클럭 신호의 반전 신호가 공급되는 게이트와, 한쪽에 고전원 전위가 공급되는 소스 및 드레인을 포함하는 제 1 p채널형 트랜지스터;
    상기 제 1 클럭 신호가 공급되는 게이트와, 한쪽이 상기 제 1 p채널형 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는 소스 및 드레인을 포함하는 제 2 p채널형 트랜지스터;
    상기 제 1 클럭 신호가 공급되는 게이트와, 한쪽이 상기 제 2 p채널형 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는 소스 및 드레인을 포함하는 제 1 n채널형 트랜지스터;
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는 게이트와, 한쪽이 상기 제 1 n채널형 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는 소스 및 드레인을 포함하는 제 2 n채널형 트랜지스터; 및
    상기 제 2 p채널형 트랜지스터의 소스 및 드레인 중 상기 다른 쪽 또는 상기 제 1 n채널형 트랜지스터의 소스 및 드레인 중 상기 한쪽에 전기적으로 접속되는 노드의 전위와 상기 고전원 전위가 공급되는 플립플롭을 더 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 산화물 반도체막에 채널 형성 영역을 포함하는, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 산화물 반도체막에 채널 형성 영역을 포함하고,
    상기 산화물 반도체막은 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 2 용량 소자의 전극에 전기적으로 접속되는 노드에 전하가 유지되고,
    상기 모니터 회로는 상기 노드의 제 2 전위를 모니터링하고,
    상기 모니터 회로는 상기 제 2 전위에 따라 신호를 출력하고,
    상기 컨트롤러는 상기 신호에 따라 상기 컨피규레이션 데이터를 재설정하는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 2 용량 소자의 용량은 상기 제 1 용량 소자의 용량보다 낮은, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 제 1 산화물 반도체막을 포함하고,
    상기 제 2 트랜지스터는 제 2 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막은 동일한 층에 형성되는, 반도체 장치.
  13. 삭제
  14. 제 7 항에 있어서,
    상기 제 1 p채널형 트랜지스터, 상기 제 2 p채널형 트랜지스터, 상기 제 1 n채널형 트랜지스터, 및 상기 제 2 n채널형 트랜지스터 각각은 실리콘 반도체막에 채널 형성 영역을 포함하는, 반도체 장치.
  15. 제 7 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 1 p채널형 트랜지스터, 상기 제 2 p채널형 트랜지스터, 상기 제 1 n채널형 트랜지스터, 및 상기 제 2 n채널형 트랜지스터 위에 형성되는, 반도체 장치.
  16. 삭제
  17. 제 7 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 산화물 반도체막에 채널 형성 영역을 포함하는, 반도체 장치.
  18. 제 7 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각은 산화물 반도체막에 채널 형성 영역을 포함하고,
    상기 산화물 반도체막은 In, Ga, 및 Zn을 포함하는, 반도체 장치.
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