KR102200146B1 - 반도체 웨이퍼를 유지하기 위한 서셉터, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법, 및 에피택셜 층을 갖는 반도체 웨이퍼 - Google Patents

반도체 웨이퍼를 유지하기 위한 서셉터, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법, 및 에피택셜 층을 갖는 반도체 웨이퍼 Download PDF

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Abstract

반도체 웨이퍼의 정면 상의 에피택셜 층의 성막 동안 반도체 웨이퍼를 유지하기 위한 서셉터로서, 서셉터 링, 및 서셉터 베이스를 포함하고, 서셉터 링 아래에 서셉터 베이스 내에 리세스들이 회전식으로 대칭으로 분포되는 방식으로 배열되는 것인, 서셉터; 서셉터를 사용하여 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법; 및 에피택셜 층을 갖는 반도체 웨이퍼가 제공된다.

Description

반도체 웨이퍼를 유지하기 위한 서셉터, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법, 및 에피택셜 층을 갖는 반도체 웨이퍼
발명은 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하는 동안 반도체 웨이퍼를 유지하기 위한 서셉터에 관한 것이다. 발명은 또한 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법, 상기 방법 동안 사용되는 서셉터, 및 에피택셜 층을 갖는 반도체 웨이퍼에 관한 것이다.
US 2008/0118712 A1은 서셉터 링 및 서셉터 베이스를 포함하는 서셉터를 설명한다. 서셉터 링은 반도체 웨이퍼의 이면의 에지 영역에 반도체 웨이퍼를 배치하기 위한 레지(ledge)를 갖고, 반도체 웨이퍼의 정면 상에 층을 성막하기 위한 목적으로 서셉터 베이스 상에 배치된다.
US 2007/0227441 A1은 실리콘으로 구성되는 에피택셜하게 코팅된 반도체 웨이퍼들의 에지 영역 내에 에피택셜 층의 두께의 주기적인 변동들에 주목한다. 이유는 에피택셜 층이 성장하는 상이한 성장 레이트들이다. 상이한 성장 레이트들은 반도체 웨이퍼의 정면의 결정 배향과 관련된다. 반도체 웨이퍼의 정면은 에피택셜 층이 성막되는 반도체 웨이퍼의 측면이다. 에지 영역에서 에피택셜 층의 두께를 더욱 균일하게 하기 위해, US 2007/0227441 A1은 두께 변동들의 주기로 서셉터의 구조를 변경하는 것을 제안한다.
동일한 목적을 위해, US 2013/0263776는 서셉터 상에 배치된 반도체 웨이퍼의 반경 외부에서 서셉터의 원주 상에 대칭적으로 놓이는 위치들에서, 서셉터의 홀들을 추가로 배열하는 것을 제안한다.
본 발명의 목적은 에피택셜 층의 두께에 영향을 줄 필요 없이 서셉터를 수정함으로써 에지 영역 내에 성막된 에피택셜 층을 갖는 반도체 웨이퍼들의 평탄도를 향상시키는 것이다. 특히, 본 발명은 에피택셜 층의 성막 결과 엣지 롤-오프(ERO, edge roll-off)를 더욱 균일하게 하지 않는 방법을 보여준다.
목적은 반도체 웨이퍼의 정면 상의 에피택셜 층의 성막 동안 반도체 웨이퍼를 유지하기 위한 서셉터에 의해 달성되며, 서셉터는:
반도체 웨이퍼의 이면의 에지 영역에 반도체 웨이퍼를 배치하기 위한 레지를 갖는 서셉터 링; 및
서셉터 베이스 ― 서셉터 링은 서셉터 베이스 상에서 서셉터 베이스의 중앙 주위에 놓임 ―
를 포함하며, 서셉터 링 아래에 존재하고, 서셉터 베이스 상에서 회전 대칭적으로 분포되는 방식으로 배열되는 서셉터 베이스 내의 리세스들은 서셉터 링의 방사상 폭보다 큰 방사상 폭을 각각 갖는다.
발명은 또한 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법에 관련되며, 방법은:
반도체 웨이퍼를 제공하는 단계;
발명에 따른 서셉터의 서셉터 링의 레지 상에 반도체 웨이퍼를 배열하는 단계 ― 서셉터 베이스는 반도체 웨이퍼의 정면의 에지 영역의 2개의 교번하는 부분 영역들 중 제1 교번하는 부분 영역의 개수에 대응하는 개수의 리세스들을 갖고, 에피택셜 층의 성장 레이트는 제1 교번하는 부분 영역이 서셉터 베이스 내의 리세스들 위에 놓이도록, 정면의 결정 배향으로 인해 제2 교번하는 부분 영역에서보다 제1 교번하는 부분 영역에서 더 낮음 ― ; 및
반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하는 단계
를 포함한다.
마지막으로, 발명은 에피택셜 층을 갖는 반도체 웨이퍼에 관한 것이며, 에피택셜 층을 갖는 반도체 웨이퍼의 에지 영역의 제1 부분 영역들에서의 에피택셜 층의 두께는 에지 영역의 제2 부분 영역들에서보다 더 얇고, 제1 부분 영역들 내의 에피택셜 층을 갖는 반도체 웨이퍼의 총 두께가 제2 부분 영역들 내의 에피택셜 층을 갖는 반도체 웨이퍼의 총 두께에 매칭되는 반도체 웨이퍼의 이면 상에 재료 증착물들이 존재한다.
반도체 웨이퍼는 바람직하게는 2 mm의 에지를 배제하고 12 nm 이하의, 바람직하게는 2 mm의 에지를 배제하고 10 nm 이하의 최대 ESFQR 값을 갖는 에지 영역 내의 국소적 평탄도를 갖는다.
반도체 웨이퍼 또는 반도체 웨이퍼의 표면을 포함하는 웨이퍼의 적어도 하나의 부분은 단결정이고, 바람직하게는 실리콘, 게르마늄, 또는 이들 원소들의 혼합물로 구성된다. 반도체 웨이퍼는 완전히 언급된 재료들 중 하나로만 구성될 수도 있다. 그러나, 이것은 또한 SOI(silicon on insulator) 웨이퍼, 본딩된 반도체 웨이퍼, 또는 하나 이상의 에피택셜 층으로 이미 코팅된 기판 웨이퍼일 수도 있다. 에피택셜 층은 바람직하게는 실리콘, 게르마늄, 또는 이들 원소들의 혼합물로 구성되며, 적절하다면 도펀트를 함유한다.
반도체 웨이퍼는 FZ(float zone) 방법에 따라 또는 CZ 방법에 따라 결정화된 단결정으로부터 슬라이스될 수 있다. CZ 방법은 도가니에 함유된 용융물에 시드 결정을 침지시키는 단계와, 시드 결정 및 이로부터 결정화된 단결정을 용융물로부터 들어올리는 단계를 포함한다.
반도체 웨이퍼는 적어도 200 mm, 바람직하게는 적어도 300 mm의 직경을 갖는다. 반도체 웨이퍼의 정면은 바람직하게는 <100> 배향 또는 <110> 배향된다.
정면의 <100> 배향의 경우, 반도체 웨이퍼의 정면의 에지 영역은 4개의 교번하는 제1 및 제2 부분 영역들로 각각 분할될 수 있다. 4개의 제1 부분 영역들에서, 에피택셜 층의 성장 레이트는 에지 영역의 4개의 제2 부분 영역들에서보다 낮다. 제1 부분 영역들의 중심은 각각 반도체 웨이퍼의 원주에 대한 각도 위치(θ)를 갖는다. 배향 노치가 반도체 웨이퍼의 정면의 <100> 배향에 수직인 <110> 방향을 식별하고, 270°의 각도 위치(θ)가 이 방향에 지정되면, 4개의 제1 부분 영역들의 중심은 반도체 웨이퍼의 정면의 <100> 배향에 수직인 <100> 방향의 각도 위치들에 각각 대응하는, 45°, 135°, 225° 및 315°의 각도 위치(θ)를 갖는다.
정면의 <110> 배향의 경우에, 반도체 웨이퍼의 정면의 에지 영역은 각각의 2개의 교번하는 부분 영역들로 분할될 수 있다. 2개의 제1 부분 영역들에서 반도체 웨이퍼의 정면 상의 에피택셜 층의 성장 레이트는 에지 영역의 2개의 제2 부분 영역들에서보다 낮다. 배향 노치가 반도체 웨이퍼의 정면의 <110> 배향에 수직인 <110> 방향을 식별하고, 270°의 각도 위치(θ)가 이 방향에 지정되면, 2개의 제1 부분 영역들의 중심은 웨이퍼의 정면의 <110> 배향에 수직인 <100> 방향의 각도 위치들에 각각 대응하는, 0° 또는 180°의 각도 위치(θ)를 갖는다
반도체 웨이퍼의 정면 상의 에피택셜 층의 성막 동안, 반도체 웨이퍼는 서셉터 링의 레지 상에 놓이고, 서셉터 링은 서셉터 베이스의 상부 배치 영역 상에 놓인다. 반도체 웨이퍼는, 정면의 결정 배향으로 인해 성장 레이트가 더 낮은 반도체 웨이퍼의 정면의 에지 영역의 제1 부분 영역들이 서셉터 베이스의 리세스들 위에 놓이도록 배열된다.
발명의 하나의 피처는 서셉터 베이스의 상부 배치 영역 상에 서셉터 링을 배치하는 것과, 후속하여 반도체 웨이퍼가 요구되는 방식으로 배열되도록 서셉터 링의 레지 상에 반도체 웨이퍼를 배치하는 것을 포함한다. 발명의 대안적인 피처는 서셉터 링의 레지 상에 반도체 웨이퍼를 배치하는 것과, 후속하여 반도체 웨이퍼가 요구되는 방식으로 배열되도록 서셉터 베이스의 상부 배치 영역 상에 레지 상에 놓이는 반도체 웨이퍼와 함께 서셉터 링을 배치하는 것을 포함한다.
서셉터 베이스는 바람직하게는 그래파이트 펠트로, 실리콘 탄화물로 코팅된 그래파이트 펠트로, 또는 실리콘 탄화물로 코팅된 그래파이트로, 또는 실리콘 탄화물로 구성되며, 서셉터 링은 바람직하게는 실리콘 탄화물로, 또는 실리콘 탄화물로 코팅된 몇몇 다른 재료로 구성된다. 다른 재료는 바람직하게는 그래파이트 또는 실리콘이다. 서셉터 링은 내부 직경 및 외부 직경을 갖는다. 에피택셜 층이 성막될 정면의 반도체 웨이퍼의 직경보다 내부 직경은 더 작고, 외부 직경은 더 크다. 서셉터 링의 방사상 폭은 서셉터 링의 외부 직경과 내부 직경 간의 차의 절반에 대응한다. 서셉터 링의 레지는 서셉터 링의 내부 에지로부터 서셉터 링의 높이를 증가시키는 스텝까지 연장된다. 레지는 바람직하게는 스텝으로부터 안쪽으로 아래로 경사지는 방식으로 배열된다.
서셉터 베이스 내의 리세스들은 회전식으로 대칭되어 분포되는 방식으로 배열된다. 이들은 각각 방사상 폭을 가지며, 바람직하게는 서셉터 베이스로 밀링된다.
리세스의 방사상 폭은 각각의 경우에 서셉터 링의 방사상 폭보다 크고, 바람직하게는 10mm 이상 100mm 이하이다. 이러한 이유로, 서셉터 링은 리세스들을 완전히 덮지 않는다. 리세스들로 인해, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하는 동안, 반도체 웨이퍼의 이면 상에 또한 재료가 추가적으로 성막된다. 발명에 따르면, 추가적인 성막의 위치는 실질적으로 반도체 웨이퍼의 정면의 에지 영역의 제1 부분 영역들 아래에 놓이는 것을 보장하도록 주의를 기울인다. 에피택셜 층은 반도체 웨이퍼의 정면 상에 성막되지만, 에지 영역의 제1 부분 영역들 내의 에피택셜 층의 두께가 제2 부분 영역들에서보다 더 얇다는 결함에 시달린다; 그럼에도 불구하고, 성막된 에피택셜 층을 갖는 반도체 웨이퍼는 에지 영역에서 특히 균일한 총 두께를 갖는데, 이는 반도체 웨이퍼의 이면 상에 목표한 추가적인 재료의 성막으로 인해 그 결함이 중요성을 상실하기 때문이다.
반도체 웨이퍼의 이면의 에지 영역 내의 재료의 추가적인 성막의 방사상 위치는 목표된 방식으로 영향을 받을 수 있다. 이는 반도체 웨이퍼에 의해 레지가 덮히는 길이의 선택에 의존한다. 이 길이가 길수록, 재료 성막의 위치는 더 안쪽으로 들어간다. 커버링의 길이는 바람직하게는 0.5 mm 이상 3 mm 이하이다.
서셉터 베이스 내의 리세스들은 각각 원주 방향의 폭을 갖고, 그 크기는 중심 각도에 의해 특정될 수 있다. 서셉터 베이스의 중심으로부터 리세스의 2개 단부들까지의 2개의 반경들은 리세스의 중심 각도를 형성한다. 리세스의 중심은 중심 각도의 이등분선 상에 놓인다.
<100> 배향을 갖는 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하려 의도한 경우, 서셉터 베이스 내의 4개의 리세스들의 중심 각도는 각각의 경우 바람직하게 60° 내지 70°, 특히 바람직하게는 65°이다. 반도체 웨이퍼는 바람직하게는 반도체 웨이퍼의 정면의 에지 영역의 4개의 제1 부분 영역들의 중심이 4개의 리세스들의 중심들 위에 놓이는 방식으로 서셉터 링의 레지 상에 배열된다.
<110> 배향을 갖는 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하려 의도한 경우, 서셉터 베이스 내의 2개의 리세스들의 중심 각도는 각각의 경우 바람직하게 90° 내지 110°, 특히 바람직하게는 100°이다. 반도체 웨이퍼는 바람직하게는 반도체 웨이퍼의 정면의 에지 영역의 2개의 제1 부분 영역들의 중심이 2개의 리세스들의 중심들 위에 놓이는 방식으로 서셉터 링의 레지 상에 배열된다.
서셉터 베이스 내의 리세스들은 바람직하게는 0.3 ㎜ 이상 1.0 ㎜ 이하의 깊이를 갖는다. 리세스의 깊이는 균일할 수 있다. 그러나, 깊이가 원주 방향으로 다시 증가하고 감소하고, 이 방향의 리세스들의 단면이 U자형 또는 V자형의 윤곽을 갖는 것이 바람직하다.
발명에 따른 방법의 상기 언급된 실시예들에 대해 특정된 피처들은 발명에 따른 디바이스에 대응하여 적용될 수 있다. 반대로, 발명에 따른 디바이스의 상기 언급된 실시예들에 대해 특정된 피처들은 발명에 따른 방법에 대응하여 적용될 수 있다. 발명에 따른 실시예들의 이들 및 다른 피처들은 도면들 및 청구항들에 대한 설명에서 설명된다. 개별적인 피처들은 발명의 실시예들로서 개별적으로 또는 조합하여 실현될 수 있다. 또한, 이들은 독립적으로 보호가능한 유리한 실시예들을 설명할 수 있다.
발명은 도면들을 참조하여 아래에서 더욱 상세히 설명된다.
도 1은 종래 기술을 나타내고 서셉터 베이스, 서셉터 링, 및 반도체 웨이퍼의 상대적 배열을 보여주는 도면이다.
도 2 및 도 3은 정면의 (100) 표면 배향을 갖는 반도체 웨이퍼(도 2) 및 정면의 (110) 표면 배향을 갖는 반도체 웨이퍼(도 3)의 배향 피처들을 도시한다.
도 4는 발명에 따른 서셉터 베이스를 평면도로 도시한다.
도 5 및 도 6은 상이한 위치들에서의 서셉터 베이스를 통한 방사상 수직 섹션들을 도시하며, 도 5는 서셉터 베이스 내의 2개의 리세스들 사이의 영역의 수직 섹션을, 도 6은 서셉터 베이스 내의 하나의 리세스의 영역의 수직 섹션을 도시한다.
도 7, 도 8, 및 도 9는 도 4에 따른 리세스를 통한 우너주 방향의 단면의 윤곽의 바람직한 형태들을 도시한다.
도 10은 에지 영역 내의 에피택셜하게 코팅된 테스트 웨이퍼들의 평탄도를 보여주는 도면이다. 도면에서, ESFQR 값들은 각도 위치(θ)를 통한 ESFQR 값이 도시된다.
도 1에 따른 장치는 서셉터 베이스(1), 및 외측을 향해 레지(3)가 인접해 있는 내부 에지(9)를 가진 서셉터 링(2)을 포함한다. 반도체 웨이퍼(4)는 반도체 웨이퍼의 이면의 에지 영역에서 레지(3) 상에 배치될 수 있다.
도 4에 따른 서셉터 베이스(1)에는 서셉터 베이스(1)의 상부 배치 영역(10) 상에 회전식으로 대칭적으로 분포되는 방식으로 배열된 4개의 리세스들(5)과, 반도체 에이퍼를 상승시키고 하강시키기 위한 리프팅 핀 홀들(7)이 또한 존재한다. 리세스들(5)은 각각 중심 각도(α)의 크기에 대응하는 원주 방향의 폭 및 내부 에지(8)를 갖는다. 리세스의 중심은 중심 각도의 각도 이등분선(점섬) 상에 놓인다. 리세스들의 수는, 정면의 결정 배향으로 인해 4개의 부분 영역들 사이의 부분 영역들에서보다 에피택셜 층의 성장 레이트가 더 낮은, 반도체 웨이퍼의 정면의 에지 영역의 4개의 부분 영역들의 수에 대응한다.
도 2는 정면의 <100> 배향을 갖는 그러한 반도체 웨이퍼(4)의 배향 피처들을 도시한다. 배향 노치(6)는 270°의 각도 위치(θ)를 표시한다. 따라서, 에피택셜 층의 성장 레이트가 더 낮은 에지 영역의 4개의 부분 영역들의 중심은 점선 화살표의 끝이 가리키는 각도 위치들 45°, 135°, 225°, 및 315°에 위치된다.
도 3은 정면의 <110> 배향을 갖는 반도체 웨이퍼(4)의 배향 피처들을 도시한다. 배향 노치(6)는 270°의 각도 위치(θ)를 표시한다. 따라서, 에피택셜 층의 성장 레이트가 더 낮은 에지 영역의 2개의 부분 영역들의 중심은 점선 화살표의 끝이 가리키는 각도 위치들 0°, 및 180°에 위치된다.
반도체 웨이퍼의 정면 상에 에피택셜 층(11)을 성막하기 위하여, 바람직하게는 4개의 제1 부분 영역들의 중심이 4개의 리세스들의 중심 위에 놓이도록, 정면의 <100> 배향을 갖는 반도체 웨이퍼(4)는 서셉터 링(2)의 레지(3) 상에 배열되어 4개의 제1 부분 영역들이 서셉터 베이스(1)의 4개의 리세스들(5) 위에 놓인다.
반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위하여, 바람직하게는 2개의 제1 부분 영역들의 중심이 2개의 리세스들의 중심 위에 놓이도록, 정면의 <110> 배향을 갖는 반도체 웨이퍼는 서셉터 링의 레지 상에 배열되어 2개의 제1 부분 영역들이 서셉터 베이스의 2개의 리세스들 위에 놓인다.
도 6은 서셉터 베이스 내의 하나의 리세스의 중심을 통한 반경 방향의 단면을 도시하고, 도 5는 2개의 리세스들 사이의 대응 단면을 도시한다.
성막 가스는 더 짧은 화살표로 표시된 경로로 에피택셜 층(11)이 성막되는 반도체 웨이퍼(4)의 정면으로 통과한다. 리세스(5)로 인해, 도 6에서 더 짧은 화살표로 표시되고 서셉터 링(2) 아래에서 반도체 웨이퍼(4)의 이면까지 이어지는, 성막 가스에 대한 추가의 경로가 존재하여, 재료(12)가 반도체 웨이퍼(4)의 이면의 에지 영역에 성막된다. 이중 화살표는 반도체 웨이퍼(4)에 의한 레지(3)의 커버링의 길이를 나타낸다. 재료 증착물(12)의 방사상 위치는 커버링의 길이의 선택에 의해 영향을 받을 수 있고, 커버링의 길이가 증가함에 따라 안쪽으로 이동한다. 더 짧은 커버링은 비교적 작은 방사상 폭을 가진 레지(3)를 가진 서셉터 링(2)의 사용과 함께 발생하고, 더 긴 커버링은 그 레지(3)가 더 넓은 서셉터 링(2)의 사용을 통해 발생한다.
반도체 웨이퍼(3)의 이면 상의 재료 증착물(12)은 서셉터 링(2)이 서셉터 베이스 상에 직접 놓이는 곳에는 존재하지 않는데, 이는 리세스가 존재하지 않기 때문이다(도 5).
도 7은 도 4에 따른 리세스를 통한 원주 방향의 단면을 도시한다. 단면의 윤곽은 V자 형상인데, 이는 바람직하게는 65°의 중심 각도(α)를 따른 리세스의 깊이(T)가 최대 0.3 mm 내지 1 mm까지 증가하고 다시 감소하는데, 바람직하게는 선형적으로 증가하고 감소하기 때문이다.
도 8은 도 7에서 벗어난 윤곽으로 도 4에 따른 리세스를 통한 원주 방향의 단면을 도시한다. 단면의 윤곽은 사다리꼴인데, 이는 바람직하게는 65°의 중심 각도(α)를 따른 리세스의 깊이(T)가 최대 0.3 mm 내지 1 mm까지 증가하는데, 바람직하게는 선형적으로 증가하고, 소정 부분에 걸쳐 최대로 유지되고, 다시 감소하는데, 바람직하게는 선형적으로 감소하기 때문이다. 윤곽의 이 형태는 목표가 달성되는 방식에 관해 특히 바람직하다.
도 9는 도 7 및 도 8에서 벗어난 윤곽으로 도 4에 따른 리세스를 통한 원주 방향의 단면을 도시한다. 단면의 윤곽은 U자형인데, 이는 바람직하게는 65°의 중심 각도(α)를 따른 리세스의 깊이(T)가 최대 0.3 mm 내지 1 mm까지 빠르게 증가하고, 최대로 유지되고, 다시 빠르게 감소하는데, 바람직하게는 갑자기 상승하고 감소하기 때문이다.
발명의 따른 예시적인 실시예들의 설명
300 mm의 직경 및 정면의 <100> 배향을 갖는 단결정 실리콘으로 구성된 반도체 웨이퍼들은 단일 웨이퍼 반응기에서 실리콘으로 구성된 에피택셜 층으로 코팅되었다. 반도체 웨이퍼들(비교 웨이퍼들)의 일부는 도 1에 따른 서셉터 상에 놓이는 방식으로 코팅되었다. 서셉터 베이스는 발명에 따라 리세스들이 부족하다. 반도체 웨이퍼들의 또 다른 부분은 발명에 따라 코팅되는데, 즉 발명에 따라 서셉터 상에 놓이는 방식으로 코팅되었다. 에피택셜 층의 성장 레이트가 더 낮은 4개의 부분 영역들의 중심은 서셉터 베이스 내의 4개의 리세스들의 중심 위에 놓인다.
그 후, 에지 영역 내의 코팅된 반도체 웨이퍼들의 국소적 평탄도가 결정되었다. 도 10은 상기 하나의 부분의 그리고 다른 부분의 코팅된 반도체 웨이퍼들 중 하나의 ESFQR 값들(에지 배제 2 mm, θ = 265°에서의 레이저 마킹, 섹터 길이 30 mm)을 도시한다. 발명에 따라 코팅된 반도체 웨이퍼의 경우에, ESFQR 값들은 특징적인 주기적 변동들을 나타내지 않는 반면(실선), 비교 웨이퍼의 경우에는 나타낼 수 있다(점선).
예시적인 실시예들에 대한 상기 설명은 예시로서 이해되어야 한다. 따라서, 개시내용은 먼저 당업자가 본 발명 및 그와 연관된 장점들을 이해할 수 있게 하고, 두번째로는 설명된 구조들 및 방법들의 명백한 변경들 및 수정들을 당업자의 이해범위 내에 포함되게 한다. 따라서, 그러한 모든 변경들 및 수정들과 그 균등물들은 청구항의 보호 범위에 들어가는 것으로 의도된다.
1 서셉터 베이스
2 서셉터 링
3 레지
4 반도체 웨이퍼
5 리세스
6 배향 노치
7 리프팅 핀 홀
8 리세스의 내부 에지
9 서셉터 링의 내부 에지
10 상부 배치 영역
11 에피택셜 층
12 재료 증착물
α 중심 각도

Claims (12)

  1. 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법에 있어서,
    상기 반도체 웨이퍼를 제공하는 단계;
    서셉터의 서셉터 링의 레지 상에 상기 반도체 웨이퍼를 배열하는 단계 ― 상기 서셉터는 상기 서셉터 링 및 서셉터 베이스를 포함하고, 상기 서셉터 링은 상기 서셉터 베이스 상에서 상기 서셉터 베이스의 중앙 주위에 놓이고, 상기 서셉터 베이스는, 상기 서셉터 링 아래에 존재하되 상기 서셉터 베이스 상에서 회전 대칭적으로 분포되며 각각 상기 서셉터 링의 방사상 폭보다 큰 방사상 폭을 갖는 리세스들을 갖고, 상기 리세스들의 개수는 상기 반도체 웨이퍼의 정면의 에지 영역의 2개의 교번하는 부분 영역들 중 제1 교번하는 부분 영역의 개수에 대응하고, 상기 에피택셜 층의 성장 레이트는, 상기 제1 교번하는 부분 영역이 상기 서셉터 베이스 내의 상기 리세스들 위에 놓이는 방식으로, 상기 정면의 결정 배향으로 인해 제2 교번하는 부분 영역에서보다 상기 제1 교번하는 부분 영역에서 더 낮음 ― ; 및
    상기 반도체 웨이퍼의 정면 상에 상기 에피택셜 층을 성막하는 단계
    를 포함하는, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  2. 제1항에 있어서,
    상기 정면의 <100> 배향을 갖는 반도체 웨이퍼를 제공하고, 상기 서셉터 베이스 내의 4개의 리세스들 위에 상기 반도체 웨이퍼를 배열하는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  3. 제1항에 있어서,
    상기 정면의 <100> 배향을 갖는 반도체 웨이퍼를 제공하고, 상기 서셉터 베이스 내의 2개의 리세스들 위에 상기 반도체 웨이퍼를 배열하는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 레지가 0.5 mm 이상 3 mm 이하의 길이에 걸쳐 상기 반도체 웨이퍼로 덮이도록, 상기 레지 상에 상기 반도체 웨이퍼를 배열하는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  5. 제1항에 있어서, 상기 서셉터 베이스 내의 상기 리세스들은 환형 세그먼트들의 형상을 갖는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  6. 제5항에 있어서, 상기 리세스들은 60° 이상 70° 이하, 또는 90° 이상 110° 이하인 중심 각도를 갖는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  7. 제1항, 제5항 또는 제6항 중 어느 한 항에 있어서, 상기 서셉터 베이스의 원주 방향의 상기 리세스들의 단면은 V자 형상의 윤곽을 갖는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  8. 제1항, 제5항 또는 제6항 중 어느 한 항에 있어서, 상기 서셉터 베이스의 원주 방향의 상기 리세스들의 단면은 U자 형상의 윤곽을 갖는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  9. 제1항, 제5항 또는 제6항 중 어느 한 항에 있어서,
    상기 서셉터 베이스의 원주 방향의 상기 리세스들의 단면은 사다리꼴의 윤곽을 갖는 것인, 반도체 웨이퍼의 정면 상에 에피택셜 층을 성막하기 위한 방법.
  10. 에피택셜 층을 갖는 반도체 웨이퍼에 있어서,
    상기 에피택셜 층을 갖는 상기 반도체 웨이퍼의 에지 영역의 제1 부분 영역들에서의 상기 에피택셜 층의 두께는, 상기 에지 영역의 제2 부분 영역들에서보다 더 얇고,
    상기 반도체 웨이퍼의 이면 상에 재료 증착물들이 존재하고, 이에 의해 상기 제1 부분 영역들 내의 상기 에피택셜 층을 갖는 상기 반도체 웨이퍼의 총 두께가 상기 제2 부분 영역들 내의 상기 에피택셜 층을 갖는 상기 반도체 웨이퍼의 총 두께에 매칭되는 것인, 에피택셜 층을 갖는 반도체 웨이퍼.
  11. 제10항에 있어서,
    상기 에지 영역 내의 국소적 평탄도는 2 mm의 에지를 배제하고 12 nm 이하의 최대 ESFQR 값을 갖는 것인, 에피택셜 층을 갖는 반도체 웨이퍼.
  12. 삭제
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