JP6880078B2 - 半導体ウェハを保持するためのサセプタ、半導体ウェハの表面上にエピタキシャル層を堆積する方法、およびエピタキシャル層を有する半導体ウェハ - Google Patents

半導体ウェハを保持するためのサセプタ、半導体ウェハの表面上にエピタキシャル層を堆積する方法、およびエピタキシャル層を有する半導体ウェハ Download PDF

Info

Publication number
JP6880078B2
JP6880078B2 JP2018564312A JP2018564312A JP6880078B2 JP 6880078 B2 JP6880078 B2 JP 6880078B2 JP 2018564312 A JP2018564312 A JP 2018564312A JP 2018564312 A JP2018564312 A JP 2018564312A JP 6880078 B2 JP6880078 B2 JP 6880078B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
susceptor
epitaxial layer
recess
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018564312A
Other languages
English (en)
Other versions
JP2019523991A (ja
Inventor
ハベレヒト，イェルク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2019523991A publication Critical patent/JP2019523991A/ja
Application granted granted Critical
Publication of JP6880078B2 publication Critical patent/JP6880078B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/12—Substrate holders or susceptors
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4585—Devices at or outside the perimeter of the substrate support, e.g. clamping rings, shrouds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682—Mask-wafer alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68785—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by the mechanical construction of the susceptor, stage or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)

Description

本発明は、半導体ウェハの表面上へのエピタキシャル層の堆積の間に半導体ウェハを保持するためのサセプタに関する。本発明はさらに、半導体ウェハの表面上にエピタキシャル層を堆積するための方法であって、前記方法の過程で上記サセプタが用いられる方法、およびエピタキシャル層を有する半導体ウェハに関する。
従来技術／課題
ＵＳ２００８／０１１８７１２Ａ１は、サセプタリングとサセプタベースとを備える、サセプタについて記載している。サセプタリングは、半導体ウェハの裏面の縁部領域において半導体ウェハを配置するための突起を有し、半導体ウェハの表面上に層を堆積する目的のために、サセプタベース上に配置される。
ＵＳ２００７／０２２７４４１Ａ１は、シリコンからなるエピタキシャルコーティングされた半導体ウェハの縁部領域におけるエピタキシャル層の厚さの周期的変動に注目している。理由は、エピタキシャル層が成長する異なる成長速度である。異なる成長速度は、半導体ウェハの表面の結晶方位に関連する。半導体ウェハの表面は、エピタキシャル層が堆積する半導体ウェハの側面である。縁部領域においてエピタキシャル層の厚さをより均一にするために、ＵＳ２００７／０２２７４４１Ａ１は、厚さ変動の周期でサセプタの構造を変えることを提案している。
同様の目的で、ＵＳ２０１３／０２６３７７６は、サセプタの穴を、サセプタ上に配置される半導体ウェハの半径の外側のサセプタの周囲上に対称的に存在する位置に配置することを、さらに提案している。
本発明の目的は、エピタキシャル層の厚さに影響を与える必要なく、サセプタを修正することによって、縁部領域において堆積されたエピタキシャル層を有する半導体ウェハの平坦度を向上させることである。特に、本発明は、エピタキシャル層の堆積の結果、縁部ロールオフ（ＥＲＯ（edge roll-off））をより均一にすることのない方法を示す。
目的は、半導体ウェハの表面上へのエピタキシャル層の堆積の間に半導体ウェハを保持するためのサセプタであって、
半導体ウェハの裏面の縁部領域に半導体ウェハを配置するための突起を有する、サセプタリングと、
サセプタベースと、を備え、サセプタリングは、サセプタベース上でサセプタベースの中央部の周りに位置し、
サセプタリングの下方に存在し、サセプタベース上に回転対称に分散するように配置され、各々サセプタリングの径方向幅よりも大きな径方向幅を有する凹部を、サセプタベースに有する、サセプタによって達成される。
本発明はさらに、半導体ウェハの表面上にエピタキシャル層を堆積する方法であって、
半導体ウェハを提供することと、
本発明に係るサセプタのサセプタリングの突起上に半導体ウェハを配置することと、を備え、サセプタベースは、半導体ウェハの表面の縁部領域の２つの交互の部分領域のうちの第１のものの数に対応する数の凹部を有し、表面の結晶方位によって、エピタキシャル層の成長速度は第２部分領域よりも第１部分領域において低く、第１部分領域がサセプタベースにおける凹部の上方に存在し、さらに、
半導体ウェハの表面上にエピタキシャル層を堆積することを備える方法に関する。
最終的に、本発明は、エピタキシャル層を有する半導体ウェハであって、エピタキシャル層を有する半導体ウェハの縁部領域の第１部分領域におけるエピタキシャル層の厚さが、縁部領域の第２部分領域よりも薄く、材料堆積が半導体ウェハの裏面上に存在し、これにより第１部分領域におけるエピタキシャル層を有する半導体ウェハの総厚さが第２部分領域におけるエピタキシャル層を有する半導体ウェハの総厚さと同等である、半導体ウェハに関する。
半導体ウェハは、好ましくは、２ｍｍの縁部除外につき１２ｎｍ以下、好ましくは２ｍｍの縁部除外につき１０ｎｍ以下の最大ＥＳＦＱＲ値を有する、縁部領域における局所平坦度を有する。
半導体ウェハまたは半導体ウェハの表面を備えるその少なくとも一部は、単結晶であり、好ましくはシリコン、ゲルマニウム、もしくはこれらの元素の混合物からなる。半導体ウェハは、完全に、上述された材料のうちの１つからなってもよい。しかしながら、これは、ＳＯＩウェハ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、ボンディングされた半導体ウェハ、または既に１つ以上のエピタキシャル層でコーティングされた基板ウェハであってもよい。エピタキシャル層は、好ましくは、シリコン、ゲルマニウム、またはこれらの元素の混合物からなり、適切な場合にはドーパントを含む。
半導体ウェハは、ＦＺ法（ｆｌｏａｔ ｚｏｎｅ）にしたがって、またはＣＺ法にしたがって結晶化された単結晶からスライスされ得る。ＣＺ法は、るつぼに含まれる融解物に種結晶を浸すことと、種結晶、および融解物からその上に結晶化する単結晶を成長させることとを備える。
半導体ウェハは、少なくとも２００ｍｍ、好ましくは少なくとも３００ｍｍの直径を有する。半導体ウェハの表面は、好ましくは、＜１００＞方位または＜１１０＞方位である。
表面が＜１００＞方位である場合、半導体ウェハの表面の縁部領域は、それぞれ４つの交互の第１部分領域および第２部分領域に分割され得る。４つの第１部分領域では、エピタキシャル層の成長速度は、縁部領域の４つの第２部分領域よりも低い。第１部分領域の中央部は各々、半導体ウェハの周囲に対して角度位置θを有する。方位ノッチが半導体ウェハの表面の＜１００＞方位に垂直な＜１１０＞方向を示す場合、および２７０°の角度位置θが前記方向に割り当てられた場合、４つの第１部分領域の中央部は、半導体ウェハの表面の＜１００＞方位に垂直な＜１００＞方位の角度位置にそれぞれ対応する、４５°、１３５°、２２５°および３１５°の角度位置θを有する。
表面が＜１１０＞方位である場合、半導体ウェハの表面の縁部領域は、それぞれ２つの交互に並ぶ部分領域へ分割され得る。２つの第１部分領域では、半導体ウェハの表面上におけるエピタキシャル層の成長速度は、縁部領域の２つの第２部分領域よりも低い。方位ノッチが半導体ウェハの表面の＜１１０＞方位に垂直な＜１１０＞方向を示す場合、および２７０°の角度位置θが前記方向に割り当てられる場合、２つの第１部分領域の中央部は、半導体ウェハの表面の＜１１０＞方位に垂直な＜１００＞方向の角度位置にそれぞれ対応する、０°および１８０°の角度位置θを有する。
半導体ウェハの表面上へのエピタキシャル層の堆積の間、半導体ウェハは、サセプタリングの突起上に位置し、サセプタリングは、サセプタベースの上側配置領域上に位置する。半導体ウェハの表面の縁部領域の第１部分領域（第１部分領域では、表面の結晶方位によって成長速度がより低い）が、サセプタベースにおける凹部の上方に位置するように、半導体ウェハが配置される。
本発明の１つの構成は、サセプタリングをサセプタベースの上側配置領域上に配置することと、続いて半導体ウェハが要求された態様で配置されるように、半導体ウェハをサセプタリングの突起上に配置することとを備える。本発明の代替的な構成は、半導体ウェハをサセプタリングの突起上に配置することと、続いて半導体ウェハが要求された態様で配置されるように、半導体ウェハが突起上に位置するサセプタリングをサセプタベースの上側配置領域上に配置することを備える。
サセプタベースは、好ましくは、グラファイトフェルト、または炭化ケイ素でコーティングされたグラファイトフェルト、または炭化ケイ素でコーティングされたグラファイト、または炭化ケイ素からなる。サセプタリングは、好ましくは、炭化ケイ素、または炭化ケイ素でコーティングされた他の材料からなる。他の材料は、好ましくは、グラファイトまたはシリコンである。サセプタリングは、内径および外径を有する。その表面上にエピタキシャル層が堆積されることが意図される半導体ウェハの直径よりも、内径は小さく、外径は大きい。サセプタリングの径方向幅は、サセプタリングの外径と内径との間の差の半分に対応する。サセプタリングの突起は、サセプタリングの内縁から、サセプタリングの高さを増加させる段差まで延在する。突起は、好ましくは、段差から内側に落ちるような形状である。
サセプタベースにおける凹部は、回転対称に分散するように配置される。それらは各々、径方向幅を有し、好ましくはサセプタベースへ加工される。
凹部の径方向幅は、いずれの場合も、サセプタリングの径方向幅よりも、好ましくは１０ｍｍ以上１００ｍｍ以下で大きい。この理由から、サセプタリングは、凹部を完全に覆うことはない。凹部によって、半導体ウェハの表面上へのエピタキシャル層の堆積の間に、半導体ウェハの裏面上にも材料が追加で堆積される。本発明によれば、追加の堆積の場所が実質的に半導体ウェハの表面の縁部領域の第１部分領域の下方に位置することを保証するために、注意が払われる。エピタキシャル層が半導体ウェハの表面上に堆積され、エピタキシャル層は縁部領域の第１部分領域におけるエピタキシャル層の厚さが第２部分領域よりも薄いという欠陥に悩まされるが、それにもかかわらず、半導体ウェハの裏面上への追加材料の標的堆積によって、その欠陥が重大ではなくなるため、堆積されたエピタキシャル層を有する半導体ウェハは縁部領域において特に均一な総厚さを有する。
半導体ウェハの裏面の縁部領域における追加の材料堆積の径方向位置は、ターゲットとされる態様で影響を受け得る。それは、突起が半導体ウェハに覆われる長さの選択に依存する。前記長さが大きいほど、材料堆積の位置はさらに内側になる。被覆の長さは、好ましくは、０．５ｍｍ以上３ｍｍ以下である。
サセプタベースにおける凹部は各々、その大きさが中心角によって特定可能である周方向における幅を有する。サセプタベースの中央部から凹部の２つの端部までの２つの半径は、凹部の中心角を形成する。凹部の中央部は、中心角の角の２等分線上に位置する。
＜１００＞方位を有する半導体ウェハの表面上にエピタキシャル層を堆積することが意図される場合、サセプタベースにおける４つの凹部の中心角は、いずれの場合も、好ましくは６０°〜７０°、特に好ましくは６５°である。半導体ウェハは、好ましくは、半導体ウェハの表面の縁部領域の４つの第１部分領域の中央が４つの凹部の中央部の上方に位置するように、サセプタリングの突起上に配置される。
＜１１０＞方位を有する半導体ウェハの表面上にエピタキシャル層を堆積することが意図される場合、サセプタベースにおける２つの凹部の中心角は、いずれの場合も、好ましくは９０°〜１１０°、特に好ましくは１００°である。半導体ウェハは、好ましくは、半導体ウェハの表面の縁部領域の２つの第１部分領域の中央部が２つの凹部の中央部の上方に位置するように、サセプタリングの突起上に配置される。
サセプタベースにおける凹部は、好ましくは０．３ｍｍ以下１．０ｍｍ以上の深さを有する。凹部の深さは、均一であり得る。しかしながら、深さが周方向に再び増減し、前記方向における凹部の断面がＵ字形またはＶ字形である外形を有することが好ましい。
本発明に係る方法の前述の実施形態について特定された構成は、本発明に係る装置に対応して適用されることができる。逆に、本発明に係る装置の前述の実施形態について特定された構成は、本発明に係る方法に対応して適用されることができる。本発明に係る実施形態のこれらのおよび他の構成は、図面の説明および請求項において説明される。個々の構成は、本発明の実施形態として、別々にまたは組み合わされて実現されることができる。さらに、それらは、独立して保護可能である有利な実施形態について記載し得る。
本発明は、図面を参照して、以下の詳細な説明において説明される。
従来技術を示し、サセプタベース、サセプタリング、および半導体ウェハの相対的な配置を示す図である。 表面の（１００）面方位を有する半導体ウェハの方位構成を示す図である。 表面の（１１０）面方位を有する半導体ウェハの方位構成を示す図である。 平面図で本発明に係るサセプタベースを示す図である。 サセプタベースを通る径方向垂直セクションであって、サセプタベースにおける２つの凹部間の領域の垂直セクションを示す図である。 サセプタベースを通る径方向垂直セクションであって、サセプタベースにおける１つの凹部の領域の垂直セクションを示す図である。 図４にしたがって凹部を通る周方向における断面の外形の好ましい形態を示す図である。 図４にしたがって凹部を通る周方向における断面の外形の好ましい形態を示す図である。 図４にしたがって凹部を通る周方向における断面の外形の好ましい形態を示す図である。 縁部領域におけるエピタキシャルコーティングされたテストウェハの平坦度を示す図表である。図表には、ＥＳＦＱＲ値が角度位置θに対してプロットされる。
図１にしたがう配置は、サセプタベース１と、外側に向かってそれに隣接する突起３を備える内縁９を有するサセプタリング２とを備える。半導体ウェハ４は、半導体ウェハの裏面の縁部領域において、突起３上に配置され得る。
図４にしたがうサセプタベース１には、サセプタベース１の上側配置領域１０上に回転対称に分散するように配置される４つの凹部５と、半導体ウェハを昇降させるためのリフトピンホール７とが存在する。凹部５は各々、内縁８と、中心角αの大きさに対応する周方向における幅とを有する。凹部の中央部は、中心角の角の２等分線（点線）上に位置する。凹部の数は、半導体ウェハの表面の縁部領域の４つの部分領域の数に対応する。部分領域において、エピタキシャル層の成長速度は、表面の結晶配位によって、４つの部分領域間の部分領域よりも低い。
図２は、表面の＜１００＞方位を有するこのような半導体ウェハ４の方位構成を示す。方位ノッチ６は、２７０°の角度位置θを示す。したがって、エピタキシャル層の成長速度が低い縁部領域の４つの部分領域の中央部は、破線矢印の先端が指す角度位置４５°、１３５°、２２５°および３１５°に配置される。
図３は、表面の＜１１０＞方位を有する半導体ウェハ４の方位構成を示す。方位ノッチ６は、２７０°の角度位置θを示す。したがって、エピタキシャル層の成長速度が低い縁部領域の２つの部分領域の中央部は、破線矢印の先端が指す角度位置０°および１８０°に配置される。
半導体ウェハの表面上にエピタキシャル層１１を堆積するために、表面の＜１００＞方位を有する半導体ウェハ４がサセプタリング２の突起３上に設けられる。この場合、４つの第１部分領域がサセプタベース１における４つの凹部５の上方に位置する、好ましくは４つの第１部分領域の中央部が４つの凹部の中央部の上方に位置する。
半導体ウェハの表面上にエピタキシャル層を堆積するために、表面の＜１１０＞方位を有する半導体ウェハがサセプタリングの突起上に設けられる。この場合、２つの第１部分領域がサセプタベースにおける２つの凹部の上方に位置する、好ましくは２つの第１部分領域の中央部が２つの凹部の中央部の上方に位置する。
図６は、サセプタベースにおける１つの凹部の中央部を通る径方向における断面を示し、図５は、２つの凹部の間における対応する断面を示す。堆積ガスは、短い矢印によって示される経路をたどって、エピタキシャル層１１が堆積される半導体ウェハ４の表面を通る。凹部５によって、さらなる経路が堆積ガスのために存在する。前記さらなる経路は、図６の長い矢印よって示され、材料１２が半導体ウェハ４の裏面の縁部領域に堆積されるように、サセプタリング２の下を通って半導体ウェハ４の裏面へ通じる。両方向矢印は、突起３の半導体ウェハ４による被覆の長さを示す。材料堆積１２の径方向位置は、被覆の長さの選択によって影響され得、被覆の長さが増大するにつれて内側に移動する。より短い被覆は、比較的径方向幅が小さな突起３を有するサセプタリング２の使用で生じ、より長い被覆は、その突起３がより幅広いサセプタリング２の使用によって生じる。
サセプタリング２がサセプタベース上に直接位置する場所には、凹部が存在しないため（図５）、半導体ウェハ４の裏面上の材料堆積１２は存在しない。
図７は、図４にしたがう凹部を通る周方向の断面を示す。断面の外形は、Ｖ字形である。これは、凹部の深さＴが、好ましくは６５°の中心角に沿って、最大０．３ｍｍ〜１ｍｍまで増加し、再び減少する、好ましくは線形的に増減するためである。
図８は、外形が図７から逸脱する、図４にしたがう凹部を通る周方向の断面を示す。断面の外形は、台形である。これは、凹部の深さＴが、好ましくは６５°の中心角に沿って、最大０．３ｍｍ〜１ｍｍまで増加、好ましくは線形的に増加し、一部にわたって最大値で維持し、再び減少、好ましくは線形的に減少するためである。外形のこの形態は、目的が達成される態様に関して、特に好ましい。
図９は、外形が図７および図８から逸脱する、図４にしたがう凹部を通る周方向の断面図を示す。断面図の外形は、Ｕ字形である。これは、凹部の深さＴが、好ましくは６５°の中心角αに沿って、最大０．３ｍｍ〜１ｍｍまで素早く増加し、最大値で維持し、再び素早く減少する、好ましくは突如増減するためである。
本発明に係る例示の実施例の説明
３００ｍｍの直径および表面の＜１００＞方位を有する単結晶シリコンからなる半導体ウェハが、単一ウェハ反応器において、シリコンからなるエピタキシャル層でコーティングされた。半導体ウェハ（比較対称のウェハ）の一部は、図１にしたがうサセプタ上に位置してコーティングされた。サセプタベースは、本発明に係る凹部を欠いていた。半導体ウェハの別の部分は、本発明にしたがって、すなわち本発明に係るサセプタ上に位置してコーティングされた。エピタキシャル層の成長速度が低い４つの部分領域の中央部は、サセプタベースにおける４つの凹部の中央部の上方に位置していた。
その後、縁部領域におけるコーティングされた半導体ウェハの局所的な平坦度が決定された。図１０は、それぞれ前記一部および他の部分のコーティングされた半導体ウェハのうちの１つのＥＳＦＱＲ値（縁部除外２ｍｍ、θ＝２６５°におけるレーザマーキング、セクタ長さ３０ｍｍ）を示す。本発明にしたがってコーティングされた半導体ウェハの場合、ＳＦＱＲ値は、特徴的な周期変動を示さない（実線）。一方、それらは、比較対象のウェハの場合には見られ得る（点線）。
例示の実施形態の上記の記載は、例示を目的とするものであると理解されるべきである。これによりなされた開示は、第１に、当業者が本発明およびこれに関連する利点を理解することを可能にし、第２に、当業者の理解の範囲内で記載された構造および方法の明らかな変形および修正を包括する。したがって、すべてのこのような変形および修正、ならびに等価物が請求の保護の範囲によってカバーされることが意図される。
用いられる参照符号の一覧
１ サセプタベース
２ サセプタリング
３ 突起
４ 半導体ウェハ
５ 凹部
６ 方位ノッチ
７ リフトピンホール
８ 凹部の内縁
９ サセプタリングの内縁
１０ 上側配置領域
１１ エピタキシャル層
１２ 材料堆積
α 中心角

Claims (11)

  1. 半導体ウェハの表面上にエピタキシャル層を堆積する方法であって、
    前記半導体ウェハを提供することと、
    サセプタのサセプタリングの突起上に前記半導体ウェハを配置することと、を備え、前記サセプタは、前記サセプタリングとサセプタベースとを有し、前記サセプタリングは、前記サセプタベース上で前記サセプタベースの中央部の周りに位置し、前記サセプタベースは、前記サセプタリングの下方に存在し、前記サセプタベース上に回転対称に分散するように配置され、各々前記サセプタリングの径方向幅よりも大きな径方向幅を有する凹部を有し、前記凹部は、前記半導体ウェハの前記表面の縁部領域の２つの交互の部分領域のうちの第１のものの数と対応し、前記表面の結晶方位によって、前記エピタキシャル層の成長速度は第２部分領域よりも第１部分領域で低く、前記第１部分領域は前記サセプタベースにおける前記凹部の上方に位置し、前記方法はさらに、
    前記半導体ウェハの前記表面上に前記エピタキシャル層を堆積することを備える、方法。
  2. 前記表面の＜１００＞方位を有する半導体ウェハを提供すること、および前記半導体ウェハを前記サセプタベースにおける４つの凹部の上方に配置することを備える、請求項１に記載の方法。
  3. 前記表面の＜１１０＞方位を有する半導体ウェハを提供すること、および前記半導体ウェハを前記サセプタベースにおける２つの凹部の上方に配置することを備える、請求項１に記載の方法。
  4. 前記突起が０．５ｍｍ以上３ｍｍ以下の長さにわたって前記半導体ウェハによって被覆されるように、前記半導体ウェハを前記突起上に配置することを備える、請求項１から請求項３のいずれか１項に記載の方法。
  5. 前記サセプタベースにおける前記凹部は、環状セグメント形状を有する、請求項１に記載の方法。
  6. 前記凹部は、６０°以上７０°以下または９０°以上１１０°以下である中心角度を有する、請求項５に記載の方法。
  7. 前記サセプタベースの周方向における前記凹部の断面は、Ｖ字形の外形を有する、請求項１、請求項５または請求項６のいずれか１項に記載の方法。
  8. 前記サセプタベースの周方向における前記凹部の断面は、Ｕ字形の外形を有する、請求項１、請求項５または請求項６のいずれか１項に記載の方法。
  9. 前記サセプタベースの周方向における前記凹部の断面は、台形の外形を有する、請求項１、請求項５または請求項６のいずれか１項に記載の方法。
  10. エピタキシャル層を有する半導体ウェハであって、前記エピタキシャル層を有する半導体ウェハの縁部領域の第１部分領域における前記エピタキシャル層の厚さは、前記縁部領域の第２部分領域よりも薄く、材料堆積が前記半導体ウェハの裏面上に存在し、これにより前記第１部分領域における前記エピタキシャル層を有する半導体ウェハの総厚さが、前記第２部分領域における前記エピタキシャル層を有する半導体ウェハの総厚さと同等である、半導体ウェハ。
  11. 前記縁部領域における局所平坦度が、２ｍｍの縁部除外につき１２ｎｍ以下の最大ＥＳＦＱＲ値を有する、請求項１０に記載の半導体ウェハ。
JP2018564312A 2016-06-09 2017-05-31 半導体ウェハを保持するためのサセプタ、半導体ウェハの表面上にエピタキシャル層を堆積する方法、およびエピタキシャル層を有する半導体ウェハ Active JP6880078B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102016210203.6A DE102016210203B3 (de) 2016-06-09 2016-06-09 Suszeptor zum Halten einer Halbleiterscheibe, Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Halbleiterscheibe mit epitaktischer Schicht
DE102016210203.6 2016-06-09
PCT/EP2017/063089 WO2017211630A1 (de) 2016-06-09 2017-05-31 Suszeptor zum halten einer halbleiterscheibe, halbleiterscheibe und herstellungsverfahren

Publications (2)

Publication Number Publication Date
JP2019523991A JP2019523991A (ja) 2019-08-29
JP6880078B2 true JP6880078B2 (ja) 2021-06-02

Family

ID=59021474

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018564312A Active JP6880078B2 (ja) 2016-06-09 2017-05-31 半導体ウェハを保持するためのサセプタ、半導体ウェハの表面上にエピタキシャル層を堆積する方法、およびエピタキシャル層を有する半導体ウェハ

Country Status (9)

Country Link
US (1) US10865499B2 (ja)
EP (1) EP3469624B1 (ja)
JP (1) JP6880078B2 (ja)
KR (1) KR102200146B1 (ja)
CN (1) CN109314041B (ja)
DE (1) DE102016210203B3 (ja)
SG (1) SG11201810554QA (ja)
TW (2) TWI671439B (ja)
WO (1) WO2017211630A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11501996B2 (en) * 2017-08-31 2022-11-15 Sumco Corporation Susceptor, epitaxial growth apparatus, method of producing epitaxial silicon wafer, and epitaxial silicon wafer
DE102017222279A1 (de) 2017-12-08 2019-06-13 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens
DE102018200415A1 (de) * 2018-01-11 2019-07-11 Siltronic Ag Halbleiterscheibe mit epitaktischer Schicht
CN114318302A (zh) * 2020-09-29 2022-04-12 中微半导体设备(上海)股份有限公司 托盘及其金属有机化学气相沉积反应器
CN113278953B (zh) * 2021-03-26 2022-06-17 华灿光电(苏州）有限公司 石墨基板

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2080028C (en) * 1992-10-07 1998-04-21 Glen Cameron Hillier Apparatus for manufacturing semiconductor wafers
JP3336897B2 (ja) * 1997-02-07 2002-10-21 三菱住友シリコン株式会社 気相成長装置用サセプター
US6157106A (en) * 1997-05-16 2000-12-05 Applied Materials, Inc. Magnetically-levitated rotor system for an RTP chamber
JPH1162293A (ja) * 1997-08-12 1999-03-05 Sekisui House Ltd 半地下式車庫
JP3727147B2 (ja) * 1997-08-12 2005-12-14 コマツ電子金属株式会社 エピタキシャルウェハの製造方法およびその製造装置
US6444027B1 (en) * 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process
WO2003046966A1 (fr) 2001-11-30 2003-06-05 Shin-Etsu Handotai Co., Ltd. Suscepteur, dispositif de croissance de phase gazeuse, dispositif et procede de fabrication de plaquette epitaxiale, et plaquette epitaxiale
JP3541838B2 (ja) 2002-03-28 2004-07-14 信越半導体株式会社 サセプタ、エピタキシャルウェーハの製造装置および製造方法
JP3908112B2 (ja) * 2002-07-29 2007-04-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 サセプタ、エピタキシャルウェーハ製造装置及びエピタキシャルウェーハ製造方法
JP4304720B2 (ja) * 2004-07-30 2009-07-29 信越半導体株式会社 サセプタ、気相成長装置、エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
WO2007091638A1 (ja) * 2006-02-09 2007-08-16 Sumco Techxiv Corporation サセプタおよびエピタキシャルウェハの製造装置
US8021484B2 (en) * 2006-03-30 2011-09-20 Sumco Techxiv Corporation Method of manufacturing epitaxial silicon wafer and apparatus therefor
DE102006055038B4 (de) 2006-11-22 2012-12-27 Siltronic Ag Epitaxierte Halbleiterscheibe sowie Vorrichtung und Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP5156446B2 (ja) * 2008-03-21 2013-03-06 株式会社Ｓｕｍｃｏ 気相成長装置用サセプタ
JP2010016183A (ja) 2008-07-03 2010-01-21 Sumco Corp 気相成長装置、エピタキシャルウェーハの製造方法
JP2010084230A (ja) * 2008-09-04 2010-04-15 Tokyo Electron Ltd 成膜装置、基板処理装置及び回転テーブル
JP5264403B2 (ja) * 2008-10-14 2013-08-14 株式会社アルバック プラズマエッチング装置において用いる基板トレイ、エッチング装置及びエッチング方法
JP5038365B2 (ja) * 2009-07-01 2012-10-03 株式会社東芝 サセプタおよび成膜装置
JP5378902B2 (ja) * 2009-08-04 2013-12-25 株式会社アルバック プラズマ処理装置のプラズマ処理方法及びプラズマ処理装置
JP5659493B2 (ja) * 2010-01-18 2015-01-28 信越半導体株式会社 気相成長方法
JP5604907B2 (ja) * 2010-02-25 2014-10-15 信越半導体株式会社 気相成長用半導体基板支持サセプタおよびエピタキシャルウェーハ製造装置およびエピタキシャルウェーハの製造方法
JP5644401B2 (ja) * 2010-11-15 2014-12-24 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
JP5528394B2 (ja) * 2011-05-30 2014-06-25 パナソニック株式会社 プラズマ処理装置、搬送キャリア、及びプラズマ処理方法
US8940094B2 (en) * 2012-04-10 2015-01-27 Sunedison Semiconductor Limited Methods for fabricating a semiconductor wafer processing device
JP6035982B2 (ja) * 2012-08-09 2016-11-30 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
KR101496572B1 (ko) * 2012-10-16 2015-02-26 주식회사 엘지실트론 에피택셜 성장용 서셉터 및 에피택셜 성장방법
KR20170030581A (ko) 2014-07-10 2017-03-17 어플라이드 머티어리얼스, 인코포레이티드 화학 기상 증착 반응기에서의 서셉터의 설계
JP6444641B2 (ja) 2014-07-24 2018-12-26 株式会社ニューフレアテクノロジー 成膜装置、サセプタ、及び成膜方法
DE102015225663A1 (de) * 2015-12-17 2017-06-22 Siltronic Ag Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe
TWI729101B (zh) * 2016-04-02 2021-06-01 美商應用材料股份有限公司 用於旋轉料架基座中的晶圓旋轉的設備及方法

Also Published As

Publication number Publication date
CN109314041A (zh) 2019-02-05
WO2017211630A1 (de) 2017-12-14
KR102200146B1 (ko) 2021-01-11
JP2019523991A (ja) 2019-08-29
KR20190008361A (ko) 2019-01-23
US10865499B2 (en) 2020-12-15
EP3469624B1 (de) 2022-04-20
CN109314041B (zh) 2023-07-28
TWI653368B (zh) 2019-03-11
DE102016210203B3 (de) 2017-08-31
EP3469624A1 (de) 2019-04-17
TW201842244A (zh) 2018-12-01
SG11201810554QA (en) 2018-12-28
TWI671439B (zh) 2019-09-11
US20190106809A1 (en) 2019-04-11
TW201812122A (zh) 2018-04-01

Similar Documents

Publication Publication Date Title
JP6880078B2 (ja) 半導体ウェハを保持するためのサセプタ、半導体ウェハの表面上にエピタキシャル層を堆積する方法、およびエピタキシャル層を有する半導体ウェハ
US9691668B2 (en) Wafer carrier
TWI704253B (zh) 在半導體晶圓的正面上沉積磊晶層的方法及實施該方法的設備
US20140102372A1 (en) Wafer carrier
KR102335880B1 (ko) 반도체 웨이퍼의 정면 상에 층의 성막 중에 방위 노치를 갖는 반도체 웨이퍼를 유지하는 서셉터, 및 이 서셉터를 사용하여 층을 성막하는 방법
JP6813096B2 (ja) サセプタ、エピタキシャル成長装置、エピタキシャルシリコンウェーハの製造方法、ならびにエピタキシャルシリコンウェーハ
CN213538160U (zh) 在晶圆的正面上沉积外延层的装置
JP6832770B2 (ja) 熱化学蒸着装置の基板ホルダー
KR20150098432A (ko) 웨이퍼 캐리어
JP2020026361A (ja) 炭化珪素単結晶の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200515

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210406

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210430

R150 Certificate of patent or registration of utility model

Ref document number: 6880078

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250