KR102176750B1 - 탄소 성막-에칭-애싱 갭 충전 프로세스 - Google Patents

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투오 왕
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Abstract

반도체 웨이퍼들에서 탄소 갭 충전을 수행하기 위한 기법들, 시스템들, 및 장치들이 제공된다. 기법들은 갭 피처를 탄소로 충전하기 위해 순환 방식으로 성막-에칭 동작들을 수행하는 것을 포함할 수도 있다. 복수의 이러한 성막-에칭 사이클들이 수행될 수도 있어, 갭 피처에 가까운 반도체 웨이퍼의 상면 상에 탄소막의 국부적 빌드업이 발생된다. 애싱 동작은 그 후에, 반도체 웨이퍼의 상면으로부터 빌드업 재료를 우선적으로 제거하도록 구성될 수도 있다. 추가 그룹들의 성막-에칭 사이클들이 그 후에 수행되고, 추가의 애싱 사이클들이 배치될 수도 있다.

Description

탄소 성막-에칭-애싱 갭 충전 프로세스{CARBON DEPOSITION-ETCH-ASH GAP FILL PROCESS}
반도체 프로세싱에서는 에칭 프로세스들을 위해 피처 패턴들 (feature patterns) 을 기판에 전사시키기 위한 하드마스크들을 제공하기 위해 비정질 탄소막들이 사용되어 왔다. 이러한 탄소막들은 통상적으로 스핀 코팅 또는 PECVD 코팅을 이용하여 성막된다.
최근, 반도체 프로세싱 동작들 동안 갭 피처들에 대한 갭 충전을 제공하기 위해 비정질 탄소가 사용되고 있다. 이러한 탄소 갭 충전 막들은, 예를 들어, 로직/메모리 반도체 디바이스 제작에서 희생층으로서 사용될 수도 있다.
하드마스크들을 제공하는데 사용되는 것과 같은 플라즈마 향상 화학 기상 증착 (plasma-enhanced chemical vapor deposition; PECVD) 기법들에 의해 또는 스핀 코팅 기법들을 이용하여 이러한 갭 충전이 제공될 수도 있다. 그러나, 스핀-온 코팅 기법들은, 불량한 화학-기계적 평탄화 결과들을 야기하고 프로세스 통합을 방해하거나 또는 저해하는 열악한 기계적 특성들을 제공할 수 있다. 이와 반대로, PECVD 성막된 탄소막들은 보통 양호한 전체 막 특성들을 갖고 있지만, 열악한 갭 충전 능력으로 인해 트렌치형 갭 피처들 내에 큰 보이드 (void) 들이 통상적으로 형성된다.
일부 구현예들에 있어서, (a) 기판이 반도체 프로세스 챔버에 제공되는 방법이 제공될 수도 있다. 기판은, 상면, 및 적어도 하나의 갭 피처 (gap feature) 가 그 상면을 가로지르는 갭 입구 폭을 갖는 그 적어도 하나의 갭 피처를 가질 수도 있다. 이 방법은, (b) 기판 및 적어도 하나의 갭 피처의 노출면들 상에 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계를 더 포함할 수도 있다. 성막 프로세스는 적어도 성막된 탄소막 층이 갭 입구 폭을 감소시킬 때까지 수행될 수도 있다. 이 방법은, (c) 적어도 갭 입구 폭이 (b) 의 종료시의 갭 입구 폭으로부터 증가할 때까지, 기판에 실질적으로 수직인 주 이방성 축 (dominant anisotropic axis) 을 이용하여 기판 상에 이방성 에칭 프로세스를 수행하는 단계를 더 포함할 수도 있다. 이 방법은 또한 (d) (b) 와 (c) 의 X 회의 추가 사이클들을 수행하는 단계로서, 여기서 X 는 양의 정수인, 그 (b) 와 (c) 의 X 회의 추가 사이클들을 수행하는 단계, 및 (e) (b) 내지 (d) 의 결과로서 생성된, 적어도 하나의 갭 피처에 인접한 기판의 상면 상의 탄소막의 국부적 빌드업을 제거하는 애싱 프로세스를 수행하는 단계를 포함할 수도 있다.
일부 추가 구현예들에 있어서, 이 방법은 또한 (f) (a) 내지 (e) 의 Y 회의 추가 사이클들을 수행하는 단계를 포함할 수도 있고, 여기서 Y 는 양의 정수이다.
일부 구현예들에 있어서, 적어도 하나의 갭 피처는 ZÅ 의 갭 피처 깊이를 가질 수도 있고, Y 는
Figure 112013043595453-pat00001
내지
Figure 112013043595453-pat00002
일 수도 있다. 일부 구현예들에 있어서, X 는 약 1 내지 100 일 수도 있고, Y 는 약 2 내지 1000 일 수도 있다. 일부 구현예들에 있어서, X 는 약 2 내지 20 일 수도 있고, Y 는 약 10 내지 100 일 수도 있다.
일부 구현예들에 있어서, 적어도 하나의 갭 피처는 약 12:1 까지의 깊이 대 폭 애스펙트비를 가질 수도 있고, 갭 입구 폭은 약 30nm 내지 약 140nm 일 수도 있다.
일부 구현예들에 있어서, 성막 프로세스는 플라즈마 향상 화학 기상 증착 (PECVD) 프로세스일 수도 있다. 일부의 추가의 이러한 구현예들에 있어서, PECVD 프로세스는 CxHy 전구체를 사용할 수도 있다. 더욱 일부의 추가의 이러한 구현예들에 있어서, CxHy 전구체는 C2H2 일 수도 있다.
일부 구현예들에 있어서, 이방성 에칭 프로세스는, 애싱 프로세스에 비해 높은 이온 스퍼터링 체제를 갖는 플라즈마 에칭 프로세스일 수도 있다. 일부의 추가의 이러한 구현예들에 있어서, 이방성 에칭 프로세스는, H2 와 Ar 을 포함하는 에칭 화학물질을 사용할 수도 있다.
일부 구현예들에 있어서, 애싱 프로세스는, 애싱 프로세스가, (b) 내지 (d) 의 결과로서 생성된, 적어도 하나의 갭 피처에 인접한 기판의 상면 상의 탄소막의 국부적 빌드업을 우선적으로 제거하도록 하는 조건들 하에서 수행될 수도 있다.
일부 구현예들에 있어서, (a) 내지 (e) 는 중간 진공 브레이크 (intervening vacuum break) 를 수행하는 일 없이 단일 챔버에서 수행될 수도 있다.
일부 구현예들에 있어서, 성막 프로세스는, 약 0.5 초 내지 약 30 초간 지속될 수도 있고, 약 0.025 Torr 내지 약 8 Torr 의 압력 조건들 하에서 그리고 약 400 내지 약 500℃ 의 온도에서 수행될 수도 있고, 약 100 sccm 내지 약 9500 sccm 의 유량 (flow rate) 으로 기판 위의 반응 영역에 CXHY 가스를 제공하는 것을 포함할 수도 있고, 약 100 sccm 내지 약 9500 sccm 의 유량으로 반응 영역에 H2 가스를 제공하는 것을 포함할 수도 있고, 약 100W 내지 약 3000W 의 고주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있으며, 약 200W 내지 약 5000W 의 저주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있다. 일부 구현예들에 있어서, 이방성 에칭 프로세스는, 약 0.5 초 내지 약 30 초간 지속될 수도 있고, 약 0.025 Torr 내지 약 1 Torr 의 압력 조건들 하에서 그리고 약 400 내지 약 500℃ 의 온도에서 수행될 수도 있고, 약 100 sccm 내지 약 2000 sccm 의 유량으로 반응 영역에 H2 가스를 제공하는 것을 포함할 수도 있고, 약 100W 내지 약 1500W 의 고주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있으며, 약 200W 내지 약 5000W 의 저주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있다. 추가적으로, 이러한 구현예들에 있어서, 애싱 프로세스는, 약 0.5 초 내지 약 30 초간 지속될 수도 있고, 약 4 Torr 내지 약 8 Torr 의 압력 조건들 하에서 그리고 약 400 내지 약 500℃ 의 온도에서 수행될 수도 있고, 약 5000 sccm 내지 약 9500 sccm 의 유량으로 반응 영역에 H2 가스를 제공하는 것을 포함할 수도 있으며, 약 1500W 내지 약 3000W 의 고주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있다. 이러한 구현예들에 있어서 이방성 에칭 프로세스와 애싱 프로세스 동안의 CXHY 의 유량은 0 sccm 이거나 약 0 sccm 일 수도 있다.
일부의 이러한 구현예들에 있어서, 성막 프로세스, 이방성 에칭 프로세스, 및 애싱 프로세스 중 적어도 하나의 프로세스는, 약 9500 sccm 까지의 유량으로 반응 영역에 He 가스를 공급하는 것, 약 9500 sccm 까지의 유량으로 반응 영역에 N2 가스를 공급하는 것, 및 약 9500 sccm 까지의 유량으로 반응 영역에 Ar 가스를 공급하는 것으로 이루어진 그룹으로부터 선택된 하나 이상의 동작들을 더 포함할 수도 있다.
일부의 추가의 이러한 구현예들에 있어서, 애싱 프로세스는 약 5000W 까지의 저주파 무선 주파수 전력을 공급하는 것을 더 포함할 수도 있다. 일부 구현예들에 있어서, CXHY 가스는 C2H2 일 수도 있다.
일부 구현예들에 있어서, 성막 프로세스는, 대략 3 초간 지속될 수도 있고, 대략 0.5 Torr 의 압력 조건들 하에서 450℃ 에서 수행될 수도 있고, 대략 300 sccm 의 유량으로 기판 위의 반응 영역에 CXHY 가스를 제공하는 것을 포함할 수도 있고, 대략 200 sccm 의 유량으로 반응 영역에 H2 가스를 제공하는 것을 포함할 수도 있으며, 대략 2000 sccm 의 유량으로 반응 영역에 Ar 가스를 제공하는 것을 포함할 수도 있다. 이러한 구현예들에 있어서, 성막 프로세스는 또한 대략 400W 의 고주파 무선 주파수 전력 및 대략 2400W 의 저주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있다. 또한, 이러한 구현예들은, 대략 9 초간 지속될 수도 있고 대략 0.3 Torr 의 압력 조건들 하에서 그리고 450℃ 에서 수행될 수도 있고 대략 400 sccm 의 유량으로 반응 영역에 H2 가스를 제공하는 것을 포함할 수도 있고 대략 5600 sccm 의 유량으로 반응 영역에 Ar 가스를 제공하는 것을 포함할 수도 있는 이방성 에칭 프로세스를 포함할 수도 있다. 이러한 구현예들에 있어서, 에칭 프로세스는 또한 대략 1000W 의 고주파 무선 주파수 전력 및 대략 2000W 의 저주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있다. 또한, 이러한 구현예들은, 대략 15 초간 지속될 수도 있고 대략 6 Torr 의 압력 조건들 하에서 그리고 450℃ 에서 수행될 수도 있고 대략 5000 sccm 의 유량으로 반응 영역에 Ar 가스를 제공하는 것 및 대략 3000W 의 고주파 무선 주파수 전력을 공급하는 것을 포함할 수도 있는 애싱 프로세스를 포함할 수도 있다. 일부의 이러한 구현예들에 있어서, CXHY 가스는 C2H2 이다.
일부의 대안적인 구현예들에 있어서, (a) 기판을 반도체 프로세스 챔버에 제공하는 단계로서, 이 기판은, 상면, 및 적어도 하나의 갭 피처가 그 상면을 가로지르는 갭 입구 폭을 갖는 그 적어도 하나의 갭 피처를 갖는, 그 기판을 반도체 프로세스 챔버에 제공하는 단계, (b) 기판 및 적어도 하나의 갭 피처의 노출면들 상에 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계로서, 이 성막 프로세스는 적어도 성막된 탄소막 층이 갭 입구 폭을 감소시킬 때까지 수행되는, 그 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계, 및 (c) 적어도 갭 입구 폭이 (b) 의 종료시의 갭 입구 폭으로부터 증가할 때까지, 기판 상에 이방성 에칭 프로세스를 수행하는 단계를 포함하는 방법이 제공될 수도 있다.
일부의 다른 대안적인 구현예들에 있어서, (a) 기판을 반도체 프로세스 챔버에 제공하는 단계로서, 이 기판은, 상면, 및 적어도 하나의 갭 피처가 그 상면을 가로지르는 갭 입구 폭을 갖는 그 적어도 하나의 갭 피처를 갖는, 그 기판을 반도체 프로세스 챔버에 제공하는 단계, (b) 기판 및 적어도 하나의 갭 피처의 노출면들 상에 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계로서, 이 성막 프로세스는 적어도 성막된 탄소막 층이 갭 입구 폭을 감소시킬 때까지 수행되는, 그 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계, 및 (c) (b) 의 결과로서 생성된, 적어도 하나의 갭 피처에 인접한 기판의 상면 상의 탄소막의 국부적 빌드업을 제거하는 애싱 프로세스를 수행하는 단계를 포함하는 방법이 제공될 수도 있다.
어느 하나의 이러한 대안적인 구현예에서, 방법들은 (d) (b) 와 (c) 의 X 회의 추가 사이클들을 수행하는 단계를 더 포함할 수도 있고, 여기서 X 는 양의 정수이다.
일부 구현예들에 있어서, 반도체 프로세싱 툴이 제공될 수도 있다. 반도체 프로세싱 툴은 프로세스 챔버, 프로세스 챔버 및 관련 흐름 제어 하드웨어 내의 하나 이상의 가스 유입구들, 저주파 무선 주파수 (low-frequency radio-frequency; LFRF) 발생기, 고주파 무선 주파수 (high-frequency radio-frequency; HFRF) 발생기, 및 적어도 하나의 프로세서 및 메모리를 갖는 제어기를 포함할 수도 있다. 적어도 하나의 프로세서 및 메모리는 서로 통신가능하게 연결될 수도 있고, 적어도 하나의 프로세서는 흐름 제어 하드웨어, HFRF 발생기, 및 LFRF 발생기와 적어도 동작가능하게 연결될 수도 있다. 메모리는 흐름 제어 하드웨어, HFRF 발생기, 및 LFRF 발생기를 적어도 제어하도록 적어도 하나의 프로세서를 제어하기 위한 컴퓨터 실행가능 명령들을 저장할 수도 있고, LFRF 발생기는, (a) 상면, 및 적어도 하나의 갭 피처가 그 상면을 가로지르는 갭 입구 폭을 갖는 그 적어도 하나의 갭 피처를 갖는 기판에 성막 프로세스를 수행하여 기판 및 적어도 하나의 갭 피처의 노출면들 상에 탄소막 층을 성막하도록 하는 것으로서, 이 성막 프로세스는 적어도 성막된 탄소막 층이 갭 입구 폭을 감소시킬 때까지 수행되는, 그 기판 및 적어도 하나의 갭 피처의 노출면들 상에 탄소막 층을 성막하도록 하고, (b) 적어도 갭 입구 폭이 (a) 의 종료시의 갭 입구 폭으로부터 증가할 때까지, 기판에 실질적으로 수직인 주 이방성 축을 이용하여 기판 상에 이방성 에칭 프로세스를 수행하고, (c) (a) 와 (b) 의 X 회의 추가 사이클들을 수행하는 것으로서, 여기서 X 는 양의 정수인, 그 (a) 와 (b) 의 X 회의 추가 사이클들을 수행하며, (d) (a) 내지 (c) 의 결과로서 생성된, 적어도 하나의 갭 피처에 인접한 기판의 상면 상의 탄소막의 국부적 빌드업을 제거하는 애싱 프로세스를 수행한다.
일부의 이러한 구현예들에 있어서, 컴퓨터 실행가능 명령들은, (e) (a) 내지 (d) 의 Y 회의 추가 사이클들을 수행하기 위해, 흐름 제어 하드웨어, HFRF 발생기, 및 LFRF 발생기를 적어도 제어하도록 적어도 하나의 프로세서를 제어하기 위한 명령들을 더 포함할 수도 있고, 여기서 Y 는 양의 정수이다.
도 1 은 갭 충전 목적을 위해 탄소막을 성막하는 기법의 하나의 구현예에서의 주요 동작들을 예시하는 프로세스 흐름도를 묘사한 것이다.
도 2a 내지 도 2f 는 갭 충전 목적을 위해 탄소막을 성막하는 기법의 갖가지 스테이지들 동안의 갭 피처의 단순화된 단면도들을 묘사한 것이다.
도 3a 는 여기에 설명된 바와 같은 기법을 이용하여 충전된 높은 애스펙트비 갭 피처의 단면 이미지이다.
도 3b 는 성막 단독 (deposition-only) 기법을 이용하여 충전된 도 3a의 높은 애스펙트비 갭 피처의 단면 이미지이다.
도 4a 는 여기에 설명된 바와 같은 기법을 이용하여 충전된 낮은 애스펙트비 갭 피처의 단면 이미지이다
도 4b 는 성막 단독 기법을 이용하여 충전된 도 4a의 낮은 애스펙트비 갭 피처의 단면 이미지이다.
도 5 는 여기에 설명된 기법들을 구현하기 위해 배치된 갖가지 반응기 컴포넌트들을 도시하는 간단한 블록도를 묘사한 것이다.
본 명세서에서 설명된 주제의 하나 이상의 구현예들의 세부사항들은 첨부 도면들 및 아래의 설명에서 언급된다. 다른 특징들, 양태들, 및 이점들은 상세한 설명, 도면들, 청구항들로부터 명확하게 될 것이다. 다음의 도면들의 상대적 치수들은 스케일링된 도면들인 것으로 구체적으로 나타내지 않는다면 스케일대로 그려지지 않았을 수도 있음에 주의한다.
변수들 "X" 및 "Y" 는 여기에서는 서로 연결되지 않는 두 개의 상이한 용량들에서 사용된다는 것을 이해해야 한다. 분자식의 맥락에서, 이들 변수들은 분자 내의 여러 가지 원자들의 양을 나타내며, 예컨대, CXHY 에서, X = 2 이고 Y = 2 인 값들은 C2H2 을 산출할 것이다. 프로세스 사이클 반복들의 맥락에서, 이러한 횟수는 수행되는 개별 프로세스 사이클들의 횟수를 나타낸다. 따라서, C2H2 가 주어진 프로세스에서 CXHY 가스로서 사용된다면, 이 프로세스에서 이 가스에 대해 X = 2 이고 Y = 2 라는 사실은 아래에서 설명되는 바와 같이 이 프로세스에 대한 프로세스 사이클 반복들의 횟수에 관련하여 X = 2 이고 Y = 2 라는 것을 요구하지 않는다.
여기에 개시된 것은, 다른 PECVD 기법들에 비해 감소된 또는 최소의 보이드 (void) 들을 갖는 비정질 탄소 재료에 의한, 예컨대, 12:1 까지의 애스펙트비들 및 30nm 이하의 갭 폭을 갖는 높은 애스펙트비 갭 피처들의 충전을 허용하는, PECVD 플랫폼 상에서 행해질 수도 있는 갖가지 새로운 기법들이다. 여기에 설명된 기법들은 다양한 상황들에 적용가능하지만, 반도체 프로세싱 상황에서 주로 설명될 것이다.
하나의 이러한 기법에서, 교번식 {{성막 + 에칭}X + 애싱}Y 프로세스는 갭 피처, 예컨대, 트렌치를 갖는 기판 상에 탄소막을 성막하기 위해, Lam Research Corp. 로부터 입수가능한 PECVD 플랫폼, 이를테면 VectorTM 또는 SequelTM 툴 상에 구현될 수도 있다. 기판은 부가적인 갭 피처들을 가질 수도 있고 이들 부가적인 갭 피처들은 여기에 논의된 동일한 프로세싱 단계들을 겪게 되어 또한 설명된 기법으로부터 이익을 얻을 수도 있다.
트렌치 속으로의 성막은, 트렌치 개구가 감소될 때까지, 예컨대, 트렌치에서의 계속된 성막이, 상단 성막으로 인해, 수용불가능하게 느려질 정도로 닫히거나 또는 좁아질 때까지 행해질 수도 있다. 그 프로세스는 그 다음에 이방성 에칭 프로세스로 전환되고, 그 뒤에, 애싱 프로세스로 전환된다. 이러한 기법의 일반 프로세스 동작들은, 예를 들어, (a) 갭 피처 (상단) 에 대한 입구의 갭의 상단에서의 성막된 탄소에 의한 닫힘으로 인해 갭 내에서의 성막이 수용불가능하게 느려지거나 또는 중단될 때까지 탄소막이 갭 피처 내에 성막되는 PECVD 성막 체제 (regime); (b) 추가의 막 성막을 위해 갭을 다시 열기 위해 H2 및 Ar 을 포함하는 에칭 화학물질에 의해 탄소막이 갭 입구로부터 제거되는 고 이온 스퍼터링 체제; (c) "톱 해트들 (top hats)" 이라고 보통 지칭되는, 갭 입구에 인접한 갭 기판 표면의 상단 상의 탄소 축적물을 우선적으로 제거하는데 사용되는 애싱 프로세스에 영향을 주기 위해 에칭 프로세스 조건들이 조절되는 제 3 체제를 포함할 수도 있다. 애싱 동작 (c) 는 성막 (a) 및 에칭 (b) 동작들의 복수의 사이클들을 뒤따를 수도 있다. 모든 세 개의 동작들은 그 다음에 갭을 점증적으로 충전하기 위해 동일한 또는 유사한 사이클에서 다시 반복될 수도 있다.
다른 실시형태들에서, 애싱은 동작들의 사이클에서 에칭에 앞설 수도 있다.
에칭/애싱 프로세스 최적화는 갭 입구로부터 탄소를 제거하기 위해 초기 에칭 프로세스에서 하부의 피처의 스퍼터링과 클리핑 사이에서의 균형을 찾기 위해 행해질 수도 있다. 애싱 프로세스의 최적화는 트렌치의 바닥에서 애싱 화학물질의 활동의 영향을 최소화하기 위해 행해질 수도 있다. 여기에 제공된 본 개시물을 고려해 볼 때, 이 기술분야의 숙련자는 추가의 안내 없이 이들 최적화들을 수행하는 것이 가능할 것이다.
그 프로세스는 성막-에칭-애싱 사이클들이 진공 브레이크 없이 하나의 프로세스 경로에서 수행되도록 평면 PECVD 플랫폼 상에서 구현될 수도 있다. 아래에서 더 상세히 설명되는 바와 같이, 화학-물리 조합 에칭은 트렌치 내에 성막된 막을 덜 에칭하여, 트렌치 상단에 성막된 막을 우선적으로 제거하는데 사용될 수도 있다.
PECVD 플랫폼 구현예는 고 밀도 플라즈마 (HDP) 갭 충전 플랫폼들보다 적은 비용이 든다는 추가의 이점을 가진다.
도 1 은 갭 충전 목적을 위해 탄소막을 성막하는 기법의 하나의 구현예에서의 주요 동작들을 예시하는 프로세스 흐름도이다. 이러한 기법의 갖가지 스테이지들 동안의 갭 피처의 단순화된 단면도들이 또한 도 2a 내지 도 2f 에 예시된다. 도 1 및 도 2a 내지 도 2f 모두에서의 엘리먼트들은 다음의 논의에서 참조된다. 도 1 이 "시작" 및 "종료" 블록들 양쪽 모두를 묘사하지만, 다른 프로세스들은 도시된 동작들에 앞서거나 뒤따를 수도 있고, "시작" 및 "종료" 블록들은 그런 다른 구현예들을 방해하지 않는다는 것을 이해해야 한다. 블록 101 에서, 충전될 갭 피처 (203) 를 갖는 기판 (201) 이 성막 챔버, 예컨대, PECVD 챔버에 제공된다. 갭 피처 (203) 는 좁은 고 애스펙트비 트렌치들 (예컨대, 12:1 의 깊이/폭 애스펙트비, 트렌치 폭 = 30nm) 및 더 낮은 애스펙트비 광폭 트렌치들 (예컨대, 2:1 의 깊이/폭 애스펙트비, 트렌치 폭 = 140nm) 을 포함하여, 현재 또는 미래의 반도체 프로세싱 동작들에서 통상적으로 직면하거나 또는 예상되는 사이즈로 될 수도 있다. 기판 표면은 금속, 유전체, 또는 반도체 재료일 수도 있지만, 가장 통상적으로는 반도체 재료, 이를테면 실리콘일 수도 있다.
탄소막 (205) 은 그 다음에 PECVD (103) 프로세스를 이용하여 갭 (203) 내에 성막될 수도 있다. 이에 관련하여, 갭 내에 성막될 막에 대한 전구체를 포함하는 프로세스 가스가 챔버 내에 도입된다. 비정질 탄소 및 애싱가능 하드 마스크 성막 프로세스들에서 이용되는 바와 같은 임의의 적합한 CXHY 전구체가 사용될 수도 있다. 많은 구현예들에서 선호되는 특정 예는 아세틸렌 (C2H2) 이지만, 다른 전구체들이 또한 양호한 효과를 위해 사용될 수도 있다. 통상적으로 프로세스 가스는 하나의 유형의 탄화수소 전구체만을 포함한다. 다른 프로세스 가스들은 수소뿐만 아니라 질소, 헬륨, 아르곤, 또는 다른 불활성 가스들을 포함할 수도 있다. 플라즈마는 무선 주파수 소스를 이용하여 이들 프로세스 가스들에서 점화될 수도 있고 탄소막은 그 다음에 결과적인 플라즈마 향상 화학 기상 증착 프로세스에 의해 갭 내에 성막될 수도 있다.
블록 103 의 성막 프로세스는, 도 2b 의 207 에서 나타낸 바와 같이, 트렌치에서의 계속된 성막이, 상단 성막으로 인해, 수용불가능하게 느려질 정도로 트렌치 개구가 닫히거나 또는 좁아질 때까지 행해질 수도 있다. 예를 들어, 성막 사이클에 대한 성막 레이트는 성막 레이트가 성막 사이클의 시작 시의 성막 레이트의 대략 40 내지 60% 까지 감소하는 경우에 수용불가능하게 느려질 수도 있다. 다른 구현예들에서, 성막 레이트가 다소 감소할 수도 있다.
블록 105 에서, 이방성 에칭 동작은 갭 입구에서 성막된 탄소막을 제거하기 위해 수행될 수도 있다. 이방성 에칭 동작은, 탄소막이 H2 및 Ar 을 포함하는 에칭 화학물질에 의해 갭 입구로부터 제거되어, 추가의 막 성막을 위해 갭을 다시 여는 고 이온 스퍼터링 체제를 특징으로 삼는 플라즈마 에칭일 수도 있다. 다시 열린 갭은, 도 2c 에 예시된 바와 같이, 갭 피처의 추가의 갭 충전을 허용한다. 에칭 동작은 주어진 지속시간, 예컨대, 갭 입구가 약간 언더컷된 지점에서 갭이 일반적으로 다시 열리게 하는데 충분한 탄소막 제거와 연관되는 지속시간 동안 수행될 수도 있다. 일부 구현예들에서, 갭 입구는 더 작은 정도로 다시 열릴 수도 있다. 일부 다른 구현예들에서, 에칭 동작은 기판의 상면 상의 탄소막이 완전히, 또는 거의 완전히 제거될 때까지 수행된 다음 중단될 수도 있다. 이는 에칭 프로세스가 상부의 탄소막 외에 기판 재료 또한 제거하는 것을 방지할 수도 있다.
고 이온 스퍼터링 체제는, 예를 들어, 낮은 Ar 가스 플로우, 저주파 무선 주파수 (LFRF) 전력의 낮은 레벨, 및 낮은 압력을 특징으로 삼을 수도 있는 저 이온 스퍼터링 체제에 비해, Ar 가스의 높은 플로우, LFRF 전력의 높은 레벨, 및 높은 압력을 포함하는 프로세스 환경에 의해 제공될 수도 있다.
블록 107 에서, 블록들 (103 및 105) 의 성막 및 에칭 동작들은 갭의 충전을 계속하기 위해 복수회 (X) 반복될 수도 있다. 갖가지 실시형태들에서, X 는 약 1 내지 100, 2 내지 20, 3 내지 11, 또는 그 사이의 정수 값의 범위일 수도 있다.
많은 구현예들에서는 통상적으로 2 내지 15, 예를 들어 5 인 다수의 성막 및 에칭 사이클들 후, "톱 해트들 (top hats)" 피처들 (209) 이라고 보통 지칭되는, 갭 입구에 인접한 갭 기판 표면의 상단 상의 탄소막 축적물이 도 2d 에 예시된 바와 같이 형성된다. 톱 해트들은 그 다음에, 도 2e 에 예시된 바와 같이, 갭 입구에 인접한 기판의 상면 상의 톱 해트 탄소 축적물을 우선적으로 제거하도록 조절된 프로세스 조건들로 블록 109 에서 애싱 동작을 행함으로써 제거될 수도 있다.
에칭 및 애싱 동작들 양쪽 모두가 기판으로부터 재료를 제거하기 위해 사용될 수도 있지만, 이들이 동작하는 메커니즘들은 별개이다.
고 이온 스퍼터링 체제 에칭과 같은 플라즈마 에칭 프로세스들에서, 에칭 프로세스는 대체로 이방성이다. 이러한 프로세스들에서, 이온들은, 예를 들어, Ar 또는 H2 와 같은 가스를 고주파 무선 주파수 (HFRF) 전자기장에 노출시켜 플라즈마를 생성함으로써 만들어지며; 이는 공정 챔버 내에서 또는 원격으로 행해진다 (다른 기법들, 예컨대, 마이크로파 기법들이, 또한 이온들을 생성하기 위해 사용될 수도 있다). 이들 이온들은 그 다음에, 웨이퍼를 브래키팅 (bracketing) 하는 2 개의 전극들 사이에서 생성된 LFRF 전자기장에 의해 만들어지는 바이어스 전압에 의해 웨이퍼 (또는 기판) 쪽으로 가속된다. 그 이온들은 이들이 가속할 때의 바이어스 전압 및 이득 에너지로 인해 웨이퍼에 대체로 수직인 방향들로 웨이퍼를 향해 이동한다. 웨이퍼에 도달시, 그 이온들은 웨이퍼 내 또는 상의 분자들 또는 원자들, 예컨대, 이전의 성막 사이클에서 웨이퍼 상에 성막되었던 탄소 원자들과 충돌할 수도 있다. 그렇게 함에 있어서, 고 에너지 이온들과 충돌된 원자들/분자들 사이의 운동량 전달은 충돌된 원자들/분자들이 웨이퍼를 떠나게 할 수도 있다. 따라서, 고 이온 스퍼터링 체제를 갖는 이방성 에칭 동작에서 재료 제거를 위한 메커니즘은 주로 물리적 메커니즘이다, 즉, 재료는 운동량 전달로 인해 제거되고 그런 재료 제거는 활동적인 이온들의 평균 속도 벡터에 평행한 표면들 상에보다 그런 속도 벡터에 수직인 표면들 상에 더 집중된다. 그 결과, 재료는 일반적으로 이온들의 평균 속도 벡터에 평행한 방향들에서 더 빠른 레이트로 제거된다. 어구 "주 이방성 축" 은 이방성 거동, 예컨대, 에칭 레이트가 가장 큰 축을 지칭하는데 사용될 수도 있다.
그 반면, 애싱 프로세스들은 통상적으로 성질상 더 등방성인데, 이 애싱 프로세스들이 활동적인 이온들의 방향성 이동에 대한 것보다 재료 제거를 위한 화학적 상호작용들에 주로 의존하여서이다. 예를 들어, 애싱 동작에서 사용되는 프로세스 가스에 노출되는 임의의 표면은 노출로 인해 재료 제거를 경험할 수도 있다. 덧붙여, 일부 화학적 에칭 프로세스들과 대조적으로, 애싱 동작들은 완전히 가스상 (gas phase) 으로 존재하는 반응 산물을 생성할 수도 있다. 따라서, 애싱 동작들은 화학적 재료 제거 프로세스들의 다른 유형들에서 흔히 있을 수도 있듯이 웨이퍼를 오염시킬 수도 있는 미립자 부산물들을 생성하지 않을 수도 있다. 탄소막들에 대한 애싱 동작들은, 예를 들어, 탄소막들과 반응하여 이러한 가스상 반응 부산물들을 형성할 수도 있는 해리된 H2 또는 O2 를 프로세스 가스로서 활용할 수도 있다.
위에서 논의된 바와 같이, 애싱 동작들은 트렌치 피처들 내에 성막된 탄소막에 대해, 갭 피처의 에지들, 예컨대, "톱 해트" 피처들 주위의 축적된 탄소막을 우선적으로 제거할 수도 있다. 이는 주로 애싱 동작들의 실질적으로 이방성 성질로 인한 것이다 - 톱 해트 피처들은 충전된 갭 피처들의 노출 표면 영역 대 볼륨 비에 비해 높은 노출 표면 영역 대 볼륨 비를 가진다. 그 결과, 톱 해트 피처들은 탄소 충전된 갭 피처들보다 높은 레이트의 해리된 애싱 가스들과의 화학 반응을 경험한다. 따라서, 톱 해트 피처들은 갭 충전 피처들보다 훨씬 큰 레이트로 가스상 부산물들이 되도록 반응된다.
블록 111 에서, 블록들 (103, 105, 107 및 109) 의 동작들은, 도 2f 에 예시된 바와 같이, 갭이 충전될 때까지 Y 회 반복된다. 일부 구현예들에서, 블록들 (103, 105, 107 및 109) 의 동작들은 각각의 그런 반복에 대해 동일한 프로세스 파라미터들을 이용하여 반복될 수도 있다. 다른 구현예들에서, 그러나, 블록들 (103, 105, 107 및 109) 의 동작들은 그 반복들 중 적어도 하나에 대해 다른 프로세스 파라미터들을 이용하여 반복될 수도 있다.
동작들 (103, 105, 107, 및 109) 은 적어도 한 번 반복될 수도 있지만, 반복 횟수는 넓은 범위 (예컨대, Y = 2 내지 1000) 일 수도 있다. 통상적으로 Y 는 갭 높이 및 다른 고려사항들에 의존하여, 약 10 내지 100, 또는 30 내지 60 의 범위, 또는 그 사이의 임의의 정수 값, 예를 들어 40 또는 55 회일 수도 있다. 하나의 예에서, Y = 55 는 대략 12:1 의 깊이/폭 애스펙트비를 갖는 3000Å 깊이 갭 피처에 적합한 것으로 확인되었다.
위에서 설명된 프로세스는 다음의 관계식에 의해 설명될 수도 있다:
{{성막 + 에칭}X + 애싱}Y
위에서 설명된 기법에 대한 적합한 프로세스 파라미터들은 다음의 표들에서 제시된다. 표 1 은 위에서 설명된 기법의 갖가지 구현예들에 적합할 수도 있는 프로세스 파라미터들의 일반적인 범위들을 제공한다.
동작 성막 에칭 애싱
조건들 시간 (초) 0.5 내지 30 0.5 내지 30 0.5 내지 30
압력 (Torr) 0.025 내지 8 0.025 내지 1 4 내지 8
온도 (℃) 400 내지 500 400 내지 500 400 내지 500
성막
전구체		 CxHy 유량 (sccm) 100 내지 9500 0 0
프로세스
가스		 H2 유량 (sccm) 100 내지 9500 100 내지 2000 5000 내지 9500
불활성
캐리어
가스들		 He 유량 (sccm) 0 내지 9500 0 내지 9500 0 내지 9500
N2 유량 (sccm) 0 내지 9500 0 내지 9500 0 내지 9500
Ar 유량 (sccm) 0 내지 9500 0 내지 9500 0 내지 9500
플라즈마
여기		 고주파 무선 주파수 (HFRF) 발생기 세트포인트 (W) 100 내지 3000 100 내지 1500 1500 내지 3000
저주파 무선 주파수 (LFRF) 발생기 세트포인트 (W) 200 내지 5000 200 내지 5000 0 내지 1000
표 2 는 C2H2 를 전구체로서 이용하는 위의 기법의 특정 구현예에 따른 적합한 성막-에칭-애싱 프로세스 조건들의 특정 예에 대한 파라미터들을 제공한다.
동작 성막 에칭 애싱
조건들 시간 (초) 3 9 15
압력 (Torr) 0.5 0.3 6
온도 (℃) 450 450 450
성막
전구체		 C2H2 유량 (sccm) 300 0 0
프로세스
가스		 H2 유량 (sccm) 200 400 9500
불활성
캐리어
가스들		 He 유량 (sccm) 0 0 0
N2 유량 (sccm) 0 0 0
Ar 유량 (sccm) 2000 5600 5000
플라즈마
여기		 HFRF 발생기 세트포인트 (W) 400 1000 3000
LFRF 발생기 세트포인트 (W) 2400 2000 0
다른 구현예들에서, 그 기법은 다수의 연속적인 성막-애싱 동작들에는 에칭 동작이 뒤따르도록 수정될 수도 있으며; 다수의 그런 사이클들은 그 기법의 실행 동안 수행될 수도 있다. 이러한 기법은 다음의 관계식에 의해 설명될 수도 있다:
{{성막 + 애싱}X + 에칭}Y
구체적으로, 이들 구현예들에 따르면, 사이클에 대한 애싱 동작/동작들은 그 사이클에 대한 에칭 동작들 이전에 행해진다. 이용된 특정한 구현예, 즉, 에칭/애싱 또는 애싱/에칭의 순서는, 갭의 애스펙트비 및 스루풋 고려사항들과 같은 요인들에 기초하여 선택될 수도 있다.
또 다른 구현예들에 있어서, 기법은 임의의 중간 애싱 사이클들 없이 {성막 + 에칭}x 사이클들을 수행하는 것을 포함할 수도 있다. 다른 이러한 구현예들에 있어서, 기법은 임의의 중간 에칭 사이클들 없이 {성막 + 애싱}X 사이클들을 수행하는 것을 포함할 수도 있다. 두 경우에, 다수회의 이러한 사이클들이 통상 수행될 수도 있지만, 수행될 수도 있는 사이클들의 횟수는 단일 사이클만큼 적을 수도 있다.
표 2 의 예로 다시 돌아가면, 몇몇 구현예들에 있어서, 에칭 및 애싱 동작들은 동일 온도들에서 동일 가스들을 이용하여 수행될 수도 있다. 그러나, 에칭으로부터 애싱으로 전환하기 위해 다양한 다른 파라미터들이 변경될 수도 있다. 예를 들면, H2 에 대한 유량이 에칭 동작에 비교해서 애싱 동작에서 20-배 넘게 증가되지만, Ar 및 H2 는 표 2 에 열거된 애싱 및 에칭 동작들 둘다에서 사용된다. 처리 영역 내의 압력은, 다소 유사하게, 거의 20-배 증가된다. 그러나, 상이한 프로세스 가스들 사이에서 전환하거나 또는 임의의 퍼지 사이클들을 수행할 필요가 없기 때문에 이러한 변화들은 프로세스 지속기간의 관점에서 비교적 저비용이다. 에칭 동작들과 애싱 동작들 사이의 다른 현저한 변화는, 애싱 동작 동안 LFRF 전력이 턴 오프되고 HFRF 전력이 에칭 동작에 비교해서 3배가 된다는 점이다.
에칭 동작들에 있어서, 현저한 LFRF 전력의 인가는 프로세스 챔버 내의 전극들 사이에서 큰 바이어스 전압이 발생하도록 야기하여, HFRF 전력의 인가에 의해 발생된 플라즈마에 의해 생성되는 이온들을 웨이퍼를 향해 끌어당긴다. 웨이퍼의 결과적인 이온 충돌은 대체로 모멘텀 전달로 인해 이방성 재료 제거가 발생하도록 한다.
애싱 동작들 동안, LFRF 전력이 중지되어, 큰 바이어스 전압이 현저하게 저하되도록 한다 (그러나, HFRF 의 존재로 인해 일부 잔류 바이어스 전압이 여전히 존재한다 - 이것은 통상 LFRF 동작들 동안 바이어스 전압보다 약 한자릿수 이상 더 작다). 그러나, HFRF 전력은 이 경우에 현저하게 증가된다 - 이 경우, 에칭 동작들 동안 공급된 HFRF 의 와트량의 3배가 된다. 이것은 프로세스 가스, 예컨대, H2 또는 Ar 의 양의 증가를 야기하며, 프로세스 가스는 HFRF 전자기장에 의해 발생된 플라즈마에 의해 해리되고 그 후 웨이퍼 상의 탄소막과 반응하도록 자유롭게 된다. 그리하여, 에칭 동작들은 이온 스퍼터링으로부터의 모멘텀 전달에 의해 지배되기 때문에 에칭 동작들은 애싱 동작들에 대하여 "높은" 이온 스퍼터링 체제 동작들이라고 고려될 수도 있고, 한편 애싱 동작들은 모멘텀 전달 재료 제거가 거의 또는 전혀 발생하지 않기 때문에 "낮은" 이온 스퍼터링 체제 동작들이라고 고려될 수도 있다.
예를 들면, 인가되는 1000W 의 HFRF 전력 및 2000W 의 LFRF 전력에 의한, 표 2 의 에칭 동작, 예컨대, 높은 이온 스퍼터링 체제 동작 동안 생성된 바이어스 전압은 대략 480V 이고, 한편 3000W 의 HFRF 및 0W 의 LFRF 에 의한, 표 2 의 애싱 동작, 예컨대, 낮은 이온 스퍼터링 체제 동작 동안 생성된 바이어스 전압은 대략 35V 이다. 알 수 있듯이, 표 2 의 에칭 동작과 애싱 동작 사이에 바이어스 전압의 거의 한자릿수 차이가 존재한다.
비교를 위한 PECVD 성막 단독 프로세스 및 본 개시물에 따른 {{성막 + 에칭}X + 애싱}Y 기법에 의한 2개의 상이한 애스펙트비 트렌치들로 실현되는 갭 충전 결과들을 비교하기 위해 포커싱된 이온빔 (FIB)/주사형 전자 현미경 (SEM) 이미지들이 취해졌다. 30 nm 폭의 12:1 깊이/폭 애스펙트비 충전된 트렌치 갭 피처의 단면들을 나타내는 도 3a 및 도 3b, 그리고 140 nm 폭의 2:1 깊이/폭 애스펙트비 충전된 트렌치 갭 피처를 나타내는 도 4a 및 도 4b 를 참조하면, 도 3a 및 도 4a 에 의해 증명되는 바와 같이, {{성막 + 에칭}X + 애싱}Y 기법은, 도 3b 및 도 4b 에 의해 증명되는 바와 같이, 양자의 고 애스펙트비의 좁은 폭 트렌치들 및 저 애스펙트비의 보다 넓은 트렌치에 대해, 성막 단독 프로세스보다 우수한 성능을 제공함을 분명히 알 수 있다. 충전 높이는 상이한 Y 값들을 사용함으로써 그리고 에칭 시간을 변경함으로써 변경되었다.
각각의 경우에, 양자의 트렌치 기하학적 구조들은 본 명세서에 개략된 {{성막 + 에칭}X + 애싱}Y 기법을 이용하여 탄소 충전 재료로 완전히 충전되었지만, PECVD 성막 단독 프로세스는 나타낸 양자의 트렌치 기하학적 구조들에 대한 트렌치 충전시에 현저한 보이드들의 형성을 야기하였음을 이미지들에서 분명히 알 수 있다.
본 기법들은 PECVD 반응기에서 구현될 수도 있다. 이러한 반응기는 많은 상이한 형태들을 취할 수도 있고, 하나 이상의 웨이퍼를 각각 수용할 수도 있고 다양한 웨이퍼 처리 동작들을 수행하도록 구성될 수도 있는 (때때로 다수의 스테이션들을 포함하는) 하나 이상의 챔버들 또는 반응기들을 포함하는 장치의 일부일 수도 있다. 하나 이상의 챔버들은 정의된 위치 또는 위치들에 (그 위치 내에서의 움직임, 예컨대, 회전, 진동, 또는 다른 동요를 갖거나 갖지 않고) 웨이퍼를 유지할 수도 있다. 일 구현예에 있어서, 탄소막 성막을 실시한 웨이퍼는 프로세스 동안 반응 챔버 내에서 일 스테이션으로부터 다른 스테이션으로 이동될 수도 있다. 다른 구현예들에 있어서, 웨이퍼는 상이한 동작들을 수행하기 위해 장치 내에서 챔버로부터 챔버로 이동될 수도 있다. 완전한 막 성막은 전적으로 단일 스테이션에서 발생할 수도 있고, 또는 전체 막 두께의 임의의 분율은 임의의 수의 스테이션들 또는 챔버들에서 성막될 수도 있다.
프로세스 중에, 각각의 웨이퍼는 페데스탈, 웨이퍼 척 및/또는 다른 척-유지 장치에 의해 제자리에 유지될 수도 있다. 웨이퍼가 가열되어야 할 특정 동작들에 대해, 장치는 가열판과 같은 히터를 포함할 수도 있다. Fremont, CA 의 Lam Research Corp. 에 의해 생산된 VectorTM (예컨대, C3 Vector) 또는 SequelTM (예컨대, C2 Sequel) 반응기는, 본 명세서에 기재된 기법들을 구현하기 위해 이용될 수도 있는 적합한 반응기들의 두 예들이다.
도 5 는 본 명세서에 기재된 기법들을 구현하기 위해 배치된 다양한 반응기 컴포넌트들을 나타내는 간단한 블록도를 제공한다. 나타낸 바와 같이, 반응기 (500) 는 프로세스 챔버 (524) 를 포함하며, 프로세스 챔버는, 반응기의 다른 컴포넌트들을 둘러싸고, 접지된 히터 블록 (520) 과 관련하여 작업하는 샤워헤드 (514) 를 포함하는 용량-방전 타입 시스템에 의해 발생된 플라즈마를 함유하도록 작용한다. 고주파 RF 발생기 (504) 및 저주파 RF 발생기 (502) 는 매칭 네트워크 (506) 및 샤워헤드 (514) 에 연결될 수도 있다. 매칭 네트워크 (506) 에 의해 공급된 전력 및 주파수는 프로세스 챔버 (524) 에 공급되는 프로세스 가스로부터 플라즈마를 발생시키기에 충분할 수도 있고, 예를 들면, 100 내지 5000W 의 HFRF 전력 및 100 내지 5000W 의 LFRF 전력 전체 에너지이다. 통상의 프로세스에 있어서, HFRF 성분은 일반적으로 5 내지 60 MHz, 예컨대 13.56MHz 일 수도 있다. LF 성분이 존재하는 동작에서, LF 성분은 100kHz 내지 2MHz, 예컨대 430kHz 일 수도 있다.
반응기 내에서, 웨이퍼 페데스탈 (518) 이 기판 (516) 을 지지할 수도 있다. 웨이퍼 페데스탈 (518) 은 성막 및/또는 플라즈마 처리 반응들 동안 및 그 사이에서 기판을 유지하고 이동시키기 위해 척, 포크, 또는 리프트 핀들을 포함할 수도 있다. 척은 산업 및/또는 연구에서의 사용에 이용가능한 바와 같은 정전 척, 기계적 척 또는 다양한 다른 타입들의 척일 수도 있다.
다양한 프로세스 가스들이 유입구 (512) 를 통해 도입될 수도 있다. 다수의 소스 가스 라인들 (510) 이 매니폴드 (508) 에 연결된다. 가스들은 예비혼합될 수도 있고 또는 예비혼합되지 않을 수도 있다. 프로세스의 성막 및 플라즈마 처리 페이즈들 동안 정확한 프로세스 가스들이 전달되는 것을 보장하기 위해 적절한 밸브형 및 물질 흐름 제어 메커니즘들이 채용될 수도 있다. 화학적 전구체(들)가 액체 형태로 전달되는 경우에, 액체 흐름 제어 메커니즘들이 채용될 수도 있다. 그 후, 성막 챔버에 도달하기 이전에 액체 형태로 공급되는 화학적 전구체의 기화점 (vaporization point) 보다 높게 가열된 매니폴드에서의 수송 동안, 이러한 액체들은 기화되고, 프로세스 가스들과 혼합될 수도 있다.
프로세스 가스들은 배출구 (522) 를 통해 챔버 (524) 를 빠져나갈 수도 있다. 스로틀 밸브 또는 진자 밸브 (pendulum valve) 와 같은 폐루프-제어된 흐름 제한 디바이스를 이용함으로써 프로세스 챔버 (524) 내에서 적합하게 낮은 압력을 유지하고 프로세스 챔버 (524) 외부로 프로세스 가스들을 끌어당기기 위해 진공 펌프, 예컨대, 1 또는 2 단 기계적 건조 펌프 및/또는 터보분자 펌프 (540) 가 통상 사용될 수도 있다.
상기 논의된 바와 같이, 본 명세서에 논의된 기법들은 다중-스테이션 또는 단일 스테이션 툴 상에서 구현될 수도 있다. 특정 구현예들에 있어서, 4-스테이션 성막 스킴을 갖는 300mm Novellus VectorTM 툴 또는 6-스테이션 성막 스킴을 갖는 200mm SequelTM 툴을 사용할 수도 있다. 몇몇 구현예들에 있어서, 요구된 모든 성막들 및 처리들이 완료될 때까지 매 성막 및/또는 성막후 플라즈마 처리 이후에 웨이퍼들을 인덱싱할 수도 있고, 또는 웨이퍼를 인덱싱하기 이전에 다수의 성막들 및 처리들이 단일 스테이션에서 수행될 수도 있다.
몇몇 구현예들에 있어서, 본 명세서에 기재된 기법을 수행하도록 구성된 장치가 제공될 수도 있다. 적합한 장치는 다양한 프로세스 동작들을 수행하기 위한 하드웨어 및 본 개시물에 따른 프로세스 동작들을 제어하기 위한 명령들을 갖는 시스템 제어기를 포함할 수도 있다. 시스템 제어기는 통상 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이며, 이 하나 이상의 프로세서들은 다양한 프로세스 제어 장비, 예컨대 밸브들, RF 발생기들, 웨이퍼 핸들링 시스템들 등과 통신방식으로 연결되고, 장치가 본 개시물에 따른 기법, 예컨대, 도 1 에 제공된 것과 같은 기법을 수행하도록 하는 명령들을 실행하도록 구성된다. 본 개시물에 따른 프로세스 동작들을 제어하기 위한 명령들을 포함하는 머신 판독가능 매체가 시스템 제어기에 커플링될 수도 있다. 제어기는, 본 명세서에 기재된 바와 같은 성막, 에칭 및 애싱 동작들와 연관되는 다양한 프로세스 파라미터들의 제어를 용이하게 하기 위해 다양한 하드웨어 디바이스들, 예컨대, 물질 흐름 제어기들, 밸브들, RF 발생기들, 진공 펌프들 등과 통신방식으로 연결될 수도 있다.
몇몇 구현예들에 있어서, 시스템 제어기 (530) 는 반응기 (500) 의 모든 활성들을 제어할 수도 있다. 시스템 제어기 (530) 는, 물질 저장 디바이스에 저장되고, 메모리 디바이스 내로 로딩되고 그리고 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행할 수도 있다. 시스템 제어 소프트웨어는, 가스 흐름들, 웨이퍼 이동, RF 발생기 활성화 등의 타이밍을 제어하기 위한 명령들, 그리고 가스들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타겟 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 반응기 장치 (500) 에 의해 수행되는 특정한 프로세스의 다른 파라미터들을 제어하기 위한 명령들을 포함할 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들면, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 오브젝트들은 다양한 프로세스 툴 프로세스들을 실시하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하기 위해 기입될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
시스템 제어기는 통상 하나 이상의 메모리 디바이스들, 및 장치가 본 개시물에 따른 기법을 수행하도록 하는 명령들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 수도 있다. 본 개시물에 따른 프로세스 동작들을 제어하기 위한 명령들을 포함하는 머신 판독가능 매체가 시스템 제어기에 커플링될 수도 있다.
본 명세서에 기재된 방법 및 장치는, 리소그래픽 패터닝 툴들 또는 프로세스들, 예를 들면, 반도체 디바이스들, 디스플레이들, LED들, 광전지 패널들 등의 제작 또는 제조를 위한 프로세스들과 관련하여 사용될 수도 있다. 통상적으로, 필수적이지는 않지만, 이러한 툴들/프로세스들은 일반 제조 시설에서 함께 사용되거나 또는 수행될 것이다. 막의 리소그래픽 패터닝은 통상 하기 단계들의 일부 또는 전부를 포함하며, 각각의 단계는 다수의 가능한 툴들에 의해 가능하며: (1) 스핀-온 또는 스프레이-온 툴을 이용하여, 워크피스, 즉, 기판 상의 포토레지스트의 도포; (2) 핫 플레이트 또는 노 (furnace) 또는 UV 경화 툴을 이용하여 포토레지스트의 경화; (3) 웨이퍼 스텝퍼와 같은 툴을 이용하여 가시광 또는 UV 또는 X-선 광에 포토레지스트를 노광; (4) 레지스트를 선택적으로 제거하기 위해 레지스트를 현상함으로써 습식 벤치 (wet bench) 와 같은 툴을 이용하여 그것을 패터닝; (5) 건식 또는 플라즈마-보조 에칭 툴을 이용함으로써 하부 막 또는 워크피스에 레지스트 패턴을 전사; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 이용하여 레지스트를 제거. 일 구현예에 있어서, 웨이퍼 상의 하나 이상의 갭 피처들은 본 명세서에 기재된 바와 같은 기법을 이용하여 탄소막으로 충전된다. 그 후, 탄소막은, 예를 들면, 본 명세서에 기재된 목적들 중 하나를 위해 사용될 수도 있다. 또한, 구현예는 상기 기재된 하나 이상의 단계들 (1) ~ (6) 을 포함할 수도 있다.
성막-에칭-애싱 프로세스를 이용한 반도체 처리시에 탄소 갭 충전을 위한 기법들, 장치 및 시스템들이 제공된다. 기재된 방법, 장치 및 시스템들은 실질적으로 보이드가 없는 고 애스펙트비의 탄소 갭 충전을 실현하기 위해 유용하게 적용될 수도 있다. 보이드 형성이 없는 매끄러운 갭 충전을 산출하는 것에 추가하여, 본 명세서에 기재된 것과 같은 기법들, 장치들 및 시스템들은 또한, 스핀 온 탄소막 프로세스들이 제공하는 것보다 우수한 재료 성질들, 예컨대, 보다 높은 견고함 및 탄성률을 증명하는 치밀한 탄소 재료들의 성막을 허용할 수도 있다.
전술한 개념들은 이해의 명료함을 목적으로 일부 상세하게 기재되었지만, 이 개시물의 범위 내에서 특정 변경 및 변형이 실시될 수도 있음이 분명될 것이다. 본 개시물의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 존재함에 유의해야 한다. 따라서, 본 구현들은 제한적이지 않고 예시적으로서 고려되어야 하며, 이 개시물은 본 명세서에 주어진 상세사항들에 한정되지 않는다.

Claims (20)

  1. a) 기판을 반도체 프로세스 챔버에 제공하는 단계로서, 상기 기판은, 상면, 및 적어도 하나의 갭 피처 (gap feature) 가 상기 상면을 가로지르는 갭 입구 폭을 갖는 상기 적어도 하나의 갭 피처를 갖는, 상기 기판을 반도체 프로세스 챔버에 제공하는 단계;
    b) 상기 기판 및 상기 적어도 하나의 갭 피처의 노출면들 상에 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계로서, 상기 성막 프로세스는 적어도 성막된 상기 탄소막 층이 상기 갭 입구 폭을 감소시킬 때까지 수행되는, 상기 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계;
    c) 적어도 상기 갭 입구 폭이 (b) 의 종료시의 상기 갭 입구 폭으로부터 증가할 때까지, 상기 기판에 수직인 주 이방성 축 (dominant anisotropic axis) 을 이용하여 상기 기판 상에 이방성 에칭 프로세스를 수행하는 단계;
    d) (b) 와 (c) 의 X 회의 추가 사이클들을 수행하는 단계로서, 여기서 X 는 양의 정수인, 상기 (b) 와 (c) 의 X 회의 추가 사이클들을 수행하는 단계; 및
    e) (b) 내지 (d) 의 결과로서 생성된, 상기 적어도 하나의 갭 피처에 인접한 상기 기판의 상기 상면 상의 탄소막의 국부적 빌드업을 제거하는 애싱 프로세스를 수행하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    f) (a) 내지 (e) 의 Y 회의 추가 사이클들을 수행하는 단계를 더 포함하고,
    여기서 Y 는 양의 정수인, 방법.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 갭 피처는 ZÅ 의 갭 피처 깊이를 가지며,
    Y 는
    Figure 112020042234450-pat00003
    내지
    Figure 112020042234450-pat00004
    인, 방법.
  4. 제 2 항에 있어서,
    X 는 1 내지 100 이고,
    Y 는 2 내지 1000 인, 방법.
  5. 제 2 항에 있어서,
    X 는 2 내지 20 이고,
    Y 는 10 내지 100 인, 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 갭 피처는 12:1 까지의 깊이 대 폭 애스펙트비를 가지며,
    상기 갭 입구 폭은 30nm 내지 140nm 인, 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 성막 프로세스는 플라즈마 향상 화학 기상 증착 (plasma-enhanced chemical vapor deposition; PECVD) 프로세스인, 방법.
  8. 제 7 항에 있어서,
    상기 PECVD 프로세스는 CxHy 전구체를 사용하는, 방법.
  9. 제 8 항에 있어서,
    상기 CxHy 전구체는 C2H2 인, 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 이방성 에칭 프로세스는, 애싱 프로세스에 비해 높은 이온 스퍼터링 체제를 갖는 플라즈마 에칭 프로세스인, 방법.
  11. 제 10 항에 있어서,
    상기 이방성 에칭 프로세스는, H2 와 Ar 을 포함하는 에칭 화학물질을 사용하는, 방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 애싱 프로세스는, 상기 애싱 프로세스가, (b) 내지 (d) 의 결과로서 생성된, 상기 적어도 하나의 갭 피처에 인접한 상기 기판의 상기 상면 상의 상기 탄소막의 국부적 빌드업을 우선적으로 제거하도록 하는 조건들 하에서 수행되는, 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    (a) 내지 (e) 는 중간 진공 브레이크 (intervening vacuum break) 를 수행하는 일 없이 단일 챔버에서 수행되는, 방법.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 성막 프로세스는,
    0.5 초 내지 30 초간 지속되고,
    0.025 Torr 내지 8 Torr 의 압력 조건들 하에서 수행되고,
    400 내지 500℃ 의 온도에서 수행되고,
    100 sccm 내지 9500 sccm 의 유량 (flow rate) 으로 상기 기판 위의 반응 영역에 CXHY 가스를 제공하는 것을 포함하고,
    100 sccm 내지 9500 sccm 의 유량으로 상기 반응 영역에 H2 가스를 제공하는 것을 포함하고,
    100W 내지 3000W 의 고주파 무선 주파수 전력을 공급하는 것을 포함하며,
    200W 내지 5000W 의 저주파 무선 주파수 전력을 공급하는 것을 포함하고;
    상기 이방성 에칭 프로세스는,
    0.5 초 내지 30 초간 지속되고,
    0.025 Torr 내지 1 Torr 의 압력 조건들 하에서 수행되고,
    400 내지 500℃ 의 온도에서 수행되고,
    100 sccm 내지 2000 sccm 의 유량으로 상기 반응 영역에 H2 가스를 제공하는 것을 포함하고,
    100W 내지 1500W 의 고주파 무선 주파수 전력을 공급하는 것을 포함하며,
    200W 내지 5000W 의 저주파 무선 주파수 전력을 공급하는 것을 포함하고;
    상기 애싱 프로세스는,
    0.5 초 내지 30 초간 지속되고,
    4 Torr 내지 8 Torr 의 압력 조건들 하에서 수행되고,
    400 내지 500℃ 의 온도에서 수행되고,
    5000 sccm 내지 9500 sccm 의 유량으로 상기 반응 영역에 H2 가스를 제공하는 것을 포함하며,
    1500W 내지 3000W 의 고주파 무선 주파수 전력을 공급하는 것을 포함하고,
    상기 이방성 에칭 프로세스와 상기 애싱 프로세스 동안의 CXHY 의 유량은 0 sccm 이거나 거의 0 sccm 인, 방법.
  15. 제 14 항에 있어서,
    상기 성막 프로세스, 상기 이방성 에칭 프로세스, 및 상기 애싱 프로세스 중 적어도 하나의 프로세스는,
    9500 sccm 까지의 유량으로 상기 반응 영역에 He 가스를 공급하는 것,
    9500 sccm 까지의 유량으로 상기 반응 영역에 N2 가스를 공급하는 것, 및
    9500 sccm 까지의 유량으로 상기 반응 영역에 Ar 가스를 공급하는 것
    으로 이루어진 그룹으로부터 선택된 하나 이상의 동작들을 더 포함하는, 방법.
  16. 제 14 항에 있어서,
    상기 애싱 프로세스는 5000W 까지의 저주파 무선 주파수 전력을 공급하는 것을 더 포함하는, 방법.
  17. 제 14 항에 있어서,
    상기 CXHY 가스는 C2H2 인, 방법.
  18. 제 14 항에 있어서,
    상기 성막 프로세스는,
    3 초간 지속되고,
    0.5 Torr 의 압력 조건들 하에서 수행되고,
    450℃ 의 온도 조건들 하에서 수행되고,
    300 sccm 의 유량으로 상기 기판 위의 반응 영역에 CXHY 가스를 제공하는 것을 포함하고,
    200 sccm 의 유량으로 상기 반응 영역에 H2 가스를 제공하는 것을 포함하고,
    2000 sccm 의 유량으로 상기 반응 영역에 Ar 가스를 제공하는 것을 포함하고,
    400W 의 고주파 무선 주파수 전력을 공급하는 것을 포함하며,
    2400W 의 저주파 무선 주파수 전력을 공급하는 것을 포함하고;
    상기 이방성 에칭 프로세스는,
    9 초간 지속되고,
    0.3 Torr 의 압력 조건들 하에서 수행되고,
    450℃ 의 온도 조건들 하에서 수행되고,
    400 sccm 의 유량으로 상기 반응 영역에 H2 가스를 제공하는 것을 포함하고,
    5600 sccm 의 유량으로 상기 반응 영역에 Ar 가스를 제공하는 것을 포함하고,
    1000W 의 고주파 무선 주파수 전력을 공급하는 것을 포함하며,
    2000W 의 저주파 무선 주파수 전력을 공급하는 것을 포함하고;
    상기 애싱 프로세스는,
    15 초간 지속되고,
    6 Torr 의 압력 조건들 하에서 수행되고,
    450℃ 의 온도 조건들 하에서 수행되고,
    5000 sccm 의 유량으로 상기 반응 영역에 Ar 가스를 제공하는 것을 포함하며,
    3000W 의 고주파 무선 주파수 전력을 공급하는 것을 포함하는, 방법.
  19. 프로세스 챔버;
    상기 프로세스 챔버 및 관련 흐름 제어 하드웨어로의 하나 이상의 가스 유입구들;
    저주파 무선 주파수 (low-frequency radio-frequency; LFRF) 발생기;
    고주파 무선 주파수 (high-frequency radio-frequency; HFRF) 발생기; 및
    적어도 하나의 프로세서 및 메모리를 갖는 제어기
    를 포함하는 장치로서,
    상기 적어도 하나의 프로세서 및 상기 메모리는 서로 통신가능하게 연결되고,
    상기 적어도 하나의 프로세서는 상기 흐름 제어 하드웨어, 상기 HFRF 발생기, 및 상기 LFRF 발생기와 적어도 동작가능하게 연결되며,
    상기 메모리는,
    a) 상기 프로세스 챔버 내에 기판을 수용하는 단계로서, 상기 기판은, 상면, 및 적어도 하나의 갭 피처가 상기 상면을 가로지르는 갭 입구 폭을 갖는 상기 적어도 하나의 갭 피처를 갖는, 상기 프로세스 챔버 내에 기판을 수용하는 단계;
    b) 상기 기판 및 상기 적어도 하나의 갭 피처의 노출면들 상에 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계로서, 상기 성막 프로세스는 적어도 성막된 상기 탄소막 층이 상기 갭 입구 폭을 감소시킬 때까지 수행되는, 상기 탄소막 층을 성막하는 성막 프로세스를 수행하는 단계;
    c) 적어도 상기 갭 입구 폭이 (b) 의 종료시의 상기 갭 입구 폭으로부터 증가할 때까지, 상기 기판에 수직인 주 이방성 축을 이용하여 상기 기판 상에 이방성 에칭 프로세스를 수행하는 단계;
    d) (b) 와 (c) 의 X 회의 추가 사이클들을 수행하는 단계로서, 여기서 X 는 양의 정수인, 상기 (b) 와 (c) 의 X 회의 추가 사이클들을 수행하는 단계; 및
    e) (b) 내지 (d) 의 결과로서 생성된, 상기 적어도 하나의 갭 피처에 인접한 상기 기판의 상기 상면 상의 탄소막의 국부적 빌드업을 제거하는 애싱 프로세스를 수행하도록,
    상기 프로세스 챔버, 상기 흐름 제어 하드웨어, 상기 HFRF 발생기, 및 상기 LFRF 발생기를 적어도 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 컴퓨터 실행가능 명령들을 저장하는, 장치.
  20. 제 19 항에 있어서,
    상기 컴퓨터 실행가능 명령들은,
    f) (b) 내지 (e) 의 Y 회의 추가 사이클들을 수행하기 위해, 상기 흐름 제어 하드웨어, 상기 HFRF 발생기, 및 상기 LFRF 발생기를 적어도 제어하도록 상기 적어도 하나의 프로세서를 제어하기 위한 명령들을 더 포함하고,
    여기서 Y 는 양의 정수인, 장치.
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