KR102120495B1 - 반도체 웨이퍼의 제조 방법 - Google Patents

반도체 웨이퍼의 제조 방법 Download PDF

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하루오 스미자와
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솜마완 크훔푸앙
신이치 이케다
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후지코시 기카이 고교 가부시키가이샤
고쿠리츠겐큐가이하츠호진 산교기쥬츠소고겐큐쇼
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Abstract

본 발명에 관한 반도체 웨이퍼의 제조 방법은, 대구경의 반도체 웨이퍼로부터 복수의 소구경 웨이퍼를 절출하는 반도체 웨이퍼의 제조 방법으로서, 상기 대구경의 반도체 웨이퍼에서, 소구경 웨이퍼의 절출 위치가 특정 방향으로 열(row)을 이루어 배열되고, 각 열의 각각의 소구경 웨이퍼를 가로지르도록 하여, 직선홈 형상(straight groove-like)의 오리엔테이션 플랫선을, 레이저광에 의해, 각 열마다 일괄하여 형성하는 마킹 공정과, 상기 마킹 공정 이후에, 상기 대구경의 반도체 웨이퍼로부터 소구경 웨이퍼를 레이저광에 의해 개별적으로 절출하는 절출 공정을 포함한다.

Description

반도체 웨이퍼의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR WAFERS}
본 발명은 반도체 웨이퍼의 제조 방법에 관한 것이다.
반도체 장치의 제조에 있어서, 그 대량 생산을 가능하게 하기 위해, 웨이퍼는 점점 대구경화 되고, 심지어 300㎜ 이상의 극히 큰 구경의 웨이퍼도 출현하고 있다. 이 대구경의 웨이퍼에, 폴리싱, 세정, 건조, CVD, 노광, 현상, 에칭 등의 필요한 처리를 연속해서 시행하고 최종적으로 단일 조각들로 절단하는 일련의 공정을 행함에 의해 생산성을 높이고 있다. 이와 같은 일련의 공정을 일괄적으로 행하기 위해서는 수천억 엔 규모의 대규모의 생산 설비가 필요해진다.
그러나, 최근에 다품종의 반도체 장치가 여러가지의 용도에 맞추어 소량으로 점점 더 요구되고 있다. 이와 같은 다품종의 반도체 장치의 소량 생산에는 상기 대규모 생산 설비는 부적합하다.
그래서, 요즘, 직경 1/2인치 정도의 작은 웨이퍼(반도체 칩 1개를 취할 정도)에 필요한 가공 처리를 시행하는 미니멀(등록상표)팹 구상이 제안되고 있다. 이러한 미니멀팹 구상에 의하면, 폴리싱 장치, CVD 장치 등, 각 공정마다 소형의 처리 장치를 마련하고, 이들 처리 장치를 필요에 따라 적절히 조합시켜 사용함에 의해, 다품종의 웨이퍼에 대응할 수 있도록 하고 있다. 각 장치는 소형으로도 좋기 때문에, 설비 투자비를 낮게 억제할 수 있다.
상기 미니멀팹 구상에서는 가까운 미래에 직경 1/2인치 정도의 소구경의 실리콘 단결정의 인상(pulling-up)은 생각하지 않고, 현재의 상태의 대구경 실리콘 웨이퍼로부터 1/2인치 사이즈의 소구경의 실리콘 웨이퍼를 절출(cutting out)하는 것을 전제로 하고 있다.
그런데, 종래에도 대구경의 반도체 웨이퍼로부터 복수의 소구경 웨이퍼를 절출하는 것이 특허 문헌 1에 기재되어 있다.
특허문헌 1 : JP2005-33190A
상기 특허 문헌 1에는 예를 들면, 4인치 이상의 지름을 갖는 대구경 웨이퍼로부터 2인치 이상의 지름을 갖는 소구경 웨이퍼를 3장 이상 절출하거나, 5인치 이상의 지름을 갖는 대구경 웨이퍼로부터 2인치 이상의 지름을 갖는 소구경 웨이퍼를 4장 이상 절출하거나, 6인치 이상의 지름을 갖는 대구경 웨이퍼로부터 2인치 이상의 지름을 갖는 소구경 웨이퍼를 7장 이상 절출하는 것이 기재되어 있다. 또한, 상기 특허 문헌은 이러한 절출을 레이저광 등을 이용하여 실행하고, 또한, 동시에 오리엔테이션 플랫(orientation flat)도 절출에 의해 마련되는 것이 기재되어 있다.
그런데, 미니멀팹 구상에 이용하는 웨이퍼 사이즈는 상기한 바와 같이, 1/2인치 정도의 지름을 갖는 소구경의 것이다. 이와 같은 소구경의 웨이퍼에 있어서, 오리엔테이션 플랫 또는 노치(notch)가 절출에 의해 그 외주에 마련되면, 어셈블리 및 테스트 공정의 면취 공정(beveling step)에서 오리엔테이션 플랫부(orientation flat portion)나 노치부가 양호하게 면취되지 않는다는 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것이다. 본 발명의 목적은 오리엔테이션 플랫선((orientation flat line)의 형성을 용이하게 할 수 있음과 함께, 면취 가공도 문제없이 행할 수 있는 반도체 웨이퍼의 제조 방법을 제공하는 것에 있다.
상기한 목적을 달성하기 위해, 본 발명은 이하의 구성을 포함한다.
즉, 본 발명에 관한 반도체 웨이퍼의 제조 방법은, 대구경의 반도체 웨이퍼로부터 복수의 소구경 웨이퍼를 절출하는 반도체 웨이퍼의 제조 방법으로서, 상기 대구경의 반도체 웨이퍼에서, 소구경 웨이퍼의 절출 위치가 특정 방향으로 열(row)을 이루어 배열되고, 각 열의 각각의 소구경 웨이퍼를 가로지르도록 하여, 직선홈 형상(straight groove-like)의 오리엔테이션 플랫선을, 레이저광에 의해, 각 열마다 일괄하여 형성하는 마킹 공정과, 상기 마킹 공정 이후에, 상기 대구경의 반도체 웨이퍼로부터 소구경 웨이퍼를 레이저광에 의해 개별적으로 절출하는 절출 공정을 포함한다.
상기 방법은, 요구되는 두께를 갖도록 대구경 반도체 웨이퍼를 래핑(lapping)하는 래핑 공정을 포함하고, 상기 래핑 공정 이후에 상기 마킹 공정과 그 이후의 공정을 실행하는 것이 가능하다.
또한, 직선홈 형상의 오리엔테이션 플랫선은, 그 양쪽 단(end)이 절출되는 소구경 웨이퍼의 에지(edge)에 도달하도록 형성되는 것이 바람직하다.
직선의 오리엔테이션 플랫선의 위치가 대구경 반도체 웨이퍼의 오리엔테이션 플랫 또는 노치에 근거하여 결정되는 것이 바람직하다.
또한, 1/2인치 사이즈의 소구경 웨이퍼가 절출된다.
또한, 상기 방법은 요구되는 외경을 갖도록, 절출된 소구경 웨이퍼를 마무리(finishing)하는 외경 마무리 공정과, 소구경 웨이퍼의 외주부를 소정의 형상으로 면취(beveling)하는 면취 공정과, 면취된 상기 소구경 웨이퍼를 에칭하는 에칭 공정과, 마무리 지석(grinding stone)을 사용하여, 면취된 상기 소구경 웨이퍼의 면취부(beveled portion)를 미러 가공(mirror processing)하는 미러 면취(mirror beveling) 공정과, 미러 면취된 상기 소구경 웨이퍼를 미러 가공하는 폴리싱 공정과, 폴리싱 중에 오염된 웨이퍼를 세정하는 정밀 세정 공정을 포함한다.
상기 외경 마무리 공정과 상기 면취 공정은 면취 장치를 사용하여 동일한 지석으로 동시에 실행되는 것이 바람직하다.
본 발명에 따르면, 소구경 웨이퍼의 오리엔테이션 플랫 라인의 형성을 용이하게 하며, 또한 오리엔테이션 플랫선이 웨이퍼 면상에 마련되기 때문에 문제가 없이 워크를 면취할 수 있다.
도 1은 대구경 웨이퍼로부터 소구경 웨이퍼를 레이저광에 의해 절출하는 절출 패턴의 한 예를 도시하는 모식도.
도 2는 절출된 소구경 웨이퍼(12)의 치수 등을 도시하는 평면도.
도 3은 실제의 200㎜ 지름의 대구경 웨이퍼에서의 소구경 웨이퍼의 절출 패턴의 한 예를 도시하는 평면도.
이하 본 발명의 양호한 실시의 형태를 첨부 도면에 의거하여 상세히 설명할 것이다.
도 1은 대구경 웨이퍼(10)로부터 소구경 웨이퍼(12)를 레이저광에 의해 절출하는 절출 패턴의 한 예를 도시하는 모식도이다. 도 2는 절출한 소구경 웨이퍼(12)를 도시하는 평면도이다.
대구경 웨이퍼(10)는 예를 들면 지름이 200㎜ 또는 300㎜인 웨이퍼이다. 이 대구경 웨이퍼(10)는 통상의 제조 방법, 즉, 단결정의 인상(pulling up) → 외주 연삭 → 노치 형성 → 슬라이싱 → 면취(beveling) → 래핑(lapping) → 에칭 → 폴리싱 → 정밀 세정 공정 등을 통하여 제조되는 것인데, 노치(14) 또는 오리엔테이션 플랫(orientation flat)을 갖는 웨이퍼라면 어느 것이나 양호하다.
노치(14)는 예를 들면 노치(14)와 웨이퍼(10)의 중심을 잇는 선이 웨이퍼(10)의 표면의 면방위(plane orientation)에 직교하도록 요구되는 위치에 형성된다. 또한, 오리엔테이션 플랫의 경우에도, 예를 들면 오리엔테이션 플랫이 웨이퍼(10)의 면방위와 평행 또는 수직하게 정렬하도록 어느 요구되는 위치에 형성된다.
노치(14)와 오리엔테이션 플랫 양쪽 모두는, 웨이퍼(10) 상에서 실행된 많은 처리 공정 중의 각각의 처리 공정에서, 반도체 장치로서 완성하도록 , 웨이퍼(10)의 얼라인먼트(위치 결정)에 이용된다.
종래에 대구경의 웨이퍼(10)는 다수의 처리 공정 중의 핸들링을 용이하게 하기 위해 700 내지 1000㎛의 두께로 형성된다. 실제로, 강도의 관점에서 보아 이 정도의 두께가 필요하게 된다. 그리고, 반도체 장치의 형성을 위한 필요한 처리 공정을 행하는 최종 단계에서, 예를 들면 200 내지 250㎛의 두께를 갖도록 래핑되고, 최종적으로 반도체 장치로서 완성된 단일 조각들로 절단된다.
이에 비해, 본 실시의 형태에서는 대구경의 웨이퍼(10) 상에 래핑 처리를 행하여, 두께가 350㎛ 정도가 되도록 처음부터 래핑되어 있는 웨이퍼(10)를 사용한다. 래핑 공정은 통상의 양면 래핑 장치를 이용하여 행해진다.
본 실시의 형태에서는 후술하는 바와 같이, 대구경의 웨이퍼(10)는 처음 단계에서 지름이 약 1/2인치인 소구경의 웨이퍼(12)로 절출되고, 필요한 처리 공정은 아래에서 기술하는 바와 같이 그 후에 실행된다. 대구경의 웨이퍼(10)를 두께 350㎛ 정도의 얇은 웨이퍼로 래핑하는 것은, 레이저광에 의한 용이한 절출이 가능해진다. 또한, 소구경의 웨이퍼(12)는 지름이 약 1/2인치 정도로 절출되기 때문에, 직경에 대한 두께의 비율은 대구경의 웨이퍼(10)보다도 커져서, 얇은 두께에 불구하고 휘어짐 등이 생기지 않고, 어셈블리 및 테스트 공정에서 균열 등이 생기는 일이 없다.
본 실시의 형태에서는 대구경의 웨이퍼(10)를 소구경의 웨이퍼(12)로 절출하기 이전에, 도 1의 파선으로 도시하는 바와 같이, 획득되어야 할 소구경의 웨이퍼(12)의 소요 위치에 위치하도록, 직선홈 형상 오리엔테이션 플랫선(16)이 대구경의 웨이퍼(10)에 레이저 광에 의해 우선 형성된다.
도 1의 실선은 절출될 소구경의 웨이퍼(12)의 가상 위치를 도시한다.
도 1에 도시하는 바와 같이, 소구경 웨이퍼의 절출 위치는 대구경 반도체 웨이퍼에서 특정 방향으로 열(row) 형상으로 배열하고, 오리엔테이션 플랫선(16)은 각 열의 각각의 소구경 웨이퍼를 가로지르도록, 레이저광에 의해 각 열마다 일괄하여 형성된다. 즉, 오리엔테이션 플랫선(16)은 레이저 장치(도시 생략)를 열방향으로 주행시켜서 각 열마다 일괄적으로 형성한다.
인접하는 열의 절출하여야 할 소구경의 웨이퍼의 장해가 되지 않는 한, 오리엔테이션 플랫선(16)을 각 열에서 대구경 웨이퍼(10)에 이음새 없는(seamless) 1개의 직선형상으로 형성하는 것이 바람직하고, 그 이유는 레이저 장치에 의한 레이저광 조사의 제어가 용이하기 때문이다.
또한, 절출하여야 할 소구경 웨이퍼의 배열에 의해서 인접하는 열의 소구경 웨이퍼 상을 직선홈이 가로지를 수 있고, 이 경우에는 각 열의, 소구경 웨이퍼(12)의 필요 개소에만 오리엔테이션 플랫선(16)을 형성하면 좋다. 또한, 이 경우에도, 오리엔테이션 플랫선(16)은 양단부가, 소구경 웨이퍼(12)의 에지부에 도달하도록 설치한다. 이와 같이 함으로써, 어셈블리 및 테스트 공정에서, 웨이퍼(12)의 에지부에서의 오리엔테이션 플랫선(16)의 양단부의 위치를 센서에 의해 검출하여, 웨이퍼(12)의 얼라인먼트를 용이하게 할 수 있다.
오리엔테이션 플랫선(16)은 대구경 웨이퍼(10)에 미리 마련된 노치(14)(또는 오리엔테이션 플랫)에 의거하여, 소요되는 위치 및 방향이 된다. 예를 들면, 도 1에서는 노치(14)와 웨이퍼(10)의 중심을 잇는 선에 대해 직교하는 방향으로, 각 열의 오리엔테이션 플랫선(16)을 평행하게 형성하고 있다.
오리엔테이션 플랫선(16)을 형성한 후, 도시하지 않은 레이저 장치를 구동하여, 대구경의 웨이퍼(10)로부터 소구경의 웨이퍼(12)를 절출하도록 한다. 소구경의 웨이퍼(12)는 원형으로 절출한다. 또한, 소구경의 웨이퍼(12)는 후의 외경 마무리 공정에 의해 에지부를 연삭하여 소요 외경으로 마무리하기 때문에, 1/2인치 사이즈보다는 약간 크게 절출하도록 한다.
레이저 장치는 특허 문헌 1에 나타나는 바와 같은 공지의 장치를 이용할 수 있다. 레이저 장치는 공지의 XY 구동 장치상에 재치하고, 수평면 내에서 자유롭게 이동할 수 있도록 한다. 제어부에는 오리엔테이션 플랫선(16)의 형성 패턴이나 소구경 웨이퍼(12)의 절출 패턴을 미리 기억시켜서 둔다. 제어부는 소정의 프로그램에 따라 레이저 장치의 이동, 구동을 하여, 오리엔테이션 플랫선(16)의 형성 및 소구경 웨이퍼(12)의 절출을 행한다.
대구경 웨이퍼(10)는 특허 문헌 1에 나타나는 바와 같은 공지의 진공 척(도시 생략)상에 지지된다. 즉, 진공 척은 절출하여야 할 소구경 웨이퍼(12)의 각 웨이퍼(12)에 대응한 대구경 웨이퍼(10)의 하면측을, 링형상으로 형성한 지지부로 지지하고, 이 링상의 지지부 내를 진공 장치로 흡인하여, 각 웨이퍼(12) 부분의 하면을 흡착, 지지하도록 한다. 또한, 대구경 웨이퍼(10)의 주연부도, 진공 척으로 지지하면 좋다. 이와 같이 진공 척으로 대구경 웨이퍼(10)를 흡착 지지함으로써, 오리엔테이션 플랫선(16)의 형성, 및각 소구경 웨이퍼(12)의 절단, 분리를 행할 수가 있다.
상기한 바와 같이, 미리 대구경 웨이퍼(10)을 래핑함에 의해 두께 350㎛ 정도로 얇게 하여 둠으로써, 소구경 웨이퍼(12)의 레이저광에 의한 절출을 용이하게 행할 수 있다.
레이저광의 종류는 특별히 한정되지 않지만, YAG 레이저가 알맞다.
또한, 레이저 장치에서 레이저광 방사구로부터 사출되는 레이저광의 주위에 물을 링형상으로 분출하는 물 분출구를 갖는 레이저 장치를 이용하면 양호하다(수중에서의 레이저 가공). 레이저광에 의한 오리엔테이션 플랫선(16)의 형성 중에, 그리고 소구경 웨이퍼(12)의 절출 중에, 물을 분출함에 의해, 레이저광 조사에 기인해 고온이 된 웨이퍼(10)를 냉각할 수 있고 결과로서 생기는 절단 잔재물을 물에 의해 제거할 수 있다.
소구경 웨이퍼(12)의 치수의 한 예를 아래에서 도시한다.
소구경 웨이퍼(12)의 외경은 12.5㎜, 플랫부분의 직경은 12.25㎜, 외주(에주)의 면취부의 폭은 0.125㎜로 되어 있다.
오리엔테이션 플랫선(16)의 위치는 웨이퍼(12)의 중심으로부터 5.75㎜이고, 폭은 50㎛, 깊이는 5 내지 25㎛이다. 이들 치수는 특히 한정되는 것이 아니지만, 레이저 가공시의 오리엔테이션 플랫선(16)의 깊이는 에칭 공정이나 폴리싱 공정, 반도체 장치 형성시의 각 처리 공정을 경유하여도 소실하지 않는 깊이(50㎛)로 한다.
도 3은 실제의 200㎜의 대구경 웨이퍼(10)에서의, 소구경 웨이퍼(12)의 절출 패턴의 한 예를 도시한다. 129개의 소구경 웨이퍼(12)의 절출을 행할 수 있다. 물론, 결정 결함이 존재하는 부위에서의 소구경 웨이퍼(12)는 폐기한다.
상기 절출된 소구경 웨이퍼(12)를 이하의 공정에 의해 웨이퍼로 마무리된다.
1) 외경 마무리 공정
상기 절출된 웨이퍼(12)를, 다이아몬드 지석(grinding stone) 등으로 연삭하여, 외경이 1/2인치 사이즈가 되도록 조정한다. 레이저광으로 절출된 웨이퍼(12)의 외주연에는 절단 잔재물이 존재하고 있기 때문에, 이 외경 마무리 공정에 의해, 외경이 조정됨과 함께, 절단 잔재물의 제거도 가능하다. 외경은 12.5mm ±0.1mm의 정확도 내에서 기계 가공된다.
2) 면취(beveling) 공정
상기 외경 마무리한 웨이퍼(12)는 그들의 외주 면취 작업을 실행하기 위해 지석에 의해 폴리싱된다. 상기 면취 작업은 오리엔테이션 플랫선(16)이 상기 웨이퍼(16)의 표면에 마련되었기 때문에 문제없이 실행될 수 있다.
상기 면취 작업은 연삭면이 오목 형상으로 형성되는 다이아몬드 지석을 사용하여 실행되고, 그에 따라 상술한 외경 마무리 공정 및 해당 면취 공정은 특별한 면취 장치(도시 생략)에 의해 동일 지석으로 동시에 실행될 수 있다.
3) 에칭 공정
다음에, 대구경 웨이퍼(10)를 래핑(lapping)에 의해 얇게 한 때의 기계적인 손상에 영향을 끼치는 층, 및 매입되어 있는 조립(grit)을 제거하기 위해, 웨이퍼(12)는 에칭 가공된다. 에칭액으로는 알칼리(KOH계 용액) 또는 산(불질산계 용액)을 사용한다. 제거량은 10 내지 50㎛ 정도로 한다.
4) 미러 면취 공정
면취부(18)는 마무리 지석을 사용하여 경면 마감처리된다. 이 공정은 어셈블리 및 테스트 공정 중의 분진 발생을 방지할 수 있다.
5) 폴리싱(CMP) 공정
다음에, 통상의 대구경 웨이퍼와 마찬가지의 CMP 가공을 행한다.
이 폴리싱은 필요에 따라 복수의 하위 공정으로 행한다. 예를 들면, 제1차 폴리싱에서는 양면 폴리싱 장치로 고능률로 평활 경면화를 도모한다. 두께가 0.27mm ±10㎛인 폴리싱 정밀도가 달성된다.
제2차 폴리싱에서는 OSF(Oxidation-induced Stacking Fault)의 제거 및 표면 거칠기의 향상을 도모한다. 제3차 또는 제4차 폴리싱에서는 헤이즈(haze) 및 오염물의 제거를 목적으로 한다. 각 단계에서는 적절한 폴리싱액을 사용한다. 폴리싱 공정은 마무리 정확도에 의거하여 필요에 따라 복수의 하위 공정을 포함할 수 있고, 따라서, 양면 폴리싱 장치에 의한 제1차 폴리싱 및 단일면 폴리싱 장치에 의한 최종 폴리싱만을 포함할 수 있다.
6) 정밀 세정 공정
최종적으로 통상의 RCA 세정을 행하여, 폴리싱 등에서 오염된 웨이퍼를 청정화한다. 금속 불순물이나 파티클 등의 잔류물을 제거한다. 세정액은 필터를 통해 세정되고 있는 액체에 의해 그리고 추가적인 온도 제어를 통해 순환한다. 초음파를 추가적으로 인가함으로써 세정의 레벨을 향상시킨다.
이상과 같이 하여 웨이퍼의 마무리 공정을 행할 수 있다.
또한, 별도로, 반도체 제조 공정에서, 웨이퍼를 정렬할 때 오리엔테이션 플랫선(16)의 방향으로서, 웨이퍼의 에지부에 이르는 오리엔테이션 플랫선(16)의 양단부를 센서 등에 의해 인식함에 의해, 용이하게 웨이퍼(12)의 정렬을 행하는 것이 가능하다.
여기서 언급한 모든 예시 및 조건 표현은 본 발명 및 본 분야에 대한 본 발명자에 의해 설명된 개념을 이해하기 위한 것이고 상기 예시는 이러한 예로 한정되지 않는다. 본 발명이 속하는 기술의 분야에서 통상의 지식을 갖는 자라면, 특허청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경례 또는 수정례에 상도할 수 있음은 분명하고, 이들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것이라고 이해된다.

Claims (8)

  1. 대구경의 반도체 웨이퍼로부터 복수의 소구경 웨이퍼가 절출되는 반도체 웨이퍼의 제조 방법으로서,
    상기 대구경의 반도체 웨이퍼에서 소구경 웨이퍼의 절출 위치가 특정 방향으로 열(row)을 이루어 배열되고, 각 열의 각각의 소구경 웨이퍼를 가로지르도록 하여, 직선홈 형상(straight groove-like)의 오리엔테이션 플랫선을, 레이저광에 의해, 각 열마다 일괄하여 형성하는 마킹 공정과,
    상기 마킹 공정 이후에, 상기 대구경의 반도체 웨이퍼로부터 소구경 웨이퍼를 레이저광에 의해 개별적으로 절출하고, 홈의 양단부가 소구경 웨이퍼의 에지부에 도달하는 직선홈 형상의 오리엔테이션 플랫선을 표면에 갖는 소구경 웨이퍼를 얻는 절출 공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    요구되는 두께를 갖도록 대구경 반도체 웨이퍼를 래핑(lapping)하는 래핑 공정을 포함하고, 상기 래핑 공정 이후에 상기 마킹 공정과 그 이후의 공정을 실행하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 직선의 오리엔테이션 플랫선의 위치가 대구경 반도체 웨이퍼의 오리엔테이션 플랫 또는 노치에 근거하여 결정되는 것을 특징으르 하는 반도체 웨이퍼의 제조 방법.
  5. 삭제
  6. 제1항에 있어서,
    1/2인치 사이즈의 소구경 웨이퍼가 절출되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  7. 제1항에 있어서,
    요구되는 외경을 갖도록, 절출된 소구경 웨이퍼를 마무리(finishing)하는 외경 마무리 공정과,
    소구경 웨이퍼의 외주부를 소정의 형상으로 면취(beveling)하는 면취 공정과,
    면취된 상기 소구경 웨이퍼를 에칭하는 에칭 공정과,
    마무리 지석(grinding stone)을 사용하여, 면취된 상기 소구경 웨이퍼의 면취부(beveled portion)를 미러 가공(mirror processing)하는 미러 면취(mirror beveling) 공정과,
    미러 면취된 상기 소구경 웨이퍼를 미러 가공하는 폴리싱 공정과,
    폴리싱 중에 오염된 웨이퍼를 세정하는 정밀 세정 공정을 더 포함하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  8. 제7항에 있어서,
    상기 외경 마무리 공정과 상기 면취 공정은 면취 장치를 사용하여 동일한 지석으로 동시에 실행되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10883168B2 (en) 2014-09-11 2021-01-05 Massachusetts Institute Of Technology Processing system for small substrates
JP6441088B2 (ja) * 2015-01-13 2018-12-19 株式会社Sumco シリコンウェーハの製造方法及び半導体装置の製造方法
JP6349290B2 (ja) * 2015-09-03 2018-06-27 信越半導体株式会社 単結晶ウェーハの表裏判定方法
CN106531689B (zh) * 2015-09-15 2018-12-14 上海微世半导体有限公司 玻璃钝化硅晶圆的背面切割对位线的制作方法及设备
KR102468793B1 (ko) * 2016-01-08 2022-11-18 삼성전자주식회사 반도체 웨이퍼, 반도체 구조체 및 이를 제조하는 방법
JP2018012133A (ja) * 2016-07-22 2018-01-25 株式会社ディスコ 円形基板の製造方法
JP2018014458A (ja) * 2016-07-22 2018-01-25 株式会社ディスコ 円形基板の製造方法
CN106206431A (zh) * 2016-08-01 2016-12-07 中国电子科技集团公司第四十六研究所 一种制作异形硅单晶抛光片的方法
JP2018075694A (ja) * 2016-11-11 2018-05-17 株式会社ディスコ 基板の製造方法
JP6845022B2 (ja) * 2017-01-12 2021-03-17 株式会社ディスコ 加工装置
JP6917223B2 (ja) * 2017-07-10 2021-08-11 株式会社ディスコ ウェーハの加工方法
JP2019033134A (ja) * 2017-08-04 2019-02-28 株式会社ディスコ ウエーハ生成方法
JP6987448B2 (ja) * 2017-11-14 2022-01-05 株式会社ディスコ 小径ウェーハの製造方法
JP7254425B2 (ja) * 2019-06-18 2023-04-10 株式会社ディスコ 半導体ウェーハの製造方法
TWI769677B (zh) * 2021-01-25 2022-07-01 華矽創新股份有限公司 半導體晶圓之製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080057680A1 (en) 2006-08-29 2008-03-06 Disco Corporation Wafer laser processing method
JP2012146874A (ja) * 2011-01-13 2012-08-02 Hamamatsu Photonics Kk レーザ加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0234906A (ja) * 1988-07-25 1990-02-05 Nec Corp 半導体基板
JPH0513290A (ja) * 1991-07-08 1993-01-22 Nec Kyushu Ltd 半導体ウエーハ
JPH1070056A (ja) * 1996-08-26 1998-03-10 Showa Denko Kk 半導体基板およびその製造方法
JP3787485B2 (ja) * 2000-06-30 2006-06-21 信越半導体株式会社 薄板の加工方法
JP2005033190A (ja) * 2003-06-20 2005-02-03 Sumitomo Electric Ind Ltd 半導体単結晶ウエハの製造方法とそのためのレーザ加工装置
WO2004114387A1 (ja) * 2003-06-20 2004-12-29 Sumitomo Electric Industries, Ltd. 半導体単結晶ウエハの製造方法とそのためのレーザ加工装置
KR100538158B1 (ko) * 2004-01-09 2005-12-22 삼성전자주식회사 웨이퍼 레벨 적층 칩 접착 방법
JP2006339431A (ja) * 2005-06-02 2006-12-14 Hitachi Cable Ltd 窒化物半導体基板の加工方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080057680A1 (en) 2006-08-29 2008-03-06 Disco Corporation Wafer laser processing method
JP2012146874A (ja) * 2011-01-13 2012-08-02 Hamamatsu Photonics Kk レーザ加工方法

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