JPH1070056A

JPH1070056A - 半導体基板およびその製造方法

Info

Publication number: JPH1070056A
Application number: JP8224004A
Authority: JP
Inventors: Atsushi Yoshioka; 敦吉岡
Original assignee: Showa Denko KK
Current assignee: Resonac Holdings Corp
Priority date: 1996-08-26
Filing date: 1996-08-26
Publication date: 1998-03-10

Abstract

(57)【要約】【課題】オリエンテーションフラットを形成した半導
体基板において、半導体素子製造工程でオリフラ近傍に
発生していた不良素子の発生を低減する。【解決手段】半導体基板の表面もしくは裏面に、該基
板の表裏および結晶方位を示す窪みによるマークを形成
し、半導体基板はほぼ真円の形状とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体基板およびそ
の製造方法に係り、特に半導体素子の歩留まりを向上さ
せるのに好適な半導体基板およびその製造方法に関す
る。

【０００２】

【従来の技術】シリコン半導体基板は、トランジスタ、
ダイオード、ＩＣ、或いはそれらの集積回路等の半導体
素子の作製に用いられている。また、化合物半導体基板
は、ＧａＡｓ、ＩｎＰなどの化合物半導体に代表される
ように、発光ダイオード、電界効果トランジスタ、磁気
センサー等の半導体素子の作製に用いられている。これ
らの半導体基板は、結晶育成装置で単結晶インゴットを
作製し、切断、定厚加工、研磨などの加工工程を経て製
造されるのが一般的である。更に、半導体基板上には用
途に応じてイオン注入法やエピタキシャル成長法により
活性層が形成され、その後フォトリソグラフィー工程
や、電極形成工程、保護膜の形成工程、素子分離工程な
どの半導体素子の製造工程を経て、トランジスタ、ダイ
オード等の半導体デバイスが製造される。

【０００３】従来の半導体基板では、フォトリソグラフ
ィー工程や素子分離工程などにおいて、結晶方位（例え
ば劈開面）が利用されている。この基板の結晶方位を示
す方法として、従来は真円形の基板の周辺を一部削り取
り、いわゆるオリエンテーションフラット（以下、オリ
フラと略す）と呼ばれる部分を形成するのが一般的であ
った。さらに両面をミラー状に加工した基板の場合に
は、その表裏が分かるようにオリフラの他にオリフラと
同様に基板の周辺の一部をオリフラと長さを変えて削り
取り、いわゆるアイデンティティーフラット（以下Ｉ．
Ｆ．と略す）と呼ばれる部分を形成することにより、加
工工程で基板の結晶方位および表裏が判別できるように
するのが一般的であった。この従来の方法によりオリフ
ラおよびＩ．Ｆ．を形成し、基板の結晶方位および表裏
を示した半導体基板の例を図４に示した。図４では、半
導体基板３の周辺にオリフラ１、Ｉ．Ｆ．２が形成され
ている。ここでオリフラ１、Ｉ．Ｆ．２はそれぞれ特定
の結晶方位に沿って形成するものと定める。また、基板
の表裏は、オリフラを手前側、Ｉ．Ｆ．を左側にして基
板を置いた場合、上を向く側が表というように定める。

【０００４】

【発明が解決しようとする課題】上記の従来の半導体基
板の結晶方位を示す方法においては、オリフラを形成す
るために、結晶切断工程の増加や基板面積の縮小という
欠点が生じていたのに加え、半導体素子の製造工程で
は、オリフラ周辺部において、フォトリソグラフィー工
程におけるレジストの塗布の不均一やエッチング工程に
おけるエッチングむら、及び洗浄工程における洗浄不良
による汚れ等が発生していた。また、オリフラを形成し
た基板は、形状的にもハンドリング性が悪く、半導体素
子の歩留まり低下の原因となっていた。

【０００５】

【課題を解決するための手段】本発明者は、従来の半導
体素子製造時の不良素子の発生場所が主に基板のオリフ
ラ近傍であることに着目し、不良発生の原因が基板形状
であったことを解明し、本発明をなすに至った。すなわ
ち本発明は、半導体基板が、その表面もしくは裏面に、
該基板の表裏および結晶方位を示す窪みによるマークが
形成され、かつほぼ真円の形状を有することを特徴とす
る。

【０００６】

【発明の実施の形態】図１に本発明の実施に係わる半導
体基板の例を示す。図１の例では、半導体基板３の表面
の一部分に直線状の窪みによるマーク４が形成されてい
る。図１の例で、窪みによるマーク４を特定の結晶方位
に沿って直線状に形成すると定めておけば結晶方位を示
すことができる。また、窪みによるマーク４を基板の例
えば表側表面に形成すると定めておけば、基板の表裏を
示すことができる。

【０００７】窪みによるマークの形状については、半導
体基板の結晶方位を示すことが出来れば特に制限はな
い。例えば、図１に示したように結晶方位に沿った直線
状の窪みによるマークでも良いし、図２に示すように結
晶方位に沿った直線上に２点の点状の窪みによるマーク
５を形成しても良い。窪みによるマークは目視により識
別できる程度の大きさを有すれば良い。また、窪みによ
るマークの深さは、半導体素子製造工程等におけるエッ
チングなどで消えない程度の深さ、すなわち５〜５０μ
ｍ程度が好ましい。さらに窪みによるマークを数字等の
文字をなすようにすればウェーハナンバーの表示として
も利用できる。

【０００８】さらに、上記窪みによるマークが、フォト
リソグラフィー工程等の素子製造工程において、マスク
等の位置合わせのための基準点を示すように形成されて
なると、半導体素子製造工程を簡素化するために極めて
有用である。例えば図３に示すように、半導体基板３の
表面に結晶方位を示す直線状の窪みによるマーク６に加
えて点状の窪みによるマーク７を形成する。そして直線
状の窪みによるマーク６と点状の窪みによるマーク７と
を特定の位置関係にあるように定めておき、例えばフォ
トリソグラフィー工程において、マスクをマーク６およ
びマーク７を基準として位置合わせするようにすると、
該フォトリソグラフィー工程を非常に簡素化することが
出来る。

【０００９】なお本発明に係わるマークは、半導体基板
表面を汚染しないものであること、およびエッチング等
の処理によっても容易に消失しないことが要求されるた
め、基板表面に窪みを形成することによりマークとする
のが最も適当である。また、窪みによるマークを形成す
る手段は半導体基板表面を汚染しない方法であればどの
ような方法を用いても良いが、レーザーの照射によりマ
ークを形成する方法が加工精度が高いために特に適して
いる。

【００１０】本発明は、シリコン（Ｓｉ）、ゲルマニウ
ム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）、燐化インジウ
ム（ＩｎＰ）、或いは燐化ガリウム（ＧａＰ）等からな
る半導体基板に用いることが出来る。本発明に係わる半
導体基板のサイズは、一般に直径が２インチないし８イ
ンチであるが、本発明における半導体基板のサイズに特
に制限は無い。ただし面積が小さい半導体基板において
は、オリフラを形成するために削り取る部分の面積の全
体に占める比率が高いため、本発明を用いることが特に
有効である。

【００１１】

【作用】半導体基板の形状をほぼ真円にすることによ
り、従来のオリフラ周辺部のレジストの塗布の不均一性
やエッチングむら、洗浄不良等の汚れの発生を防止する
ことができる。

【００１２】

【実施例】以下、本発明を実施例に基づき説明する。（実施例）本発明をＧａＡｓ基板に用い、磁電変換素子
の１つであるホール素子を作製した例について説明す
る。通常の液体封入チョクラルスキー法（ＬＥＣ法）を
用い、直径約３インチの不純物を添加しない＜１００＞
方向に成長させたＧａＡｓ単結晶を製造した。続いて製
造したＧａＡｓ単結晶を熱処理した。この熱処理（イン
ゴットアニール）により、電気的特性の均一化、ストレ
スの緩和が行われた。

【００１３】熱処理後のＧａＡｓ単結晶の外周を研削
し、該単結晶の直径を７９ｍｍにした。同時に該単結晶
の＜０−１−１＞方向に疑似オリフラを形成した。この
疑似オリフラは後の面取り工程において消失するもので
ある。該疑似オリフラの長さは１０ｍｍにした。次に、
該ＧａＡｓ単結晶を内周刃切断装置により、切断面が
（１００）面となるように厚さ０．５ｍｍに切断し、Ｇ
ａＡｓ基板を作製した。この切断工程後、エッチングを
行いＧａＡｓ基板の切断面の加工ダメージを取り去っ
た。

【００１４】その後、ＧａＡｓ基板の表面に本発明に係
わる窪みによるマークを形成した。マークの形成手順を
図５に基づき説明する。図５（ａ）に示したように、Ｇ
ａＡｓ基板の表面にレーザー照射によりマーク８を形成
した。該マーク８はＧａＡｓ基板表面の２箇所に形成し
た。マーク８を形成した位置は図５（ａ）に示すように
疑似オリフラ９の直線部分の両端でその直線よりウェー
ハ内部に垂直に２０ｍｍの場所とした。マーク８の形状
は丸とし、その直径は０．３ｍｍとした。マーク８の深
さは後工程のエッチング、ポリッシュによりＧａＡｓ基
板表面が削られる量を考慮に入れて、最終的に２０μｍ
の深さとなるように設定した。このマーク８がオリフラ
の役割を果たすことになる。また、該マーク８はＧａＡ
ｓ基板の表側表面に形成した。

【００１５】次に、面取り工程において該ＧａＡｓ基板
を直径７６ｍｍの円形状に加工した。この工程により図
５（ｂ）に示すように今まで付いていた疑似オリフラが
無くなり、レーザー照射により形成したマーク８を結ぶ
直線がその代役となる。その後、ラップ工程、エッチン
グ工程、ポリッシュ工程でウェーハの平坦度を高めてい
き、最終洗浄を施した。

【００１６】上記の方法でマークを形成したＧａＡｓ基
板１００枚について、マークが示す結晶方位と劈開面と
がなす角度を測定した結果、マークが示す結晶方位の＜
０−１−１＞方向からのずれは±０．０５°以内に収ま
った。この結果は従来法のオリフラを形成した基板の結
晶方位の精度と比較して遜色のないものであった。

【００１７】さらに上記の方法で作製したＧａＡｓ基板
を用いて磁電変換素子の１つであるホール素子を製造し
た。なお、ホール素子製造におけるフォトリソグラフィ
ー工程でのマスクの位置合わせにはマーク８を利用し
た。すなわち、基板のマーク８に対応するようなマーク
が描かれたマスクに基板のそれを合わせるように基板と
マスクの相対位置を調整した。その結果、上記の直径７
６ｍｍのＧａＡｓ基板から平均で４９０００個のホール
素子が得られた。また、この際のホール素子の不良率は
およそ４％であった。

【００１８】（比較例）比較のために図４に示したよう
な従来のオリフラおよびＩ．Ｆ．を有するＧａＡｓ基板
を用いてホール素子を作製した。その結果、比較例にお
ける直径７６ｍｍのＧａＡｓ基板から平均で４５０００
個のホール素子が得られた。また、この際のホール素子
の不良率はおよそ９％であった。上記の結果により、一
枚のＧａＡｓ基板より得られるホール素子の数及びその
不良率ともに本発明に係わる基板を用いる方が良くなっ
ており、本発明の優位性は明らかである。

【００１９】

【発明の効果】本発明に係わる半導体基板は、従来のオ
リフラ基板と比較しても遜色のない精度で結晶方位を示
すことができ、かつ基板の表裏も容易に判別できる。さ
らに、半導体基板をほぼ真円の形状にすることにより、
半導体素子の製造工程において従来オリフラ付近で発生
していた不良素子の発生を低減することができる。また
基板面積も従来オリフラで切断していた部分だけ有効に
利用できる。その結果、ダイオード、発光ダイオード、
ホール素子などの半導体素子の歩留まりが向上する。ま
た円形の基板であることにより、ハンドリング性が良く
なり、基板割れの発生が減少し、様々な工程で歩留まり
の向上が期待できる。さらに、フォトリソグラフィー工
程等の半導体素子製造工程において、マークをマスク等
の位置合わせのための基準点として用いることにより、
半導体素子工程を簡素化、高精度化することが出来る。

【図面の簡単な説明】

【図１】本発明に係わる半導体基板を示す図である。

【図２】本発明に係わる別の半導体基板を示す図であ
る。

【図３】本発明に係わる別の半導体基板を示す図であ
る。

【図４】従来の半導体基板を示す図である。

【図５】本発明に係わる半導体基板を作製する工程を示
す図である。（ａ）はマークの形成後の基板形状を示す
図、（ｂ）は面取り工程後の基板形状を示す図である。

【符号の説明】

１オリエンテーションフラット（オリフラ）２アイデンティティーフラット（Ｉ．Ｆ．）３半導体基板４マーク５マーク６マーク７マーク８マーク９疑似オリフラ

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面もしくは裏面に、該基
板の表裏および結晶方位を示す窪みによるマークが形成
され、かつほぼ真円の形状を有することを特徴とする半
導体基板。
【請求項２】上記窪みによるマークが、半導体素子の
製造工程において、位置合わせのための基準点となるこ
とを特徴とする請求項１記載の半導体基板。
【請求項３】上記窪みによるマークをレーザーの照射
により形成することを特徴とする請求項１または２記載
の半導体基板の製造方法。