JP3259442B2 - 化合物半導体基板及びその製造方法 - Google Patents
化合物半導体基板及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はデバイス用化合物半導体
基板に係り、特定の表面状態を具備した化合物半導体基
板に関する。
基板に係り、特定の表面状態を具備した化合物半導体基
板に関する。
【０００２】
【従来の技術】化合物半導体基板は、ＧａＡｓ、ＩｎＰ
などの III−Ｖ族化合物半導体に代表されるように、発
光ダイオード、電界効果トランジスタ、磁気センサーと
して用いられている。これらの半導体基板は、結晶育成
装置で単結晶インゴットを作製し、切断、定厚加工、研
磨などの加工工程を経て製造されるのが一般的である
（特開平２−４６７２９参照）。更に、半導体基板にイ
オン注入法やエピタキシャル成長法により活性層を形成
され、フォトリソグラフィーなどの微細加工工程や、電
極形成工程、保護膜の形成などを施され、半導体デバイ
スが製造される。従来の半導体基板は、表面がミラー研
磨されている。この様な、ミラー表面の平坦性は、１μ
ｍ以下の超微細加工に対しての加工精度の点においては
重要な特性の１つである。しかし、表面が平坦であるこ
とから、表面保護膜の密着性が低下する。また、デバイ
ス組立工程のワイヤボンディング工程では、平坦な表面
に対する配線の接着強度が小さいという問題点もある。
これらの問題点は、デバイスの信頼性を著しく低下させ
る。
などの III−Ｖ族化合物半導体に代表されるように、発
光ダイオード、電界効果トランジスタ、磁気センサーと
して用いられている。これらの半導体基板は、結晶育成
装置で単結晶インゴットを作製し、切断、定厚加工、研
磨などの加工工程を経て製造されるのが一般的である
（特開平２−４６７２９参照）。更に、半導体基板にイ
オン注入法やエピタキシャル成長法により活性層を形成
され、フォトリソグラフィーなどの微細加工工程や、電
極形成工程、保護膜の形成などを施され、半導体デバイ
スが製造される。従来の半導体基板は、表面がミラー研
磨されている。この様な、ミラー表面の平坦性は、１μ
ｍ以下の超微細加工に対しての加工精度の点においては
重要な特性の１つである。しかし、表面が平坦であるこ
とから、表面保護膜の密着性が低下する。また、デバイ
ス組立工程のワイヤボンディング工程では、平坦な表面
に対する配線の接着強度が小さいという問題点もある。
これらの問題点は、デバイスの信頼性を著しく低下させ
る。
【０００３】
【発明が解決しようする課題】化合物半導体デバイスの
故障には、配線と半導体上の電極との接着強度の不足に
よる断線、半導体表面の保護膜の剥離による不純物汚染
による半導体の劣化に起因するものが数多くある。これ
らの故障は半導体デバイスに於て致命的である。断線防
止に対しては、電極の多層構造化や表面処理などの対策
が施されているが、満足できる効果は得られていない。
一方、保護膜の剥離についても半導体表面の処理方法や
保護膜形成条件の適正化などが行われているが、充分な
効果は得られていない。また、これらの諸対策は、低コ
スト化の弊害となる。
故障には、配線と半導体上の電極との接着強度の不足に
よる断線、半導体表面の保護膜の剥離による不純物汚染
による半導体の劣化に起因するものが数多くある。これ
らの故障は半導体デバイスに於て致命的である。断線防
止に対しては、電極の多層構造化や表面処理などの対策
が施されているが、満足できる効果は得られていない。
一方、保護膜の剥離についても半導体表面の処理方法や
保護膜形成条件の適正化などが行われているが、充分な
効果は得られていない。また、これらの諸対策は、低コ
スト化の弊害となる。
【０００４】
【課題を解決するための手段】そこで本発明者等は前記
問題点を解決すべく鋭意研究した結果、電極と配線の接
着強度および保護膜と半導体表面の密着強度は、界面の
接触面積および形状に依存すると考えた。接触面積を増
加させることにより接着強度および密着強度が増加する
ことを見出した。接触面積を増加させる手段として、様
々な方法を検討した結果、半導体表面の表面粗さを従来
のミラー研磨された半導体基板より粗くすることによ
り、前記課題が解決されることを見出し、本発明を完成
するに至った。即ち、従来のミラーウェーハの表面状態
は、表面或は裏面のデバイスを形成する少なくとも一つ
の主面において、２００μｍ□の範囲で最大高低差２．
０ｎｍ程度、粗さの自乗平均平方根は０．３ｎｍ程度
で、極めて平坦性の良いものとなっている。
問題点を解決すべく鋭意研究した結果、電極と配線の接
着強度および保護膜と半導体表面の密着強度は、界面の
接触面積および形状に依存すると考えた。接触面積を増
加させることにより接着強度および密着強度が増加する
ことを見出した。接触面積を増加させる手段として、様
々な方法を検討した結果、半導体表面の表面粗さを従来
のミラー研磨された半導体基板より粗くすることによ
り、前記課題が解決されることを見出し、本発明を完成
するに至った。即ち、従来のミラーウェーハの表面状態
は、表面或は裏面のデバイスを形成する少なくとも一つ
の主面において、２００μｍ□の範囲で最大高低差２．
０ｎｍ程度、粗さの自乗平均平方根は０．３ｎｍ程度
で、極めて平坦性の良いものとなっている。
【０００５】これに対して本発明の化合物半導体基板
は、少なくとも一主面の３００μｍ□以下の領域での表
面粗さに於いて、表面の最大高低差を１０ｎｍ以上１０
００ｎｍ以下とした。以下に本発明を詳細に説明する。
本発明ではＧａＡｓ、ＩｎＰ、Ｓｉなど通常使用されて
いる半導体と同様の結晶育成方法（ＣＺ法、ＬＥＣ法、
ＨＢ法、ＶＢ法など）で製作した基板が使用できる。単
結晶育成されたインゴットは、通常の内周刃型の切断装
置などを用いて所定の厚さに切断する。インゴットは電
気特性の均一性向上やストレスの低減のため熱処理を施
される場合がある。また、切断厚さは０．４〜１ｍｍ程
度が一般的である。本発明の場合も特に厚さなどに制限
はなく、通常の切断工程に問題ない範囲で行えば良い。
従来の基板は切断後図１に示す様な工程でミラーウェー
ハに仕上げていた。即ち、研磨剤による機械的加工（ラ
ッピング）、化学的エッチング、機械的加工と化学的エ
ッチングを併用した研磨（ポリッシング）などの技術を
組合せミラーウェーハを得ている。このようにして加工
したミラーウェーハを用いて素子を製造するのが一般的
である。
は、少なくとも一主面の３００μｍ□以下の領域での表
面粗さに於いて、表面の最大高低差を１０ｎｍ以上１０
００ｎｍ以下とした。以下に本発明を詳細に説明する。
本発明ではＧａＡｓ、ＩｎＰ、Ｓｉなど通常使用されて
いる半導体と同様の結晶育成方法（ＣＺ法、ＬＥＣ法、
ＨＢ法、ＶＢ法など）で製作した基板が使用できる。単
結晶育成されたインゴットは、通常の内周刃型の切断装
置などを用いて所定の厚さに切断する。インゴットは電
気特性の均一性向上やストレスの低減のため熱処理を施
される場合がある。また、切断厚さは０．４〜１ｍｍ程
度が一般的である。本発明の場合も特に厚さなどに制限
はなく、通常の切断工程に問題ない範囲で行えば良い。
従来の基板は切断後図１に示す様な工程でミラーウェー
ハに仕上げていた。即ち、研磨剤による機械的加工（ラ
ッピング）、化学的エッチング、機械的加工と化学的エ
ッチングを併用した研磨（ポリッシング）などの技術を
組合せミラーウェーハを得ている。このようにして加工
したミラーウェーハを用いて素子を製造するのが一般的
である。
【０００６】これに対して本発明では、例えば図２に示
すようにラッピングやポリッシングといった機械的加工
を省いた工程で作製するが、図１の最終工程に至るまで
の途中工程で表面を加工し、所望の表面状態にしても良
い。図２に示すような本発明のプロセスに依る方が、従
来技術より安価な半導体基板を提供できるのは言うまで
もない。半導体基板の切断後の表面は、粗面で切断時の
損傷を受けており、そのままではデバイス用基板として
は使用できない。切断された基板は切削粉、切断用潤滑
材などの汚れを有機溶剤、純水などを用いて洗浄する。
その後、化学的エッチングにより表面破砕層の除去と表
面粗さを低減させる。表面破砕層の厚さは結晶材質、切
断方法により異なるが、１０〜５０μｍ程度と推定され
る。
すようにラッピングやポリッシングといった機械的加工
を省いた工程で作製するが、図１の最終工程に至るまで
の途中工程で表面を加工し、所望の表面状態にしても良
い。図２に示すような本発明のプロセスに依る方が、従
来技術より安価な半導体基板を提供できるのは言うまで
もない。半導体基板の切断後の表面は、粗面で切断時の
損傷を受けており、そのままではデバイス用基板として
は使用できない。切断された基板は切削粉、切断用潤滑
材などの汚れを有機溶剤、純水などを用いて洗浄する。
その後、化学的エッチングにより表面破砕層の除去と表
面粗さを低減させる。表面破砕層の厚さは結晶材質、切
断方法により異なるが、１０〜５０μｍ程度と推定され
る。
【０００７】基板の表面粗さは３００μｍ□以下の領域
で、最大高低差（以下ＰＶと略す）が１０００ｎｍ以下
にし、望ましくは表面の高低差の自乗平均平方根（以下
ＲＭＳと略す）が１００ｎｍ以下の表面状態にする必要
がある。図３にＰＶおよびＲＭＳの数学的定義の説明図
を示す。図３においてＸは表面の位置、ｙm は粗さの平
均線、ｙは各位置における平均線からの距離、Ｌは測定
範囲の距離である。ここで、最大高低差（ＰＶ：Peak t
o Valley）とは測定範囲内の一番高い山と一番低い谷と
の距離であり、自乗平均平方根（ＲＭＳ：Root - Mean
- Square -Roughness ）とは ｛（ｙ1 2＋ｙ2 2＋ｙ3 2＋・・・＋ｙn 2）／Ｎ｝1/2 ・・・・（１） で定義される。つまり、ＰＶは最大の粗さを表わし、Ｒ
ＭＳは平均の粗さを表わしているといえる。測定領域を
３００μｍ□以下としたのは、通常デバイスの大きさが
２５０〜４００μｍであり、ボンディングボールの大き
さが約８０μｍ程度であることによる。３００μｍ□の
範囲で所定の表面粗さになっていれば、配線の接着強度
も十分得られ保護膜の付着にも問題は無いからである。
表面粗さが上記の値より粗い場合は、活性層の電気的特
性の不均一、保護膜にクラックが発生するなどの問題点
が生ずる。エッチング後の半導体基板の表面は、なめら
かになり光沢を有する。
で、最大高低差（以下ＰＶと略す）が１０００ｎｍ以下
にし、望ましくは表面の高低差の自乗平均平方根（以下
ＲＭＳと略す）が１００ｎｍ以下の表面状態にする必要
がある。図３にＰＶおよびＲＭＳの数学的定義の説明図
を示す。図３においてＸは表面の位置、ｙm は粗さの平
均線、ｙは各位置における平均線からの距離、Ｌは測定
範囲の距離である。ここで、最大高低差（ＰＶ：Peak t
o Valley）とは測定範囲内の一番高い山と一番低い谷と
の距離であり、自乗平均平方根（ＲＭＳ：Root - Mean
- Square -Roughness ）とは ｛（ｙ1 2＋ｙ2 2＋ｙ3 2＋・・・＋ｙn 2）／Ｎ｝1/2 ・・・・（１） で定義される。つまり、ＰＶは最大の粗さを表わし、Ｒ
ＭＳは平均の粗さを表わしているといえる。測定領域を
３００μｍ□以下としたのは、通常デバイスの大きさが
２５０〜４００μｍであり、ボンディングボールの大き
さが約８０μｍ程度であることによる。３００μｍ□の
範囲で所定の表面粗さになっていれば、配線の接着強度
も十分得られ保護膜の付着にも問題は無いからである。
表面粗さが上記の値より粗い場合は、活性層の電気的特
性の不均一、保護膜にクラックが発生するなどの問題点
が生ずる。エッチング後の半導体基板の表面は、なめら
かになり光沢を有する。
【０００８】本発明で使用する基板を得るには、機械研
磨しない粗い面を多量にエッチングする。化学的エッチ
ングにより表面粗さを低減させるには、半導体の材質に
応じた拡散律速のエッチャントを用いることが有効であ
る。例えば、ＧａＡｓ基板にたいしてはＨ2 ＳＯ4 ＋Ｈ
2 Ｏ2 、ＩｎＰに対してはＣＨ3 ＯＨ＋Ｂｒ 2 等を使用
する。エッチングの量は温度や時間によって制御する。
表面粗さを３００μｍ□以下の領域で、ＰＶが１０ｎｍ
以上１０００ｎｍ以下にし制御して、デバイスを作製す
ることにより、電気特性、均一性などは従来基板と同等
の特性を示すにもかかわらず、保護膜の密着性および半
導体表面の電極とワイヤボンディングされた配線との接
着強度が向上する。更に、ＲＭＳが１ｎｍ以上１００ｎ
ｍ以下の表面状態にすると、保護膜の密着性および半導
体表面の電極とワイヤボンディングされた配線との接着
強度がより向上することを確認した。従って、本発明に
より、半導体装置の不良率の低減、信頼性の向上に効果
があることが確認された。
磨しない粗い面を多量にエッチングする。化学的エッチ
ングにより表面粗さを低減させるには、半導体の材質に
応じた拡散律速のエッチャントを用いることが有効であ
る。例えば、ＧａＡｓ基板にたいしてはＨ2 ＳＯ4 ＋Ｈ
2 Ｏ2 、ＩｎＰに対してはＣＨ3 ＯＨ＋Ｂｒ 2 等を使用
する。エッチングの量は温度や時間によって制御する。
表面粗さを３００μｍ□以下の領域で、ＰＶが１０ｎｍ
以上１０００ｎｍ以下にし制御して、デバイスを作製す
ることにより、電気特性、均一性などは従来基板と同等
の特性を示すにもかかわらず、保護膜の密着性および半
導体表面の電極とワイヤボンディングされた配線との接
着強度が向上する。更に、ＲＭＳが１ｎｍ以上１００ｎ
ｍ以下の表面状態にすると、保護膜の密着性および半導
体表面の電極とワイヤボンディングされた配線との接着
強度がより向上することを確認した。従って、本発明に
より、半導体装置の不良率の低減、信頼性の向上に効果
があることが確認された。
【０００９】
【作用】本発明において、基板表面の粗さを所定の範囲
にすることにより、半導体表面と表面に形成された保護
膜、電極の接触面積および界面形状の凹凸化により、保
護膜、電極と半導体の密着性が向上したと考えられる。
にすることにより、半導体表面と表面に形成された保護
膜、電極の接触面積および界面形状の凹凸化により、保
護膜、電極と半導体の密着性が向上したと考えられる。
【００１０】
【実施例】以下、本発明の内容を実施例を挙げて具体的
に説明する。 （実施例１）本発明をＧａＡｓ基板に適用し、磁電変換
素子の１つであるホール素子を作製した例について説明
する。通常のＬＥＣ法を用い無添加で３インチのＧａＡ
ｓ単結晶育成をおこなった。育成されたインゴットを石
英アンプルに９００℃で１気圧になる量のヒ素と一緒に
真空封入した。次に、アンプルを約１００℃／ｈの速度
で昇温し９００℃に到達後２０時間保持し、１００℃／
ｈの速度で１００℃まで冷却した。この熱処理（インゴ
ットアニール）により、電気的特性の均一化、ストレス
の緩和が行われる。熱処理条件を複数の保持時間を有す
る様な多段アニールを用いても良い。熱処理後のインゴ
ットを外周研削しインゴット直径を７７ｍｍにし、（０
１１）方向にオリエンテーションフラットを形成した。
次に、インゴットを内周刃切断装置により、切断面が
（１００）面となるように厚さ０．５ｍｍに切断した。
その後、周囲の面取りを行い基板の直径を７６ｍｍに
し、通常のホール効果測定で比抵抗の測定を行った。こ
の結晶の比抵抗は約１０7 Ω・ｃｍであった。
に説明する。 （実施例１）本発明をＧａＡｓ基板に適用し、磁電変換
素子の１つであるホール素子を作製した例について説明
する。通常のＬＥＣ法を用い無添加で３インチのＧａＡ
ｓ単結晶育成をおこなった。育成されたインゴットを石
英アンプルに９００℃で１気圧になる量のヒ素と一緒に
真空封入した。次に、アンプルを約１００℃／ｈの速度
で昇温し９００℃に到達後２０時間保持し、１００℃／
ｈの速度で１００℃まで冷却した。この熱処理（インゴ
ットアニール）により、電気的特性の均一化、ストレス
の緩和が行われる。熱処理条件を複数の保持時間を有す
る様な多段アニールを用いても良い。熱処理後のインゴ
ットを外周研削しインゴット直径を７７ｍｍにし、（０
１１）方向にオリエンテーションフラットを形成した。
次に、インゴットを内周刃切断装置により、切断面が
（１００）面となるように厚さ０．５ｍｍに切断した。
その後、周囲の面取りを行い基板の直径を７６ｍｍに
し、通常のホール効果測定で比抵抗の測定を行った。こ
の結晶の比抵抗は約１０7 Ω・ｃｍであった。
【００１１】切断されたＧａＡｓ結晶を、 切削粉、潤滑
油など取り除くため界面活性剤および純水で洗浄した。
切断時の損傷層の除去と表面粗さを滑らかにするため、
硫酸：過酸化水素：水の体積比が３：１：１となるエッ
チャントを作製し、液温６０℃で２０分間ＧａＡｓ結晶
を撹拌しながらエッチングした。エッチング後、ＧａＡ
ｓ結晶の厚さは０．３８ｍｍとなった。エッチング量は
片面約６０μｍであり、切断時の損傷層が除去できてい
ると考えられる。また、レーザー干渉を利用した表面粗
さ測定装置（例えばＺＹＧＯ社製マキシム３Ｄ−５７０
０）で測定した、表面粗さの測定結果を図４に示す。こ
のようにして得たＧａＡｓウェーハの表面粗さは、図４
に示すように約２４０μｍの領域での表面粗さで、ＰＶ
＝１８５．７ｎｍ、ＲＭＳ＝３９．６ｎｍであった。表
面は光沢のある面状態に仕上がった。従来技術のミラー
ポリッシュしたＧａＡｓ基板の表面粗さは、約２４０μ
ｍの領域での表面粗さで、ＰＶ＝２．０ｎｍ、ＲＭＳ＝
０．３ｎｍである。
油など取り除くため界面活性剤および純水で洗浄した。
切断時の損傷層の除去と表面粗さを滑らかにするため、
硫酸：過酸化水素：水の体積比が３：１：１となるエッ
チャントを作製し、液温６０℃で２０分間ＧａＡｓ結晶
を撹拌しながらエッチングした。エッチング後、ＧａＡ
ｓ結晶の厚さは０．３８ｍｍとなった。エッチング量は
片面約６０μｍであり、切断時の損傷層が除去できてい
ると考えられる。また、レーザー干渉を利用した表面粗
さ測定装置（例えばＺＹＧＯ社製マキシム３Ｄ−５７０
０）で測定した、表面粗さの測定結果を図４に示す。こ
のようにして得たＧａＡｓウェーハの表面粗さは、図４
に示すように約２４０μｍの領域での表面粗さで、ＰＶ
＝１８５．７ｎｍ、ＲＭＳ＝３９．６ｎｍであった。表
面は光沢のある面状態に仕上がった。従来技術のミラー
ポリッシュしたＧａＡｓ基板の表面粗さは、約２４０μ
ｍの領域での表面粗さで、ＰＶ＝２．０ｎｍ、ＲＭＳ＝
０．３ｎｍである。
【００１２】次いでこの半絶縁性ＧａＡｓ基板を用いて
ホール素子を作製した。図５に平面図を示す。まず、基
板に通常のフォトリソグラフィーによりマスク合わせの
ためのマーキングパターンを形成し、ＧａＡｓ基板（１
０１）を約０．３μｍエッチングし、所定の場所にマー
キングパターン（１０２）を形成した。フォトレジスト
を剥離後、フォトレジストをマスクとしてオーミック電
極領域（１０３）および感磁部（１０４）に相当する領
域に29Ｓｉ+ を加速エネルギー１５０ｋｅＶ、ドーズ量
４×１０12ｃｍ-2の条件下で選択注入し、ヒ素圧雰囲気
下で８００℃、３０分間アニール処理を実施し、ｎ形の
活性層を形成した。次に、表面にＳｉＯ2 保護膜（１０
５）を形成し、入出力用電極（１０３）の領域以外をフ
ォトリソグラフィーによるレジストで保護した。その
後、電極領域（１０３）のＳｉＯ2膜をフッ酸によりエ
ッチングし、ＡｕＧｅ／Ｎｉ／Ａｕ（それぞれの厚さ
は、１２００Å／４００Å／８０００Å）を蒸着し、リ
フトオフ法により電極パターンを形成した。続いて、Ｎ
2 雰囲気下４２０℃で６分間アロイングをし、オーミッ
ク電極（１０３）を形成した。断面構造を図６に示す。
その後、フォトリソグラフィーにより、ダイシングライ
ン（１０６）上のＳｉＯ2 保護膜を除去し、フォトレジ
ストを剥離した。次に、ダイシングソーによりウェーハ
を個別の素子に切断してチップ状に加工した。次に、リ
ードフレームへダイボンドし、Ａｕ線ボールボンダーで
ワイヤボンドし、電極とＡｕ線との接着強度を測定し
た。
ホール素子を作製した。図５に平面図を示す。まず、基
板に通常のフォトリソグラフィーによりマスク合わせの
ためのマーキングパターンを形成し、ＧａＡｓ基板（１
０１）を約０．３μｍエッチングし、所定の場所にマー
キングパターン（１０２）を形成した。フォトレジスト
を剥離後、フォトレジストをマスクとしてオーミック電
極領域（１０３）および感磁部（１０４）に相当する領
域に29Ｓｉ+ を加速エネルギー１５０ｋｅＶ、ドーズ量
４×１０12ｃｍ-2の条件下で選択注入し、ヒ素圧雰囲気
下で８００℃、３０分間アニール処理を実施し、ｎ形の
活性層を形成した。次に、表面にＳｉＯ2 保護膜（１０
５）を形成し、入出力用電極（１０３）の領域以外をフ
ォトリソグラフィーによるレジストで保護した。その
後、電極領域（１０３）のＳｉＯ2膜をフッ酸によりエ
ッチングし、ＡｕＧｅ／Ｎｉ／Ａｕ（それぞれの厚さ
は、１２００Å／４００Å／８０００Å）を蒸着し、リ
フトオフ法により電極パターンを形成した。続いて、Ｎ
2 雰囲気下４２０℃で６分間アロイングをし、オーミッ
ク電極（１０３）を形成した。断面構造を図６に示す。
その後、フォトリソグラフィーにより、ダイシングライ
ン（１０６）上のＳｉＯ2 保護膜を除去し、フォトレジ
ストを剥離した。次に、ダイシングソーによりウェーハ
を個別の素子に切断してチップ状に加工した。次に、リ
ードフレームへダイボンドし、Ａｕ線ボールボンダーで
ワイヤボンドし、電極とＡｕ線との接着強度を測定し
た。
【００１３】本方法で得られた素子の電気特性は、入力
抵抗は約７００Ω、感度は約１４ｍＶ／ｍＡ・ＫＧ、不
平衡率０．９％で、本発明の素子と従来技術による素子
との間で有意差は認められなかった。本発明の素子を用
いたボールシュア強度は、約４０ｇであった。同一工程
で作製した従来技術のミラー面の素子の場合は、約３２
ｇで、本発明より接着強度が弱いことが確認された。ま
た、保護膜の密着性を通常のプレシャークッカーテスト
（以下ＰＣＴと略す）後の保護膜の剥離率を測定して評
価した。本発明の剥離率は０％であったが、従来品は
０．５％の剥離が生じた。本実施例では、ホール素子に
適用したが、磁気抵抗素子などの磁気センサにも通常の
工程で適用でき、本実施例と同様の効果が得られる。
抵抗は約７００Ω、感度は約１４ｍＶ／ｍＡ・ＫＧ、不
平衡率０．９％で、本発明の素子と従来技術による素子
との間で有意差は認められなかった。本発明の素子を用
いたボールシュア強度は、約４０ｇであった。同一工程
で作製した従来技術のミラー面の素子の場合は、約３２
ｇで、本発明より接着強度が弱いことが確認された。ま
た、保護膜の密着性を通常のプレシャークッカーテスト
（以下ＰＣＴと略す）後の保護膜の剥離率を測定して評
価した。本発明の剥離率は０％であったが、従来品は
０．５％の剥離が生じた。本実施例では、ホール素子に
適用したが、磁気抵抗素子などの磁気センサにも通常の
工程で適用でき、本実施例と同様の効果が得られる。
【００１４】（実施例２）実施例１と同じ工程でＧａＡ
ｓ結晶を育成し切断を行った。切断されたＧａＡｓ結晶
を、 切削粉、潤滑油など取り除くため界面活性剤および
純水で洗浄した。切断時の損傷層の除去と表面粗さを滑
らかにするため、硫酸：過酸化水素：水の体積比が３：
１：１となるエッチャントを作製し、液温５０℃で１５
分間ＧａＡｓ結晶を撹拌しながらエッチングした。エッ
チング後、ＧａＡｓ結晶の厚さは０．４ｍｍとなった。
エッチング量は片面約５０μｍであり、切断時の損傷層
が除去できていると考えられる。また、レーザー干渉を
利用した表面粗さ測定装置で測定した結果は、約２４０
μｍの領域での表面粗さでＰＶ＝４５０．７ｎｍ、ＲＭ
Ｓ＝１１９．６ｎｍであった。表面は光沢のある面状態
に仕上がった。実施例１と同様の工程でホール素子を作
製した。電気特性は実施例１と同様の結果であった。本
発明の素子を用いたボールシュア強度は約４２ｇであっ
た。同一工程で作製した従来技術のミラー面の素子の場
合は約３２ｇで、本発明より接着強度が弱いことが確認
された。また、保護膜の密着性を通常のＰＣＴ後の保護
膜の剥離率で測定した。本発明の剥離率は０．２％であ
ったが、従来品は０．５％の剥離が生じた。
ｓ結晶を育成し切断を行った。切断されたＧａＡｓ結晶
を、 切削粉、潤滑油など取り除くため界面活性剤および
純水で洗浄した。切断時の損傷層の除去と表面粗さを滑
らかにするため、硫酸：過酸化水素：水の体積比が３：
１：１となるエッチャントを作製し、液温５０℃で１５
分間ＧａＡｓ結晶を撹拌しながらエッチングした。エッ
チング後、ＧａＡｓ結晶の厚さは０．４ｍｍとなった。
エッチング量は片面約５０μｍであり、切断時の損傷層
が除去できていると考えられる。また、レーザー干渉を
利用した表面粗さ測定装置で測定した結果は、約２４０
μｍの領域での表面粗さでＰＶ＝４５０．７ｎｍ、ＲＭ
Ｓ＝１１９．６ｎｍであった。表面は光沢のある面状態
に仕上がった。実施例１と同様の工程でホール素子を作
製した。電気特性は実施例１と同様の結果であった。本
発明の素子を用いたボールシュア強度は約４２ｇであっ
た。同一工程で作製した従来技術のミラー面の素子の場
合は約３２ｇで、本発明より接着強度が弱いことが確認
された。また、保護膜の密着性を通常のＰＣＴ後の保護
膜の剥離率で測定した。本発明の剥離率は０．２％であ
ったが、従来品は０．５％の剥離が生じた。
【００１５】（実施例３）本発明をＩｎＰ基板に適用し
た例について説明する。通常のＬＥＣ法を用い鉄添加の
２インチＩｎＰ単結晶育成をおこなった。インゴットを
外周研削しインゴット直径を５０ｍｍにし、（０１１）
方向にオリエンテーションフラットも形成した。次に、
インゴットを内周刃切断装置により、切断面が（１０
０）面となるように厚さ０．５ｍｍに切断した。その
後、周囲の面取りを行い基板の直径を５０ｍｍにし、通
常のホール効果測定で比抵抗の測定を行った。この結晶
の比抵抗は約３×１０7 Ω・ｃｍであった。切断された
ＩｎＰ結晶を、 切削粉、潤滑油など取り除くため界面活
性剤および純水で洗浄した。切断時の損傷層の除去と表
面粗さを滑らかにするため、臭素を１％含むメタノール
を作製し、液温２５℃で６０分間ＩｎＰ結晶を撹拌しな
がらエッチングした。エッチング後、ＩｎＰ結晶の厚さ
は、０．３８ｍｍとなった。エッチング量は片面約６０
μｍであり、切断時の損傷層が除去できていると考えら
れる。また、レーザー干渉を利用した表面粗さ測定装置
（例えばＺＹＧＯ社製マキシム３Ｄ−５７００）で測定
した結果は、約２４０μｍの領域での表面粗さは、ＰＶ
＝１５０．７ｎｍ、ＲＭＳ＝３０．６ｎｍであった。表
面は、光沢のある面状態に仕上がった。従来技術のミラ
ーポリッシュしたＩｎＰ基板の表面粗さは、約２４０μ
ｍの領域での表面粗さは、ＰＶ＝３．０ｎｍ、ＲＭＳ＝
０．５ｎｍであった。エッチャントを選択することによ
り実施例１と同等の表面粗さが得られた。本発明の基板
を通常のＩｎＰデバイス作製工程に適用すれば、実施例
１と同様な効果が得られる。
た例について説明する。通常のＬＥＣ法を用い鉄添加の
２インチＩｎＰ単結晶育成をおこなった。インゴットを
外周研削しインゴット直径を５０ｍｍにし、（０１１）
方向にオリエンテーションフラットも形成した。次に、
インゴットを内周刃切断装置により、切断面が（１０
０）面となるように厚さ０．５ｍｍに切断した。その
後、周囲の面取りを行い基板の直径を５０ｍｍにし、通
常のホール効果測定で比抵抗の測定を行った。この結晶
の比抵抗は約３×１０7 Ω・ｃｍであった。切断された
ＩｎＰ結晶を、 切削粉、潤滑油など取り除くため界面活
性剤および純水で洗浄した。切断時の損傷層の除去と表
面粗さを滑らかにするため、臭素を１％含むメタノール
を作製し、液温２５℃で６０分間ＩｎＰ結晶を撹拌しな
がらエッチングした。エッチング後、ＩｎＰ結晶の厚さ
は、０．３８ｍｍとなった。エッチング量は片面約６０
μｍであり、切断時の損傷層が除去できていると考えら
れる。また、レーザー干渉を利用した表面粗さ測定装置
（例えばＺＹＧＯ社製マキシム３Ｄ−５７００）で測定
した結果は、約２４０μｍの領域での表面粗さは、ＰＶ
＝１５０．７ｎｍ、ＲＭＳ＝３０．６ｎｍであった。表
面は、光沢のある面状態に仕上がった。従来技術のミラ
ーポリッシュしたＩｎＰ基板の表面粗さは、約２４０μ
ｍの領域での表面粗さは、ＰＶ＝３．０ｎｍ、ＲＭＳ＝
０．５ｎｍであった。エッチャントを選択することによ
り実施例１と同等の表面粗さが得られた。本発明の基板
を通常のＩｎＰデバイス作製工程に適用すれば、実施例
１と同様な効果が得られる。
【００１６】
【発明の効果】本発明の基板は、電気特性などの諸特性
は従来基板と同等の品質を維持したまま、ボールシュア
強度が増加し電極と配線の接着強度が強いことが確認さ
れた。また、保護膜の密着性も向上し、保護膜の剥離率
が低下した。本発明の基板を用いてデバイスを作製した
場合、従来品の品質を低下させる事なく信頼性が向上し
デバイスの故障率が低下する効果がある。一方、コスト
面では、本発明は従来技術より工程が簡略で大幅なコス
トダウンができ、安価な化合物半導体基板を得る事がで
きる。本実施例では、ホール素子に適用したが、本発明
の基板はトランジスタ、ダイオード（発光ダイオードを
含む）、受光素子、圧力センサなどの各種センサにも通
常の工程で適用でき、本実施例と同様の効果が得られ
る。
は従来基板と同等の品質を維持したまま、ボールシュア
強度が増加し電極と配線の接着強度が強いことが確認さ
れた。また、保護膜の密着性も向上し、保護膜の剥離率
が低下した。本発明の基板を用いてデバイスを作製した
場合、従来品の品質を低下させる事なく信頼性が向上し
デバイスの故障率が低下する効果がある。一方、コスト
面では、本発明は従来技術より工程が簡略で大幅なコス
トダウンができ、安価な化合物半導体基板を得る事がで
きる。本実施例では、ホール素子に適用したが、本発明
の基板はトランジスタ、ダイオード（発光ダイオードを
含む）、受光素子、圧力センサなどの各種センサにも通
常の工程で適用でき、本実施例と同様の効果が得られ
る。
【図１】従来の基板作製工程図である。
【図２】本発明の基板作製工程図である。
【図３】表面粗さの定義の説明図である。
【図４】本発明の実施例の基板の表面粗さを示した図で
ある。
ある。
【図５】実施例１によるホール素子の平面構造図であ
る。
る。
【図６】実施例１によるホール素子の（Ａ−Ａ’）断面
構造図である。
構造図である。
１０１ ＧａＡｓ基板 １０２ アライメントマーク １０３ オーミック電極 １０４ 感磁部 １０５ 保護膜 １０６ ダイシングライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中原 宏明 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父工場内 (72)発明者 岩崎 晃嗣 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父工場内 (72)発明者 宇田川 隆 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父研究所内 (56)参考文献 特開 昭52−155047（ＪＰ，Ａ) 特開 昭57−145329（ＪＰ，Ａ) 特開 昭48−44086（ＪＰ，Ａ) 特開 昭54−13500（ＪＰ，Ａ) 特公 昭41−4561（ＪＰ，Ｂ１) 特公 昭48−41755（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 H01L 21/306 H01L 21/308 H01L 21/60
Claims (6)
- 【請求項１】化合物半導体単結晶インゴットを切断して
作製した基板を用いて、化学的エッチング工程により、
少なくとも一主面の３００μｍ□以下の領域での表面粗
さに於いて、表面の最大高低差が１０ｎｍ以上１０００
ｎｍ以下の表面状態を有する化合物半導体基板を製造
し、さらに該化合物半導体基板の表面をラッピングやポ
リッシングする工程を経ずに、該化合物半導体基板を用
いて半導体デバイスを製造する化合物半導体デバイスの
製造方法。 - 【請求項２】化合物半導体基板が、３００μｍ□以下の
領域での表面粗さに於いて、表面粗さの自乗平均平方根
が１ｎｍ以上１００ｎｍ以下の表面状態を有することを
特徴とする請求項１に記載の化合物半導体デバイスの製
造方法。 - 【請求項３】化合物半導体がひ化ガリウムであることを
特徴とする請求項１又は請求項２記載の化合物半導体デ
バイスの製造方法。 - 【請求項４】化合物半導体がリン化インジウムであるこ
とを特徴とする請求項１又は請求項２記載の化合物半導
体デバイスの製造方法。 - 【請求項５】硫酸と過酸化水素を含むエッチャントを用
いるエッチング工程を具備することを特徴とする請求項
３又は４に記載の化合物半導体デバイスの製造方法。 - 【請求項６】臭素とメチルアルコールを含むエッチャン
トを用いるエッチング工程を具備することを特徴とする
請求項４に記載の化合物半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14091193A JP3259442B2 (ja) | 1993-06-11 | 1993-06-11 | 化合物半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14091193A JP3259442B2 (ja) | 1993-06-11 | 1993-06-11 | 化合物半導体基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349887A JPH06349887A (ja) | 1994-12-22 |
| JP3259442B2 true JP3259442B2 (ja) | 2002-02-25 |
Family
ID=15279689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14091193A Expired - Fee Related JP3259442B2 (ja) | 1993-06-11 | 1993-06-11 | 化合物半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259442B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4655861B2 (ja) * | 2005-10-07 | 2011-03-23 | 日立電線株式会社 | 電子デバイス用基板の製造方法 |
| JP2007251065A (ja) * | 2006-03-17 | 2007-09-27 | Mitsubishi Electric Corp | セラミック配線基板およびその製造方法 |
| JP6701417B1 (ja) * | 2019-07-26 | 2020-05-27 | Ｊｘ金属株式会社 | リン化インジウム基板、及びリン化インジウム基板の製造方法 |
-
1993
- 1993-06-11 JP JP14091193A patent/JP3259442B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06349887A (ja) | 1994-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |