KR102083991B1 - 적층형 전자부품 - Google Patents
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Abstract
본 발명은 적층형 전자부품에 관한 것으로, 보다 상세하게는 복수의 절연층을 포함하는 세라믹 본체; 상기 복수의 절연층 상에 배치된 복수의 제 1 내부 코일 패턴 및 복수의 제 2 내부 코일 패턴이 상기 절연층을 관통하는 비아 전극에 의해 연결된 내부 코일부; 및 상기 세라믹 본체의 적어도 일면에 배치되며, 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴의 각각의 제 1 인출부와 접속하는 제 1 외부전극과 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴의 각각의 제 2 인출부와 접속하는 제 2 외부전극;을 포함하며, 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴은 인접한 절연층 상에 배치되고, 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴은 병렬로 연결되며, 상기 비아 전극은 복수 개의 비아 전극이 하나의 연결 단자를 이루어 배치된 적층형 전자부품에 관한 것이다.
Description
본 발명은 적층형 전자부품에 관한 것이다.
적층형 인덕터에 있어서 고 인덕턴스를 구현하기 위해 내부 코일부의 코일 감은 수를 증가시키면 직류 저항이 커져 품질 계수 Q가 저하된다.
이에, 적층형 인덕터의 직류 저항을 낮추기 위해서 외부전극과 연결되는 내부 코일 패턴의 층간 연결을 병렬로 연결하고, 동일한 형상의 내부 코일 패턴을 2중으로 반복 형성하는 페러렐(Parallel) 구조를 적용한다.
그러나, 이러한 페러렐(Parallel) 구조를 적용하게 되면 필연적으로 층간 비아(via) 연결이 증가하게 된다.
따라서, 페러렐(Parallel) 구조의 적층형 인덕터는 비아(via) 연결이 증가됨에 따라 비아(via) 연결부의 저항 증가로 인해 품질 계수 Q가 저하되게 되고, 비아(via) 연결이 취약해질 경우 오픈(open) 불량을 야기시키는 문제점이 있었다.
본 발명의 일 실시형태의 목적은 비아(via) 연결의 취약성을 개선하며, 품질 계수 Q를 향상시킨 패러렐(Parallel) 구조의 적층형 전자부품을 제공하는 것이다.
본 발명의 일 실시형태는 복수의 절연층을 포함하는 세라믹 본체; 상기 세라믹 본체의 내부에 배치된 내부 코일부; 및 상기 세라믹 본체의 적어도 일면에 배치되며, 상기 내부 코일부의 제 1 인출부와 접속하는 제 1 외부전극과 상기 내부 코일부의 제 2 인출부와 접속하는 제 2 외부전극;을 포함하며, 상기 내부 코일부는, 인접한 절연층 상에 배치되며 서로 대응되는 형상을 가지는 2중 내부 코일 패턴이 복수 적층되어 형성되고, 상기 2중 내부 코일 패턴은 병렬로 연결되며, 상기 인접한 절연층에 배치된 각각의 내부 코일 패턴은 절연층을 관통하는 복수 개의 비아 전극으로 이루어진 연결 단자에 의해 연결된 적층형 전자부품을 제공한다.
본 발명의 일 실시형태의 적층형 전자부품은 비아(via) 연결의 취약성을 개선하며, 품질 계수 Q를 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 분해 사시도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자부품의 NDT 분석 사진이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 분해 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 분해 사시도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자부품의 NDT 분석 사진이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 분해 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층형
전자부품
이하에서는 본 발명의 일 실시형태에 따른 적층형 전자부품을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 본 발명의 일 실시형태의 적층형 전자부품은 세라믹 본체(100), 상기 세라믹 본체(100)의 내부에 배치된 페러렐(Parallel) 구조의 내부 코일부(20), 상기 세라믹 본체(100)의 길이방향의 양 단면에 배치된 제 1 외부전극(41) 및 제 2 외부전극(42)을 포함한다.
상기 세라믹 본체(100)는 복수의 절연층이 소결된 상태로서, 인접하는 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
세라믹 본체(100)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 절연층은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
세라믹 본체(100)의 내부에 배치된 페러렐(Parallel) 구조의 내부 코일부(20)는 복수의 절연층 상에 배치된 복수의 내부 코일 패턴(21, 22)이 절연층을 관통하는 연결 단자(31)에 의해 연결되어 형성된다.
상기 내부 코일 패턴(21, 22)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 인접한 절연층에 배치된 제 1 내부 코일 패턴(21) 및 제 2 내부 코일 패턴(22)이 하나의 2중 내부 코일 패턴(d)을 구성하며, 2중 내부 코일 패턴(d)이 복수 개 적층되어 내부 코일부(20)를 형성한다.
복수의 제 1 내부 코일 패턴(21) 중 적어도 하나의 제 1 내부 코일 패턴(21)은 세라믹 본체(100)의 일면으로 노출되는 제 1 인출부(21a)를 가지고, 복수의 제 2 내부 코일 패턴(22) 중 적어도 하나의 제 2 내부 코일 패턴(22)은 세라믹 본체(100)의 일면으로 노출되는 제 1 인출부(22a)를 가진다.
상기 제 1 및 제 2 내부 코일 패턴(21, 22)은 각각의 제 1 인출부(21a, 22a)가 제 1 외부전극(41)과 접속하여 병렬로 연결된다.
또한, 복수의 제 1 내부 코일 패턴(21) 중 적어도 하나의 제 1 내부 코일 패턴(21)은 세라믹 본체(100)의 일면으로 노출되는 제 2 인출부(21b)를 가지고, 복수의 제 2 내부 코일 패턴(22) 중 적어도 하나의 제 2 내부 코일 패턴(22)은 세라믹 본체(100)의 일면으로 노출되는 제 2 인출부(22b)를 가진다.
상기 제 1 및 제 2 내부 코일 패턴(21, 22)은 각각의 제 2 인출부(21b, 22b)가 제 2 외부전극(42)과 접속하여 병렬로 연결된다.
상기 제 1 및 제 2 외부전극(41, 42)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
인접한 절연층에 배치된 내부 코일 패턴은 적어도 하나의 연결 단자(31)에 의해 연결되어 코일 구조의 내부 코일부(20)를 형성한다.
상기 연결 단자(31)는 복수 개의 비아 전극(31a, 31b)으로 구성된다.
도 2는 2개의 비아 전극(31a, 31b)으로 구성된 연결 단자(31)를 도시하고 있으나, 이에 특별히 제한되지 않으며, 예를 들어, 연결 단자(31)는 2개 또는 3개의 비아 전극으로 구성될 수 있다.
인접한 절연층에 배치된 내부 코일 패턴(21, 22)을 복수 개의 비아 전극(31a, 31b)으로 이루어진 연결 단자(31)로 연결함에 따라 일부 비아 전극의 연결이 취약해지더라도 하나의 연결 단자 내에 하나의 비아 전극만이라도 연결되어 있으면 오픈(open) 불량을 방지할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 분해 사시도이다.
도 3을 참조하면, 내부 코일부(20)를 구성하는 내부 코일 패턴 중 최상부에 배치된 내부 코일 패턴을 기준으로 n-1(n은 2의 배수)번째 배치된 제 1 내부 코일 패턴(21) 및 n번째 배치된 제 2 내부 코일 패턴(22)이 2중 내부 코일 패턴(d)이 복수 개 적층된다.
하나의 2중 내부 코일 패턴(d)을 구성하는 제 1 내부 코일 패턴(21) 및 제 2 내부 코일 패턴(22)은 서로 대응되는 형상 즉, 동일한 형상을 가진다.
상기 동일한 형상은 형상이 완전히 일치하는 것뿐만 아니라 내부 코일 패턴의 턴 수(예를 들어, 1/2턴, 3/4턴) 및 턴 방향이 같은 것을 의미할 수 있다.
복수의 2중 내부 코일 패턴(d) 중 최상부에 배치된 2중 내부 코일 패턴(d)을 구성하는 제 1 및 제 2 내부 코일 패턴(21, 22)은 각각 제 1 인출부(21a, 22a)를 가지며, 각각의 제 1 인출부(21a, 22a)는 제 1 외부전극(41)과 접속하여 제 1 및 제 2 내부 코일 패턴(21, 22)은 병렬 연결된다.
또한, 복수의 2중 내부 코일 패턴(d) 중 최하부에 배치된 2중 내부 코일 패턴(d)을 구성하는 제 1 및 제 2 내부 코일 패턴(21, 22)은 각각 제 2 인출부(21b, 22b)를 가지며, 각각의 제 1 인출부(21b, 22b)는 제 2 외부전극(42)과 접속하여 제 1 및 제 2 내부 코일 패턴(21, 22)은 병렬 연결된다.
제 1 및 제 2 외부전극(41, 42)과 접속하지 않는 n-1(n은 2의 배수)번째 제 1 내부 코일 패턴(21)과 n번째 제 2 내부 코일 패턴(22)은 복수의 연결 단자(31)로 연결되어 병렬 연결된다.
즉, 2중 내부 코일 패턴(d)이 복수 개 적층되며, 2중 내부 코일 패턴(d)을 구성하는 제 1 내부 코일 패턴(21)과 제 2 내부 코일 패턴(22)은 서로 병렬 연결되어 페러렐(Parallel) 구조의 내부 코일부(20)가 형성된다.
인접한 절연층(10)에 배치된 내부 코일 패턴은 연결 단자(31)에 의해 연결되는데, 상기 연결 단자(31)는 복수 개의 비아 전극(31a, 31b)으로 구성된다.
상기 비아 전극(31a, 31b)은 절연층(10)의 일부에 홀을 형성하고, 도전성 금속, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태를 충진하여 형성할 수 있다.
하나의 연결 단자(31)가 2개 이상의 비아 전극으로 구성되므로, 일부 비아 전극의 연결이 취약해지더라도 하나의 연결 단자 내에 하나의 비아 전극만이라도 연결되어 있으면 오픈(open) 불량을 방지할 수 있다.
또한, 병렬로 연결되는 하나의 2중 내부 코일 패턴(d) 구조 내에서 추가로 병렬 연결되는 구조를 가진다. 이에 따라, 인덕턴스가 향상되고, 저항은 감소되며, 품질 계수 Q가 향상될 수 있다.
상기 내부 코일부(20)는 세라믹 본체(100)의 두께 방향의 하면(SB)에 비하여 상면(ST)에 보다 가깝체 배치될 수 있다.(미도시)
이를 통해, 인덕턴스 및 품질 계수 Q가 향상될 수 있다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자부품의 NDT 분석 사진이다.
도 4(a)는 본 발명의 일 실시형태에 따른 적층형 전자부품을 위에서 관찰한 사진으로, 2개의 비아 전극(주위보다 진한 영역)으로 구성된 연결 단자를 확인할 수 있다.
이를 통해, 비아(via) 연결의 취약성을 개선하고, 품질 계수 Q를 향상시킬 수 있다.
도 4(b)는 본 발명의 일 실시형태에 따른 적층형 전자부품을 LT 방향에서 관찰한 사진으로, 2중 내부 코일 패턴(d) 구조 및 2개의 비아 전극으로 구성된 연결 단자를 확인할 수 있다.
또한, 내부 코일부는 세라믹 본체의 두께 방향의 상면에 보다 가까이 위치하도록 형성되었다. 이에 따라, 와전류 또는 맴돌이 전류(Eddy current)에 의해 인덕턴스 또는 품질 계수 Q가 저하되는 것을 방지할 수 있다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 5를 참조하면, 세라믹 본체(100) 내부에 배치된 내부 코일부(20)는, 내부 코일부(20)의 중앙을 관통하는 중심축이 세라믹 본체(100)의 두께 방향의 상면(ST) 또는 하면(SB)에 대하여 평행하게 배치된다.
즉, 내부 코일부(20)를 형성하는 제 1 및 제 2 내부 코일 패턴(21, 22)은 세라믹 본체(100)의 두께 방향의 상면(ST) 또는 하면(SB)에 대하여 수직하도록 배치된다.
제 1 및 제 2 내부 코일 패턴(21, 22)의 각각의 제 1 인출부(21a, 22a)와 각각의 제 2 인출부(21b, 22b)는 세라믹 본체(100)의 두께 방향의 하면(SB)으로 노출된다.
세라믹 본체(100)의 두께 방향의 하면(SB)에 제 1 외부전극(41) 및 제 2 외부전극(42)이 배치되며, 상기 제 1 인출부(21a, 22a)는 제 1 외부전극(41)과 접속하며, 제 2 인출부(21b, 22b)는 제 2 외부전극(42)과 접속하여 제 1 및 제 2 내부 코일 패턴(21, 22)은 병렬 연결된다.
도 6은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 세라믹 본체의 분해 사시도이다.
도 6을 참조하면, 내부 코일부(20)를 구성하는 내부 코일 패턴 중 최측면에 배치된 내부 코일 패턴을 기준으로 n-1(n은 2의 배수)번째 배치된 제 1 내부 코일 패턴(21) 및 n번째 배치된 제 2 내부 코일 패턴(22)이 2중 내부 코일 패턴(d)이 복수 개 적층된다.
하나의 2중 내부 코일 패턴(d)을 구성하는 제 1 내부 코일 패턴(21) 및 제 2 내부 코일 패턴(22)은 서로 대응되는 형상 즉, 동일한 형상을 가진다. 상기 동일한 형상은 형상이 완전히 일치하는 것뿐만 아니라 내부 코일 패턴의 턴 수(예를 들어, 1/2턴, 3/4턴) 및 턴 방향이 같은 것을 의미할 수 있다.
복수의 2중 내부 코일 패턴(d) 중 최측면에 배치된 2중 내부 코일 패턴(d)을 구성하는 제 1 및 제 2 내부 코일 패턴(21, 22)은 각각 제 1 인출부(21a, 22a)를 가지며, 반대편 최측면에 배치된 2중 내부 코일 패턴(d)을 구성하는 제 1 및 제 2 내부 코일 패턴(21, 22)은 각각 제 2 인출부(21b, 22b)를 가진다.
상기 제 1 인출부(21a, 22a)는 제 1 외부전극(41)과 접속하며, 제 2 인출부(21b, 22b)는 제 2 외부전극(42)과 접속하여 제 1 및 제 2 내부 코일 패턴(21, 22)은 병렬 연결된다.
제 1 및 제 2 외부전극(41, 42)과 접속하지 않는 n-1(n은 2의 배수)번째 제 1 내부 코일 패턴(21)과 n번째 제 2 내부 코일 패턴(22)은 복수의 연결 단자(31)로 연결되어 병렬 연결된다.
즉, 2중 내부 코일 패턴(d)이 복수 개 적층되며, 2중 내부 코일 패턴(d)을 구성하는 제 1 내부 코일 패턴(21)과 제 2 내부 코일 패턴(22)은 서로 병렬 연결되어 페러렐(Parallel) 구조의 내부 코일부(20)가 형성된다.
인접한 절연층(10)에 배치된 내부 코일 패턴은 연결 단자(31)에 의해 연결되는데, 상기 연결 단자(31)는 복수 개의 비아 전극(31a, 31b)으로 구성된다.
하나의 연결 단자(31)가 2개 이상의 비아 전극으로 구성되므로, 일부 비아 전극의 연결이 취약해지더라도 하나의 연결 단자 내에 하나의 비아 전극만이라도 연결되어 있으면 오픈(open) 불량을 방지할 수 있다.
또한, 병렬로 연결되는 하나의 2중 내부 코일 패턴(d) 구조 내에서 추가로 병렬 연결되는 구조를 가진다. 이에 따라, 인덕턴스가 향상되고, 저항은 감소되며, 품질 계수 Q가 향상될 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 세라믹 본체 31a, 31b : 비아 전극
10 : 절연층 31 : 연결 단자
20 : 내부 코일부 41 : 제 1 외부전극
21 : 제 1 내부 코일 패턴 42 : 제 2 외부전극
22 : 제 2 내부 코일 패턴 SB : 두께 방향 하면
21a, 22a : 제 1 인출부 ST : 두께 방향 상면
21b, 22b : 제 2 인출부
10 : 절연층 31 : 연결 단자
20 : 내부 코일부 41 : 제 1 외부전극
21 : 제 1 내부 코일 패턴 42 : 제 2 외부전극
22 : 제 2 내부 코일 패턴 SB : 두께 방향 하면
21a, 22a : 제 1 인출부 ST : 두께 방향 상면
21b, 22b : 제 2 인출부
Claims (19)
- 복수의 절연층을 포함하는 세라믹 본체;
상기 복수의 절연층 상에 배치된 복수의 제 1 내부 코일 패턴 및 복수의 제 2 내부 코일 패턴이 상기 절연층을 관통하는 비아 전극에 의해 연결된 내부 코일부; 및
상기 세라믹 본체의 적어도 일면에 배치되며, 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴의 각각의 제 1 인출부와 접속하는 제 1 외부전극과 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴의 각각의 제 2 인출부와 접속하는 제 2 외부전극;을 포함하며,
상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴은 인접한 절연층 상에 배치되고, 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴은 병렬로 연결되며,
상기 비아 전극은 복수 개의 비아 전극이 하나의 연결 단자를 이루어 배치되며,
상기 제 1 및 제 2 내부 코일 패턴 중 서로 인접한 것들의 적어도 하나의 쌍은 4개 이상의 상기 비아 전극에 의하여 연결되며,
상기 4개 이상의 비아 전극 중 2개는 상부에 배치된 2개의 상기 비아 전극과 접속 및 오버랩되는 적층형 전자부품.
- 제 1항에 있어서,
상기 내부 코일부는 내부 코일부의 최상부에 배치된 내부 코일 패턴을 기준으로 n-1(n은 2의 배수)번째 배치된 제 1 내부 코일 패턴 및 n번째 배치된 제 2 내부 코일 패턴을 포함하는 적층형 전자부품.
- 제 2항에 있어서,
상기 n-1번째 배치된 제 1 내부 코일 패턴 및 n번째 배치된 제 2 내부 코일 패턴은 서로 대응되는 형상을 가지는 적층형 전자부품.
- 제 1항에 있어서,
상기 연결 단자는 2개 또는 3개의 비아 전극으로 구성된 적층형 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 외부전극과 접속하지 않는 제 1 및 제 2 내부 코일 패턴은 복수의 연결 단자로 연결되어 병렬로 연결되는 적층형 전자부품.
- 제 1항에 있어서,
상기 내부 코일부는 상기 세라믹 본체의 두께 방향의 하면에 비하여 상면에 가깝게 배치된 적층형 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 내부 코일 패턴은 상기 세라믹 본체의 두께 방향의 상면 또는 하면에 대하여 수직하도록 배치된 적층형 전자부품.
- 제 7항에 있어서,
상기 제 1 및 제 2 내부 코일 패턴의 제 1 및 제 2 인출부는 상기 세라믹 본체의 두께 방향의 하면으로 노출되고, 상기 세라믹 본체의 두께 방향의 하면에 제 1 및 제 2 외부전극이 배치된 적층형 전자부품.
- 복수의 절연층을 포함하는 세라믹 본체;
상기 세라믹 본체의 내부에 배치된 내부 코일부; 및
상기 세라믹 본체의 적어도 일면에 배치되며, 상기 내부 코일부의 제 1 인출부와 접속하는 제 1 외부전극과 상기 내부 코일부의 제 2 인출부와 접속하는 제 2 외부전극;을 포함하며,
상기 내부 코일부는, 인접한 절연층 상에 배치되며 서로 대응되는 형상을 가지는 2중 내부 코일 패턴이 복수 적층되어 형성되고,
상기 인접한 절연층에 배치된 각각의 내부 코일 패턴은 절연층을 관통하는 복수 개의 비아 전극으로 이루어진 연결 단자에 의해 연결되며,
상기 복수의 내부 코일 패턴 중 서로 인접한 것들의 적어도 하나의 쌍은 4개 이상의 상기 비아 전극에 의하여 연결되며,
상기 4개 이상의 비아 전극 중 2개는 상부에 배치된 2개의 상기 비아 전극과 접속 및 오버랩되는 적층형 전자부품.
- 제 9항에 있어서,
상기 2중 내부 코일 패턴은 상기 내부 코일부의 최상부에 배치된 내부 코일 패턴을 기준으로 n-1(n은 2의 배수)번째 배치된 제 1 내부 코일 패턴 및 n번째 배치된 제 2 내부 코일 패턴을 포함하는 적층형 전자부품.
- 제 10항에 있어서,
상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴은 각각 제 1 인출부를 가지고 상기 제 1 외부전극과 접속하며, 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴은 각각 제 2 인출부를 가지고 상기 제 2 외부전극과 접속하는 적층형 전자부품.
- 제 10항에 있어서,
상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴 중 제 1 및 제 2 외부전극과 접속하지 않는 n-1(n은 2의 배수)번째 제 1 내부 코일 패턴 및 n번째 제 2 내부 코일 패턴은 복수의 연결 단자로 연결되어 병렬로 연결되는 적층형 전자부품.
- 제 9항에 있어서,
상기 연결 단자는 2개 또는 3개의 비아 전극으로 구성된 적층형 전자부품.
- 제 9항에 있어서,
상기 내부 코일부는 중심축이 상기 세라믹 본체의 두께 방향의 상면 또는 하면에 대하여 평행하게 배치된 적층형 전자부품.
- 제 14항에 있어서,
상기 내부 코일부의 제 1 및 제 2 인출부는 상기 세라믹 본체의 두께 방향의 하면으로 노출되고, 상기 세라믹 본체의 두께 방향의 하면에 제 1 및 제 2 외부전극이 배치된 적층형 전자부품.
- 복수의 절연층을 포함하는 세라믹 본체;
상기 복수의 절연층 상에 배치된 복수의 내부 코일 패턴; 및
상기 내부 코일 패턴 중 인접한 절연층 상에 배치된 내부 코일 패턴을 연결하여 내부 코일부를 형성하는 연결 단자;를 포함하며,
상기 복수의 내부 코일 패턴 중 상기 내부 코일부의 최상부에 배치된 내부 코일 패턴을 기준으로 n-1(n은 2의 배수)번째 배치된 제 1 내부 코일 패턴과 n번째 배치된 제 2 내부 코일 패턴은 서로 대응되는 형상을 가지고, 병렬로 연결되며,
상기 연결 단자는 상기 절연층을 관통하는 복수 개의 비아 전극으로 이루어지며,
상기 복수의 내부 코일 패턴 중 서로 인접한 것들의 적어도 하나의 쌍은 4개 이상의 상기 비아 전극에 의하여 연결되며,
상기 4개 이상의 비아 전극 중 2개는 상부에 배치된 2개의 상기 비아 전극과 접속 및 오버랩되는 적층형 전자부품.
- 제 16항에 있어서,
상기 세라믹 본체의 적어도 일면에 배치되며, 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴의 각각의 제 1 인출부와 접속하는 제 1 외부전극과 상기 제 1 내부 코일 패턴 및 제 2 내부 코일 패턴의 각각의 제 2 인출부와 접속하는 제 2 외부전극;을 더 포함하는 적층형 전자부품.
- 제 16항에 있어서,
상기 제 1 및 제 2 내부 코일 패턴은 상기 세라믹 본체의 두께 방향의 상면 또는 하면에 대하여 수직하도록 배치된 적층형 전자부품.
- 제 18항에 있어서,
상기 제 1 및 제 2 내부 코일 패턴의 제 1 및 제 2 인출부는 상기 세라믹 본체의 두께 방향의 하면으로 노출되고,
상기 세라믹 본체의 두께 방향의 하면에, 상기 제 1 및 제 2 내부 코일 패턴의 제 1 인출부와 접속하는 제 1 외부전극과 상기 제 1 및 제 2 내부 코일 패턴의 제 2 인출부와 접속하는 제 2 외부전극이 배치된 적층형 전자부품.
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