KR102120898B1

KR102120898B1 - 칩형 코일 부품

Info

Publication number: KR102120898B1
Application number: KR1020140074860A
Authority: KR
Inventors: 이정철
Original assignee: 삼성전기주식회사
Priority date: 2014-06-19
Filing date: 2014-06-19
Publication date: 2020-06-09
Also published as: US20170084380A1; CN105304265A; US9875840B2; KR20150145450A; US20150371753A1; US9543070B2

Abstract

본 발명은 칩형 코일 부품에 관한 것이다. 본 발명의 일 실시예에 따른 칩형 코일 부품은, 복수의 제1 내지 제4 절연층을 포함하는 세라믹 본체 및 제1 패턴이 배치되는 상기 제1 절연층을 복수 개 갖는 제1 내부 패턴부 및 제2 패턴이 배치되는 상기 제2 절연층을 복수 개 갖는 제2 내부 패턴부를 포함하는 내부 코일부를 포함하며, 상기 복수의 제1 절연층 상에 배치되는 제1 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제1 연결 단자를 통해 연결되고, 상기 복수의 제2 절연층 상에 배치되는 제2 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제2 연결 단자를 통해 연결될 수 있다.

Description

칩형 코일 부품 {CHIP COIL COMPONENT}

본 발명은 칩형 코일 부품에 관한 것이다.

적층형 칩 부품 중 하나인 인덕터는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하거나, LC 공진 회로를 이루는 부품으로 사용되는 대표적인 수동소자이다.

한편, 근래에는 적층형 인덕터가 널리 보급되어 가고 있는 추세이며, 상기 적층형 인덕터는 내부 코일 패턴이 형성된 복수의 자성체 층 또는 유전체 층을 적층한 구조를 가지며, 상기 내부 코일 패턴은 서로 연결되어 코일 구조를 형성함으로써 목표하는 인덕턴스 및 임피던스 등의 특성을 구현할 수 있다.

적층형 인덕터는, 고 인덕턴스를 구현하기 위해 내부 코일부의 코일 턴 수를 증가시키게 되면 직류 저항이 커져 품질 계수 Q 특성이 저하될 수 있다.

이에, 적층형 인덕터의 직류 저항을 낮추기 위해서 외부전극과 연결되는 내부 코일 패턴의 층간 연결을 병렬로 연결하고, 동일한 형상의 내부 코일 패턴을 2중으로 반복 형성하는 페러렐(Parallel) 구조를 적용할 수 있다.

다만, 상기 페러렐 구조를 적용하게 되면 필연적으로 층간 비아(via) 연결이 증가하게 되며, 이에 따라 인덕턴스 및 Q 특성이 저하될 수 있는 문제가 있다.

일본 공개특허공보 제2001-358016호

본 발명의 일 실시 형태의 목적은 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 인덕턴스 및 Q값을 향상시킬 수 있는 칩형 코일 부품을 제공하는 것이다.

본 발명의 제1 기술적인 측면에 따른 칩형 코일 부품은, 복수의 제1 내지 제4 절연층을 포함하는 세라믹 본체; 및 제1 패턴이 배치되는 상기 제1 절연층을 복수 개 갖는 제1 내부 패턴부 및 제2 패턴이 배치되는 상기 제2 절연층을 복수 개 갖는 제2 내부 패턴부를 포함하는 내부 코일부; 를 포함하며, 상기 복수의 제1 절연층 상에 배치되는 제1 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제1 연결 단자를 통해 연결되고, 상기 복수의 제2 절연층 상에 배치되는 제2 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제2 연결 단자를 통해 연결될 수 있다.

본 발명의 제2 기술적인 측면에 따른 칩형 코일 부품은, 복수의 절연층을 포함하고, 실장면으로 제공되는 하면을 갖는 세라믹 본체; 및 상기 세라믹 본체의 내부에 배치되며, N(N은 4 이상의 2의 배수)개의 내부 코일 패턴이 연결되는 복수의 내부 패턴부; 를 포함하고, 상기 N개의 내부 코일 패턴 중 상기 세라믹 본체의 하면과 가장 가까운 내부 코일 패턴을 기준으로 n(n<=N, n=2a, a는 자연수)번째 내부 코일 패턴과 n-1번째 내부 코일 패턴은 서로 병렬로 연결되며, 상기 n번째 내부 코일 패턴과 상기 n-1번째 내부 코일 패턴은 하나의 비아 전극을 갖는 두 개의 연결 단자를 통해 연결될 수 있다.

본 발명의 제3 기술적인 측면에 따른 칩형 코일 부품은, 복수의 제1 내지 제4 절연층을 포함하고, 실장면으로 제공되는 하면을 갖는 세라믹 본체; 및 제1 패턴이 배치되는 상기 제1 절연층을 복수 개 갖는 제1 내부 패턴부 및 제2 패턴이 배치되는 상기 제2 절연층을 복수 개 갖는 제2 내부 패턴부를 포함하는 내부 코일부; 를 포함하며, 상기 복수의 제1 절연층 상에 배치되는 제1 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제1 연결 단자를 통해 연결되고, 상기 복수의 제2 절연층 상에 배치되는 제2 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제2 연결 단자를 통해 연결되며, 상기 내부 코일부는, 상기 세라믹 본체의 하면에 대하여 수직으로 배치될 수 있다.

본 발명의 일 실시형태에 따른 칩형 코일 부품은 비아 전극 연결의 취약성을 개선할 수 있으며, 이에 따라 인덕턴스 및 Q 특성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 칩형 코일 부품에서 내부 코일부가 나타나도록 도시한 사시도이다.
도 2는 도 1에 도시한 칩형 코일 부품에서 제1 및 제2 외부전극을 함께 도시한 사시도이다.
도 3은 도 2의 I-I'선에 의한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 칩형 코일 부품의 분해 사시도이다.
도 5a는 본 발명의 일 실시예에 따른 칩형 코일 부품의 인덕턴스 특성을 종래 기술에 따른 인덕터와 비교한 결과를 나타낸 그래프이다.
도 5b는 본 발명의 일 실시예에 따른 칩형 코일 부품의 Q 특성을 종래 기술에 따른 인덕터와 비교한 결과를 나타낸 그래프이다.
도 5c는 본 발명의 일 실시예에 따른 칩형 코일 부품의 Rs 특성을 종래 기술에 따른 인덕터와 비교한 결과를 나타낸 그래프이다.
도 6은 본 발명의 다른 일 실시형태에 따른 칩형 코일 부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 7은 본 발명의 다른 일 실시형태에 따른 칩형 코일 부품의 분해 사시도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 발명의 일 실시형태에 따른 칩형 코일 부품을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 칩형 코일 부품에서 내부 코일부가 나타나도록 도시한 사시도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은, 세라믹 본체(100) 및 내부 코일부(200)를 포함할 수 있다.

세라믹 본체(100)는 제1 내지 제4 절연층을 포함할 수 있다. 이때, 상기 세라믹 본체(100)는 제1 내지 제4 절연층을 포함하는 복수의 절연층이 소결된 상태일 수 있으며, 인접하는 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

세라믹 본체(100)는 육면체 형상일 수 있다. 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 또한, 세라믹 본체(100)는 실장면으로 제공되는 하면, 이에 대향하는 상면, 길이 방향의 양 측면 및 폭 방향의 양 측면을 가질수 있다.

상기 복수의 절연층은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

내부 코일부(200)는 제1 내부 패턴부(210) 및 제2 내부 패턴부(220)를 포함할 수 있다.

제1 내부 패턴부(210)는 제1 패턴(211a, 211b)이 배치되는 복수의 제1 절연층을 포함할 수 있다.

상기 제1 내부 패턴부(210)는 세라믹 본체(100)의 상면에 더 가까이 위치하는 제1 패턴(211a)과 상기 제1 패턴(211a)의 바로 아래 위치하는 제1 패턴(211b)을 연결하는 두 개의 제1 연결 단자(212)를 더 포함할 수 있다.

상기 제1 패턴(211a) 및 제1 패턴(211b)은 서로 대응되도록 배치될 수 있다. 여기서 대응되도록 배치되는 것은 상기 제1 패턴(211a) 및 제1 패턴(211b)이 평행 구조로 배치되어 페러렐(parallel) 구조로 형성되는 것을 말한다.

보다 상세하게는 형상이 완전히 일치하는 것뿐만 아니라, 패턴의 턴 수(예를 들어, 1/2턴, 3/4턴) 및 턴 방향이 같은 것을 의미할 수 있다.

이때, 상기 두 개의 제1 연결 단자(212) 각각은 하나의 비아 전극만을 가질 수 있으며, 세라믹 본체(100)의 폭 방향의 양 측면에 배치될 수 있다.

상기 비아 전극은 절연층의 일부에 홀을 형성하고, 도전성 금속, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태를 충전하여 형성될 수 있다.

제2 내부 패턴부(220)는 제2 패턴(221a, 221b)이 배치되는 복수의 제2 절연층을 포함할 수 있다.

상기 제2 내부 패턴부(220)는 세라믹 본체(100)의 상면에 더 가까이 위치하는 제2 패턴(221a)과 상기 제2 패턴(221a)의 바로 아래 위치하는 제2 패턴(221b)을 연결하는 두 개의 제2 연결 단자(222)를 더 포함할 수 있다.

상기 제2 패턴(221a) 및 제2 패턴(221b)은 서로 대응되도록 배치될 수 있다.

이때, 상기 두 개의 제1 연결 단자(222) 각각은 하나의 비아 전극만을 가질 수 있으며, 세라믹 본체(100)의 폭 방향의 양 측면에 배치될 수 있다.

상기 제1 패턴(211a, 211b) 및 제2 패턴(221a, 221b)은 각각 'ㄷ'자 형상일 수 있으며, 상기 제1 패턴(211a, 211b) 및 제2 패턴(221a, 221b)끼리는 서로 대칭되도록 배치될 수 있다.

즉, 상기 제1 패턴(211a, 211b)을 포함하는 제1 내부 패턴부(210)는 일 실시예로 상기 세라믹 본체(100)의 길이 방향의 일 측면에 위치할 수 있으며, 상기 제1 패턴(211a, 211b)과 대칭되는 제2 패턴(221a, 221b)을 갖는 상기 제2 내부 패턴부(220)는 상기 세라믹 본체(100)의 길이 방향의 타 측면에 위치할 수 있다.

이때, 제1 및 제2 내부 패턴부(210, 220)는 하나의 비아 전극(213)에 의해 연결될 수 있다.

내부 코일부(200)는 제1 인출 패턴부(230) 및 제2 인출 패턴부(240)를 더 포함할 수 있다. 상기 제1 인출 패턴부(230)는 일 실시예로 제1 내부 패턴부(210) 보다 세라믹 본체(100)의 상면에 가까이 위치할 수 있으며, 상기 제2 인출 패턴부(240)는 일 실시예로 제2 내부 패턴부(220) 보다 세라믹 본체(100)의 하면에 가까이 위치할 수 있다.

이때, 상기 제1 인출 패턴부(230)와 상기 제1 내부 패턴부(210)는 적어도 두 개의 비아 전극을 갖는 하나의 연결 단자를 통해 연결될 수 있다.

또한, 상기 제2 내부 패턴부(220)와 제2 인출 패턴부(240)도 적어도 두 개의 비아 전극을 갖는 하나의 연결 단자를 통해 연결될 수 있다.

제1 인출 패턴부(230)는 제1 인출 패턴(231a, 231b)이 배치되는 제3 절연층이 복수 개 적층되어 형성될 수 있다. 상기 복수의 제3 절연층은 예를 들어 2개가 연속적으로 적층될 수 있으며, 상기 2개의 제3 절연층 각각에 배치되는 제1 인출 패턴(231a, 231b)은 서로 대응되도록 배치될 수 있다.

또한, 상기 제1 인출 패턴(231a) 및 제1 인출 패턴(231b) 간에는 두 개의 비아 전극을 갖는 하나의 제3 연결 단자(232)를 통해 연결될 수 있다.

제2 인출 패턴부(240)는 제2 인출 패턴(241a, 241b)이 배치되는 제4 절연층이 복수 개 적층되어 형성될 수 있다. 상기 복수의 제4 절연층은 예를 들어 2개가 연속적으로 적층될 수 있으며, 상기 2개의 제4 절연층 각각에 배치되는 제2 인출 패턴(241a, 241b)은 서로 대응되도록 배치될 수 있다.

또한, 상기 제2 인출 패턴(241a) 및 제2 인출 패턴(241b) 간에는 두 개의 비아 전극을 갖는 하나의 제4 연결 단자(242)를 통해 연결될 수 있다.

상기 내부 코일부(200)는 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.

도 2는 도 1에 도시한 칩형 코일 부품에서 제1 및 제2 외부전극(310, 320)을 함께 도시한 사시도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은 제1 및 제2 외부전극(310, 320)을 더 포함할 수 있다.

또한, 제1 인출 패턴부(230)는 세라믹 본체(100)의 길이 방향의 일 측면으로 노출되는 제1 인출부(233)를 포함할 수 있다. 제2 인출 패턴부(240)는 세라믹 본체(100)의 길이 방향의 타 측면으로 노출되는 제2 인출부(243)를 포함할 수 있다.

도 3은 도 2의 I-I'선에 의한 단면도이다.

도 2 및 도 3을 참조하여 상세하게 설명하면, 제1 인출 패턴(231a)은 제1 인출부(233a)를, 제1 인출 패턴(231b)는 제1 인출부(233b)를 포함할 수 있다.

또한, 제2 인출 패턴(241a)은 제2 인출부(243a)를, 제2 인출 패턴(241b)는 제2 인출부(243b)를 포함할 수 있다.

상기 제1 외부전극(310)은 세라믹 본체(100)의 길이 방향의 일 측면에 위치하여, 상기 제1 인출부(233)와 전기적으로 접속될 수 있다. 또한, 상기 제2 외부전극(320)은 세라믹 본체(100)의 길이 방향의 타 측면에 위치하여, 상기 제2 인출부(243)와 전기적으로 접속될 수 있다.

상기 제1 및 제2 외부전극(310, 320)은 세라믹 본체(100)의 길이 방향의 양 측면을 덮도록 형성될 수 있으며, 또한 일 실시예로 세라믹 본체(100)의 상, 하면 및 폭 방향의 양 측면에 연장 형성될 수 있다.

도 2 및 도 3에서는 상기 제1 및 제2 외부전극(310, 320)이 상기 세라믹 본체(100)의 상, 하면, 길이 방향의 양 측면 및 폭 방향의 양 측면에 연장 형성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다.

상기 제 1 및 제 2 외부전극(310, 320)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

도 4는 본 발명의 일 실시예에 따른 칩형 코일 부품의 분해 사시도이다.

도 4를 참조하면, 내부 코일부(200)는 세라믹 본체(100)의 상면을 기준으로 제1 인출 패턴부(230), 제1 내부 패턴부(210), 제2 내부 패턴부(220) 및 제3 내부 패턴부(240) 순서로 배치되어 적층됨으로써 나선형의 코일 구조를 가질 수 있다.

제1 및 제2 인출 패턴부(230, 240) 각각은 복수, 예를 들어 적어도 두 개의 비아 전극을 갖는 하나의 연결 단자(232)를 통해 서로 접속될 수 있다.

이 경우, 하나의 연결 단자(31)가 적어도 두 개 이상의 비아 전극으로 구성되므로, 일부 비아 전극의 연결이 취약해지더라도 하나의 연결 단자 내에 하나의 비아 전극만이라도 연결되어 있으면 오픈(open) 불량을 방지할 수 있다.

또한, 제1 인출 패턴부(230)를 예로 들면, 제1 인출 패턴(231a, 231b) 간 적어도 두 개의 비아 전극을 통해 연결될 수 있으므로, 하나의 비아 전극을 통해 연결될 때에 비해 직류 저항(Rdc)을 저감시킬 수 있다.

본 발명의 일 실시예에 따른 칩형 코일 부품은, 제1 및 제2 내부 패턴부(210, 220)가 제1 및 제2 인출 패턴부(230, 240)와는 달리 하나의 비아 전극을 갖는 두 개의 연결 단자를 통해 접속되는 것을 알 수 있다.

즉, 제1 및 제2 내부 패턴부(210, 220)가 하나의 비아 전극을 갖는 연결 단자를 통해 접속됨으로써 인덕턴스 및 Q 특성을 향상시킬 수 있다. 또한, 제1 및 제2 인출 패턴부(230, 240) 각각은 연속되는 인출 패턴 간에 적어도 두 개의 비아 전극을 통해 연결됨으로써 Rdc 특성을 저감시킬 수 있다.

이에 대해서는 도 5a 내지 도 5c를 참조하여 설명하기로 한다.

도 5a는 본 발명의 일 실시예에 따른 칩형 코일 부품의 인덕턴스 특성을 종래 기술에 따른 인덕터와 비교한 결과를 나타낸 그래프이다.

도 5b는 본 발명의 일 실시예에 따른 칩형 코일 부품의 Q 특성을 종래 기술에 따른 인덕터와 비교한 결과를 나타낸 그래프이다.

도 5c는 본 발명의 일 실시예에 따른 칩형 코일 부품의 Rs 특성을 종래 기술에 따른 인덕터와 비교한 결과를 나타낸 그래프이다.

하기의 표 1은 본 발명에 따른 칩형 코일 부품과 종래 기술에 따른 인덕터의 Ls, Q 특성 및 Rs 특성을 비교한 것이다.

	Ls	Q						Rs
	500MHz	500MHz	800MHz	1000MHz	1800MHz	2000MHz	2400MHz	1000MHz
본 발명	3.35	21	27	30	39	40	42	0.10
종래기술	3.31	19	24	27	35	36	38	0.15

이때, 종래 기술에 따른 인덕터는 동일한 형상을 갖는 코일 패턴이 두 개씩 연속하여 적층되어 있으며, 각 코일 패턴 간에는 모두 두 개의 비아 전극을 통해 접속된 형태를 말한다.

도 5a를 참조하면, 본 발명에 따른 칩형 코일 부품의 경우(510)와 종래 기술에 따른 인덕터의 경우(511)를 서로 비교해볼 때 인덕턴스 특성이 본 발명에 따른 칩형 코일 부품의 경우(510)가 더 높은 것을 알 수 있다.

즉, 본 발명에 따른 칩형 코일 부품은 내부 코일부(200) 내에 하나의 비아 전극만을 통해 동일한 형상의 제1 패턴(211a, 211b) 및 제2 패턴(221a, 221b)이 서로 접속됨으로써, 종래 기술에 따른 인덕터의 경우보다 인턱턴스 특성이 향상된 것을 알 수 있다.

또한, 도 5b 및 표 1을 참조하면, 본 발명에 따른 칩형 코일 부품의 경우(512)는 종래 기술에 따른 인덕터의 경우(513) 보다 Q특성이 향상된 것을 알 수 있다.

나아가, 도 5c 및 표 1을 참조하면, 본 발명에 따른 칩형 코일 부품의 경우(512)는 종래 기술에 따른 인덕터의 경우(513)보다 Rs 특성을 저감시킬 수 있다.

도 6은 본 발명의 다른 일 실시형태에 따른 칩형 코일 부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.

도 7은 본 발명의 다른 일 실시형태에 따른 칩형 코일 부품의 분해 사시도이다.

본 발명의 다른 일 실시형태에 따른 칩형 코일 부품에서 본 발명의 일 실시예에 따른 칩형 코일 부품과 동일한 부분에 대해서는 설명을 생략하기로 한다.

도 6 및 도 7을 참조하면, 본 발명의 다른 일 실시형태에 따른 칩형 코일 부품은, 세라믹 본체(100) 및 내부 코일부(200)를 포함할 수 있다.

상기 내부 코일부(200)는 세라믹 본체(100)의 내부에서, 상기 세라믹 본체(100)의 하면에 대하여 수직으로 배치될 수 있다.

즉, 세라믹 본체(100) 내부에 배치되는 내부 코일부(200)는, 내부 코일부(200)의 중앙을 관통하는 가상의 중심축이 세라믹 본체(100)의 두께 방향의 상면 또는 하면에 대하여 평행하게 배치될 수 있다.

한편, 내부 코일부(200)는 제1 내부 패턴부(210) 및 제2 내부 패턴부(220)를 포함할 수 있다.

제1 내부 패턴부(210)는 제1 패턴(211a, 211b)이 배치되는 복수의 제1 절연층을 포함할 수 있다. 상기 제1 내부 패턴부(210)는 세라믹 본체(100)의 상면에 더 가까이 위치하는 제1 패턴(211a)과 상기 제1 패턴(211a)의 가장 가까운 위치에 배치되는 제1 패턴(211b)을 연결하는 두 개의 제1 연결 단자(212)를 더 포함할 수 있다.

이때, 상기 두 개의 제1 연결 단자(212) 각각은 하나의 비아 전극만을 가질 수 있으며, 세라믹 본체(100)의 두께 방향의 양 측면에 배치될 수 있다.

상기 제2 내부 패턴부(220)는 세라믹 본체(100)의 상면에 더 가까이 위치하는 제2 패턴(221a)과 상기 제2 패턴(221a)과 가장 가까이 위치하는 제2 패턴(221b)을 연결하는 두 개의 제2 연결 단자(222)를 더 포함할 수 있다.

이때, 상기 두 개의 제1 연결 단자(222) 각각은 하나의 비아 전극만을 가질 수 있으며, 세라믹 본체(100)의 두께 방향의 양 측면에 배치될 수 있다.

상기 내부 코일부(200)는 제1 인출 패턴부(230) 및 제2 인출 패턴부(240)를 포함할 수 있다.

상기 제1 인출 패턴부(230)는 상기 세라믹 본체(100)의 하면으로 노출되는 제1 인출부(233)를 포함할 수 있다. 상기 제2 인출 패턴부(240)는 상기 세라믹 본체(100)의 하면으로 노출되는 제2 인출부(243)를 포함할 수 있다.

즉, 본 발명의 다른 실시형태에 따른 칩형 코일 부품은, 내부 코일부(200)에 포함되는 제1 및 제2 인출부(233, 243)가 세라믹 본체(100)의 하면으로 노출되도록 수직 구조로 적층될 수 있다.

본 발명의 다른 일 실시형태에 따른 칩형 코일 부품은, 상기 세라믹 본체(100)의 하면에 배치되는 제1 및 제2 외부전극(310, 320)을 더 포함할 수 있다.

상기 제1 외부전극(310)은 상기 제1 인출부(233)와 전기적으로 접속될 수 있으며, 상기 제2 외부전극(320)은 상기 제2 인출부(243)과 전기적으로 접속될 수 있다.

즉, 본 발명의 다른 실시예에 따른 칩형 코일 부품은 제1 및 제2 내부 패턴부(210, 220)가 제1 및 제2 인출 패턴부(230, 240)와는 달리 하나의 비아 전극을 갖는 두 개의 연결 단자를 통해 접속될 수 있다.

따라서, 제1 및 제2 내부 패턴부(210, 220)가 하나의 비아 전극을 갖는 연결 단자를 통해 접속됨으로써 인덕턴스 및 Q 특성을 향상시킬 수 있다. 또한, 제1 및 제2 인출 패턴부(230, 240) 각각은 연속되는 인출 패턴 간에 적어도 두 개의 비아 전극을 통해 연결됨으로써 Rdc 특성을 저감시킬 수 있다.

본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.

100: 세라믹 본체
200: 내부 코일부
210: 제1 내부 패턴부
220: 제2 내부 패턴부
230: 제1 인출 패턴부
240: 제2 인출 패턴부
310: 제1 외부전극
320: 제2 외부전극

Claims

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복수의 제1 내지 제4 절연층을 포함하고, 실장면으로 제공되는 하면을 갖는 세라믹 본체; 및
제1 패턴이 배치되는 상기 제1 절연층을 복수 개 갖는 제1 내부 패턴부, 제2 패턴이 배치되는 상기 제2 절연층을 복수 개 갖는 제2 내부 패턴부, 제1 노출 패턴이 배치되는 상기 제3 절연층을 복수 개 갖는 제1 인출 패턴부 및 제2 노출 패턴이 배치되는 상기 제4 절연층을 복수 개 갖는 제2 인출 패턴부를 포함하는 내부 코일부; 를 포함하며,
상기 복수의 제1 절연층 상에 배치되는 제1 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제1 연결 단자를 통해 연결되고,
상기 복수의 제2 절연층 상에 배치되는 제2 패턴은 서로 대응되도록 배치되며, 하나의 비아 전극을 갖는 두 개의 제2 연결 단자를 통해 연결되며,
상기 복수의 제3 절연층 상에 배치되는 제1 노출 패턴은 서로 대응되도록 배치되고, 두 개의 비아 전극을 갖는 제3 연결 단자를 통해 연결되며,
상기 복수의 제4 절연층 상에 배치되는 제2 노출 패턴은 서로 대응되도록 배치되고, 두 개의 비아 전극을 갖는 제4 연결 단자를 통해 연결되며,
상기 두 개의 제1 연결 단자는 각각 상기 제1 패턴의 일단 및 말단과 연결되며,
상기 두 개의 제2 연결 단자는 각각 상기 제2 패턴의 일단 및 말단과 연결되며,
상기 제3 연결 단자의 두 개의 비아 전극은 상기 제1 노출 패턴이 상기 세라믹 본체로부터 노출된 영역을 일단이라 할 때 상기 제1 노출 패턴의 타단과 연결되며,
상기 제4 연결 단자의 두 개의 비아 전극은 상기 제2 노출 패턴이 상기 세라믹 본체로부터 노출된 영역을 일단이라 할 때 상기 제2 노출 패턴의 타단과 연결된 칩형 코일 부품.
제17항에 있어서,
상기 제1 인출 패턴부는, 상기 세라믹 본체의 하면으로 노출되는 제1 인출부를 포함하며, 상기 제2 인출 패턴부는, 상기 세라믹 본체의 하면으로 노출되는 제2 인출부를 갖는 칩형 코일 부품.
제17항에 있어서,
상기 두 개의 제1 연결 단자는 각각 상기 세라믹 본체의 두께 방향의 양 측면에 배치되며,
상기 두 개의 제2 연결 단자는 각각 상기 세라믹 본체의 두께 방향의 양 측면에 배치되는 칩형 코일 부품.
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제18항에 있어서,
상기 제1 및 제2 인출 패턴부 사이에 상기 제1 및 제2 내부 패턴부가 배치되고,
상기 제1 인출 패턴부와 상기 제1 내부 패턴부는 적어도 두 개의 비아 전극을 통해 연결되며,
상기 제2 인출 패턴부와 상기 제2 내부 패턴부는 적어도 두 개의 비아 전극을 통해 연결되는 칩형 코일 부품.
제18항에 있어서,
상기 제1 인출부와 연결되는 제1 외부전극; 및
상기 제2 인출부와 연결되는 제2 외부전극; 을 더 포함하고,
상기 제1 및 제2 외부전극은 상기 세라믹 본체의 하면에 배치되는 칩형 코일 부품.