KR20160000164A - 적층 전자부품 및 그 실장기판 - Google Patents
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Abstract
본 발명은 복수의 절연층을 포함하는 적층 본체; 상기 복수의 절연층 상에 배치된 각각의 도체 패턴이 전기적으로 연결되어 형성되는 내부 코일부; 및 상기 적층 본체의 양 단면에 각각 배치된 제 1 및 제 2 외부전극;을 포함하며, 상기 도체 패턴은, 외측에 배치된 도체 패턴 중 적어도 하나의 도체 패턴이 중앙측에 배치된 도체 패턴보다 외경이 작은 적층 전자부품을 제공한다.
Description
본 발명은 적층 전자부품 및 그 실장기판에 관한 것이다.
전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
적층 전자부품 중 적층 인덕터는 자성체 또는 유전체를 주재료로 하는 절연 층 상에 도체 패턴을 형성하고, 이를 적층하여 적층 본체 내부에 내부 코일부를 형성하며, 적층 본체의 외면에 내부 코일부를 외부 회로에 전기적으로 접속시키기 위한 외부전극을 형성한다.
적층 본체의 내부에 내부 코일부를 형성함으로써 인덕턴스를 구현하는데, 보다 높은 인덕턴스를 구현하기 위해 내부 코일부가 기판 실장 면에 대하여 수직 방향으로 형성된 수직 적층 인덕터가 알려져 있다.
수직 적층 인덕터는 내부 코일부가 수평 방향으로 형성된 적층 인덕터에 비해 높은 인덕턴스 값을 얻을 수 있으며, 자기 공진 주파수를 상승시킬 수 있다.
본 발명은 기생 캐패시턴스(capacitance)를 감소시킨 적층 전자부품 및 그 실장기판에 관한 것이다.
본 발명의 일 실시형태는 외측에 배치된 도체 패턴이 중앙측에 배치된 도체 패턴보다 외경이 작게 형성된다.
본 발명의 일 실시형태에 따르면, 외부전극과 근접한 영역 내에 배치된 외측 도체 패턴의 외경을 작게 형성함으로써 외부전극과 도체 패턴 간의 거리를 길게 하여 기생 캐패시턴스(capacitance)를 감소시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 본체의 분해 사시도이다.
도 3은 도 1의 I-I'에 의한 단면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 적층 전자부품의 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 전자부품의 도체 패턴과 적층 본체 상면과의 거리를 설명하기 위한 단면도이다.
도 6은 도 1의 적층 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 본체의 분해 사시도이다.
도 3은 도 1의 I-I'에 의한 단면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 적층 전자부품의 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 적층 전자부품의 도체 패턴과 적층 본체 상면과의 거리를 설명하기 위한 단면도이다.
도 6은 도 1의 적층 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층 전자부품
이하에서는 본 발명의 일 실시형태에 따른 적층 전자부품을 설명하되, 특히 적층 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 전자부품(100)은 적층 본체(110), 내부 코일부(120) 및 제 1 및 제 2 외부전극(131, 132)을 포함한다.
상기 내부 코일부(120)를 형성하는 도체 패턴은, 외측에 배치된 도체 패턴 중 적어도 하나의 도체 패턴이 중앙측에 배치된 도체 패턴보다 외경이 작게 형성된다.
제 1 및 제 2 외부전극(131, 132)과 근접한 영역 내에 배치된 외측의 도체 패턴(121)의 외경을 작게 형성함으로써 제 1 및 제 2 외부전극(131, 132)과 도체 패턴(121) 간의 거리를 길게 하여 기생 캐패시턴스(capacitance)를 감소시킬 수 있다.
본 발명의 일 실시형태에 따른 적층 전자부품(100)에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다.
상기 적층 본체(110)는 두께(T) 방향으로 서로 마주보는 하면(S1) 및 상면(S2)과, 폭(W) 방향으로 서로 마주보는 양 측면(S5, S6)과, 길이(L) 방향으로 서로 마주보는 양 단면(S3, S4)을 가진다.
본 발명의 일 실시형태에 따른 적층 전자부품(100)은 고용량 구현을 위하여 상기 적층 본체(110)의 폭(W)에 비하여 두께(T)가 더 큰 형태인 것을 특징으로 한다.
일반적인 적층 전자부품의 경우, 폭과 두께는 거의 동일한 크기의 사이즈로 제작되어 왔다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 적층 본체(110)의 폭(W)보다 두께(T)가 크기 때문에 기판에 실장 시 전자부품이 차지하는 면적이 동일하더라도, 자로 형성 면적을 증가시킬 수 있어 보다 고용량을 구현할 수 있다.
다만, 본 발명의 일 실시형태와 같이 적층 본체(110)의 두께(T)를 폭(W)보다 크게 형성하는 경우 고용량 확보가 가능한 장점이 있으나, 일반적인 적층 전자부품에 비하여 내부 코일부(120)의 면적이 증가하게 되므로 기생 캐패시턴스의 영향도 커지는 문제가 있다.
하지만 본 발명의 실시형태에 따라, 제 1 및 제 2 외부전극(131, 132)과 근접한 영역 내에 배치된 외측의 도체 패턴의 외경을 작게 형성함으로써 제 1 및 제 2 외부전극(131, 132)과 도체 패턴 간의 거리를 길게 하여 상술한 문제점을 해결할 수 있다.
도 2는 본 발명의 일 실시형태에 따른 적층 본체의 분해 사시도이다.
도 2를 참조하면, 적층 본체(110)는 복수의 절연층(111)과, 상기 절연층(111) 상에 형성된 도체 패턴(121, 122)을 포함한다.
상기 절연층(111)을 형성하는 원료는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 적층 본체(110)는 복수의 절연층(111)이 적층되어 형성되며, 적층 본체(110)를 형성하는 복수의 절연층(111)은 소결된 상태로, 인접하는 절연층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 내부 코일부(120)는 복수의 절연층(111) 상에 소정의 두께로 형성된 도체 패턴(121, 122)이 전기적으로 연결되어 형성된다.
외측에 배치된 도체 패턴(121)은 중앙측에 배치된 도체 패턴(122)보다 외경이 작게 형성된다.
상기 도체 패턴(121, 122)은 도전성 금속을 포함하는 도전성 페이스트를 절연층(111) 상에 인쇄 공법 등으로 도포하여 형성할 수 있다. 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도체 패턴(121, 122)이 인쇄된 각 절연층(111)에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 절연층(111)에 형성된 도체 패턴(121, 122)은 전기적으로 상호 연결되어 하나의 내부 코일부(120)를 형성한다.
이때, 도체 패턴(121, 122)은 상기 적층 본체(110)의 하면(S1) 또는 상면(S2)에 수직하도록 배치될 수 있다. 즉, 상기 도체 패턴(121, 122)은 적층 전자부품(100)의 기판 실장 시 기판과 대향하는 면인 하면(실장 면)에 수직으로 배치될 수 있고, 이에 따라 내부 코일부(120)는 상기 적층 본체(110)의 실장 면에 대해 평행한 축을 가질 수 있다.
상기 도체 패턴(121, 122)을 형성하는 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
상기 제 1 및 제 2 외부전극(131, 132)은 상기 적층 본체(110)의 양 단면(S3, S4)에 각각 배치된다.
상기 제 1 및 제 2 외부전극(131, 132)은 상기 내부 코일부(120)의 양 단부에 형성되어 상기 양 단면(S3, S4)으로 노출되는 인출부와 각각 접속할 수 있다.
상기 제 1 및 제 2 외부전극(131, 132)은 상기 양 단면(S3, S4)의 인접 면인 하면 및 상면(S1, S2)과, 양 측면(S5, S6)으로 연장된 밴드 면을 포함한다.
상기 제 1 및 제 2 외부전극(131, 132)은 도전성 물질로 형성될 수 있으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있으나, 이에 제한되지는 않는다.
상기 제 1 및 제 2 외부전극(131, 132)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도 3은 도 1의 I-I'에 의한 단면도이다.
도 3을 참조하면, 상기 제 1 및 제 2 외부전극(131, 132)의 밴드 면(131a, 132a)의 폭을 W1이라 할 때, 상기 밴드면(131a, 132a)이 형성된 영역과, 상기 밴드면(131a, 132a)의 각 말단으로부터 0.5W1에 해당하는 영역을 D1으로 정의한다.
여기서, 상기 D1 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴(121)은 D1 밖에 배치된 도체 패턴(122)보다 외경이 작을 수 있다.
제 1 및 제 2 외부전극(131, 132)과 근접한 영역인 D1 내에 배치된 도체 패턴(121)의 외경을 작게 형성함으로써 제 1 및 제 2 외부전극(131, 132)과 도체 패턴 간의 거리를 길게 하여 기생 캐패시턴스(capacitance)를 감소시킬 수 있다.
이때, D1 내에 배치된 도체 패턴(121)의 선폭을 P1, D1 밖에 배치된 도체 패턴(122)의 선폭을 P2라 하면, P1 및 P2는 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 4는 본 발명의 다른 일 실시형태에 따른 적층 전자부품의 단면도이다.
도 4를 참조하면, 상기 제 1 및 제 2 외부전극(131, 132)의 밴드 면(131a, 132a)이 형성된 영역 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴(121)은 밴드 면(131a, 132a)이 형성되지 않은 영역 내에 배치된 도체 패턴(122)보다 외경이 작을 수 있다.
도 5는 본 발명의 일 실시형태에 따른 적층 전자부품의 도체 패턴과 적층 본체 상면과의 거리를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 전자부품의 도체 패턴은, 외측에 배치된 도체 패턴 중 적어도 하나의 도체 패턴(121)이 중앙측에 배치된 도체 패턴(122)보다 상기 적층 본체(110)의 두께(T) 방향의 하면(S1) 또는 상면(S2)으로부터의 거리가 길게 배치된다.
즉, 외측의 도체 패턴(121)과 적층 본체(110)의 상면(S2)과의 거리를 q1, 중앙측의 도체 패턴(122)과 적층 본체(110)의 상면(S2)과의 거리를 q2이라 하면, q1는 q2보다 커진다.
제 1 및 제 2 외부전극(131, 132)과 근접한 영역 내에 배치된 외측의 도체 패턴(121)이 적층 본체(110)의 하면(S1) 또는 상면(S2)으로부터의 거리가 길게 형성됨으로써 제 1 및 제 2 외부전극(131, 132)과 도체 패턴(121) 간의 거리를 길게 하여 기생 캐패시턴스(capacitance)를 감소시킬 수 있다.
이때, 상기 제 1 및 제 2 외부전극(131, 132)의 밴드 면(131a, 132a)의 폭을 W1이라 할 때, 상기 밴드면(131a, 132a)이 형성된 영역과, 상기 밴드면(131a, 132a)의 각 말단으로부터 0.5W1에 해당하는 영역에 배치된 도체 패턴이 외측에 배치된 도체 패턴(121)을 의미할 수 있다.
외측에 배치된 도체 패턴 중 적어도 하나의 도체 패턴(121)이 중앙측에 배치된 도체 패턴(122)보다 상기 적층 본체(110)의 두께(T) 방향의 하면(S1) 및 상면(S2)으로부터의 거리가 길도록 형성하기 위해서, 도체 패턴의 선폭은 서로 동일하면서 외측의 도체 패턴(121)의 외경이 중앙측의 도체 패턴(122)보다 작게 형성된다.
적층 전자부품의 실장기판
도 6은 도 1의 적층 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 전자부품(100)의 실장기판(200)은 적층 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제 1 및 제 2 전극 패드(211, 212)을 포함한다.
이때, 적층 전자부품(100)은 제 1 및 제 2 외부전극(131, 132)이 각각 제 1 및 제 2 전극 패드(211, 212) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기 적층 전자부품(100)은 두께(T) 방향의 하면(S1)이 인쇄회로기판(210)의 상면과 대향하도록 실장되어 상기 적층 전자부품(100)의 도체 패턴(121, 122)은 인쇄회로기판(210)에 대해 수직으로 배치된다.
상기의 적층 전자부품의 실장기판에 관한 내용 중 상술한 적층 전자부품과 동일한 사항은 설명의 중복을 피하기 위해 여기에서는 생략하도록 한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 적층 전자부품
110 : 적층 본체
111 : 절연층
120 : 내부 코일부
121, 122 : 도체 패턴
131, 132 : 제 1 및 제 2 외부전극
131a, 132a : 밴드 면
200 : 실장기판
210 : 인쇄회로기판
211, 212 : 제 1 및 제 2 전극패드
230 : 솔더링
110 : 적층 본체
111 : 절연층
120 : 내부 코일부
121, 122 : 도체 패턴
131, 132 : 제 1 및 제 2 외부전극
131a, 132a : 밴드 면
200 : 실장기판
210 : 인쇄회로기판
211, 212 : 제 1 및 제 2 전극패드
230 : 솔더링
Claims (16)
- 복수의 절연층을 포함하는 적층 본체;
상기 복수의 절연층 상에 배치된 각각의 도체 패턴이 전기적으로 연결되어 형성되는 내부 코일부; 및
상기 적층 본체의 양 단면에 각각 배치된 제 1 및 제 2 외부전극;을 포함하며,
상기 도체 패턴은, 외측에 배치된 도체 패턴 중 적어도 하나의 도체 패턴이 중앙측에 배치된 도체 패턴보다 외경이 작은 적층 전자부품.
- 제 1항에 있어서,
상기 내부 코일부는 상기 적층 본체의 실장 면에 대해 평행한 축을 가지며,
상기 제 1 및 제 2 외부전극은 상기 적층 본체의 양 단면으로부터 인접 면으로 연장된 밴드 면을 포함하는 적층 전자부품.
- 제 2항에 있어서,
상기 밴드 면이 형성된 영역과, 상기 밴드 면의 말단으로부터 상기 밴드 면의 폭의 0.5배에 해당하는 영역을 D1이라 하면, D1 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴은 D1 밖에 배치된 도체 패턴보다 외경이 작은 적층 전자부품.
- 제 2항에 있어서,
상기 밴드 면이 형성된 영역 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴은 상기 밴드 면이 형성되지 않은 영역 내에 배치된 도체 패턴보다 외경이 작은 적층 전자부품.
- 제 1항에 있어서,
상기 외측에 배치된 도체 패턴 및 중앙측에 배치된 도체 패턴은 선폭이 동일한 적층 전자부품.
- 제 1항에 있어서,
상기 적층 본체는 폭보다 두께가 큰 적층 전자부품.
- 복수의 절연층을 포함하는 적층 본체;
상기 복수의 절연층 상에 배치된 각각의 도체 패턴이 전기적으로 연결되어 형성되는 내부 코일부; 및
상기 적층 본체의 양 단면에 각각 배치된 제 1 및 제 2 외부전극;을 포함하며,
상기 도체 패턴은, 외측에 배치된 도체 패턴 중 적어도 하나의 도체 패턴이 중앙측에 배치된 도체 패턴보다 상기 적층 본체의 두께 방향의 상면 또는 하면으로부터의 거리가 길게 배치된 적층 전자부품.
- 제 7항에 있어서,
상기 내부 코일부는 상기 적층 본체의 실장 면에 대해 평행한 축을 가지며,
상기 제 1 및 제 2 외부전극은 상기 적층 본체의 양 단면으로부터 인접 면으로 연장된 밴드 면을 포함하는 적층 전자부품.
- 제 8항에 있어서,
상기 밴드 면이 형성된 영역과, 상기 밴드 면의 말단으로부터 상기 밴드 면의 폭의 0.5배에 해당하는 영역을 D1이라 하면, D1 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴은 D1 밖에 배치된 도체 패턴보다 외경이 작은 적층 전자부품.
- 제 8항에 있어서,
상기 밴드 면이 형성된 영역 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴은 상기 밴드 면이 형성되지 않은 영역 내에 배치된 도체 패턴보다 외경이 작은 적층 전자부품.
- 제 7항에 있어서,
상기 외측에 배치된 도체 패턴 및 중앙측에 배치된 도체 패턴은 선폭이 동일한 적층 전자부품.
- 제 7항에 있어서,
상기 적층 본체는 폭보다 두께가 큰 적층 전자부품.
- 복수의 절연층을 포함하며, 두께 방향의 상면과 하면, 길이 방향의 양 단면 및 폭 방향의 양 측면을 가지고, 폭보다 두께가 큰 적층 본체;
상기 복수의 절연층 상에 배치된 각각의 도체 패턴이 전기적으로 연결되어 형성되며, 상기 적층 본체의 두께 방향의 상면 또는 하면에 대해 평행한 축을 가지는 내부 코일부; 및
상기 적층 본체의 길이 방향의 양 단면에 각각 배치되며, 상기 양 단면으로부터 인접 면으로 연장된 밴드 면을 포함하는 제 1 및 제 2 외부전극;을 포함하며,
상기 밴드 면이 형성된 영역과, 상기 밴드 면의 말단으로부터 상기 밴드 면의 폭의 0.5배에 해당하는 영역을 D1이라 하면, 상기 D1 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴은 D1 밖에 배치된 도체 패턴보다 외경이 작은 적층 전자부품.
- 제 13항에 있어서,
상기 D1 내에 배치된 도체 패턴은 D1 밖에 배치된 도체 패턴보다 상기 적층 본체의 두께 방향의 상면 및 하면으로부터의 거리가 긴 적층 전자부품.
- 제 13항에 있어서,
상기 밴드 면이 형성된 영역 내에 배치된 도체 패턴 중 적어도 하나의 도체 패턴은 상기 밴드 면이 형성되지 않은 영역 내에 배치된 도체 패턴보다 외경이 작은 적층 전자부품.
- 상부에 제 1 전극 패드와 제 2 전극 패드를 가지는 인쇄회로기판; 및
상기 제 1 전극 패드 및 제 2 전극 패드 위에 제 1 외부전극 및 제 2 외부전극이 각각 설치된 제 1항의 적층 전자부품;를 포함하는 적층 전자부품의 실장기판.
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