KR102067365B1

KR102067365B1 - 어레이 데이터 비트 인버젼

Info

Publication number: KR102067365B1
Application number: KR1020197001967A
Authority: KR
Inventors: 찰스 엘. 잉갈스; 스캇 제이. 더너
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2016-06-21
Filing date: 2017-06-01
Publication date: 2020-01-16
Also published as: US20200388316A1; US11636890B2; SG10202002046PA; KR20190019196A; US20170365318A1; JP6802401B2; TW201812758A; US10043566B2; CN109416921B; TWI636457B; US20180350420A1; SG11201811063QA; JP2019525374A; US10748596B2; KR20200006187A; CN111383680A; WO2017222775A1; US20200043541A1; JP2020091935A; KR102297894B1

Abstract

메모리 어레이 비트 인버젼을 위한 방법, 시스템 및 장치가 설명된다. 메모리 셀 (예를 들어, 강 유전성 메모리 셀)은 상기 셀의 의도된 논리 상태의 반대 일 수 있는 논리 상태와 연관된 충전 전하로 기록될 수 있다. 즉, 하나 이상의 메모리 셀의 실제 논리 상태는 인버팅될 수 있지만, 메모리 셀의 의도된 논리 상태는 변하지 않고 유지 될 수 있다. 다른 세트의 트랜지스터는 셀로부터 또는 셀로 의도된 그리고 인버팅 된 논리 상태를 판독하고 기록할 수 있기 위해 셀의 감지 컴포넌트 주위에 구성될 수 있다. 예를 들어, 제1 세트 트랜지스터는 현재 메모리 셀에 저장된 논리 상태를 판독하는데 사용될 수 있으며, 제2 세트 트랜지스터는 현재 저장된 논리 상태로부터 인버팅 된 논리 상태를 판독하는데 사용될 수 있다.

Description

어레이 데이터 비트 인버젼

본 출원은 본원 양수인에게 양도된, 2016 년 6 월 21 일자로 출원 된 Ingalls 등의 "Array Data Bit Inversion"이라는 명칭의 미국 특허 출원 제 15/188,890 호를 우선권 주장의 기초로 하며, 2017 년 6 월 1 일자로 출원 된 "Array Data Bit Inversion"이라는 제목의 PCT 출원 번호 PCT / US2017 / 035452에 대한 국내 단계 출원이다.

다음은 일반적으로 메모리 디바이스에 관한 것이며, 보다 상세하게는 장시간 동안 논리 값을 저장하는 강 유전성 메모리 셀의 성능을 유지하는 것에 관한 것이다.

메모리 장치는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 장치의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 2 진 장치는 논리 "1" 또는 논리 "0"으로 표시되는 2 가지 상태를 갖는다. 다른 시스템에서는 2 개 이상의 상태가 저장 될 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치는 메모리 장치의 저장된 상태를 판독하거나 감지 할 수 있다. 정보를 저장하기 위해, 전자 장치는 메모리 장치에 상태를 기록하거나 프로그래밍 할 수 있다.

RAM (랜덤 액세스 메모리), ROM (읽기 전용 메모리), DRAM (동적 RAM), SDRAM (동기식 동적RAM), FeRAM (강 유전성 RAM), MRAM (자기 RAM), 저항성 RAM (RRAM), 플래시 메모리, 그리고 다른 메모리 장치를 포함하는 다양한 종류의 메모리 장치가 존재한다. 메모리 장치는 휘발성 또는 비 휘발성 일 수 있다. 비 휘발성 메모리 (예를 들면, 플래시 메모리)는 외부 전원이 없는 경우에도 장시간 동안 데이터를 저장할 수 있다. 휘발성 메모리 장치(예를 들면, DRAM)는 외부 전원에 의해 주기적으로 리프레시 되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 바이너리 메모리 장치는 예를 들어 충전되거나 방전된 커패시터를 포함할 수 있다. 그러나 충전된 커패시터는 누설 전류로 인해 시간이 지남에 따라 방전 될 수 있으며, 결국 저장된 정보가 손실 될 수 있다. 휘발성 메모리의 특정 기능은 더 빠른 읽기 또는 쓰기 속도와 같은 성능 이점을 제공 할 수 있으며, 주기적 리프래시 없이 데이터를 저장하는 기능과 같은 비 휘발성 메모리의 기능이 바람직하다.

FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만 저장 장치로서 강 유전성 커패시터를 사용하기 때문에 비 휘발성 특성을 가질 수 있다. 따라서 FeRAM 디바이스는 다른 비 휘발성 및 휘발성 메모리 디바이스에 비해 성능이 향상 될 수 있다. FeRAM 장치의 강 유전체 메모리 셀은 장시간 (예를 들어, 시간, 일, 월 등) 동안 논리 상태 (예를 들어, 논리 1)를 저장할 수 있다. 이 기간 동안, 강 유전성 메모리 셀의 강 유전성 커패시터 내의 강 유전성 도메인은 시프트 될 수 있고, 그 영향 및 크기는 시간에 따라 증가 할 수 있다. 이러한 시프팅의 결과로서, 강 유전성 메모리 셀은 후속적인 기록 또는 판독 동작 동안 성능 저하를 겪을 수 있다.

다음은 첨부도면을 참조하여 본원발명을 상세히 설명한다.
도 1은 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버젼 (inversion)을 지원하는 예시적인 메모리 어레이를 도시한 도면.
도 2는 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버팅 을 지원하는 예시적인 회로를 도시한 도면.
도 3은 본 발명의 다양한 실시 예에 따라 동작되는 강 유전성 메모리 셀에 대한 예시적인 히스테리시스 플롯을 도시한 도면.
도 4a-4c는 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버팅 을 지원하는 예시적인 회로의 특징을 도시한 도면.
도 5A-5C는 본 발명의 다양한 실시 예에 따른 예시적인 회로의 동작 특징을 도시하는 예시적인 다이어그램.
도 6은 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버팅 을 지원하는 예시적인 강유전 메모리 어레이의 블록도.
도 7은 본 발명의 특징들에 따라 데이터 비트들의 인버팅 을 지원하는 제어기의 블록도.
도 8은 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버팅 을 지원하는 메모리 어레이를 포함하는 시스템을 도시한 도면.
도 9-10은 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버팅 을 위한 방법을 도시하는 흐름도.

강 유전성 메모리 셀과 같은 메모리 셀은 하나의 논리 상태(의도된 논리 상태)와 연관된 전하로 기록될 수 있고, 그 다음에 셀은 다른 인버젼(역) 논리 상태와 연관된 전하로 재기록 될 수 있다. 이러한 논리 상태 인버팅 (또는 비트 인버팅)은 장시간 동안 동일한 논리 상태 저장으로 인해 셀에 대한 영향을 상쇄할 수 있으며; 인버팅된 논리 상태를 저장함에도 불구하고, 셀은 의도된 논리 상태를 갖도록 판독될 수 있다. 바꾸어 말하면, 셀에 저장된 전하는 강 유전체 도메인 이동을 완화 시키기 위해 변경될 수 있지만, 셀에 저장되는 것으로 이해되는 논리값은 변하지 않을 수 있다.

예를 들어, 일정기간 동안 의도된 논리 상태(예를 들어, 논리 1)와 연관된 전하를 저장한 셀은 인버팅된 논리 상태(예를 들어, 논리 0)와 연관된 상이한 전하를 저장하도록 재기록될 수 있다. 그리고 재기록 셀에 대해 수행된 후속 판독 동작은 판독되는 의도된 논리 상태(논리 1)를 여전히 초래할 수 있다; 이것은 셀이 실제로 역 논리 상태와 연관된 다른 전하를 저장하고 있음에도 불구하고 발생할 수 있다.

몇몇 경우 의도된 논리 상태가 셀로부터 판독될 수 있고 적절한 논리 상태(예를 들어, 의도된 논리 상태 또는 인버팅 된 논리 상태)가 셀에 기록될 수 있도록 추가적인 논리가 실현될 수 있다. 예를 들어 인디케이터가 셀과 연관될 수 있고, 인디케이터의 값은 셀에 의해 저장된 논리 상태가 의도된 논리 상태인지 또는 인버팅 된 논리 상태인지 여부를 나타내기 위해 사용될 수 있다. 의도된 논리 상태는 원래 저장된 논리 상태 또는 메모리 셀로부터 판독되도록 의도된 논리 상태 중 하나 일 수 있다. 인버팅 된 논리 상태는 의도된 논리 상태와 반대인 논리 상태 일 수 있다.

의도되거나 인버팅된 논리 상태의 인디케이터 값은 메모리 어레이 내의 감지 컴포넌트에 제공되어 셀로부터의 적절한 판독 또는 셀로의 적절한 기록을 가능하게 할 수 있다. 예를 들어, 이 값은 인버팅된 논리 상태를 저장하는 셀과 관련된 감지 컴포넌트에 제공될 수 있고, 셀의 감지 동작에 기인 한 출력을 변화시키기 위해 감지 컴포넌트를 트리거할 수 있다. 이 같은 경우에, 판독 논리 상태는 감지된 또는 실제 논리 상태와는 다르다. 또 다른 예에서, 인디케이터는 다수의 셀로부터 판독 된 논리 상태를 유효하게 하기 위해 인디케이터에 기초하여 코드 워드를 수정할 수 있는 에러 정정 코드(ECC) 논리에 제공될 수 있다.

일부 예에서, 원래 저장되거나 의도된 논리 상태를 판독하는데 사용되는 추가 로직은 다른 감지 컴포넌트들에 전달되지 않는 방식으로 구현될 수 있다. 즉, 셀에 의해 저장되고 있는, 의도된 또는 상이한 논리 상태가 감지 컴포넌트 또는 ECC 로직에 제공되지 않을 수 있는지를 나타내는 값이다. 일부 예에서, 제1 및 제2세트의 트랜지스터는 "실제 트랜지스터(true transistors)"라고 할 수 있는 첫 번째 트랜지스터 세트가 셀로부터 또는 셀로, 실제 논리 상태를 읽거나 쓰는 데 사용될 수 있도록, 예를 들면 읽기 논리 상태가 저장된 논리 상태와 동일한 경우, 감지 컴포넌트 주변에서 구성될 수 있다. "인버팅 트랜지스터(inverting transistors)"라고 할 수 있는 두 번째 트랜지스터세트는 셀에 의해 저장되거나 의도된 논리 상태와 다른 논리 상태를 읽거나 쓰는 데 사용될 수 있다. 예를 들어 읽기 논리 상태는 저장된 논리 상태와 반대이다. 실제 트랜지스터들 또는 인버팅 트랜지스터들은 의도된 논리 상태 또는 인버팅 논리 상태가 셀에 의해 저장되거나 셀에 기록될 것인지 여부에 기초하여 활성화될 수 있다. 따라서 셀이 실제 트랜지스터 또는 인버팅 트랜지스터를 통해 액세스 되는가 여부는 셀이 현재 의도된 상태 또는 인버팅된 상태를 저장하고 있는가 여부에 따라 달라질 수 있다.

일정 경우, 논리 상태가 의도된 논리 상태이면 셀에 의해 저장된 논리 상태를 읽고 쓰는 데 실제 트랜지스터가 사용될 수 있고, 논리 상태가 인버팅 논리 상태인 경우 인버팅 트랜지스터는 셀에 의해 저장된 논리 상태를 읽고 쓰는 데 사용될 수 있다. 이러한 방식으로, 감지 컴포넌트(예를 들어, 감지 증폭기)는 의도된 논리 상태를 반영하기 위해 결과 전압을 변경할지 여부를 결정하지 않고도 감지 컴포넌트의 입력에서 감지되는 신호에 기초하여 의도된 논리 상태에 대응하는 전압을 생성 할 수 있다. 일부 예에서, 셀에 의해 저장된 논리 상태는 실제 트랜지스터를 사용하여 판독될 수 있고, 인버팅된 논리 상태는 인버팅 트랜지스터를 사용하여 셀에 다시 기록될 수 있다. 따라서 인버팅된 논리 상태는 감지 동작에 기인한 전압을 다른 전압으로 변화시켜야 하는 감지 컴포넌트 없이 셀에 다시 기록될 수 있다.

일부 예들에서, 카운터는 제1세트 트랜지스터 및 제2세트 트랜지스터 중 어느 것을 판독 또는 기록 동작을 위해 사용할 것인가를 결정하는데 사용될 수 있다. 예를 들어, 어레이의 셀들에 의해 저장된 논리 상태들은 순차적으로 인버팅 될 수 있고, 카운터의 값은 업데이트 될 마지막 셀의 어드레스를 반영하기 위해 인버팅으로 동시에 업데이트될 수 있다. 카운터의 값은 액세스(예를 들어, 판독 또는 기록) 될 셀이 의도된 논리 상태 또는 인버팅된 논리 상태를 저장할 것으로 예상되는가 여부를 결정한다. 예를 들어, 카운터의 값과 연관된 어드레스가 액세스 될 셀의 어드레스와 비교될 수 있다.

일정 경우에, 셀의 어드레스가 카운터 값과 연관된 어드레스보다 작거나 같은 경우, 셀이 인버팅 논리 상태를 저장하고 있다고 판단될 수 있다(즉, 셀이 재 기록되었다). 반대로 셀의 어드레스가 카운터 값과 연관된 어드레스보다 크다면, 셀이 의도된 논리 상태를 저장하고 있다고 판단될 수 있다(즉, 셀이 재 기록되지 않았음). 따라서, 의도된 논리 상태의 인버팅된 상태를 저장할 것으로 예상되는 셀로의 기록 동작을 위해, 인버팅 트랜지스터가 사용되어 인버팅된 논리 상태를 셀에 대신 기록할 수 있다. 따라서, 인버팅 트랜지스터를 사용하는 후속 판독 동작은 의도된 논리 상태를 발생시킬 것이다.

상기 설명한 발명의 특징은 메모리 어레이와 관련하여 이하에서 더 설명된다. 예시적인 회로 및 회로 동작에 대하여 특정 예가 설명된다. 본 발명의 이 같은 특징 및 다른 특징은 장치 다이어그램, 시스템 다이어그램 및 데이터 비트의 인버팅과 관련된 흐름도와 관련하여 설명된다.

도 1은 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버팅을 지원하는 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 전자 메모리 장치로도 지칭 될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하기 위해 프로그램 가능한 메모리 셀(105)을 포함한다. 메모리 셀(105) 각각은 논리 0 및 논리 1로 표시된 2개의 상태를 저장하도록 프로그램될 수 있다. 일정 경우에, 메모리 셀(105)은 3개 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태의 대표를 저장하기 위한 커패시터를 포함한다; 예를 들어, 충전된 및 충전되지 않은 커패시터는 각각 2개의 논리 상태를 나타낼 수 있다.

DRAM 아키텍처는 일반적으로 그와 같은 디자인을 사용할 수 있으며, 사용된 커패시터는 선형 전기 분극 특성(electric polarization properties)을 갖는 유전체 물질을 포함할 수 있다. 이와 달리, 강 유전성 메모리 셀은 유전체 재료로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강 유전성 커패시터의 상이한 전하 레벨이 상이한 논리 상태를 나타낼 수 있다. 강 유전성 메모리 셀(105)의 몇몇 세부 사항들 및 이점들이 아래에서 논의된다. 또한, 강 유전성 재료는 임프린팅(imprinting)이 일어나기 쉽고, 이는 동일한 전하의 장시간 노출 또는 저장으로 인해 강 유전성 도메인 드리프트(drift)로 발생할 수 있다. 본원 명세서에 기술된 기술은 메모리 어레이에서 강유전체를 사용하는 유익한 측면을 크게 변경하지 않고 임 프린팅에 대응할 수 있다,

판독 및 기록과 같은 동작은 적절한 액세스 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105) 상에서 수행될 수 있다. 액세스 라인(110)은 또한 워드 라인(110)으로 지칭될 수 있고 디지트 라인(115)은 또한 비트 워드 라인(115)으로 지칭 될 수 있다. 워드 라인(110) 또는 디지트 라인(115)의 활성화 또는 선택은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 전도성 재료로 만들어진다. 예를 들어, 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리, 알루미늄, 금, 텅스텐 등), 금속 합금, 다른 전도성 재료 등으로 제조될 수 있다. 도 1의 실시 예에 따라, 메모리 셀(105)의 각 행(row)은 단일 워드 라인(110)에 접속되고, 메모리 셀(105)의 각 열(column)은 단일 디지트 라인(115)에 접속된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화함에 의해(예를 들어, 한 전압을 워드 라인(110)과 디지트 라인(115)에 적용함으로써), 단일 메모리 셀(105)이 교차부에서 액세스 될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)의 판독 또는 기록을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차부는 메모리 셀의 어드레스로 지칭 될 수 있다.

몇몇 아키텍쳐에서, 셀의 논리 저장 장치(예를 들어, 커패시터)는 선택 컴포넌트에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 컴포넌트에 접속될 수 있고 선택 컴포넌트를 제어할 수 있다. 예를 들어, 선택 컴포넌트는 트랜지스터 일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 접속될 수 있다. 워드 라인(110)을 활성화 시키면 메모리 셀(105)의 커패시터와 대응하는 디지트 라인(115) 사이의 전기적 접속 또는 폐회로를 발생시킬 수 있다. 상기 디지트 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스 될 수 있다.

메모리 셀(105)에 액세스함은 행 디코더(120)와 열 디코더(130)를 통해 제어될 수 있다. 일정 실시 예에서, 행 디코더(120)는 메모리 제어기(140)로부터 행어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화 시킨다. 이와 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하며 적절한 디지트 라인(115)을 활성화한다. 예를 들면, 메모리 어레이(100)는 WL_1 내지 WL_M로 라벨링 된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 라벨링 된 다수의 디지트 라인(115)을 포함할 수 있다. M 및 N은 어레이 크기에 의존한다. 따라서, WL_2 및 DL_3과 같은 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써, 교차 점에있는 메모리 셀(105)이 액세스 될 수 있다.

메모리 셀(105)에 액세스한 후, 메모리 셀(105)이 메모리 셀(105)의 저장 상태를 결정하기 위해 감지 컴포넌트(125)에 의해 판독 또는 감지된다. 예를 들면, 메모리 셀(105)에 엑세스한 후, 메모리 셀(105)의 강자성 커패시터가 대응하는 디지트 라인(115)으로 방전된다. 강 유전성 커패시터를 방전하는 것은 강 유전성 커패시터에 바이어싱 또는 전압을 인가하는 것에 기초할 수 있다. 상기 방전은 디지트 라인 (115)의 전압 변화를 유도할 수 있고, 감지 소자(125)는 기준 전압과 비교되어(도시되지 않음) 메모리 셀(105)의 저장된 상태를 결정하도록 한다. 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는다면, 감지 컴포넌트(125)는 메모리 셀(105) 내저장된 상태가 논리 1인지 아니면 그 반대인지를 결정할 수 있다.

감지 동작의 신뢰성은 메모리 셀(105)을 판독함으로써 발생하는 감지 윈도우에 의존할 수 있다. 예를 들어, 큰 감지 윈도우는 더 작은 감지 윈도우보다 적은 비트 에러와 관련될 수 있다. 감지 윈도우는 논리 1을 저장할 때 메모리 셀(105)을 판독함으로써 발생하는 디지트 라인(115)의 전압과, 논리 0을 저장할 때 메모리 셀을 판독함으로써 발생하는 디지트 라인(115)의 전압 사이의 차에 의해 결정될 수 있다. 감지 컴포넌트(125)는 래칭(latching)으로 지칭 될 수 있는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스트 또는 증폭기를 포함한다. 메모리 셀 (105)의 검출된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.

메모리 셀(105)은 관련된 워드 라인(110) 및 디지트 라인(115)을 활성화 시킴으로써 설정되거나 기록될 수 있다. 전술한 바와 같이, 워드 라인(110)을 활성화하면 메모리 셀(105)의 대응하는 행을 각각의 디지트 라인(115)에 전기적으로 접속시킨다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)이 기록될 수 있다 - 즉, 논리값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130)는 메모리 셀(105)로 기록될 데이터를, 예를 들어 입력(135), 받아들인다. 강 유전성 메모리 셀(105)은 강 유전성 커패시터 양단에 전압을 인가함으로써 기록될 수 있다. 이 같은 프로세스는 이하에서 더욱 상세히 논의된다.

일정 메모리 아키텍쳐에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하 시키거나 파괴할 수 있고, 재기록 또는 리프레시 동작은 원래의 논리 상태를 메모리 셀(105)로 복귀시키도록 수행될 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 완전히 또는 부분적으로 방전되어, 저장된 논리 상태를 손상시킬 수 있다. 따라서, 논리 상태는 감지 동작 후에 재기록 될 수 있다. 또한, 단일 워드 라인(110)을 활성화하면 행 내 모든 메모리 셀의 방전을 일으킬 수 있다. 따라서, 행 내의 몇몇 또는 모든 메모리 셀(105)은 재기록 될 필요가 있을 수 있다.

DRAM을 포함하여 일부 메모리 아키텍처는 외부 전원으로 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어서 저장된 정보의 손실이 있을 수 있다. 이러한 소위 휘발성 메모리 장치의 리프레시 속도는 상대적으로 높을 수 있는데, 예를 들어 DRAM 어레이의 경우 초당 수십 회의 리프레시 동작으로 인해 상당한 전력 소비가 발생할 수 있다. 점점 더 커지는 메모리 어레이로 인해 전력 소비가 증가하면, 특히 배터리와 같이 한정된 전원에 의존하는 모바일 장치의 메모리 어레이 배치 또는 동작이 방해 될 수 있다. 이하에서 논의되는 바와 같이, 강 유전성 메모리 셀(105)은 다른 메모리 아키텍처에 비해 향상된 성능을 제공한다.

예를 들어, 강 유전성 메모리 셀(105)들은 DRAM 메모리 셀(예를 들어, 시간, 일, 월 등)에 비해 더 긴 시간 동안 저장된 상태를 유지할 수 있으며, 리프레시 동작에 대한 필요성을 감소 시키거나 제거 할 수 있다. 그러나 시간이 경과함에 따라 장시간(예를 들어, 시간, 일, 월 등) 동안 논리 상태를 저장하는 강 유전성 메모리 셀(105)은 관련된 강 유전성 커패시터 내에서 강 유전성 도메인의 시프팅을 경험할 수 있다. 이 같은 임프린트는 이후의 강 유전성 메모리 셀로부터 그리고 이 같은 셀로의 판독 및 기록 동작에 부정적으로 영향을 줄 수 있다. 예를 들어, 장시간 동안 저장된 논리 상태와 반대인 논리 상태를 강 유전성 메모리 셀(105)에 기록하는 것은 하기에서 상세히 설명될 "소프트 기록(soft write)" 조건을 초래할 수 있다. 소프트 기록은 질이 저하된 판독 동작을 초래할 수 있으며, 이것은 강 유전성 메모리 셀에 대한 감소된 센싱 윈도우를 특징으로 할 수 있다. 일정 경우에, 전술한 연장 된 기간은 반드시 일, 월 또는 그 이상과 같은 설정된 시간주기와 연관될 필요는 없지만, 증가된 판독/기록 오류가 발생할 수 있는, 또는 발생할 것으로 예상되는 논리 값과 후속 시점을 저장하는 사이의 시간과 연관 될 수 있다.

따라서, 메모리 어레이(100)의 메모리 셀(105)들은 강 유전성 메모리 셀의 신뢰성을 유지하기 위해- 예를 들어, 비트 에러율, 기록 에러 등을 감소시키기 위해, 상이한 논리 상태들로 기록될 수 있다. 일정 예에서, 메모리 어레이(100)는 현재 저장된 논리 상태 반대 논리 상태(예를 들어, 인버팅된 논리 상태) 그리고 강 유전성 메모리 셀로부터 판독될 의도된 논리 상태 반대 논리 상태로 메모리 어레이(100) 또는 메모리 어레이(100) 서브섹션의 강 유전성 메모리 셀(105) 각각을 주기적으로 기록할 수 있다. 예를 들어, 메모리 제어기(140)는 일정 기간(예를 들어, 예상되는 감지 윈도우가 초기 값을 저장한 후에 임계 값 아래로 떨어지는 시점에 대응하는 일정 기간)을 식별 할 수 있고, 상기 식별된 기간에 따라 메모리 어레이(100)의 강 유전성 메모리 셀(105)을 식별 할 수 있다. 일정 경우에 따라, 상기 기간은 강 유전성 메모리 셀(105)의 내부 특성, 메모리 어레이(100)의 온도, 강 유전성 메모리 셀(105)의 에이지(age) 또는 강 유전성 메모리 셀 (105)의 판독으로부터 발생되는 한 센싱 윈도우 등에 기초하여 결정될 수있다.

메모리 제어기(140)(또는 메모리 어레이(100)의 또는 메모리 어레이를 사용하는 다른 컴포넌트)가 어느 강 유전성 메모리 셀(105)이 의도된 논리 상태를 저장하고 어느 강 유전성 메모리 셀(105)이 인버팅된 논리 상태를 저장하는 가를 알 수 있도록 추가 논리가 메모리 셀의 논리 상태를 인버팅 시키기 위해 사용될 수 있다. 일정 실시 예에서, 하나 이상의 인디케이터는 하나 이상의 메모리와 연관 될 수 있으며, 상기 인디케이터의 값은 메모리 셀이 의도된 또는 인버팅된 논리 상태를 저장하는지 여부를 나타내는데 사용될 수 있다.

예를 들어, "0"의 값은 의도된 논리 상태가 저장되었음을 나타낼 수 있으며, "1"의 값은 인버젼 된 논리 상태가 저장되었음을 나타낼 수있다. 이 같은 값은 감지 컴포넌트(125)로 제공될 수 있으며, 감지 컴포넌트가 감지 동작을 수행 한 후에 감지 컴포넌트(125)에 의해 생성된 전압을 유지 또는 인버팅하기 위해 상기 값을 사용할 수 있다. 예를 들어, 메모리 셀(105)이 인버팅된 논리 상태 "0"을 저장한다면, 감지 전압 (125) 양단에 음의 전압이 생성될 수 있으며, 여기서 양의 단자는 디지트 라인(115)과 관련되고, 감지 동작이 수행 된 후에, 음의 단자는 기준 라인과 관련된다(즉, 디지트 라인(115)이 기준 라인보다 낮은 전압 일 수있다). 다음에 의도된 논리 상태 1에 대응하는 양의 전압이 상기 인디케이터로부터 값 "1"을 수신하는 것에 기초하여 감지 컴포넌트를 가로 질러 인가되도록, 감지 컴포넌트(125)가 전압을 인버팅 시킨다.

일정 경우, 예를 들어 출력하기 위한 적절한 접압 - 의도된 논리 상태 또는 인버팅된 논리 상태에 대응하는 전압 -을 결정하기 위해 감지 컴포넌트(125)에서의 인디케이터 값을 처리하는 것은 대기 시간 증가, 감지 구성 요소에 대한 바람직하지 않은 수정 또는 읽기 작업에서 오류가 발생할 개연성 증가를 일으킬 수 있다. 예를 들어, 상기 감지 컴포넌트(125)는 인디케이터 값을 수용하기 위해 다른 아키텍처로부터 수정 될 수 있고, 때때로 인디케이터 값은 부정확할 수 있다. 또한, ECC 논리가 사용되는 경우, 인디케이터 값을 수용하기 위해 유사한 수정이 필요할 수 있다. 감지 컴포넌트(125) 또는 ECC 논리와 같은 감지 컴포넌트에 대한 물리적 또는 동작상의 수정을 피하기 위해, 추가의 처리 없이 또는 거의 없이 감지 컴포넌트가 의도된 또는 인버팅된 논리 상태를 출력 할 수 있도록 추가 컴포넌트가 감지 컴포넌트(125) 주위에 배치 될 수 있다. 예를 들어, 제1 세트의 트랜지스터, 또는 "실제 트랜지스터"가 강 유전성 메모리 셀(105)에 의해 현재 저장된 논리를 판독하도록 사용될 수 있으며, 제2 세트의 트랜지스터, 또는 "인버팅 트랜지스터"는 강 유전성 메모리 셀(105)에 의해 저장된 것과 반대되는 논리 상태를 판독하는데 사용될 수 있다. 실제 및 인버팅 트랜지스터들은 의도된 논리 상태가 강 유전성 메모리 셀(105)에 의해 저장되는지의 여부에 기초하여 액세스 동작을 위해 전략적으로 활성화 될 수 있다. 일정 실시 예에서, 실제 및 인버팅 트랜지스터를 활성화하는 것은 강 유전성 메모리 셀(105)과 관련된 어드레스 및 인버팅된 논리 상태를 저장하고 있는 마지막 그룹의 메모리 셀의 어드레스를 나타내도록 사용된 카운터 값을 기초로 한다.

메모리 제어기(140)는 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)와 같은 다양한 컴포넌트를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기록, 재 기록, 리프레시 등)을 제어 할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압 전위를 생성하고 제어 할 수 있다. 일반적으로, 본원 명세서에서 설명된 인가 전압의 진폭, 신호 형상 또는 지속 시간은 조정되거나 변경 될 수 있고 메모리 어레이(100)를 동작시키기 위한 다양한 동작을 대해 상이 할 수 있다. 또한, 메모리 어레이(100) 내의 하나, 복수, 또는 모든 메모리 셀(105)은 동시에 액세스 될 수 있다. 예를 들어, 메모리 어레이(100)의 복수 또는 모든 셀(105)은 모든 메모리 셀(105) 또는 한 그룹의 메모리 셀(105)이 단일 논리 상태로 설정되는 리셋 동작 중에 동시에 액세스 될 수 있다.

일정 경우, 메모리 제어기(140)는 강 유전성 메모리 셀(105)의 성능을 유지시키기 위해 사용될 수 있다. 예를 들어, 메모리 제어기(140)는 하나 이상의 강 유전성 메모리 셀(105)에 액세스 할 때 실제 트랜지스터 또는 인버팅 트랜지스터를 활성화 시키는데 사용될 수 있다. 일정 실시 예에서, 메모리 제어기(140)는 강 유전성 메모리 셀(105)들에 의해 저장된 논리 상태를 판독하기 위해 실제 트랜지스터들을 활성화 할 수 있고, 반대 논리 상태를 강 유전성 메모리 셀(105)에 기록하기 위해 후속적으로 인버팅 트랜지스터들을 활성화시킬 수 있다. 이와 같이 하여 메모리 제어기(140)는 강 유전성 메모리 셀(105)에 의해 저장된 논리 상태를 인버팅시켜, 강 유전성 메모리 셀(105)에 인버팅된 논리 상태가 기록되고 저장 될 수 있거나, 또는 다른 경우에 의도된 논리 상태가 현재 인버팅된 논리 상태를 저장하고 있는 강 유전성 메모리 셀(105)에 다시 기록되고 저장될 수 있도록 한다.

메모리 제어기(140)는 강 유전성 메모리 셀(105)의 그룹 논리 상태가 인버팅될 때 카운터의 값을 업데이트 할 수 있다. 상기 카운터의 값은 강 유전성 메모리 셀들에 대응하는 어드레스와 관련 될 수 있다. 강 유전성 메모리 셀(105) 그룹을 판독 또는 이들 그룹으로 기록 할 때, 메모리 제어기(140)는 강 유전성 메모리 셀(105) 그룹에 대응하는 어드레스를 상기 카운터의 값과 관련된 어드레스와 비교하여 실제 트랜지스터 또는 인버팅 트랜지스터가 활성화 될지 여부를 결정하도록 한다.

일정 실시 예에서, 액세스 된 강 유전성 메모리 셀(105)의 어드레스는 카운터와 관련된 어드레스보다 작고, 인버팅된 논리 상태를 저장하는 강 유전성 메모리 셀(105)을 나타내고, 상기 인버팅 트랜지스터가 사용되어야 한다. 이와 같이 하여, 메모리 제어기(140)는 강 유전성 메모리 셀(105)들로부터 원하는 논리 상태를 판독 할 수 있다. 또한, 메모리 제어기(140)는 강 유전성 메모리 셀(105) - 예를 들어, 강 유전성 메모리 셀(105)이 인버팅 논리 상태를 저장할 것으로 예상되는 경우 의도된 논리 상태 대신에 강 유전성 메모리 셀(105)에 인버팅 논리 상태를 기록 할 수 있다.

도 2는 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버젼을 지원하는 예시적인 회로(200)를 도시한다. 회로(200)는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a) 및 감지 컴포넌트(125-a)를 포함하며, 도 1을 참조하여 설명되는 바와 같이, 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 컴포넌트(125) 각각의 예이다. 메모리 셀(105-a)은 제 1 플레이트, 셀 플레이트(230) 및 제 2 플레이트, 셀 바닥(215)을 갖는 커패시터(205)와 같은 논리 저장 컴포넌트를 포함 할 수 있다. 셀 플레이트(230) 및 셀 바닥(215)은 이들 사이에 위치하는 강 유전체 재를 통해 용량적으로 결합될 수 있다. 셀 플레이트(230) 및 셀 바닥(215)의 배향은 메모리 셀 (105-a)의 동작을 변경하지 않고 교환 될 수 있다. 회로(200)는 또한 선택 소자(220) 및 기준 라인(225)을 포함한다. 도 2에 도시 된 바와 같이, 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스 될 수 있고, 셀 바닥(215)은 디지트 라인(115-a )을 통해 액세스 될 수 있다. 상기 설명한 바와 같이, 커패시터(205)를 충전 또는 방전함에 의해 다양한 상태가 저장될 수 있다.

커패시터(205)의 저장된 상태는 회로(200)에서의 다양한 소자를 동작시킴으로써 판독되거나 감지 될 수 있다. 커패시터(205)는 디지트 라인(115-a )과 전자 통신할 수 있다. 예를 들어, 커패시터(205)는 선택 소자(220)가 불활성화 될 때 디지트 라인(115-a )으로부터 고립될 수 있으며, 커패시터(205)는 선택 소자(220)가 활성화 될 때 디지트 라인(115-a )에 접속 될 수 있다. 활성화 선택 소자(220)는 메모리 셀(105-a)을 선택하는 것으로 지칭 될 수 있다. 일정 경우에, 선택 소자(220)는 트랜지스터이고 그 동작은 전압 크기가 트랜지스터의 임계 크기보다 큰 트랜지스터 게이트에 전압을 인가함으로써 제어된다. 워드 라인(110-a )은 선택 소자(220)를 활성화 할 수 있고; 예를 들어, 워드 라인(110-a )에 인가 된 전압이 트랜지스터 게이트에 인가되어, 커패시터(205)를 디지트 라인(115-a )에 접속시킨다.

다른 예에서, 선택 소자(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 접속되고 커패시터 (205)가 디지트 라인(115-a )과 선택 소자(220)의 다른 단자 사이에 있도록 선택 소자(220) 및 커패시터(205)의 위치가 스위치될 수 있다. 이 같은 실시 예에서, 선택 소자(220)는 커패시터(205)를 통해 디지트 라인(115-a )과 전자 통신 상태를 유지할 수 있다. 이 같은 구성은 판독 및 기록 동작을 위한 선택적인 타이밍 및 바이어싱과 관련 될 수 있다.

커피시터(205) 플레이트 사이 강 유전성 재로 인해, 그리고 하기 더욱 상세하게 설명하는 바, 커패시터(205)는 디지트 라인(115-a )으로 연결될 때 방전되지 않을 수 있다. 한 실시 예에서, 강 유전성 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a )은 메모리 셀(105-a)를 선택하도록 바이어스 될 수 있으며, 한 전압이 플레이트 라인(210)에 인가 될 수 있다. 일정 경우에, 디지트 라인(115-a )은 플레이트 라인(210) 및 워드 라인 (110-a )을 바이어 싱하기 전에, 사실상 접지되고 가상 접지로부터 고립되며, "플로오팅(floating)"이라 칭하여진다. 바이어싱 플레이트 라인(210)은 커패시터(205) 양단에 전압 차이(예를 들어, 플레이트 라인(210) 전압 (마이너스) 디지트 라인(115-a) 전압)를 발생시킬 수 있다. 상기 전압 차이는 커패시터(205)에서의 저장 전하의 변화를 발생시키며, 저장 전하 변화의 크기는 커패시터(205)의 초기 상태에 의존 할 수 있다 - 예를 들어, 상기 저장된 초기 상태가 논리 1 또는 논리 0인가 여부에 의존한다. 이것은 커패시터(205)에 저장된 전하에 기초하여 디지트 라인(115-a ) 전압 변화를 일으킬 수 있다. 셀 플레이트(230)에 대한 전압을 변화시킴으로써 메모리 셀(105-a)의 동작이 "이동 셀 플레이트 (moving cell plate)"라고 불릴 수 있다.

디지트 라인(115-a )의 전압 변화는 그 고유의 커패시턴스에 의존 할 수 있다. 즉, 디지트 라인(115-a )을 통해 전하가 흐를 때, 일부 유한 전하가 디지트 라 (115-a )에 저장 될 수 있고 결과적인 전압은 고유 커패시턴스에 의존한다. 상기 고유 커패시턴스는 디지트 라인(115-a )의 크기를 포함한 물리적 특성에 의존 할 수 있다. 디지트 라인(115-a )은 복수의 메모리 셀(105)을 연결할 수 있으며 따라서 디지트 라인(115-a )은 무시할 수 없는 커패시턴스를 초래하는 길이를 가질 수 있다(예를 들면, 대략 펨토 파라(femtofarads)(fF)). 디지트 라인(115-a )의 결과 전압은 메모리 셀(105-a) 내의 저장된 논리 상태를 결정하기 위해, 감지 컴포넌트(125-a )에 의해 기준(예를 들어 기준 라인 (225)의 전압)과 비교 될 수 있다. 다른 감지 프로세스가 사용될 수 있다.

감지 컴포넌트(125-a )는 래치(latching)라 불리는 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함 할 수 있다. 감지 컴포넌트(125-a )는 디지트 라인 (115-a )과 기준 라인(225)의 전압을 수신하고 비교하는 감지 증폭기를 포함할 수 있으며, 상기 기준 라인은 기준 전압일 수 있다. 상기 감지 증폭기 출력은 상기 비교에 기초하여 더 높은(예를 들어, 포지티브) 또는 더 낮은(예를 들어, 네거티브 또는 접지) 공급 전압으로 구동 될 수 있다. 예를 들어, 디지트 라인(115-a )이 기준 라인(225)보다 높은 전압을 가지면, 상기 감지 증폭기 출력은 양의 공급 전압으로 구동 될 수 있다. 일정 경우, 상기 감지 증폭기는 추가로 상기 디지트 라인(115-a )을 공급 전압으로 구동 할 수 있다. 다음에 감지 컴포넌트(125-a )가, 예를 들어 논리 1 일 수 있는 메모리 셀(105-a)에 저장된 상태를 결정하는데 사용될 수 있는, 상기 감지 증폭기의 출력 및/또는 디지트 라인(115-a )의 전압을 래치할 수 있다. 선택적으로, 디지트 라인(115-a )이 기준 라인(225)보다 낮은 전압이라면, 센스 증폭기 출력은 네거티브 또는 접지 전압으로 구동 될 수 있다. 감지 컴포넌트(125-a )는 마찬가지로 예를 들어 논리 0 일 수 있는 메모리 셀(105-a)에 저장된 상태를 결정하기 위해 상기 감지 증폭기 출력을 래치할 수 있다. 다음에 메모리 셀(105-a)의 래치된 논리 상태는 예를 들어, 도 1과 관련하여 출력(135)으로서 열 디코더(130)를 통해 출력 될 수 있다.

메모리 셀(105-a)을 기록하기 위해, 한 전압이 커패시터(205)를 가로질러 인가될 수 있다. 다양한 방법이 사용될 수 있다. 일 실시 예에서, 선택 소자(220)는 커패시터(205)를 디지트 라인(115-a )에 전기적으로 연결하기 위해 워드 라인(110-a )을 통해 활성화 될 수 있다. 셀 플레이트(230)의 전압(플레이트 라인 (210)을 통해) 및 셀 바닥(215)의 전압(디지트 라인 (115-a )을 통해)을 제어함으로써 커패시터(205) 양단에 한 전압이 인가 될 수 있다. 논리 0을 기록하기 위해, 셀 플레이트(230)가 '하이'로 택해지고, 즉 포지티브 전압이 플레이트 라인(210)으로 가해지고, 그리고 셀 바닥(215)이 '로우'로 택해지고, 예를 들어 실질적으로 접지되거나 또는 디지트 라인(115-a )에 네가티브 전압을 인가 할 수 있다. 논리 1을 기록하기 위해, 반대 과정이 수행되며, 이때에는 셀 플레이트(230)가 '로우'로 택해지고 셀 바닥(215)은 '하이'로 택해진다.

일정 실시 예에서, 메모리 셀(105-a)이 장시간 동안 논리 상태를 저장하는 경우- 예를 들어, 액세스되지 않고 일정 기간 동안 초기 논리 상태를 저장하는 경우, 커패시터(205) 내의 강 유전성 쌍극자 또는 도메인이 재정렬되거나 시프트를 시작할 수 있다. 강 유전성 도메인들의 시프트는 반대 논리 상태가 커패시터(205)에 기록 될 때 기록 동작을 실패하게 할 수 있다. 이러한 시프팅은 커패시터(205)에 의해 저장된 논리 상태를 감지할 때 판독 동작을 더욱 실패하게 할 수 있다. 따라서, 논리 상태 메모리 셀(105-a)에 의해 저장된 전압은 반대 논리 상태로 주기적으로 기록되어 커패시터(205) 내의 강 유전성 도메인의 재정렬을 완화하도록 한다; 이 같은 프로세스는 메모리 셀(105-a)에 저장된 비트를 플립핑(flipping) 또는 인버팅(inverting)하는 것으로 지칭 될 수 있다. 다음의 설명에서 "플립핑"(또는 "플립핑된") 및 "인버팅"(또는 "인버팅된")이라는 용어는 상호 바꿔서 사용될 수 있다. 후술하는 바와 같이, 플립핑된 비트를 저장하는 메모리 셀(105-a)의 의도된 비트 값을 판독하기 위해 추가적인 논리가 사용될 수 있다. 도메인 시프팅을 일으키게 하는 기간은 사용된 강 유전성 재료 또는 상이한 실현에 따라 달라질 수 있다. 초, 분, 시간, 일 등의 기간은 다양한 시나리오에서 시프트를 유발할 수 있다.

일정 경우, 감지 컴포넌트(125-a)는 2개 입력 라인(240) 및 한 지정된 극성을 가질 수 있다. 예를 들어, 감지 컴포넌트(125-a )의 제 1 입력 라인(240-a)은 포지티브 단자로 지정되며, 감지 컴포넌트(125-a )의 제 2 입력 라인 (240-b)은 네가티브 단자로 지정될 수 있다. 감지 컴포넌트(125-a) 및 대응하는 입력 라인(240)은 감지 컴포넌트 "거트(gut)"(235)로 지칭되는 것에 의해 포함될 수 있다. 감지 컴포넌트 거트(235)는 감지 컴포넌트(125-a )가 회로(200)에 삽입되는 지점 및 감지 컴포넌트(125-a)가 회로(200)로부터 격리 될 수 있는 지점을 포함 할 수 있다. 감지 컴포넌트(125 ??a)는 제 1 입력 라인(240-a)이 디지트 라인(115-a)과 전자 통신하고 제 2 입력 라인(240-b)이 기준 라인(225)과 전자 통신하도록 회로(200) 내에 위치할 수 있다. 일 예시에서, 논리 상태 0을 기록하기 위해, 감지 컴포넌트(125-a )는 제 1 입력 라인(240-a)을 통해 디지트 라인(115-a )을 가상 접지로 구동할 수 있으며, 제 2 입력 라인(240-b)을 통해 더 높은 전압으로 기준 라인(225)을 구동할 수 있고, 플레이트 라인(210)은 더 높은 전압(논리 0을 기록)으로 구동되고 다음에 가상 접지로 구동된다(커패시터 양단의 전압을 제거).

일정 경우에, 제 1 입력 라인(240-a)이 기준 라인 (225)과 전자 통신하고 제 2 입력 라인(240-b)이 디지트 라인(115-a)과 전자 통신하도록 감지 컴포넌트(125-a)가 회로 (200)에 대한 극성을 플립하도록 재구성 될 수 있다. 다음에 감지 컴포넌트(125-a)가 논리 상태 0을 기록하도록 지시될 수 있다. 이 같은 경우, 디지트 라인(115-a)은 제 2 입력 라인(240-b)을 통해 더 높은 전압으로 구동 될 수 있고, 플레이트 라인(210)은 인버팅된 논리 상태가 강 유전성 메모리 셀 (105-a)에 기입 될 수 있도록, 더 높은 전압 (커패시터 양단의 전압을 제거함) 및 가상 접지(논리 1 쓰기)로 구동된다. 복수의 트랜지스터 세트가 이 같은 극성 스위칭을 실현하도록 사용될 수 있으며, 감지 컴포넌트(125-a)로 제공된 논리 상태와는 다른 논리 상태를 강 유전성 메모리 셀(105-a)로 기록할 수 있도록 한다. 예를 들어, 제 1 세트의 트랜지스터("실제 트랜지스터")가 원래의 구성을 유지하는 동안, 제 2 세트의 트랜지스터("인버팅 트랜지스터")는 상기 구성을 스위칭 할 수 있다.

도 3은 본 발명의 다양한 실시 예에 따라 동작되는 강 유전성 메모리 셀에 대한 히스테리시스 곡선(300a 및 300b)을 갖는 비선형 특성의 예를 도시한다. 히스테리시스 곡선 (300a 및 300b)은 예시적인 강 유전성 메모리 셀 기록 및 판독 처리를 각각 도시한다. 히스테리시스 곡선(300)은 강 유전성 커패시터(예를 들어, 도 2의 커패시터 (205)) 상에 저장된 전하(Q)를 전압 차 V의 함수로서 도시한다.

강 유전성 재료는 자발적인 전기적 분극을 특징으로 하며, 즉 전계가 없을 때 비 제로 전기 분극을 유지한다. 예를 들어, 강 유전성 재료는 티탄산 바륨(BaTiO₃), 티탄산 납 (PbTiO₃), 티탄산 납 지르코늄(PZT) , 및 스트론튬 비스무트 탄탈 레이트(SBT)를 포함 할 수 있다. 본원 명세서에서 설명된 강 유전성 커패시터는 이들 또는 다른 강 유전성 재료를 포함 할 수 있다. 강 유전성 커패시터 내의 전기적 분극은 강 유전성 재료의 표면에서 네트 전하(net charge)를 초래하고 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서 강유전체 재료와 커패시터 단자의 인터페이스에 전하가 저장된다. 외부에서 인가된 전기장이 없을 때, 전기 분극이 비교적 긴 시간 동안, 심지어 무기한으로, 유지 될 수 있기 때문에, 전하 누설은 예를 들어 , DRAM 어레이에 사용되는 커패시터와 비교하여 크게 감소될 수 있다. 이것은 일부 DRAM 아키텍쳐에 대해 전술 한 바와 같은 리프레시 동작을 수행할 필요성을 줄일 수 있다.

히스테리시스 곡선(300)은 커패시터의 단일 단자의 관점에서 이해 될 수 있다. 예로서, 강 유전성 재료가 음의 분극을 갖는 경우, 양의 전하가 단자에 축적된다. 마찬가지로, 강 유전성 재료가 양의 분극을 갖는 경우, 히스테리시스 곡선(300)의 전압은 커패시터 양단의 전압 차를 나타내며 방향성을 갖는다는 것을 이해 해야 한다. 예를 들어, 양의 전압은 문제의 단자(예를 들면, 셀 플레이트(230))에 양의 전압을 인가하고 제2 단자(예를 들면, 셀 바닥(215))를 접지(또는 거의 제로 전압(0V))로 유지함으로써 실현 될 수 있다. 음의 전압은 문제의 단자를 접지로 유지하고 양의 전압을 제2 단자에 인가 함으로서 적용될 수 있다 ?? 즉, 양 전압은 문제의 단자를 음극으로 분극하도록 적용될 수 있다. 마찬가지로, 두 개의 양의 전압, 두 개의 음의 전압 또는 양 전압과 음 전압의 조합이 히스테리시스 곡선(300)에 도시된 전압 차를 생성하기 위해 적절한 커패시터 단자에 인가 될 수 있다.

히스테리시스 곡선(300a)에 도시 된 바와 같이, 강 유전성 재료는 2 개의 가능한 충전 상태, 즉 충전 상태(305) 및 충전 상태(310)를 초래하는, 제로 전압 차를 갖는 양 또는 음의 분극을 유지할 수 있다. 도 3에서, 충전 상태(305)는 논리 0을 나타내고 충전 상태 (310)는 논리 1을 나타낸다. 일정 예에서, 각각의 충전 상태의 논리 값은 메모리 셀을 동작시키기 위한 다른 방식을 수용하도록 리버스(reverse) 될 수 있다.

논리 0 또는 1은 전압을 인가함으로써 강 유전성 재료의 전기 분극을 제어함으로써, 따라서 커패시터 단자에서의 전하를 제어함으로써 메모리 셀에 기록 될 수 있다. 예를 들어, 커패시터 양단에 네트(net) 양 전압(315)을 인가하면, 충전 상태(305a)에 도달 할 때까지 전하 축적을 발생시킬 것이다. 전압(315)을 제거하면, 충전 상태(305a)는 제로 전압 전위의 충전 상태(305)에 도달할 때가지 경로(320)를 따른다. 이와 유사하게, 충전 상태(310)는 충전 상태(310-a)를 일으키는 네트 음 전압을 인가함으로써 기록될 수 있다. 음 전압(325)을 제거한 뒤에, 충전 상태(310-a)는 제로 전압의 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 또한 충전 상태(305a)(310-a)는 잔류 분극 값(remnant polarization values), 즉, 외부 바이어스를 제거하면 남게 되는 분극(또는 전하)(예를 들면, 전압)으로 칭해 진다. 보자 전압(coercive voltage)은 전하(또는 분극)가 제로인 전압이다.

강 유전성 커패시터의 저장된 상태를 읽거나 감지하기 위해, 전압이 커패시터에 인가 될 수 있다. 이에 대한 응답으로, 저장된 전하(Q)는 변화하고 변화의 정도는 초기 충전 상태에 의존한다- 즉 최종 저장 전하(Q)는 충전 상태(305-b) 또는 310-b)가 처음 저장된 것인가에 의존한다. 예를 들어, 히스테리시스 곡선(300-b)은 2 개의 가능한 충전 상태 (305-b 및 310-b)를 도시한다. 전압(335)은 커패시터 셀 플레이트, 예를 들어, 도 2와 관련한 셀 플레이트(230)로 인가될 수 있다. 비록 양 전압으로 도시되었지만, 전압(335)은 음 전압일 수 있다. 전압(335)에 응답하여, 충전 상태(305-b)는 경로(340)를 따를 수 있다. 마찬가지로, 충전 상태(310-b)가 초기에 저장되면, 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c)의 최종 위치는 특정 감지 구조 및 회로를 포함하는 복수의 팩터에 의존한다.

일정 경우에, 최종 충전은 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스에 의존 할 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압 (335)이 인가되면, 디지트 라인의 전압은 고유 커패시턴스로 인해 상승 할 수 있다. 따라서 감지 컴포넌트에서 측정된 전압은 전압(335)과 같지 않고 그 대신에 디지트 라인의 전압에 의존 할 수 있다. 따라서 히스테리시스 곡선(300-b)상의 최종 충전 상태 (305-c 및 310-c)의 위치는, 디지트 라인의 커패시턴스에 의존 할 수 있고, 부하 라인 분석을 통해 결정될 수 있다 - 즉, 충전 상태 (305-c 및 310-c)는 디지트 라인 커패시턴스와 관련하여 정의 될 수 있다. 결과적으로, 커패시터의 전압, 전압 (350) 또는 전압 (355)은 상이 할 수 있으며 커패시터의 초기 상태에 의존 할 수 있다.

디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터를 가로 지르는 최종 전압, 전압 (350) 또는 전압 (355) - 즉, (전압 335 - 전압 350) 또는 (전압 335 - 전압 355) 사이 차이일 수 있다. 기준 전압은 저장된 논리 상태를 결정하기 위해- 즉, 디지트 라인 전압 기준 전압 보다 큰가 작은 가를 결정하기 위해, 두 가능한 디지트 라인 전압 사이 이도록 생성될 수 있다. 예를 들어, 기준 전압은 두 가지 양 (전압 335 - 전압 350) 및 (전압 335 - 전압 355)의 평균 일 수 있다. 감지 컴포넌트에 의한 비교가 있게 되면, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮은 것으로 결정될 수 있으며, 강 유전성 메모리 셀의 저장된 논리 값(즉, 논리 0 또는 1)이 결정될 수 있다.

상기 설명한 바와 같이, 강 유전성 커패시터를 사용하지 않는 메모리 셀을 판독하는 것은 셀이 판독 될 때 저장된 논리 상태를 저하 시키거나 파괴 할 수 있다. 그러나, 강 유전성 메모리 셀은 판독 동작 후에 초기 논리 상태를 유지할 수 있다. 예를 들어, 충전 상태(310-b)가 저장되면, 충전 상태는 판독 동작 동안 및 전압 (350)을 인가 한 후에 충전 상태(310c)로의 경로 (345)를 뒤따를 수 있다. 일정 경우에, 강 유전성 메모리 셀을 판독하는 것은 셀의 논리 상태를 교란시킬 수 있다. 예를 들어, 충전 상태 (310-b)는 강 유전성 메모리 셀을 판독 한 후에 더 이상 저장되지 않을 수 있다. 따라서, 재 기록 절차가 수행 될 수 있다. 따라서 재 기록 과정은 셀의 충전을 초기 충전 상태(310-b)로 복구하기 위해 전압의 인가를 포함 할 수 있다.

임프린트 조건(즉, 임프린트 된 셀) 하에서 동작하는 강 유전성 커패시터는 선택적인 경로(345-a)를 따를 수 있다. 선택적인 경로 (345-a)는 충전 상태 (310-c)보다 작은 충전 상태 (310-e)와 관련될 수 있고, (350) 보다 큰 커패시터를 가로지르는 전압(350-a)과 관련될 수 있다. 따라서, 디지트 라인 (전압 (335) - 전압 (350-a))의 결과 전압은 전압 (350)과 관련된 디지트 라인 (115)의 전압보다 작을 수 있다. 추가로, 잔류 분극화(예를 들어, 충전 상태(305-d)와 충전 상태(310-d) 사이에서 측정된) 는 피로와 함께 감소 할 수 있다. 결과적으로 디지트 라인의 결과 전압 사이의 차이, (전압 335- 전압 350-a)과 (전압 335 - 전압 355)의 차이는 더 작아서, 더 작은 감지 윈도우 및 증가 된 판독 에러 수를 만들 수 있다. 강 유전성 커패시터가 뒤 따르는 경로의 변화는 시간이 지남에 따라 증가 할 수 있으며 드리프트라 불릴 수 있다. 임프린트된 강 유전성 커패시터로 반대 논리 상태를 기록하는 것은 결국 소프트 기록이 되고 그와 같이 언급 될 수 있다. 소프트 기록은 충전 상태(305-d)와 같이 강 유전성 커패시터에 의해 저장되는 보다 낮은 충전 상태와 관련 될 수 있고, 결과적으로 강 유전성 커패시터는 관련된 디지트 라인과 함께 더 적은 전하량을 가질 수 있다. 따라서, 후속 판독 동작의 감지 윈도우가 또한 감소 될 수 있다.

일정 예에서, 강 유전성 커패시터에 의해 현재 저장되어있는 논리 상태와 상이한 논리 상태(예를 들어, 반대의) 가 설정된 간격으로 강 유전성 커패시터에 기록 될 수 있다. 이것은 강 유전성 커패시터에 의해 논리 값을 저장하고 강 유전성 커패시터에 의해 저장된 논리 상태를 판독하는 사이에 발생하는 드리프트의 크기를 최소화 할 수 있다. 일정 예에서, 강 유전성 커패시터가 액세스되지 않는 소정 시간 동안 충전 상태(310-b)와 같은 제 1 충전 상태를 저장하는 경우, 반대 충전 상태(예를 들어, 충전 상태 (305-b))가 강 유전성 커패시터에 기록 될 수 있다. 시간이 경과하였음에도 강유전체 커패시터가 여전히 액세스되지 않는다면, 히스테리시스 곡선은 반대 방향으로 시프트할 수 있다. 제 2 기간 경과 후에, 초기 충전 상태(310-b)는 강 유전성 커패시터에 다시 기록 될 수 있다. 이러한 방식으로, 드리프트의 크기는 감소 될 수 있고 임프린트의 영향이 완화 될 수 있다. 그러나, 메모리 어레이는 여전히 반대 논리 상태를 저장하는 강 유전성 커패시터에도 불구하고 강 유전성 커패시터로부터 원하는 논리 상태를 판독할 수 있다.

복수의 트랜지스터 세트는 반대 논리 상태를 기록하고 강 유전성 메모리 셀로부터 의도된 논리 상태를 판독하는데 사용될 수 있다. 예를 들어, 제 1 세트의 트랜지스터는 감지 컴포넌트 주위에 구성되어 실제 논리 상태를 강 유전성 메모리 셀로부터/로 판독/기록을 가능하게 하도록 한다. 그리고 제 2 세트의 트랜지스터는 인버팅된 논리 상태를 저장하는 강 유전성 커패시터로부터 원하는 논리 상태를 판독하기 위해 감지 컴포넌트 주위에 구성 될 수 있다. 또한, 제 2 세트의 트랜지스터는 인버팅된 논리 상태를 인버팅 논리 상태를 저장할 것으로 기대되는 강 유전성 메모리 셀에 기록하도록 사용될 수 있다.

도 4a는 본 발명의 다양한 실시 예에 따라 데이터 비트의 인버젼을 지원하는 예시적인 회로(400-a)를 도시한다. 회로(400-a)는 메모리 셀(105-b 및 105-c), 워드 라인(110-b)(액세스 라인이라 불리기도 한다), 디지트 라인(115-b) 및 감지 컴포넌트(125-b)를 포함하며, 이들은 제각기 도 1 및 도 2와 관련하여 설명된 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 그리고 감지 컴포넌트(125)의 실시 예이다. 메모리 셀(105-b, 105-c)은 도 3과 관련하여 설명된 특징으로 동작하는 강 유전성 커패시터를 포함할 수 있다. 회로(400-a)는 또한 도 2를 참조하여 각각 기술 된 플레이트 라인(210) 및 기준 라인(225)의 예일 수 있는 플레이트 라인(210-a) 및 기준 라인(225-a)을 포함한다. 또한, 회로 (400-a)는 전압 원(405), 전압 원(410), 등화 스위치(420-a 및 420-b), 및 차단 컴포넌트(isolation components)(425-a 및 425-b)를 포함한다. 등화 스위치(420)와 차단 컴포넌트(425)는 또한 일반적으로 스위칭 컴포넌트로서 불려질 수 있다.

디지트 라인(115-b) 그리고 기준 라인(225-a)은 각각 고유의 커패시턴스(415-a 및 415-b)를 갖는다. 고유 커패시턴스(415-a 및 415-b)는 전기 소자가 아닐 수 있다 ?? 즉 이들은 2 단자 커패시터가 아닐 수 있다. 2 단자 커패시터 대신 고유 커패시턴스(415-a 및 415-b)는 디지트 라인(115-b) 및 기준 라인(225-a)의 크기를 포함하는 물리적 특성으로부터 기인 한 커패시턴스를 나타낼 수 있다. 일정 경우에, 기준 라인(225-a)은 사용되지 않거나 비활성인 디지트 라인이다. 일정 실시 예에서, 디지트 라인(115-b) 및 기준 라인(225-a)은 등화 스위치(420-a 및 420-b)를 통해 가상 접지에 접속되거나 그로부터 차단될 수 있다. 가상 접지는 회로(400-a)에 대한 공통 기준으로서 작용할 수 있으며, 접지 또는 0V로 불려질 수 있고, 상기 가상 접지는 접지와 비교할 때 0 볼트와는 다른 전압(예 : 크거나 작음)으로 플로팅 할 수 있다.

일정 예에서, 스위칭 컴포넌트에 인가된 선형 등화 전압을 각각 증가 시키거나 감소시킴으로써 등화 스위치(420-a 또는 420-b)를 활성화 또는 비활성화 시키는데 제어 신호(예를 들어, 선형 등화 신호)가 사용될 수 있다. 일정 경우에, 등화 스위치(420-a)는 디지트 라인(115-b)이 사용되지 않는 동안 디지트 라인(115-b)의 전압이 플로팅하는 것을 방지하기 위해 사용될 수 있다. 상기 등화 스위치(420-a 또는 420-b) 및 차단 컴포넌트(425a 및 425-b)는 트랜지스터(예를 들면, 전계 효과 트랜지스터(FET))로서 실현될 수 있다.

도시된 바와 같이, 제 1 강 유전성 메모리 셀(105-b)은 디지트 라인(115-b)과 전자 통신 한다. 제 1 강 유전성 메모리 셀(105-b)은 도 2를 참조하여 기술된 바와 같이 워드 라인 (110-b)을 통해 강 유전성 커패시터와 전자 통신하는 선택 소자를 포함 할 수 있다. 상기 선택 소자는 전압을 워드 라인(110-b)에인가함으로써 활성화 될 수 있고, 강 유전성 커패시터와 디지트 라인(115-b) 사이에 전도 경로를 제공하는데 사용될 수 있다. 일 예시에서, 제 1 강 유전성 메모리 셀(105-b)은 강 유전성 커패시터에 의해 저장된 상태를 결정하기 위한 판독 동작을 위해 선택 소자를 사용하여 선택 될 수 있다. 일정 예에서, 메모리 어레이는 한 세트의 메모리 셀, 또는 제 1 강 유전성 메모리 셀(105-b)을 포함하는 "페이지"를 동시에 액세스한다. 한 페이지는 어드레스와 연관 될 수 있으며 상기 연관된 주소를 사용하여 액세스 할 수 있다.

전압은 디지트 라인(115-b)의 전압과 비교하기 위한 기준을 제공하기 위해 기준 라인 (225-a)에 인가 될 수 있다. 기준 라인(225-a)의 전압은 디지트 라인(115-b)의 전압에 대한 비교를 위한 기준으로서 감지 컴포넌트(125-b)에 의해 사용된다. 일정 경우에, 기준 라인(225-a)은 액세스 될 때 (예를 들어, 감지 동작 중에) 기준 전압을 제공하는 제 2 강 유전성 메모리 셀(105-c)과 같은 메모리 셀과 전자 통신한다.

플레이트 라인(210-a)은 또한 강 유전성 커패시터와 전자 통신 할 수 있다. 일정 경우에, 강 유전성 커패시터의 플레이트는 플레이트 라인(210-a)을 통해 바이어싱 될 수 있다(예를 들어, 판독 동작을 위해). 워드 라인(110-b)에 전압을 인가하는 것과 조합하여 상기 커패시터에 비 제로 전압을 인가하는 것은 강 유전성 커패시터가 디지트 라인(115-b)을 충전함을 초래할 수 있다. 즉, 제 1 강 유전성 메모리 셀 (105-b)에 액세스 하게 되면, 상기 강 유전성 커패시터가 고유 커패시턴스(415-a)를 통하여 디지트 라인 (115-b)과 충전을 공유할 수 있다. 일정 실시 예에서, 디지트 라인(115-b)은 접지 기준 또는 공급 전압으로 구동 될 수 있고, 전압은 강 유전성 커패시터 양단에 전압을 인가하기 위해 플레이트 라인(210-a)에 인가 될 수 있다. 예를 들어, 플레이트 라인(210-a)에 인가된 전압은 제 1 전압에서 제 2 전압으로 램프 될 수 있다. 일정 예에서, 일정한 전압이 플레이트 라인(210-a)에 인가 될 수 있고, 강 유전성 커패시터 양단에 전압을 인가하기 위해 디지트 라인(115-b)의 전압은 가상 접지 또는 공급 전압으로 구동될 수 있다.

차단 컴포넌트(425-a 및 425-b)는 디지트 라인 (115-b) 및 기준 라인 (225-a)을 감지 컴포넌트 (125-b)로부터 격리시키기 위해 사용될 수 있다. 회로 (400-a)로부터 격리 될 수 있는 제어 라인을 포함하는 감지 컴포넌트 (125-b)의 감지 컴포넌트(125-b) 내부 또는 거트(gut)라 불려질 수 있다. 제 1 세트의 트랜지스터 일 수 있는 차단 컴포넌트(425-a)는 제 1 세트의 차단 컴포넌트 일 수 있고 차단 컴포넌트(425-a-1, 425-a-2)를 포함할 수 있다.

따라서, 제 1 세트의 트랜지스터는 감지 컴포넌트에 대하여 제 1 구성을 가질 수 있다. 제 1 세트의 차단 컴포넌트는 실제 차단 컴포넌트 (425-a) 또는 실제 트랜지스터로 불려질 수 있으며, 감지 컴포넌트(125-b) 주변에서 구성되어서 제 1 실제 차단 컴포넌트 (425-a-1)를 통하여 제1 입력 라인(240-c)와 디지트 라인(115-b) 사이에서 전도 경로를 제공하도록 하고, 제 2 실제 차단 컴포넌트(425-a-2)(또는 제1 세트의 트랜지스터의 제2 트랜지스터)를 통하여 제2 입력 라인(240-d)와 기준 라인(225-a) 사이에서 전도 경로를 제공하도록 한다. 실제 차단 컴포넌트(425-a)는 제1 세트의 제어 라인(예를 들면, 제어기를 통하여)을 사용하여 활성화 될 수 있다.

제 2 세트의 트랜지스터 일 수 있는 차단 컴포넌트(425-b)는 제 2 세트의 차단 컴포넌트 일 수 있고 차단 컴포넌트(425-b-1 및 425-b-2)를 포함 할 수 있다. 제2 세트의 차단 컴포넌트는 인버팅 차단 컴포넌트(425-b) 또는 인버팅 트랜지스터로서 불려질 수 있으며, 감지 컴포넌트(125-b) 주위에 구성되어, 제1 인버팅 차단 컴포넌트(425-b-1)(제2 세트의 트랜지스터의 제1 트랜지스터)를 통하여 제2 입력 라인(240-d)과 디지트 라인(115-a ) 사이 한 전도 경로, 그리고 제2 인버팅 차단 컴포넌트(425-b-2)(제2 세트의 트랜지스터의 제2 트랜지스터)를 통하여 제1 입력 라인(240-c)과 기준 라인(225-a) 사이 한 전도 경로를 제공하도록 한다. 따라서 제2 세트의 트랜지스터는 상기 감지 컴포넌트와 관련하여 제2 구성을 가질 수 있다. 인버팅 차단 컴포넌트 (425-b)는 제 2 세트의 제어 라인(예를 들어, 제어기를 통해) 을 사용하여 활성화 될 수 있다. 일정 경우에, 제1 및 제2 세트의 제어 라인은 제 1 세트의 제어 라인에 제 1 전압을 제공하고 제 2 세트의 제어 노드에 반대 전압을 제공하는 공통 제어 노드와 전자 통신하거나 그 반대로 동작한다. 이러한 방식으로, 실제 차단 컴포넌트(425-a)는 인버팅 차단 컴포넌트(425-b)가 비활성화인 동안 활성화 될 수 있고, 그 반대로도 가능하다.

감지 컴포넌트(125-b)는 제 1 강 유전성 메모리 셀 (105-b)의 저장 상태를 결정하는데 사용될 수 있다. 일정 경우에, 감지 컴포넌트 (125-b)는 감지 증폭기이거나 감지 증폭기를 포함한다. 감지 컴포넌트(125-b)는 전압 소스(405) 및 전압 소스(410)에 의해 동작될 수 있다. 일정 실시 예에서, 전압 소스(405)은 양의 공급 전압이고, 전압 소스(410)은 음의 공급 전압 또는 가상 접지이다. 감지 컴포넌트 (125-b)는 디지트 라인(115-b)의 전압 및 기준 라인 (225-a)의 전압에 기초하여 제 1 강 유전성 메모리(105-b)의 논리 값을 결정하는데 사용될 수 있다. 일정 예에서, 감지 컴포넌트 (125-b)는 예를 들어 제어기에 의해 활성화되거나 "발화"되어, 디지트 라인(115-b)의 전압과 기준 라인 (225-a)의 전압 사이의 비교를 트리거하도록 한다.

감지 컴포넌트(125-b)는 감지 증폭기의 출력을 전압 소스 (405) 또는 전압 소스 (410)에 의해 제공된 전압으로 래치할 수 있다. 일정 경우, 출력 전압은 감지 컴포넌트 (125-b)의 극성에 따라 결정된다(예를 들어, 출력 전압은 제 1 입력 라인 (240-c)과 제 2 입력 라인 (240-d) 간의 차이와 동일하다). 예를 들어, 디지트 라인 (115-b)의 전압이 기준 라인 (225-a)의 전아 보다 크다면, 감지 컴포넌트(125-b)는 전압 소스 (405)로부터 공급된 양의 전압으로 감지 증폭기의 출력을 래치할 수 있다. 감지 컴포넌트 (125-b)는 또한 논리 값을 제 1 강 유전성 메모리 셀 (105-b)에 기록하는데 사용될 수 있다. 예를 들어, 기록 동작 중에, 제 1 강 유전성 메모리 셀 (105-b)에 논리 상태 1을 기록하기 위해, 플레이트 라인 (210-a)에 인가 된 전압보다 큰 전압을 인가하도록 감지 컴포넌트(125-b)가 트리거 될 수 있다. 일정 실시 예에서, 감지 컴포넌트(125-b)에 의해 인가된 전압은 전압 소스(405 및 410)에 의존한다. 예를 들어, 전압 소스 (405)는 플레이트 라인 (210-a)에 인가된 전압보다 큰 전압을 제공할 수 있다.

일정 예에서, 제어기는 제 1 강 유전성 메모리 셀 (105-b)의 성능을 유지하기 위해 회로 (400-a)를 동작 시키는데 사용될 수 있다. 예를 들어, 제어기는 감지 동작을 수행하기 위해 또는 전압을 디지트 라인(115-b) 및/또는 기준 라인(225-a)으로 인가하기 위해 감지 컴포넌트 (125-b)를 트리거하도록 사용될 수 있다. 상기 제어기는 또한 등화 스위치 (420) 및 차단 컴포넌트 (425)를 활성화 또는 비활성화(예를 들어, 제 1 세트 제어 라인 및 제 2 세트 제어 라인을 통해)시키고, 워드 라인 (110-b)을 통하여 제1 강 유전성 메모리 셀(105-b)를 선택하도록 사용될 수 있다. 일정 실시 예에서, 상기 제어기는 워드 라인(110-b)을 사용하여 제1 강 유전성 메모리 셀(105-b)에 액세스하고, 플레이트 라인 (210-a) 및 디지트 라인 (115-b)을 사용하여 제 1 강 유전성 메모리 셀(105-b)로 판독/기록 하도록 사용된다. 상기 제어기는 하나 이상의 컴포넌트(예를 들면, 타이밍 컴포넌트) 포함하여 제1 강 유전성 메모리 셀(105-b) 또는 메모리 어레이 서브섹션 내 강 유전성 메모리 셀이 일정 기간 동안 한 논리 상태를 저장하는 것을 결정하는데 도움이 되도록 한다. 상기 기간이 경과하였음을 식별한 뒤에, 상기 제어기가 워드 라인 (110-b), 플레이트 라인 (210-a), 디지트 라인 (115-b), 감지 컴포넌트 (125-b) 및 차단 컴포넌트(425)를 사용하여 대향 논리 상태를 제1 강 유전성 메모리 셀 (105-b)에 기록할 수 있다.

예를 들어, 제어기는 실제 차단 컴포넌트(425-a)를 활성화할 수 있으며, 인버팅 차단 컴포넌트(425-b)를 불활성화 할 수 있고, 그리고 실제 차단 컴포넌트(425-a)를 통해 메모리에 의해 저장된 논리 상태를 감지하기 위해 감지 컴포넌트(125-b)를 트리거 할 있다. 다음에 감지 컴포넌트(125-b)는 제1 강 유전성 메모리 셀(105-b)에 의해 저장된 논리 상태에 대응하는 전압을 출력할 수 있다. 다음에 가서, 상기 제어기가 실제 차단 컴포넌트(425-a)를 불활성화할 수 있으며, 인버팅 차단 컴포넌트(425-b)를 활성화 할 수 있고, 출력 전압을 사용하여 제2 논리 상태를 제1 강 유전성 메모리 셀(105-b)에 다시 기록하도록 한다. 그러나, 인버팅 차단 컴포넌트(425-b)를 사용함에 의해, 반대 논리 상태가 다음에 더욱 상세히 설명되는 바와 같이, 제1 강 유전성 메모리 셀(105-b)에 다시 기록될 수 있다.

제어기는 또한 어느 메모리 셀이 인버팅 논리 값을 저장 하는지를 추적 할 수 있다. 예를 들어, 제어기는 페이지가 인버팅 논리 상태를 저장하기 위해 갱신 될 때마다 카운터 (430)를 증가시킬 수 있다. 일정 경우에, 카운터 (430) 가 인버팅 논리 상태로 갱신되기 위해 마지막 페이지 어드레스를 저장하도록 업데이트 될 수 있다. 일정 실시 예에서, 카운터 (430)의 값은 비 휘발성 메모리(예를 들어, 비 휘발성 래치)에 저장 될 수 있으며, 이는 제3 강 유전성 메모리 셀로서 실현될 수 있다. 또 다른 페이지의 후속 액세스 동작(예를 들어, 판독/기록)에서, 제어기는 카운터 (430)의 값을 액세스될 페이지의 어드레스와 비교할 수 있다 (예를 들어, 제1 입력에서 카운터(430)의 의 제 1 값을 수신하고 제2 입력에서 상기 페이지의 어드레스를 수신하는 비교기를 통하여). 액세스되는 어드레스가 카운터 (430)와 관련된 어드레스보다 작은 경우, 제어기는 액세스되는 메모리 셀이 인버팅 논리 상태를 저장 중이거나 저장하는 것으로 기대 됨을 결정할 수 있다. 따라서, 상기 제어기는 메모리 셀들로부터 데이터를 판독하거나 메모리 셀들로 데이터를 기입하기 위해 인버팅 차단 컴포넌트(425-b)들을 활성화시킬 수 있다. 액세스되는 어드레스가 카운터(430)와 연관된 어드레스보다 큰 경우, 제어기는 메모리 셀에 의해 현재 저장된 상태를 판독하거나 의도된 논리 상태를 메모리 셀에 기록하도록 실제 차단 컴포넌트(425-b)를 활성화 할 수 있다.

회로(400-a)의 구성이 일반적으로 강 유전성 메모리 셀 기술과 관련하여 논의되지만, 이 같은 구성은 다른 유형의 메모리 셀(예를 들어, DRAM, 메모리 -RAM (MRAM) 등)을 동작 시키는데 유사하게 사용될 수 있다. 예를 들어, 실제 차단 컴포넌트(425-a) 및 인버팅 차단 컴포넌트(425-b)들은 다른 타입의 메모리 셀로 또는 이들로부터 의도된 또는 인버팅 된 논리 상태들을 판독 및/또는 저장하는데 유사하게 사용될 수 있다.

도 4B는 본 발명의 다양한 실시 예에 따라 실제 차단 컴포넌트(425-a)가 활성화되고, 인버팅 차단 컴포넌트(425-b)가 비활성화 되는 회로(400-b)의 동작을 도시한다. 도면 설명 참조의 편의를 위해, 비 활성화된 인버팅 차단 컴포넌트(425-b) 및 제2 강 유전성 메모리 셀(105-c)이 회로(400-b)에 도시되지 않는다. 도4b에 도시 된 바와 같이, 실제 컴포넌트(425-a-1 및 425-a-2)를 활성화함은 제1 입력 라인(240-c)과 디지트 라인(115-b) 사이에 전도 경로를 제공하며, 제2 입력 라인(240-d)와 기준 라인(225-a) 사이에 또 다른 전도 경로를 제공한다. 이 같은 구성은 메모리 셀(105-d)에 의해 현재 저장된 논리 상태(즉, 실제 논리 상태)에 대응하는 전압을 출력하는 감지 컴포넌트(125-b)를 발생시킬 수 있다. 예를 들어, 메모리 셀(105-d)이 논리 값 1을 저장하면, 감지 컴포넌트(125-b)가 논리 값 1에 해당하는 한 전압을 출력할 것이다. 이 같은 구성은 인버팅된 논리 상태를 저장하지 않는 메모리 셀에 액세스하도록 사용될 수 있다.

도 4C는 본 발명의 다양한 실시 예에 따라 실제 차단 컴포넌트(425-a)가 비활성화 되고 인버팅 차단 컴포넌트(425-b)가 활성화 되는 회로 (400-c)의 예시적인 동작을 도시한다. 도면 참조의 편의를 위해, 비활성화된 실제 차단 컴포넌트(425-a) 및 제2 강 유전성 메모리 셀(105-c)은 회로(400-c)에 도시되지 않는다. 도 4c에서 도시된바 와 같이, 인버팅 차단 컴포넌트(425-b-1 및425-b-2)는 제1 입력라인 (240-c)과 기준라인 (225-a) 사이의 전도 경로 및 제 2 입력 라인 (240-d)과 디지트 라인 (115-b) 사이의 또 다른 전도 경로를 제공한다. 이러한 구성은 감지컴포넌트 (125-b) 메모리 셀(105e)(즉, 인버팅된 논리상태)에 의해 현재 저장된 논리상태 반대의 논리상태에 해당하는 전압을 출력시키는 감지컴포넌트(125-b)를 일으킨다. 예를들어, 메모리셀 (105-e)이 논리값 1을 저장하는 경우, 감지컴포넌트 (125-b)는 논리값 0에 해당하는 한전압을 출력할 것이다.

이 같은 구성은 인버팅 논리상태를 저장하고 있거나 또는 저장할 것으로 예상되는 메모리 셀을 액세스하는데 사용될 수 있다. 예를 들어, 제어기는 메모리 셀 (105-e)에 액세스하는데 사용된 어드레스가 기록동작을 위해 선택되었다고 결정할 수 있다. 상기 제어기는 또한 액세스될 어드레스가 카운터와 관련된 어드레스보다 작은가를 결정할 수 있고, 인버젼 동작이 상기 페이지에 대해 수행되었고 메모리셀 (105-e)이 인버팅된 논리상태를 저장하고 있다고 결정할 수 있다. 따라서, 적절한 논리상태가 후속 판독동작 동안 판독될 수 있도록, 상기 제어기는 상기 페이지의 메모리 셀들로 인버팅 논리 상태들을 기록할 수 있다. 예를 들어, 상기 제어기는 인버팅 차단 컴포넌트(425-b)들을 통해 메모리 셀로 논리상태를 기록할 수 있다.

도 5A는 본 발명의 다양한 실시 예에 따른 예시 회로의 동작 특징을 나타내는 예시적인 타이밍 다이어그램 (500-a)를 도시한다. 타이밍 다이어그램(500a)은 축(505)상의 전압 및 축 (510)상의 시간을 도시한다. 따라서 제1강 유전성 메모리 셀(105-b)과 같은, 메모리 셀의 판독 또는 메모리 셀로의 기록으로부터 기인하는 전압이 시간의 함수로서 표시될 수 있다, 예를 들어, 타이밍 다이어그램 (500-a)는 실제 차단 전압 (515-a), 인버팅 차단 전압 (515-b), 워드 라인 전압 (525), 플레이트 라인 전압 (520), 디지트 라인 전압 (530-a 및 530-b), 및 내부 또는 거트(gut) 전압 (535-a 및 535-b)을 포함할 수 있다. 타이밍 다이어그램(500a)은 또한 판독전압(545), 기준전압(550) 그리고 발화시간(firing time)(555)을 포함할 수 있다.

일정 예에서, 타이밍 다이어그램 (500-a)는 실제 차단 컴포넌트(425-a)를 사용하는 예시적인 판독 및 후 기록(write-back) 동작을 도시한다. 설명의 용이함을 위해 0에 접근하는 전압은 축 (510) 으로부터 오프셋 일 수 있다. 일정 경우에, 이들 전압은 제로와 동일하거나 거의 동일할 수 있다. 또한, 일정 경우에, 일정 신호의 타이밍은 시간상으로 전방 또는 후방으로 이동되거나 또는 서로 중첩될 수 있다. 타이밍 다이어그램 (500-a)은 도 4A-4C와 관련하여 도시된 회로(400)의 동작을 설명한다. 도 5A는 앞선 도면의 구성요소를 참조하여 다음에 설명된다. 도 5A는 회로 (400-b)에 제공된 구성에 대응할 수 있는 실제 차단 컴포넌트(425-a)를 사용하여 메모리 셀에서 수행된 판독 및 후 기록(write-back) 동작의 특징을 예시할 수 있다. 도 5C는 실제 논리 상태를 저장하는 메모리 셀을 읽고 쓰기 위해 사용될 수 있다.

도 4A-4C에 도시된 바와 같이, 인버팅 차단 전압 (515-b)이 인버팅 차단 컴포넌트 (425-b)에 인가되는 동안, 판독 동작은 실제 차단 전압(515-a)이 실제 차단 컴포넌트(425-a)에 인가됨과 함께 시작될 수 있다. 인버팅 차단 전압(515-b)이 인버팅 차단 컴포넌트(425-b)를 비활성화 하는데 사용되는 전압 (예를 들어, 가상 접지) 인 동안, 상기 실제 차단 전압(515-a)은 실제 차단 컴포넌트(425-a)를 활성화 하기 위해 사용된 전압 일 수 있다. 동시에, 플레이트 라인 전압 (520)이 플레이트 라인(210a)에 인가될 수 있다. 그 후, 워드 라인 전압(525)은 제 1 강 유전성 메모리 셀 (105-b)을 선택하는 워드 라인 (110-b)에 인가될 수 있다. 워드라인 (110-b)을 선택하는 것은 제 1 강 유전성 메모리 셀(105-b)의 강 유전성 커패시터를 트리거 하여, 디지트 라인 전압(530)이 증가하는 고유 커패시턴스(415a)로 충전을 공유하도록 한다.

디지트 라인 전압(530) 증가는 제1 강 유전성 메모리 셀(105-b)에 의해 초기에 저장된 논리 상태에 달려 있다. 예를 들어, 제 1 강 유전성 메모리 셀(105-b)이 애초에 논리 상태 1을 저장하면, 디지트 라인 전압 (530-a)은 디지트 라인(115-b)에 발생한다. 반면에, 제 1 강 유전성 메모리 셀(105-b)이 애초에 논리 상태 0을 저장하면, 디지트 라인 전압 (530-b)은 디지트 라인(115-b)에 발생한다. 다음에 실제 차단 전압 (515-a)이 제거될 수 있으며, 회로(400)로부터 감지 컴포넌트 (125-b)를 차단하고, 그 직후에 감지 컴포넌트 (125-b)가 발화 시간(555)에 상기 결과의 디지트 라인 전압을 기준 전압(550)과 비교하도록 트리거 될 수 있다. 디지트 라인(115-b)이 감지 컴포넌트(125-b)의 내부 부분 또는 거트(gut)로부터 차단될 수 있으므로, 결과의 디지트 라인 전압(530)이 비교를 통하여 유지될 수 있다. 기준 전압(550)은 기준 라인(225-a)에 인가되며, 제2 입력 라인(240-d)과 전자 통신할 수 있다.

비교 결과에 따라, 거트 전압(gut voltage)(535)은 고 전압 소스 (405)의 전압 또는 저 전압 소스 (410)의 전압 중 하나로 구동될 수 있다. 예를 들어, 디지트 라인 전압 (530-a)이 디지트 라인 (115-b) 에 존재한다면, 거트 전압(535a)은 고 전압 소스(405)의 전압에 의해 구동될 수 있다. 상기 거트 전압 (535-a, 535-b)은 제 1 입력라인 (240-c)에서 측정될 수 있다. 동시에, 제 2 입력 라인 (240-d)의 전압은 저 전압 소스 (410)의 전압으로 구동될 수 있다. 그렇지 않으면, 디지트 라인 전압 (530-b)이 디지트 라인 (115-b) 상에 존재하는 경우, 거트 전압 (535-b)은 저 전압 소스 (410)로 구동될 수 있고, 제 2 입력 라인 (240-d)의 전압은 고 전압 소스(405)로 구동될 수 있다. 감지 컴포넌트(125-b)의 출력 전압 (예를 들어, 출력전압 = 제 1 입력 라인 (240-c)의 전압 - 제 2 입력 라인 (240-d)의 전압)은 래치에 저장되고 메모리 제어기에 의해 판독되어 제 1 강 유전성 메모리 셀 (105-b)에 의해 저장된 대응하는 논리상태를 결정하도록 한다. 예를 들어, 판독 동작이 수행된 후에 거트 전압 (535-a)이 양인 경우, 메모리 제어기는 제 1 강 유전성 메모리 셀(105-b)이 원래 논리 상태 1을 저장 하였음을 결정할 수 있다.

감지 컴포넌트(125-b)의 출력 전압을 저장한 후에, 실제 차단 전압(515-a)이 실제 차단 컴포넌트(425-a)로 다시 인가되어 감지 컴포넌트(125-b)를 회로 (400)로 전자적으로 되 보내고 디지트 라인 (115-b)과 제 1 입력 라인 (240-c) 사이 전도 경로를 제공한다. 디지트 라인 (115-b)을 제 1 입력 라인 (240-c)에 다시 연결함으로써 디지트 라인 전압 (530)이 결과적인 거트 전압 (535)으로 구동될 수 있도록 한다. 예를 들어, 제 1 강 유전성 메모리 셀(105-b)이 논리 상태 1을 본래 저장하는 경우, 대응하는 디지트 라인 전압 (530-a)은 거트 전압(535a)을 발생시킬 수 있다. 또는 제 1 강 유전성 메모리 셀(105-b)이 논리 상태 0을 본래 저장하는 경우, 대응하는 디지트 라인 전압 (530-b)은 거트 전압(535b)으로 감소할 수 있다.

다음으로, 판독 논리 상태를 제 1 강 유전성 메모리 셀(105-b)로 되 보내기 위해 후 기록(write-back) 동작(write-back operation)이 수행될 수 있다. 후 기록 동작은 두 부분 (560)을 포함할 수 있다. 후 기록된 논리 상태는 디지트 라인(115-b)의 전압에 의존할 수 있다. 예를 들어, 논리 상태 0을 다시 기록할 때, 디지트 라인 전압(530-b)은 가상 접지 또는 그 부근에 있을 수 있고, 플레이트 라인 전압(520)은 판독 전압(545) 또는 그 부근에 있을 수 있으며, 결국 양 전압이 제1 강 유전성 메모리 셀(105-b)에 양단에 인가되도록 한다. 제2 부분(560-b) 중에, 플레이트 라인 전압(520)은 감소될 수 있고, 제 1 강 유전성 메모리 셀 (105-b) 양단의 전압은 제거될 수 있으며, 메모리 셀의 결과적인 충전 상태 (예를 들어, 충전 상태 (305))는 논리 0과 연관될 수 있다. 논리 상태 1을 다시 기록할 때, 디지트 라인 전압 (530-b) 및 플레이트 라인 전압 (520)은 판독 전압 (545)이거나 또는 그 근처일 수 있어, 결과적으로 제 1 강 유전성 메모리 셀 (105-b) 양단에는 어떠한 전압도 인가되지 않는다. 두 번째 부분(560-b) 중에, 플레이트 라인 전압(520)은 감소되고 제1 강 유전성 메모리 셀 (105-b) 양단의 전압은 음(negative)로 구동될 수 있다. 후 기록 동작의 종료 시, 디지트 라인 (115-b)은 한 가상 접지로 구동될 수 있으며, 메모리 셀의 최종 충전상태 (예를 들어, 충전상태 (310))는 논리 1과 연관될 수 있다.

도 5A에 도시된 바와 같이, 실제 차단 컴포넌트(425-a)를 사용하는 판독 동작은 제 1 강 유전성 메모리 셀 (105-b)에 의해 현재 저장된 논리 상태에 대응하는 전압을 출력하는 감지 컴포넌트 (125-b)가 될 수 있다. 그리고 실제 차단 컴포넌트(425-a)를 사용하는 후 기록(write-back) 동작은 제 1 강 유전성 메모리 셀 (105-b)에 다시 기록되는 것과 동일한 논리 상태를 초래할 수 있다. 일정 경우에, 메모리 제어기는 제 1 강 유전성 메모리 셀 (105-b)과 같은 메모리 셀을 포함하는 한 그룹의 메모리 셀에 액세스하기 위해 사용된 어드레스를 어느 메모리 셀 또는 페이지가 인버팅 논리 상태를 저장하고 있는가를 추적하는 카운터와 연관된 어드레스와 비교함에 기초하여 실제 차단 컴포넌트(425-a)를 선택할 수 있다.

도 5B는 본 발명의 다양한 실시 예에 따른 예시 회로의 동작 특징을 나타내는 예시적인 타이밍 다이어그램 (500-b)를 도시한다. 상기 타이밍 다이어그램 (500-b)은 축 (505)상의 전압 및 축 (510)상의 시간을 도시한다. 따라서, 제 1 강 유전성 메모리 셀 (105-b)과 같은 메모리 셀로부터 기인되는 감지 전압은 시간의 함수로서 표현될 수 있다. 타이밍 다이어그램(500-b)은 도 4A-4C참조하여 기술된 회로 (400)의 예시적인 동작을 도시한다. 도 5B의 실시 예는 이전의 도면의 컴포넌트를 참조하여 이하에서 설명된다. 도 5B는 메모리 셀에 대한 데이터 인버팅 동작의 특징을 도시하며, 판독 동작은 실제 차단 컴포넌트 (425-a)를 사용하여 수행되고, 후 기록 동작은 인버팅 차단 컴포넌트 (425-b)를 사용하여 수행된다. 판독 동작은 회로 (400-c)에 제공된 구성에 대응할 수 있으며, 후 기록 동작은 회로 (400-b)에 제공되는 구성을 대응할 수 있다. 도 5C에 도시된 동작은 메모리 셀에 의해 저장된 논리 상태를 인버팅하고 인버팅하지 않도록(즉, 실제 상태로 되돌아 감) 사용될 수 있다.

도 4A-4C 및 도 5A 를 참조하여 설명된 바와 같이, 제 1 강 유전성 메모리 셀 (105-b)이 실제 차단 컴포넌트(425-a)를 사용하여 판독될 수 있다. 도 5A에서 수행된 판독 동작과 유사하게, 제 1 강 유전성 메모리 셀 (105-b)이 본래 논리 1을 저장하면 거트 전압(535a)이 발생되고, 제 1 강 유전성 메모리 셀 (105-b)이 본래 논리 0을 저장하면, 거트 전압 (535-b)이 발생된다. 따라서, 메모리 제어기는 감지 컴포넌트(125-b)의 출력 전압에 기초하여 제 1 강 유전성 메모리 셀(105-b)의 실제 논리 상태를 판독할 수 있다. 비록 일정 경우에서는, 메모리 제어기가 인버젼 동작 동안 논리 상태를 판독하는 것을 삼가 할 수 있다. 그러나, 출력을 저장한 뒤에는, 인버팅 차단 컴포넌트(425-b)를 사용하여 후 기록 동작이 수행될 수 있다. 즉, 실제 차단 전압 (515-c)은 가상 접지에서 또는 그 근방에서 유지되고, 반면 인버팅 차단 전압 (515-d)은 인버팅 차단 컴포넌트(425-b)를 활성화시키기 위해 증가될 수 있다. 결과적으로, 제 2 입력 라인 (240-d)이 후 기록 동작을 위해 디지트 라인(115-b)으로 인가될 수 있다.

상기 설명된 바와 같이, 제2 입력 라인(240-d)의 전압이 거트 전압(535)을 반대로 이동시킨다. 따라서, 감지 컴포넌트(125-b)를 회로 (400)에 전기적으로 되 돌려 보낸 후에, 디지트 라인 전압 (530)은 대응하는 거트 전압 (535)을 따르지 않을 수 있으며, 그러나 상보 적인 거트 전압을 따를 수 있다. 따라서, 감지된 논리 상태를 다시 제 1 강 유전성 메모리 셀 (105-b)에 기록하는데 사용된 디지트 라인 전압 (530)은 반대 논리 상태와 연관될 수 있고 제 1 강 유전성 메모리 셀 (105-b)은 인버팅된 논리 상태를 저장할 수 있다. 예를 들어, 제 1 강 유전성 메모리 셀 (105-b)은 원래 논리 1을 저장하고, 제 1 강 유전성 메모리 셀 (105-b)이 액세스될 때 (예를 들어, 워드 라인 전압 (525)을 주장함으로써) 디지트 라인 전압(530-a)이 발생할 수 있다. 실제 차단 컴포넌트(425-a)는 제 1 강 유전성 메모리 셀 (105-b)을 판독하는데 사용될 수 있고, 거트 전압 (535-a)은 고 전압 소스 (405)의 전압으로 구동될 수 있는 반면, 제 2 입력 라인 (240-d)의 전압은 저 전압 소스(410) 전압으로 구동될 수 있다. 따라서, 감지 컴포넌트의 출력 전압은 논리 1에 대응할 수 있고, 래치 (latch)에 저장될 수 있다.

감지 컴포넌트(125-b)가 인버팅 차단 컴포넌트(425-b)를 통해 회로 (400)로 전자적으로 복귀되면, 디지트 라인 (115-b)은 제 2 입력 라인 (240-d)에 전기적으로 접속될 수 있다. 따라서, 디지트 라인 전압(530-a)은 거트 전압(535a)(예를 들면, 가상 접지)의 반대 전압으로 구동될 수 있다. 다음에 후 기록(write-back)의 제1 부분(560-a) 동안, 양의 전압이 제 1 강 유전성 메모리 셀 (105-b) 양단에 인가되며 그 후에 제2 부분(560-b) 중에 제거된다. 따라서, 제 1 강 유전성 메모리 셀 (105-b)의 결과의 충전 상태(예를 들어, 충전상태 (305))는 논리 0에 대응할 수 있다.

도 5B에 도시된 바와 같이, 인버젼 동작은 실제 차단 컴포넌트(425-a)를 사용하는 판독 동작 및 인버팅 차단 컴포넌트(425-b)를 이용하는 후 기록 동작을 포함할 수 있다. 실제 차단 컴포넌트(425-a)를 사용하는 판독 동작은 제 1 강 유전성 메모리 셀 (105-b)에 의해 현재 저장되어있는 논리 상태에 대응하는 전압을 출력하는 감지 컴포넌트(125-b)를 초래한다. 그리고 인버팅 차단 컴포넌트(425-b)를 사용하는 후 기록 동작은 제 1 강 유전성 메모리 셀(105-b)로 후 기록되는 반대 논리 상태를 초래한다. 일정 경우, 메모리 제어기는 메모리 어레이 내의 메모리 셀 또는 메모리 셀들의 그룹마다 하나씩 순차적으로 인버젼 동작들을 수행할 수 있다. 예를 들어, 메모리 제어기는 제 1 페이지에 대응하는 제 1 어드레스를 선택하고, 제 1 페이지에 포함된 메모리 셀 각각에 대해 인버젼 동작을 동시에 수행할 수 있다. 다음에 메모리 제어기는 제2 페이지에 대응하는 제2 어드레스를 선택하고 제2 페이지에 대한 인버젼 동작을 수행하며, 이와 같은 동작을 계속한다. 인버젼 동작이 수행된 뒤에, 페이지의 메모리 셀은 인버팅된 논리 상태 또는 의도된 논리 상태의 반대 논리 상태를 저장할 수 있다. 마지막 페이지에 도달한 후에, 메모리 셀이 의도된 논리 상태를 다시 저장하도록 메모리 제어기가 인버젼 동작을 수행하는 어드레스를 통해 거꾸로 작동한다.

어떤 메모리 셀 또는 페이지가 인버팅 되었는가를 추적하기 위해 카운터가 사용될 수 있다. 예를 들어, 카운터의 값은 인버젼 동작 각각에 따라 증가될 수 있다. 일정 경우에, 어드레스 각각은 카운터의 값과 액세스될 페이지의 어드레스 사이의 직접적인 비교를 가능하게 하기 위해 카운터의 값에 매핑될 수 있다. 다른 예에서, 인버팅 될 가장 최근 페이지의 어드레스가 카운터에 저장될 수 있다. 상기 메모리 제어기는 카운터에 저장된 어드레스와 액세스될 페이지의 어드레스를 비교하여 페이지에 저장된 데이터가 실제인 것인지 또는 인버팅된 것인지 여부를 결정할 수 있다.

도 5C는 본 발명의 다양한 실시예에 따른 예시 회로의 동작 특징을 나타내는 예시적인 타이밍 다이어그램 (500-c)을 도시한다. 타이밍 다이어그램 (500-c)은 축 (505) 상의 전압 및 축 (510)상의 시간을 도시한다. 따라서, 제 1 강 유전성 메모리 셀 (105-b)과 같은 메모리 셀을 판독함으로부터 발생되는 감지 전압이 시간의 함수로서 표현될 수 있다. 타이밍 다이어그램(500-c)은 도 4A-4C를 참조하여 설명된 회로(400)의 예시적인 동작을 도시한다. 도 5C는 이전 도면의 구성요소를 참조하여 아래에서 설명된다. 도 5C는 회로 (400-c)에 제공된 구성에 대응할 수 있는 인버팅 차단 컴포넌트(425-b)를 사용하여 메모리 셀에서 수행된 동작을 판독하고 후 기록하는 특징을 설명한다. 도 5C에서 설명된 동작은 인버팅 논리 상태들을 저장하는 메모리 셀들을 판독하고 그와 같은 메모리 셀로 기록하도록 사용될 수 있다.

도 4A-4C에 도시된 바와 같이, 실제 차단 전압(515-c)가 실제 차단 컴포넌트(425-a)에 인가되는 동안, 판독 동작은 실제 차단 전압(515-d)이 인버팅 차단 컴포넌트(425-b)로 인가되는 때 시작할 수 있다. 상기 인버팅 차단 전압(515-d)은 인버팅 차단 컴포넌트(425-b)를 활성화하는 데 사용되는 전압일 수 있고, 실제 차단 전압 (515-c)은 실제 차단 컴포넌트 (425-a) (예를 들어, 가상 접지)를 비 활성화 하는데 사용 되는 전압일 수 있다. 동시에, 플레이트 라인 전압(520)은 플레이트 라인(210-a)으로 인가된다. 다음에, 워드 라인 전압 (525)은 제 1 강 유전성 메모리 셀 (105-b)을 선택하는 워드라인 (110-b)에 인가 될 수 있다. 워드라인 (110-b)을 선택하면 제 1 강 유전성 메모리 셀(105-b)의 강 유전성 커패시터를 트리거하여, 도 5A를 참조하여 상술한 바와 같이 디지트 라인 전압 (530)이 증가할 수 있는 고유 커패시턴스 (415-a)와 전하를 공유할 수 있다. 그러나, 디지트 라인 (115-b)은 제 1 입력 라인 (240-c) 대신에 제 2 입력라인 (240-d)에 전자적으로 연결될 수 있다.

그 다음에 실제 차단 전압 (515-a)이 제거되고, 감지 컴포넌트(125-b)를 회로 (400-a)로부터 차단시키며, 그 직후에 발화 시간(555)에 감지 컴포넌트(125-b)가 트리거 되어 결과로 발생된 디지트 라인 전압을 기준 전압(550)과 비교하도록 한다. 상기 비교 결과에 따라, 거트 전압 (535)은 고 전압 소스 (405)의 전압 또는 저 전압 소스 (410)의 전압 중 하나로 구동될 수 있다. 예를 들어, 디지트 라인 전압 (530-a)이 디지트 라인 (115-b), 따라서, 제 2 입력 라인 (240-d) 상에 존재하면, 그러면, 거트 전압(535-a)은 저 전압 소스(410)의 전압으로 구동될 수 있다. 거트 전압 (535-a 및 535-b)이 제 1 입력라인 (240-c)에서 측정된다. 동시에, 제 2 입력 라인 (240-c)의 전압은 고 전압 소스 (405)로 구동될 수 있다.

그렇지 않으면, 디지트 라인 전압 (530-b)이 디지트 라인 (115-b) 상에 존재한다면, 거트 전압 (535-b)은 고 전압 소스 (405)로 구동될 수 있고, 제 2 입력 라인 (240-d)의 전압은 저 전압 소스(410)로 구동될 수 있다. 디지트 라인 (115-b)은 감지 컴포넌트 (125-b)의 거트(gut)로 부터 차단 될 수 있기 때문에, 결과로 발생된 디지트 라인 전압 (530)은 비교하는 동안 유지될 수 있다. 감지 컴포넌트 (125-b)의 출력 전압(예를 들면, 출력 전압 = 제 1 입력 라인 (240-c)의 전압 - 제 2 입력라인 (240-d)의 전압)은 래치에 저장되고 메모리 제어기에 의해 판독되어 제 1 강 유전성 메모리 셀 (105-b)에 의해 저장된 대응하는 논리상태를 결정하도록 한다. 따라서, 감지 컴포넌트(125-b)의 출력 전압은 메모리 셀 (105-b)에 의해 저장된 논리상태 반대의 논리상태에 대응할 수 있다. 예를 들어, 메모리 셀이 본래 논리 상태 1을 저장하고 있음에도 불구하고, 거트 전압(535a)이 저 전압이라면, 메모리 제어기는 제 1 강 유전성 메모리 셀 (105-b)이 본래 논리 상태 0을 저장하였음을 결정할 수 있다.

감지 컴포넌트(125-b)의 출력 전압을 저장한 후에, 인버팅 차단 전압 (515-d)은 감지 컴포넌트(125-b)를 회로 (400)에 다시 전기적으로 복귀시키고 디지트라인 (115-b) 및 제 2 입력 라인 (240-d) 사이 전도 경로를 제공하는, 인버팅 차단 컴포넌트(425-b)로 재 인가될 수 있다. 디지트 라인 (115-b)을 제 2 입력 라인 (240-d)에 다시 연결하면, 디지트 라인 전압 (530)이 제1 입력 라인(240c)에서 결과적으로 발생되는 거트 전압(535a) 반대 전압으로 구동된다. 예를 들어, 제 1 강 유전성 메모리 셀 (105-b)이 본래 논리 상태 1을 저장하는 경우, 상응 하는 디지트 라인전압 (530-a)은 거트 전압(535a)에 상보적인 전압으로 상승시킬 수 있다(거트 전압(535a)이 제1 입력 라인(240c)에서 측정되고 디지트 라인(115-b)는 제2 입력 라인(240-d)에 연결되기 때문이다). 또는 제 1 강 유전성 메모리 셀 (105-b)이 본래 논리 상태 0을 저장하고 있다면, 상응하는 디지트 라인 전압 (530-b)은 거트 전압(535b)을 상보적인 전압으로 감소시킬 수 있다.

따라서, 감지된 논리상태를 다시 제 1 강 유전성 메모리 셀 (105-b)에 기록하는데 사용된 디지트 라인 전압 (530)은 반대 논리 상태와 연관될 수 있고 제 1 강 유전성 메모리 셀 (105-b)은 인버팅된 논리 상태를 저장할 수 있다. 예를 들면, 제 1 강 유전성 메모리 셀 (105-b)이 본래 논리 1을 저장할 수 있고, 제 1 강 유전성 메모리 셀 (105-b)이 액세스될 때 (예를 들어, 워드 라인 전압 (525)을 주장함으로써) 디지트 라인 전압(530-a)이 발생될 수 있다. 인버팅 차단 컴포넌트(425-a)는 제 1 강 유전성 메모리 셀 (105-b)을 판독하는데 사용될 수 있고, 제 2 입력 라인 (240-d)의 전압이 고 전압 소스 (405)의 전압으로 구동될 수 있는 동안 거트 전압(535a)은 저 전압 소스(410)의 전압으로 구동될 수 있다. 따라서 감지 컴포넌트의 출력 전압은 논리 0에 대응할 수 있고 래치에 저장될 수 있다.

감지 컴포넌트(125-b)가 인버팅 차단 컴포넌트 (425-b)를 통해 회로 (400)로 전자적으로 복귀되면, 디지트 라인 (115-b)은 제 2 입력 라인 (240-d)에 전기적으로 접속될 수 있다. 따라서 디지트 라인 전압(530-a)은 거트 전압(535a)(예를들어, 판독 전압 (545)의 반대 전압으로 구동될 수 있다. 다음에 후 기록의제 1 부분 (560-a) 동안, 플레이트 라인 전압 (520)은 또한 판독 전압 (545)에 있을 수 있고, 어떠한 전압도 제 1 강 유전체 메모리 셀(105-b) 양단에 인가되지 않는다. 후 기록의 제 2 부분 (560-b) 동안, 플레이트 라인 전압 (520)은 제거될 수 있고 네가티브 전압이 제 1 강 유전성 메모리 셀 (105-b)에 인가될 수 있다. 후 기록 동작의 종료 시, 디지트 라인(115-b)은 가상 접지로 구동될 수 있고 결과로 발생된 충전 상태 (예를 들어, 충전상태 (310)는 논리 1과 연관될 수 있다.

도 6은 본 발명의 다양한 실시 예에 따라 고속 사이클링을 사용하여 강 유전성 메모리 셀의 복구를 지원하는 메모리 어레이 (605)의 블록도 (600)를 도시한다. 메모리 어레이 (605)는 전자 메모리 장치라 불릴 수 있으며 메모리 제어기(615) 및 복수의 메모리 셀 (710)을 포함할 수 있고, 이들은 도 1, 2 및 4와 관련하여 설명된 메모리 제어기(140) 및 메모리 셀(105)의 예 일 수 있다. 일정 경우에, 메모리 셀 (710)은 도 1을 참조하여 설명된 바와 같이 복수의 메모리 셀(105)과 연관될 수 있다. 메모리 제어기 (615)는 바이어싱 컴포넌트 (650) 및 타이밍 컴포넌트 (655)를 포함할 수 있으며, 도 1에서 설명된 바와 같이 메모리 어레이 (605)를 동작시킬 수 있다.

메모리 제어기 (615)는 도 1, 2 및 4를 참조로 기술된 워드라인 (110), 디지트 라인 (115), 감지 컴포넌트 (125) 및 플레이트 라인 (210)의 예일 수 있는 워드 라인 (620), 디지트 라인 (640), 감지 컴포넌트(635) 및 플레이트 라인(625)과 전자 통신한다. 메모리 어레이 (605)는 또한 기준 컴포넌트(630) 및 래치(645)를 포함할 수 있다. 메모리 어레이 (605)의 컴포넌트들은 서로 전자 통신할 수 있고 도 1-5를 참조하여 설명된 기능 특징을 수행할 수 있다. 일정 경우, 기준 컴포넌트 (630), 감지 컴포넌트 (635) 및 래치 (645)는 메모리 제어기 (615)의 컴포넌트 일 수 있다.

일정 실시 예에서, 디지트 라인 (640)은 감지 컴포넌트 (635) 및 강 유전성 메모리 셀들 (610)의 강 유전성 커패시터와 전자 통신한다. 강 유전성 메모리 셀 (610)은 논리 상태 (예를 들어, 제 1 또는 제 2 논리 상태)로 기록 가능할 수 있다. 워드 라인(620)은 메모리 제어기(615) 및 강 유전성 메모리 셀 (610)의 선택 컴포넌트와 전자 통신할 수 있다. 플레이트 라인 (625)은 메모리 제어기 (615) 및 강 유전성 메모리 셀 (610)의 강 유전성 커패시터의 플레이트와 전자 통신할 수 있다. 감지 컴포넌트 (635)는 메모리 제어기(615), 기준 라인(660), 디지트 라인(640) 그리고 래치(645)와 전자 통신할 수 있다. 기준 컴포넌트 (630)는 메모리 제어기 (615) 및 기준 라인 (660)과 전자 통신할 수 있다. 감지 제어라인 (665)은 감지 컴포넌트(635) 및 메모리 제어기(615)와 전자 통신할 수 있다. 이들 컴포넌트는 또한 다른 컴포넌트, 접속 또는 버스를 통해 상기 설명하지 않은 컴포넌트 이외에, 메모리 어레이(605) 내부 및 외부 모두 다른 컴포넌트와 전자 통신할 수 있다.

예를 들어, 메모리 제어기(615)는 전압을 다양한 노드에 인가 시킴으로써, 워드 라인 (620), 플레이트 라인 (625) 또는 디지트 라인(640)을 활성화 하도록 구성될 수 있다. 예를 들면, 바이어싱 컴포넌트 (650)는 상기 설명한 바와 같이 메모리 셀(610)을 판독 또는 기록하기 위해 메모리 셀(610)을 동작시키도록 전압을 인가하도록 구성될 수 있다. 일정 경우에, 메모리 제어기 (615)는 도 1을 참조하여 기술된 바와 같이, 행 디코더, 열 디코더, 또는 둘 모두를 포함할 수 있다. 이와 같이 하여 메모리 제어기(615)가 하나 이상의 메모리 셀(105)에 액세스할 수 있게 할 수 있다. 또한, 바이어싱 컴포넌트(650)는 감지 컴포넌트(635)에 대한 기준 신호를 생성하기 위해 기준 컴포넌트(630)로 전압 전위를 제공할 수 있다. 추가로, 바이어싱 컴포넌트(650)는 감지 컴포넌트(635)의 동작을 위해 전압 전위를 제공할 수 있다.

일정 경우, 메모리 제어기(615)는 타이밍 컴포넌트(655)를 사용하여 그 동작을 수행할 수 있다. 예를 들면, 타이밍 컴포넌트 (655)는 본원 명세서에서 설명된 판독 및 기록과 같은 메모리 기능을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하는 다양한 워드 라인 선택 또는플레이트 바이어싱의 타이밍을 제어할 수 있다. 일정 경우, 타이밍 컴포넌트 (655)는 바이어싱 컴포넌트 (650)의 동작을 제어할 수 있다.

기준 컴포넌트 (630)는 감지 컴포넌트(635)에 대한 기준 신호를 생성하기 위한 다양한 컴포넌트를 포함할 수 있다. 기준 컴포넌트 (630)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일정 경우에, 기준 컴포넌트(630)는 다른 강 유전성 메모리 셀 (105)를 사용하여 실현될 수 있다. 감지 컴포넌트(635)는 메모리 셀(610)로 부터의 신호(디지트 라인(640)을 통해)를 기준 컴포넌트 (630)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정하게 되면, 감지 컴포넌트는 래치 (645)에 출력을 저장할 수 있으며, 메모리 어레이(605)가 일부인 전자장치의 동작에 따라 사용될 수 있다. 감지 컴포넌트(635)는 래치 및 강 유전성 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.

일정 경우, 메모리 제어기는 메모리 셀(710)들에 의해 저장된 논리 상태들을 인버팅시키는 특징들을 수행하는데 사용될 수 있다. 예를 들어, 메모리 제어기 (615)는 감지 컴포넌트 및 메모리 셀들과 전기적으로 통신하는 제 1 세트의 트랜지스터를 통해 메모리 셀에 의해 저장된 제 1 논리 상태를 판독할 수 있으며, 감지 컴포넌트 및 메모리 셀과 전기적으로 통신하는 제 2 세트의 트랜지스터세트를 통해 제 1 논리 상태와는 상이한 제 2 논리 상태를 메모리 셀에 기록할 수 있다. 상기 제1 세트의 트랜지스터는 제 2 세트의 트랜지스터와는 상이하다. 메모리 제어기 (615)는 카운터의 제 1 값을 한 세트의 메모리 셀에 대응하는 제 1 어드레스와 연관된 제 2 값과 추가로 비교할 수 있으며, 카운터의 제 1 값은 제 2 어드레스와 연관되고, 상기 비교에 기초하여 제 1 세트의 트랜지스터 또는 제 2 세트의 트랜지스터를 사용하여 상기 메모리 셀의 세트에 대응하는 한 세트의 논리상태를 판독한다. 여기서, 제 1 세트의 트랜지스터 및 제 2 세트의 트랜지스터는 감지 컴포넌트 및 메모리 셀의 세트와 전자 통신한다.

일정 실시 예에서, 메모리 어레이(605)는 감지 컴포넌트(635) 및 메모리 셀(610)과 전자 통신하는 제 1 세트의 트랜지스터(예를들어, 차단 컴포넌트(425-a))를 통해 메모리 셀에 의해 저장된 제 1 논리 상태를 판독하기 위한 수단을 포함할 수 있다. 메모리 어레이 (605)는 또한 감지 컴포넌트 (635) 및 메모리 셀(610)과 전자 통신하는 제 2 세트의 트랜지스터(예를 들어, 차단 컴포넌트(425-b))를 통해 메모리 셀에 제 1 논리 상태와는 다른 제 2 논리 상태를 기록하기 위한 수단을 포함할 수 있다. 상기 제 2 세트의 트랜지스터는 제1 세트의 트랜지스터와는 상이하다. 메모리 어레이 (605)는 또한 제 1 세트의 트랜지스터 및 감지 컴포넌트 (635)와 전자 통신하는 디지트 라인 (640)을 통해 메모리 셀 (610)을 방전하기 위한 수단, 메모리 셀 (610)로부터 감지 컴포넌트 (635)를 차단시키기 위한 수단, 그리고 디지트 라인(640)의 전압을 한 기준 전압을 비교하기 위해 상기 차단 후에 감지 컴포넌트(635)를 활성화시키기 위한 수단을 포함한다.
메모리 어레이 (605)는 또한 감지 컴포넌트에서 비교 후에 제 2 세트 트랜지스터를 활성화시키기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 감지 컴포넌트의 결과적인 전압을 디지트 라인에 인가하는 수단을 더 포함 할 수 있으며, 상기 결과적인 전압은 디지트 라인의 전압을 기준 전압과 비교 한 결과에 적어도 부분적으로 기초한다. 메모리 어레이 (605)는 또한 제 2 논리 상태를 기록하는 것에 적어도 부분적으로 기초하여 카운터 값을 업데이트하는 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 카운터의 값을 메모리 셀로 액세스하기 위해 사용 된 어드레스와 비교하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 2 논리 상태를 기록한 후에 카운터의 값과 어드레스의 비교에 적어도 부분적으로 기초하여 제 2 세트 트랜지스터를 통해 메모리 셀을 판독하는 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 1 논리 상태에 대응하는 감지 컴포넌트의 출력을 결정하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 메모리 셀을 포함하는 복수의 메모리 셀들에 대응하는 제 1 어드레스를 선택하기 위한 수단을 포함 할 수 있으며, 상기 감지 컴포넌트는 상기 복수의 메모리 셀들과 전자 통신한다.
메모리 어레이 (605)는 또한 카운터의 값을 제 1 어드레스와 등가 인 제 1 값으로 업데이트하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 다음 어드레스와 연관되고 제 2 복수의 메모리 셀들에 대응하는 제 1 값보다 큰 제 2 값을 선택하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 2 복수의 메모리 셀들의 논리 상태들을 인버팅 하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 2 값과 동일하게 카운터의 값을 증가시키기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 다음 주소와 연관된 제 1 값보다 작고 최대 어드레스 값인 제 1 어드레스에 적어도 부분적으로 기초하여 제 2 복수의 메모리 셀들에 대응하는 제 2 값을 선택하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 2 복수의 메모리 셀들의 논리 상태들을 인버팅 하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 2 값과 동일하게 카운터의 값을 감소시키기 위한 수단을 포함 할 수 있다.

일정 실시 예에서, 메모리 어레이 (605)는 카운터의 제 1 값을 복수의 메모리 셀 (610)에 대응하는 제 1 어드레스와 관련된 제 2 값과 비교하는 수단을 포함할 수 있으며, 상기 카운터의 제 1 값은 제 2 어드레스와 관련된다. 메모리 어레이(605)는 또한 적어도 부분적으로 상기 비교에 기초하여 제 1 세트의 트랜지스터 또는 제 2 세트의 트랜지스터를 사용하여 복수의 메모리 셀 (610)에 대응하는 복수의 논리 상태를 판독하는 수단을 포함할 수 있으며, 상기 제 1 세트의 트랜지스터 그리고 제 2 세트의 트랜지스터는 감지 컴포넌트 (635) 및 복수의 메모리 셀 (610)과 전자 통신한다. 메모리 어레이 (605)는 또한 판독 동작을 위해 복수의 메모리 셀 (610)로부터 제 1 어드레스와 연관된 메모리셀 (610)을 선택하기 위한 수단을 포함한다.
메모리 어레이 (605)는 또한 상기 비교에 적어도 부분적으로 기초하여 복수의 메모리 셀들의 메모리 셀에 의해 저장된 논리 상태와 반대 논리 상태를 판독할 것으로 결정하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 2 세트 트랜지스터를 사용하여 메모리 셀에 의해 저장된 반대 논리 상태를 판독하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 제 2 복수의 메모리 셀들에 대응하는 제 2 복수의 논리 상태들을 인버팅 하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 적어도 부분적으로 제 2 복수의 메모리 셀들의 어드레스에 기초하여 카운터의 제 1 값을 업데이트하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 카운터의 제 1 값이 제 1 어드레스와 연관된 제 2 값보다 크거나 같은가를 결정하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 카운터의 제 1 값이 제 1 어드레스와 연관된 제 2 값보다 크거나 같은가를 결정하기 위한 수단을 포함 할 수 있다. 메모리 어레이 (605)는 또한 상기 결정에 적어도 부분적으로 기초하여 제 2 세트 트랜지터를 사용하여 제 2 복수의 논리 상태를 기록하기 위한 수단을 포함 할 수 있다.

도 7은 본 발명의 다양한 특징에 따라 데이터 비트의 인버젼을 지원하는 메모리 제어기 (715)의 블록도 (700)를 도시한다. 메모리 제어기 (715)는 도 6을 참조하여 기술된 메모리 제어기 (615)의 일 예일 수 있다. 메모리 제어기(715)는 감지 컴포넌트 매니저(725), 비교기(730), 선택 컴포넌트(735), 차단 컴포넌트(740), 어드레스 모니터(750), 논리 상태 식별기(755), 어드레스 선택기(760), 인버젼 컴포넌트(765)를 포함할 수 있다. 상기 메모리 제어기(715)는 또한 도 6과 관련하여 설명한 바와 같이, 바이어싱 컴포넌트(650) 및 타이밍 컴포넌트(655)를 포함한다. 이들 모듈 각각은 직접적으로 또는 간접적으로 서로 통신할 수 있다(예를 들어, 하나 이상의 버스를 통해).

제 1 실시 예에서, 감지 컴포넌트 매니저(725)는 감지 컴포넌트 및 메모리 셀과 전자 통신하는 제 1 세트의 트랜지스터를 통해 메모리 셀에 의해 저장된 제 1 논리 상태 (예를 들어, 실제 논리 상태)를 판독하도록 감지 컴포넌트를 트리거 할 수 있다. 상기 제 1 논리 상태를 판독하는 단계는 메모리 셀을 선택하기 위해 선택 컴포넌트(735)를 사용함을 포함하며, 제1 세트 트랜지스터 및 감지 컴포넌트와 전자 통신하는 디지트 라인을 통하여 메모리 셀의 방전을 일으키도록 한다. 디지트 라인의 전압을 기준 전압과 비교하기 위해 방전 및 감지 컴포넌트 매니저(725)가 후속적으로 감지 컴포넌트를 활성화시킨 후, 차단 컴포넌트(740)가 감지 컴포넌트를 메모리 셀로부터 차단하는데 사용될 수 있다. 감지 컴포넌트를 차단시킴은 제 1 세트의 트랜지스터가 비활성화 되도록 하기 위해 차단 컴포넌트(740)를 사용함을 포함한다.

일정 경우, 감지 컴포넌트 매니저(725)는 감지 컴포넌트 및 메모리 셀과 전자 통신하는 제2 세트 트랜지스터를 통하여 메모리 셀로, 제 1 논리 상태와 다른 제 2 논리 상태(예를 들어, 인버팅된 논리 상태)를 감지 컴포넌트가 기록하도록 할 수 있다. 일정 경우에서, 제2 세트 트랜지스터들은 제1 세트 트랜지스터들과 상이할 수 있다. 제 2 논리 상태를 기록함은 상기 감지 컴포넌트에서의 비교 이후에 제 2 세트의 트랜지스터들을 활성화 시키기 위해 차단 컴포넌트(740)를 사용하는 것을 포함할 수 있다. 따라서 디지트 라인의 전압을 기준 전압과 비교한 결과로서 발생하는 감지 컴포넌트의 결과 전압은 디지트 라인에 인가될 수 있다. 일정 경우에, 제 1 논리 상태를 판독하고 제 2 논리 상태를 메모리 셀에 기록함은 주기적으로 발생한다. 타이밍 컴포넌트(655)와 같은 타이밍 컴포넌트는 제2 논리 상태를 언제 기록하는가를 결정하도록 사용될 수 있다. 일정 경우, 제 1 논리 상태를 판독하고 제 2 논리 상태를 기록하는 주기성은 메모리 셀, 상기 메모리 셀과 관련된 액세스 속도, 또는 상기 메모리 셀에서 수행된 액세스 동작의 수 또는 이들의 조합을 포함하는 메모리 어레이의 서브 선택의 온도에 적어도 부분적으로 기초하여 발생한다.

어드레스 모니터(750)는 어느 메모리 셀이 인버팅된 논리 상태를 저장하는 가를 추적하도록 사용될 수 있다. 예를 들어, 어드레스 모니터 (750)는 적어도 부분적으로 제 2 논리 상태를 기록하는 것에 기초하여 카운터의 값을 업데이트할 수 있으며, 여기서, 카운터는 메모리 셀을 액세스하는데 사용된 어드레스와 관련된다. 카운터의 값은 비 휘발성 래치에 저장될 수 있다. 일정 예에서, 어드레스 모니터 (750)는 카운터 자체로서 구현될 수 있다. 일정 경우에, 비교기 (730)는 카운터의 값을 메모리 셀을 액세스하는데 사용된 어드레스와 비교할 수 있다. 감지 컴포넌트 매니저 (725)는 비교를 사용하여 후속 판독 동작 동안 제2 세트 트랜지스터를 통해 메모리 셀을 판독함을 결정할 수 있다(예를 들어, 어드레스가 카운터의 값 보다 작다는 것을 결정함에 의해). 따라서, 논리 상태 식별자(755)는 메모리 셀이 제 2 논리 상태를 저장하고 있음에도 불구하고 감지 컴포넌트의 출력 제1 논리 상태에 대응한다고 결정할 수 있다.

일정 실시 예에서, 어드레스 선택기 (760)는 메모리 셀을 포함하는 복수의 메모리 셀에 대응하는 제 1 어드레스를 선택할 수 있고, 여기서, 감지 컴포넌트는 복수의 메모리 셀과 전자 통신하고 판독 동작을 개시하기 위해 감지 컴포넌트 매니저 (725)를 트리거 할 수 있다. 상기 판독 동작은 복수의 메모리 셀들 각각의 메모리 셀의 논리 상태를 판독하는 단계를 포함할 수 있다. 복수의 메모리 셀들을 판독한 후, 감지 컴포넌트 매니저(725)는 메모리 셀 각각으로 반대(인버팅된) 논리 상태를 후 기록(write back)하는 후 기록 동작을 트리거 할 수 있다. 일정 경우에, 차단 컴포넌트(740)는 감지 컴포넌트 매니저(725)와 협력하여, 제 2 세트의 트랜지스터를 통해 후 기록이 수행되도록 할 수 있다. 인버팅 된 논리 상태를 후 기록한 후, 어드레스 모니터 (750)는 카운터의 값을 제 1 어드레스와 동등한 제 1 값으로 갱신할 수 있다. 이러한 방식으로, 어드레스 모니터는 어느 메모리 셀이 인버팅된 논리 상태를 저장하는 가를 추적할 수 있다(예를 들어, 카운터 값 보다 낮은 어드레스와 연관된 임의의 메모리 셀은 인버팅 논리 상태를 저장하는 것으로 결정될 수 있다).

일정 실시 예에서, 어드레스 선택기 (760)는 다음 어드레스와 관련되고 제 2 복수의 메모리 셀들에 대응하는 제 1 값보다 높은 제 2 값을 선택할 수 있다. 인버젼 컴포넌트 (765)는 제 2 복수의 메모리 셀들의 논리 상태를 다음 어드레스를 기초로 하여 인버팅하고, 어드레스 모니터(750)는 제 2 값과 동일하게 카운터의 값을 증가시킬 수 있다. 또 다른 실시 예에서, 어드레스 선택기 (760)는 다음 어드레스와 연관되고 적어도 부분적으로 최대 어드레스 값인 제 1 어드레스에 기초하여 제 2 복수의 메모리 셀에 해당하는 제1 값 보다 작은 제 2 값을 선택할 수 있다. 인버젼 컴포넌트 (765)는 다음 어드레스에 기초하여 제 2 복수의 메모리 셀의 논리 상태를 인버팅 할 수 있고, 어드레스 모니터 (750)는 제 2 값과 같도록 카운터의 값을 감소시킬 수 있다.

제 2 실시 예에서, 비교기 (730)는 카운터의 제 1 값이 복수의 메모리 셀 (예를 들어, 페이지)의 제 1 어드레스와 연관된 제 2 값과 비교할 수 있으며, 상기 카운터의 제 1 값은 제 2 어드레스와 연관된다. 일정 실시 예에서, 선택 컴포넌트(735)는 판독 동작을 위해 복수의 메모리 셀로부터 제 1 어드레스와 연관된 메모리 셀을 선택할 수 있다. 감지 컴포넌트 매니저(725)는 상기 비교에 기초하여 제 1 세트 트랜지스터 또는 제 2 세트 트랜지스터를 사용하여 복수의 메모리 셀로부터 복수의 논리 상태를 판독하도록 판독 동작을 개시 할 수 있다. 제 1 세트의 트랜지스터 및 제 2 세트의 트랜지스터는 감지 컴포넌트 및 복수의 메모리 셀과 전자통신하고 차단 컴포넌트 (740)를 사용하여 활성화/비활성화 될 수 있다. 예를 들어, 인버젼 컴포넌트(765)는 상기 비교에 기초하여(예를 들어, 제 1 어드레스와 관련된 값이 카운터의 값 보다 작은경우) 복수의 메모리 셀의 메모리 셀에 의해 저장된 논리 상태로부터 반대 논리 상태를 판독하도록 결정할 수 있다. 따라서, 감지 컴포넌트 매니저(725) 및 차단 컴포넌트(740)는 제 2 세트의 트랜지스터를 사용하여 메모리 셀에 의해 저장된 논리 상태의 반대 논리 상태를 판독하도록 협력할 수 있다. 차단 컴포넌트(740)는 제 2 세트의 트랜지스터를 활성화시키는데 사용될 수 있다.

일정 실시 예에서, 인버젼 컴포넌트 (765)는 제 2 복수의 메모리 셀에 대응하는 제 2 복수의 논리 상태를 인버팅시키고, 어드레스 모니터 (750)는 제 2 복수의 메모리 셀의 어드레스에 적어도 부분적으로 기초하여 카운터의 제 1 값을 갱신한다. 일정 경우에, 차단 컴포넌트(740)는 상기 비교에 기초하여 제 2 세트 트랜지스터를 활성화시켜 감지 컴포넌트 매니저(725)가 제 2 세트 트랜지스터를 사용하여 복수의 논리 상태를 판독할 수 있도록 한다. 다른 실시 예에서, 감지 컴포넌트 매니저(725)는 상기 비교에 기초하여 상기 제 2 세트 트랜지스터를 사용하여 상기 복수의 메모리 셀에 제2 복수의 논리 상태를 기록할 수 있다.

도 8은 본 발명의 다양한 양태에 따라 데이터 비트의 반전을 지원하는 디바이스(805)를 포함하는 시스템(800)의 도면을 도시한다. 디바이스(805)는, 가령, 도 1, 5 및 6을 참조하여, 상기에서 상술한 바와 같은 메모리 어레이(605)의 컴포넌트 또는 메모리 어레이(100)의 예일 수 있거나 포함할 수 있다.

디바이스(805)는 메모리 셀(810), 메모리 제어기(815), BIOS 컴포넌트(820), 프로세서(825), 입력/출력 제어기(830) 및 주변 장치 컴포넌트(835)를 포함하는 통신 송수신 컴포넌트를 포함하는 양방향 음성 및 데이터 통신을 위한 컴포넌트를 포함할 수 있다.

메모리 제어기(815)는 본 명세서에서 설명된 바와 같이 하나 이상의 메모리 셀을 동작시킬 수 있다. 특히, 메모리 제어기(815)는 어레이 데이터 비트 반전을 지원하도록 구성될 수 있다. 몇몇 경우들에서, 메모리 제어기(815)는 도 1을 참조하여 기술 된 바와 같이, 행 디코더, 열 디코더, 또는 둘 모두를 포함 할 수 있다(미도시).

BIOS 컴포넌트(820)는 펌웨어로서 동작하는 BIOS(basic input/output system)를 포함하는 소프트웨어 컴포넌트로서, 다양한 하드웨어 컴포넌트를 초기화 및 실행할 수 있다. BIOS 컴포넌트(820)는 또한, 프로세서와 다양한 다른 컴포넌트, 예를 들어, 주변 장치 컴포넌트, 입력/출력 제어 컴포넌트 등과 같은 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(820)는 ROM(read-only memory), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리 내에 저장된 프로그램이나 소프트웨어일 수 있다.

프로세서(825)는 지능형 하드웨어 장치(예를 들어, 범용 프로세서, 디지털 신호 프로세서(DSP), 중앙 처리 장치(CPU), 마이크로 컨트롤러, 주문형 집적 회로(ASIC) 필드-프로그래머블 게이트 어레이(FPGA), 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직 컴포넌트, 이산 하드웨어 컴포넌트, 또는 이들의 임의의 조합)을 포함할 수 있다. 일부 경우에, 프로세서(825)는 메모리 제어기를 사용하여 메모리 어레이를 동작하도록 구성 될 수 있다. 다른 경우들에서, 메모리 제어기는 프로세서(825)에 통합 될 수 있다. 프로세서(825)는 다양한 기능(예를 들어, 어레이 데이터 비트 반전을 지원하는 기능 또는 태스크)을 수행하기 위해, 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성 될 수 있다.

입력/출력 제어기(830)는 디바이스(805)에 대한 입력 및 출력 신호를 관리할 수 있다. 입력/출력 제어 컴포넌트(830)는 또한 디바이스(805)에 통합되지 않은 주변 장치를 관리 할 수 있다. 일부 경우에, 입력/출력 제어기(830)는 외부 주변 장치의 물리적 접속 또는 포트를 나타낼 수 있다. 일부 경우에, 입력/출력 제어기(830)는 iOSㄾ, ANDROIDㄾ, MS-DOSㄾ, MS-WINDOWSㄾ, OS/2ㄾ, UNIXㄾ, LINUXㄾ 또는 다른 모바일 또는 데스크탑 운영 시스템과 같은 운영 시스템을 사용할 수 있다.

주변 장치 컴포넌트(835) 임의의 입력 또는 출력 디바이스 또는 이러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예시는 디스크 컨트롤러, 사운드 컨트롤러, 그래픽 컨트롤러, 이더넷 컨트롤러, 모뎀, 범용 직렬 버스(USB) 컨트롤러, 직렬 또는 병렬 포트 또는 주변 장치 컴포넌트 상호접속(PCI) 또는 가속화된 그래픽 포트(AGP) 슬롯과 같은 주변 장치 카드 슬롯을 포함할 수 있다.

입력부(840)는 입력을 디바이스(805) 또는 그것의 컴포넌트로 제공하는, 디바이스(805) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 디바이스들과 또는 이들 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력부(840)는 입력/출력 제어기(830)에 의해 관리될 수 있고, 주변 장치 컴포넌트(835)를 통해 디바이스(805)와 상호작용할 수 있다.

출력부(845)는 또한, 디바이스(805) 또는 그것의 임의의 컴포넌트로부터의 출력을 수신하도록 구성된 디바이스 또는 디바이스(805) 외부의 신호를 나타낼 수 있다. 출력부(845)의 예시는 디스플레이, 오디오 스피커, 인쇄 장치, 또 다른 프로세서 또는 인쇄된 회로 보드 등을 포함할 수 있다. 일부 경우에, 출력부(845)는 주변 장치 컴포넌트(들)(835)를 통해 디바이스(805)와 인터페이스하는 주변 장치 요소일 수 있다. 일부 경우에, 출력부(845)는 입력/출력 제어기(830)에 의해 관리될 수 있다.

디바이스(805)의 컴포넌트는 이들의 기능을 수행하기 위해 설계된 회로를 포함할 수 있다. 이는, 본원에 기술된 기능을 수행하도록 구성된, 가령, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 레지스터, 증폭기 또는 다른 능동 또는 수동 요소와 같은 다양한 회로 요소를 포함할 수 있다.

도 9는 본 발명의 다양한 실시예에 따른 데이터 비트의 반전을 위한 방법(900)을 나타내는 순서도이다. 방법(900)의 동작은 본원에서 기술된 바와 같이, 메모리 어레이(100)를 작동하기 위한 것일 수 있다. 예를 들어, 방법(900)의 동작은 도 1, 6 및 8을 참조하여 기술된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예시에서, 메모리 제어기(140)는 이하에 기술된 기능을 수행하기 위해, 메모리 어레이(100)의 기능적 요소를 제어하기 위한 한 세트의 코드를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적의 하드웨어를 사용하여, 이하에 기술된 기능의 특징을 수행할 수 있다.

블록(905)에서, 메모리 어레이(100)는, 감지 컴포넌트와 메모리 셀과 전자 통신하는 제1 세트의 트랜지스터를 통해, 메모리 셀에 의해 저장된 제1 논리 상태를 판독할 수 있다. 블록(905)의 동작은 도 1 내지 5c를 참조하여 기술된 방법에 따라 수행될 수 있다. 어떤 예시에서, 블록(905)의 동작의 양태는 도 6 및 8을 참조하여 기술된 감지 컴포넌트 매니저에 의해 수행될 수 있다. 제1 논리 상태를 판독하는 단계는 제1 세트의 트랜지스터와 감지 컴포넌트와 전자 통신하는 디지트 라인을 통해 메모리 셀을 방전하는 단계, 메모리 셀로부터 감지 컴포넌트를 분리시키는 단계 및 디지트 라인의 전압과 기준 전압을 비교하기 위해, 차단 이후에 감지 컴포넌트를 활성화시키는 단계를 포함할 수 있다. 일부 경우에, 감지 컴포넌트는 제1 세트의 트랜지스터를 비활성화시킴에 의해 분리될 수 있다.

블록(910)에서, 메모리 어레이(100)는 감지 컴포넌트와 메모리 셀과 전자 통신하는 제2 세트의 트랜지스터를 통해, 메모리 셀에 제1 논리 상태와 상이한 제2 논리 상태를 기록할 수 있는데, 제2 세트의 트랜지스터는 제1 세트의 트랜지스터와 상이하다. 블록(910)의 동작은 도 1 내지 5c를 참조하여 기술된 방법에 따라 수행될 수 있다. 어떤 예시에서, 블록(910)의 동작의 양태는 도 6 및 8을 참조하여 기술된 감지 컴포넌트 관리자에 의해 수행될 수 있다. 제2 논리 상태를 기록하는 단계는 감지 컴포넌트에서 비교 이후에, 제2 세트의 트랜지스터를 활성화시키는 단계, 및 감지 컴포넌트의 결과로 나온 전압을 디지트 라인에 인가하는 단계를 포함할 수 있는데, 결과로 나온 전압은 디지트 라인의 전압과 기준 전압의 비교 결과에 적어도 부분적으로 기초한다.

일부 예시에서, 본 방법은 제2 논리 상태를 기록하는 것에 적어도 부분적으로 기초한 카운터의 값을 업데이트하는 단계를 포함할 수 있는데, 카운터의 값은 메모리 셀에 액세스하는데 사용되는 어드레스와 관련된다. 카운터의 값은 메모리 셀에 액세스하는데 사용되는 어드레스와 비교될 수 있고, 메모리 셀에 대한 이후의 판독 동작은, 제2 논리 상태를 기록하는 것 이후에, 카운터의 값과 어드레스의 비교에 적어도 부분적으로 기초하여, 제2 세트의 트랜지스터를 통해 수행될 수 있다. 일부 경우에, 제2 세트의 트랜지스터를 통해 제2 논리 상태를 저장하는 메모리 셀을 판독할 때, 감지 컴포넌트의 출력은 제1 논리 상태에 대응된다고 결정될 수 있다.

본 방법의 일부 예시에서, 제1 논리 상태를 판독하는 것과 제2 논리 상태를 기록하는 것은 주기적으로 발생할 수 있다. 예를 들어, 제1 논리 상태를 판독하는 것과 제2 논리 상태를 기록하는 것에 대한 주기는, 메모리 셀을 포함하는 메모리 어레이의 서브 섹션의 온도, 메모리 셀과 관련된 액세스 속도 또는 메모리 셀에 수행된 액세스 동작의 수 또는 이들의 조합에 적어도 부분적으로 기초한다.

일부 예시에서, 본 방법은 메모리 셀을 포함하는 복수의 메모리 셀에 대응되는 제1 어드레스를 선택하는 단계를 포함할 수 있는데, 감지 컴포넌트는 복수의 메모리 셀과 전자 통신한다. 복수의 메모리 셀의 각각의 메모리 셀의 논리 상태는, 감지 컴포넌트와 메모리 셀과 전자 통신하는 제1 세트의 트랜지스터를 통해, 판독될 수 있다. 그리고, 복수의 메모리 셀의 메모리 셀의 논리 상태는, 감지 컴포넌트와 메모리 셀과 전자 통신하는 제2 세트의 트랜지스터를 통해 반대 논리 상태로 기록될 수 있다.

일부 예시에서, 카운터의 값은, 제1 어드레스와 등가인 제1 값으로 업데이트될 수 있다. 일부 예시에서, 제1 값보다 더 높고, 제2 복수의 메모리 셀에 대응되는 다음 어드레스와 관련된 제2 값이 선택될 수 있다. 본 방법은 제2 복수의 메모리 셀의 논리 상태를 반전하는 단계를 포함할 수 있다. 논리 상태를 반전한 이후에, 본 방법은 카운터의 값을 제2 값과 동일하도록 증가시키는 단계를 포함할 수 있다. 일부 예시에서, 제1 값보다 더 적고, 제2 복수의 메모리 셀에 대응되는 다음 어드레스와 관련된 제2 값은, 최대 어드레스 값인 제1 어드레스에 적어도 부분적으로 기초하여 선택될 수 있다. 본 방법은 제2 복수의 메모리 셀의 논리 상태를 반전시키는 단계를 포함할 수 있다. 논리 상태를 반전시키는 단계 이후에, 본 방법은 카운터의 값을 제2 값과 동일하도록 감소시키는 단계를 포함할 수 있다.

도 10은 본 발명의 다양한 실시예에 따른 데이터 비트의 반전을 위한 방법(1000)을 나타내는 순서도를 도시한다. 방법(1000)의 동작은 본원에서 기술된 바와 같이, 메모리 어레이(100)를 작동시키기 위한 것일 수 있다. 예를 들어, 방법(1000)의 동작은 도 1, 6 및 8을 참조하여 기술된, 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예시에서, 메모리 어레이(100)는 이하에 기술된 기능을 수행하기 위해, 디바이스의 기능적 요소를 제어하기 위한 한 세트의 코드를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이(100)는 특수-목적의 하드웨어를 사용하여, 이하에 기술된 기능의 양태를 수행할 수 있다.

블록(1005)에서, 메모리 어레이(100)는, 카운터의 제1 값과, 한 세트의 메모리 셀에 대응되는 제1 어드레스와 관련된 제2 값을 비교할 수 있는데, 카운터의 제1 값은 제2 어드레스와 관련된다. 블록(1005)의 동작은 도 1 내지 도 5c를 참조하여 기술된 본 방법에 따라 수행될 수 있다. 어떤 예시에서, 블록(1005)의 동작의 양태는 도 6 및 8을 참조하여 기술된 비교기에 의해 수행될 수 있다. 일부 예시에서, 본 방법은, 판독 동작을 위해, 복수의 메모리 셀로부터 제1 어드레스와 관련된 메모리 셀을 선택하는 단계를 포함할 수 있다.

블록(1010)에서, 메모리 어레이(100)는, 비교에 기초하여, 제1 세트의 트랜지스터나 제2 세트의 트랜지스터를 사용하여, 한 세트의 메모리 셀에 대응되는 한 세트의 논리 상태를 판독할 수 있는데, 제1 세트의 트랜지스터와 제2 세트의 트랜지스터는 감지 컴포넌트와 한 세트의 메모리 셀과 전자 통신한다. 블록(1010)의 동작은 도 1 내지 도 5c을 참조하여 기술된 방법에 따라 수행될 수 있다. 어떤 예시에서, 블록(1010)의 동작의 양태는 도 6 및 8을 참조하여 기술된 감지 컴포넌트 매니저에 의해 수행될 수 있다. 일부 예시에서, 본 방법은, 비교에 적어도 부분적으로 기초하여, 복수의 메모리 셀의 메모리 셀에 의해 저장된 것과 반대의 논리 상태를 판독하도록 결정하는 단계를 포함할 수 있고, 메모리 셀에 의해 저장된 반대 논리 상태는 제2 세트의 트랜지스터를 사용하여 판독될 수 있다.

일부 경우에, 본 방법은, 제2 복수의 메모리 셀에 대응되는 제2 복수의 논리 상태를 반전시키는 단계 및 제2 복수의 메모리 셀의 어드레스에 적어도 부분적으로 기초하여 카운터의 제1 값을 업데이트하는 단계를 포함할 수 있다. 일부 예시에서, 카운터의 제1 값은 제1 어드레스와 관련된 제2 값보다 크거나 동일한 것으로 결정될 수 있고, 복수의 논리 상태는 결정에 적어도 부분적으로 기초하여, 제2 세트의 트랜지스터를 사용하여 판독될 수 있다. 일부 예시에서, 카운터의 제1 값은 제1 어드레스와 관련된 제2 값보다 크거나 동일한 것으로 결정되고, 제2 복수의 논리 상태는 결정에 적어도 부분적으로 기초하여, 제2 세트의 트랜지스터를 사용하여, 메모리 셀에 기록된다.

그러므로, 방법들(900 및 1000)은 어레이 내의 데이터 비트의 반전을 제공할 수 있다. 방법들(900 및 1000)은 가능한 실행예를 기술하고, 동작 및 단계는 재배열되거나 아니면 수정되어서, 다른 실행예가 가능하다는 것에 주목해야 한다. 일부 예시에서, 방법들(900 및 1000)의 둘 이상으로부터의 특징이 결합될 수 있다.

본원의 설명은 예들을 제공하고, 청구 범위에 설명된 범위, 적용 가능성 또는 예들을 제한하지 않는다. 본 발명의 범위를 벗어나지 않고 논의된 컴포넌트들의 기능 및 배열에서 변경이 이루어질 수 있다. 여러 가지 예는 적절하게 다양한 절차 또는 컴포넌트를 생략, 대체 또는 추가할 수 있다. 또한, 일부 예와 관련하여 설명된 특징은 다른 예에서 결합될 수 있다.

첨부된 도면과 관련하여 여기에 설명된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내지는 않는다. 본원에서 사용되는 "예", "예시적인" 및 "실시예"라는 용어는 "예, 사례 또는 예시로서의 역할을 하는 것"을 의미하는 것이지 "바람직한" 또는 "다른 예들에 비하여 유리한" 것이 아니다. 발명의 설명은 설명된 기술에 대한 이해를 제공하기 위한 목적으로 구체적 세부사항들을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이도 실행될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.

첨부된 도면에서, 유사한 컴포넌트 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트는 유사한 컴포넌트를 구별하는 대시(dash) 및 제 2 라벨에 의해 참조 라벨을 따라 가면서 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용되는 경우, 제 2 참조 라벨과 관계없이 동일한 제 1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 설명이 적용될 수 있다.

본원에 기술된 정보와 신호는, 임의의 많고 다양한 기술과 테크닉을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에서 언급될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합물로 표현될 수 있다. 어떤 도면은 하나의 신호로서 신호를 나타낼 수 있지만, 기술 분야의 통상의 기술자는 신호가 한 버스의 신호들을 표현할 수 있고, 그 버스는 많은 비트 폭을 가질 수 있다는 것을 이해해야 할 것이다.

본원에서 사용된 바와 같이, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 고정되지만, 접지에 직접 연결되지 않은 전기 회로의 노드를 말한다. 따라서, 가상 접지의 전압은 시간적으로 변동될 수 있고, 정상 상태에서 대략 0V로 되돌아 갈 수 있다. 가상 접지는 작동 증폭기와 저항기로 구성된 전압 분배기와 같은 다양한 전자 회로 소자를 사용하여 실행될 수 있다. 다른 실행예도 가능하다. "가상 접지" 또는 "가상으로 접지되는"은 대략 0V에 접지되는 것을 의미한다.

"전자 통신"이라는 용어는 컴포넌트들 간의 전자 흐름을 지원하는 컴포넌트들 사이의 관계를 말한다. 이것은 컴포넌트 간의 직접 연결을 포함하거나 중간 컴포넌트를 포함할 수 있다. 전자 통신의 컴포넌트는 능동적으로 전자 또는 신호를 교환하거나(예: 전원 회로에서) 전자 또는 신호를 활발히 교환하지 않을 수 있지만(예: 전원이 단절된 회로에서) 회로가 통전될 때 전자 또는 신호를 교환하도록 구성 및 작동할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2 개의 컴포넌트는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신한다.

"분리된"이라는 용어는 전자가 현재 컴포넌트들 간에 흐를 수 없는 컴포넌트들 간의 관계를 말하는데, 컴포넌트들 간에 개방 회로가 있다면, 그들은 서로 분리된다. 예를 들어, 스위치에 의해 물리적으로 분리되는 두 개의 컴포넌트는 스위치가 개방될 때, 서로 분리될 수 있다.

메모리 어레이(100)를 포함하여 본 명세서에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 어떤 경우에, 기판은 반도체 웨이퍼, 다른 경우에, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-인슐레이터(SOI) 기판, 또는 다른 기판상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브영역의 도전성은 인, 붕소 또는 비소를 포함하나 이에 한정되지 않는 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 중에, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.

본원에서 논의된 트랜지스터 도는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3-단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예컨대 금속을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(가령, 다수 캐리어가 전자) 인 경우, FET는 n-형 FET로 지칭될 수 있다. 만일, 채널이 p-형(가령, 다수 캐리어가 홀) 인 경우, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 도전성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 각각 양 전압 또는 음 전압을 인가하면 채널이 전도 상태가 될 수 있다. 트랜지스터는 트랜지스터의 스레숄드 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "켜지거나" "활성화"될 수 있다. 트랜지스터의 스레숄드 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.

본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록들, 컴포넌트들, 및 모듈들은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래머블 로직 디바이스, 개별 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트 또는 여기에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로 프로세서는 임의의 종래 프로세서, 컨트롤러, 마이크로컨트롤러 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)로서 구현될 수 있다.

여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 리드 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현 예는 본 개시 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해, 상술한 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 상이한 물리적 위치에 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 또한 배치될 수 있다. 또한, 청구항에 포함된 "또는"은 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 구문으로 시작되는 항목의 목록)에 사용된 바와 같이, 예를 들어 A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록을 나타낸다.

컴퓨터 리드 가능 매체는 컴퓨터 프로그램의 한 장소에서 다른 장소로의 전송을 용이하게 하는 임의의 매체를 포함하는 비-일시적인 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예를 들어, 제한없이, 비-일시적 컴퓨터 리드 가능 매체는 RAM, ROM, 전기적 소거 가능 프로그램 가능 리드 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치 또는 지시 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 전용 컴퓨터 또는 범용 또는 전용 프로세서에 의해 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다.

또한, 임의의 접속은 적절하게 컴퓨터 리드 가능 매체로 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 전파 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 소프트웨어를 전송한 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선(DSL) 또는 적외선, 전파 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 디스크(Disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, DVD(digital versatile disc), 플로피 디스크, 및 블루-레이 디스크를 포함하며, 디스크(disks)는 일반적으로 데이터를 자기적으로 재생하는 반면 디스크(disc)는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합 또한 컴퓨터 리드 가능 매체의 범위 내에 포함된다.

본 명세서의 설명은 당 업자가 본 개시 물을 제조 또는 사용할 수 있도록 제공된다. 당해 기술 분야의 당 업자는 본 개시 내용에 대한 다양한 수정을 쉽게 알 수 있을 것이며, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예 및 설계에 한정되지 않고 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위를 부여 받는다.

Claims

메모리 셀에 제 1 전압을 인가하는 단계;
메모리 셀 및 감지 컴포넌트의 제 1 입력과의 사이에서 이들과 전자 통신하는 제 1 트랜지스터를 상기 제 1 전압의 인가에 적어도 부분적으로 기초하여 비활성화하는 단계;
상기 제 1 트랜지스터를 비활성화하는 것에 적어도 부분적으로 기초하여 상기 감지 컴포넌트를 활성화시키는 단계;
상기 감지 컴포넌트의 활성화에 적어도 부분적으로 기초하여 상기 메모리 셀 및 상기 감지 컴포넌트의 제 2 입력과의 사이에서 이들과 전자 통신하는 제 2 트랜지스터를 활성화하는 단계; 그리고
상기 제 2 트랜지스터를 활성화시키는 단계에 적어도 부분적으로 기초하여 상기 메모리 셀을 가로질러 제 2 전압을 인가하는 단계를 포함함을 특징으로 하는 방법.
제1 항에 있어서, 기준 셀에 제 3 전압을 인가하는 단계; 및 상기 메모리 셀에 상기 제 1 전압을 인가하고 상기 기준 셀에 상기 제 3 전압을 인가하는 것에 적어도 부분적으로 기초하여 상기 기준 셀 및 상기 감지 컴포넌트의 상기 제 2 입력과 전자 통신하는 제 3 트랜지스터를 비활성화하는 단계를 포함함을 특징으로 하는 방법.
제2 항에 있어서, 상기 감지 컴포넌트의 활성화에 적어도 부분적으로 기초하여 상기 기준 셀 및 상기 감지 컴포넌트의 상기 제 1 입력에 전자 통신하는 제 4 트랜지스터를 활성화하는 단계를 더욱 포함함을 특징으로 하는 방법.
제1 항에 있어서, 상기 메모리 셀에 상기 제 2 전압을 인가하는 단계가:
제2 트랜지스터를 통하여 메모리 셀과 전자 통신하는 비트 라인으로 제3 전압을 인가하는 단계로서, 상기 제3 전압이 상기 감지 컴포넌트의 활성화에 적어도 부분적으로 기초하여 상기 감지 컴포넌트의 상기 제 2 입력에서의 전압을 포함하는 제 3 전압을 인가하는 단계; 그리고
상기 제 3 전압을 인가하면서 중첩 기간 동안 상기 메모리 셀과 전자 통신하는 플레이트 라인에 제 4 전압을 인가하는 단계를 더 포함함을 특징으로 하는 방법.
제1 항에 있어서, 상기 메모리 셀에 상기 제 1 전압을 인가하는 단계가:
상기 메모리 셀의 저장 컴포넌트와 전자 통신하는 선택 컴포넌트 그리고 상기 메모리 셀 및 상기 제 1 트랜지스터와 전자 통신하는 비트 라인으로 제 3 전압을 인가하는 단계; 그리고 상기 메모리 셀과 전자 통신하는 플레이트 라인에 제 4 전압을 인가하는 단계를 포함함을 특징으로 하는 방법.
제1 항에 있어서, 상기 메모리 셀은 상기 제 1 전압이 인가되기 전에 제 1 논리 상태를 저장하고 상기 제 2 전압이 인가 된 후 상기 제 1 논리 상태와는 상이한 제 2 논리 상태를 저장하는 것을 특징으로 하는 방법.
제 6항에 있어서, 상기 제 2 전압을 인가 한 후에 상기 메모리 셀에 제 3 전압을 인가하는 단계; 상기 메모리 셀에 상기 제 3 전압을 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀 및 상기 감지 컴포넌트의 상기 제 1 입력과 전자 통신하는 상기 제 1 트랜지스터를 비활성화하는 단계; 상기 제 1 트랜지스터를 비활성화하는 것에 적어도 부분적으로 기초하여 상기 감지 컴포넌트를 활성화시키는 단계; 상기 감지 컴포넌트의 활성화에 적어도 부분적으로 기초하여 상기 메모리 셀 및 상기 감지 컴포넌트의 상기 제 2 입력과 전자 통신하는 상기 제 2 트랜지스터를 활성화시키는 단계; 그리고
상기 제 2 트랜지스터를 활성화하는데 적어도 부분적으로 기초하여 상기 메모리 셀에 제 4 전압을 인가하는 단계 - 상기 메모리 셀은 상기 제 4 전압이 인가 된 후에 상기 제 1 논리 상태를 저장함 -를 포함함을 특징으로 하는 방법.
제 6항에 있어서, 상기 제 2 전압을 인가 한 후에 상기 메모리 셀의 판독 동작을 수행하는 단계를 더 포함하고, 상기 메모리 셀을 판독하는 단계는 상기 제 1 트랜지스터를 비활성화하고 상기 제 2 논리 상태를 저장하는 메모리 셀에 적어도 부분적으로 기초하여 상기 판독 동작을 위해 상기 제 2 트랜지스터를 활성화하는 단계를 더욱 포함함을 특징으로 하는 방법.
제1 항에 있어서, 상기 제 2 트랜지스터를 활성화하는데 적어도 부분적으로 기초하여 카운터의 값을 갱신하는 단계 - 상기 카운터의 값은 상기 메모리 셀을 액세스하기 위해 사용 된 어드레스와 상관됨 - 를 더욱 포함함을 특징으로 하는 방법.
제9 항에 있어서, 상기 카운터의 값을 상기 메모리 셀을 액세스하는데 사용 된 어드레스와 비교하는 단계; 그리고
상기 제 2 전압을 인가 한 후에 상기 메모리 셀의 판독 동작을 수행하는 단계 - 상기 메모리 셀을 판독하는 단계는 상기 카운터의 값과 상기 어드레스의 비교에 적어도 부분적으로 기초하여 상기 제 1 트랜지스터를 비활성화하고 상기 판독 동작을 위해 상기 제 2 트랜지스터를 활성화하는 단계를 더욱 포함함을 특징으로 하는 방법.
비트 라인;
기준 비트 라인;
제 1 입력 라인 및 제 2 입력 라인을 포함하는 감지 컴포넌트;
상기 감지 컴포넌트의 상기 제 1 입력 라인과 상기 비트 라인과의 사이에서 이들과 전자 통신하는 제 1 트랜지스터;
상기 감지 컴포넌트의 상기 제 2 입력 라인과 상기 비트 라인과의 사이에서 이들과 전자 통신하는 제 2 트랜지스터;
상기 감지 컴포넌트의 상기 제 1 입력 라인과 상기 기준 비트 라인과의 사이에서 이들과 전자 통신하는 제 3 트랜지스터; 그리고
상기 감지 컴포넌트의 상기 제 2 입력 라인과 상기 기준 비트 라인과의 사이에서 이들과 전자 통신하는 제 4 트랜지스터를 포함하는 장치.
제11 항에 있어서, 비트 라인과 전자 통신하는 강 유전성 메모리 셀을 더욱 포함함을 특징으로 하는 장치.
제 11항에 있어서, 제 1 트랜지스터, 제 2 트랜지스터 및 비트 라인이 제 1 공통 노드를 공유하며, 제1 트랜지스터가 감지 컴포넌트의 제 1 공통 노드와 제 1 입력 라인 사이에 물리적으로 또는 전기적으로 존재하며, 제 2 트랜지스터는 감지 컴포넌트의 제 1 공통 노드와 제 2 입력 라인 사이에 물리적으로 또는 전기적으로 존재하고, 그리고
제3 트랜지스터, 제4 트랜지스터, 그리고 기준 비트 라인이 감지 컴포넌트의 제2 공통 노드를 공유하며, 상기 제3 트랜지스터가 상기 감지 컴포넌트의 제1 입력 라인과 제2 공통 노드 사이에서 물리적으로 또는 전기적으로 존재하고, 제4 트랜지스터가 상기 감지 컴포넌트의 상기 제 2 입력 라인과 제2 공통 노드 사이에서 물리적으로 또는 전기적으로 존재함을 특징으로 하는 장치.
제11항에 있어서, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터는 감지 컴포넌트 외부에 존재함을 특징으로 하는 장치.
액세스 라인;
기준 라인;
제 1 입력 라인 및 제 2 입력 라인을 포함하는 감지 컴포넌트;
상기 감지 컴포넌트의 제1 입력 라인과 액세스 라인과의 사이에서 이들과 전자 통신하는 제 1 트랜지스터;
상기 감지 컴포넌트의 제2 입력 라인과 액세스 라인과의 사이에서 이들과 전자 통신하는 제 2 트랜지스터;
상기 기준 라인 및 상기 감지 컴포넌트의 제 1 입력 라인과의 사이에서 이들과 전자 통신하는 제 3 트랜지스터;
상기 기준 라인 및 상기 감지 컴포넌트의 제 2 입력 라인과의 사이에서 이들과 전자 통신하는 제 4 트랜지스터;
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터와 전자 통신하는 제 1 세트 제어 라인;
상기 제 2 트랜지스터 및 상기 제 4 트랜지스터와 전자 통신하는 제 2 세트 제어 라인; 그리고
제 1 세트의 제어 라인 및 제 2 세트의 제어 라인과 전자 통신하는 카운터를 포함함을 특징으로 하는 장치.
제15항에 있어서, 상기 카운터는 비 휘발성 래치를 포함하는 장치.
메모리 셀;
감지 컴포넌트;
상기 메모리 셀 및 상기 감지 컴포넌트의 제1 입력과의 사이에서 이들과 전자 통신하는 제1 트랜지스터;
상기 메모리 셀 및 상기 감지 컴포넌트의 제2 입력과의 사이에서 이들과 전자 통신하는 제2 트랜지스터; 그리고
상기 메모리 셀, 제1 트랜지스터, 제2 트랜지스터, 그리고 감지 컴포넌트와 전자 통신하는 제어기로서, 상기 제어기가 장치로 하여금: 상기 메모리 셀, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터 및 상기 감지 컴포넌트와 전자 통신하게 하는 제어기를 포함하고, 상기 제어기가 상기 장치로 하여금,
상기 메모리 셀에 인가되는 제 1 전압에 응답하여 상기 제 1 트랜지스터를 비활성화시키도록 하고;
상기 제 1 트랜지스터를 비활성화시키는 것에 응답하여 상기 감지 컴포넌트를 활성화하게 하며;
상기 감지 컴포넌트를 활성화시키는 것에 응답하여 상기 제 2 트랜지스터를 활성화시키고; 그리고
상기 제 2 트랜지스터를 활성화 시키는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 제 2 전압을 인가하게 하도록 구성되는, 장치.
제 17항에 있어서, 상기 제어기는 상기 장치로 하여금,
상기 메모리 셀에 상기 제 1 전압을 인가하게 하도록 하고 - 상기 제 1 트랜지스터는 상기 제 1 전압이 인가될 때 활성화 상태에 있음 -; 그리고
상기 제 1 트랜지스터를 활성화하는데 적어도 부분적으로 기초하여 상기 메모리 셀에 제 3 전압을 인가하게 하도록 더욱 구성되는, 장치.
제 17항에 있어서,
기준 셀; 감지 컴포넌트 제 2 입력 및 기준 셀과 전자 통신 상태에 있는 제 3 트랜지스터를 더 포함하고, 상기 제어기는 상기 장치로 하여금, 상기 기준 셀에 제 3 전압을 인가하게 하고; 그리고 상기 제 1 전압이 상기 메모리 셀에 인가되는 것에 응답하여 상기 제 3 트랜지스터를 비활성화하고 상기 제 3 전압을 상기 기준 셀에 인가하게 하도록 더욱 구성되는, 장치 .
제 19항에 있어서,
감지 컴포넌트의 제1 입력 및 기준 셀과 전자 통신하는 제 4 트랜지스터를 더 포함하며, 상기 제어기는 상기 장치로 하여금, 감지 컴포넌트를 활성화시키는 것에 응답하여 제 4 트랜지스터를 활성화하도록 더욱 구성되는, 장치.
제 17항에 있어서, 카운터를 더 포함하며, 상기 제어기는 상기 장치로 하여금, 상기 제 2 트랜지스터를 활성화하는 것에 응답하여 상기 카운터의 값을 업데이트하도록 더 구성되며, 상기 카운터의 값은 상기 메모리 셀을 액세스하기 위해 사용된 어드레스와 상관됨을 특징으로 하는 장치.
삭제
삭제
삭제
삭제