KR102052459B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR102052459B1
KR102052459B1 KR1020130029305A KR20130029305A KR102052459B1 KR 102052459 B1 KR102052459 B1 KR 102052459B1 KR 1020130029305 A KR1020130029305 A KR 1020130029305A KR 20130029305 A KR20130029305 A KR 20130029305A KR 102052459 B1 KR102052459 B1 KR 102052459B1
Authority
KR
South Korea
Prior art keywords
lead
mold
semiconductor device
tip
die
Prior art date
Application number
KR1020130029305A
Other languages
English (en)
Other versions
KR20130106327A (ko
Inventor
가쯔히또 가마찌
다까노리 오끼따
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20130106327A publication Critical patent/KR20130106327A/ko
Application granted granted Critical
Publication of KR102052459B1 publication Critical patent/KR102052459B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48739—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48839—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

파워 트랜지스터를 구성하는 반도체 장치의 제조 수율을 향상시킨다. 제1 리드의 선단부(LE1c), 제2 리드의 선단부(LE2c) 및 제3 리드의 선단부(LE3c)를, 스팽킹 금형(SDM1)을 사용하여 성형할 때, 제1 리드의 선단부(LE1c), 제2 리드의 선단부(LE2c) 및 제3 리드의 선단부(LE3c)를, 하부 금형(SD1)의 압압면에 형성된 돌기부의 상면과 상부 금형(SU1)의 압압면에 형성된 홈부의 저면에서 압압하고, 제2 리드의 굽힘부 및 제3 리드의 굽힘부를, 하부 금형(SD1)이 평탄한 압압면과 상부 금형(SU1)이 평탄한 압압면에서 압압한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 예를 들어 복수의 리드(외부 단자)를 갖고, 파워 트랜지스터를 구성하는 반도체 장치에 적절하게 이용할 수 있는 것이다.
반도체 장치에 구비되는 복수의 리드(외부 단자)를 배선 기판에 형성된 복수의 장착 구멍에 삽입해서 접속할 때에는, 리드 형상을 가공하여, 장착 구멍의 피치와 리드의 피치를 일치시킬 필요가 있다.
예를 들어 일본 특허 공개 소62-237717호 공보(특허문헌 1)에는, 리드의 근원을 근원 압박 아암으로 누르고, 리드의 선단을 선단 압박 아암으로 누르고, 다음에, 리드 지지대를 좌우로 밀어젖히면서 가공 아암의 선단이 하강함으로써, 리드의 중간부를 가공 아암으로 구부리는 리드의 가공 방법이 개시되어 있다. 리드를 누르는 받침대에는, 리드의 근원, 리드의 중간부 및 리드의 선단을 각각 고정하는 벽을 갖고 있다.
또한, 일본 특허 공개 평8-46106호 공보(특허문헌 2)에는, 외부 단자용 굽힘 가공 장치에 있어서, 하단부의 테이퍼부가 가동 주체의 테이퍼 구멍에 인터럽트하고, 가동 주체를 좌우로 펴서 넓힘으로써, 걸림 결합 부재의 걸림 결합 테두리가 반도체 소자의 외부 단자에 걸어 결합하고, 외부 단자가 오목부의 절곡형부를 따라서 크랭크 형상으로 소성 변형되는 방법이 개시되어 있다.
일본 특허 공개 소62-237717호 공보 일본 특허 공개 평8-46106호 공보
예를 들어 3개의 리드(외부 단자)를 갖는 반도체 장치에 있어서, 외측의 2개의 리드는, 반도체 칩을 밀봉하는 수지 밀봉체로부터 돌출된 근원부, 선단부 및 근원부와 선단부 사이의 굽힘부를 갖는다. 그러나, 리드 형상을 가공할 때의 선단부의 변형에 의해, 리드 형상의 제품 규격을 만족할 수 없어, 반도체 장치의 제조 수율이 저하된다고 하는 과제가 발생하고 있었다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 변형된 리드의 선단부를 정렬시킬 때, 리드의 선단부뿐만 아니라, 리드의 굽힘부도 금형으로 압압한다.
일 실시 형태에 따르면, 반도체 장치의 제조 수율을 향상시킬 수 있다.
도 1의 (a) 및 도 1의 (b)는 각각 실시 형태 1에 의한 3단자의 반도체 장치의 정면도 및 배면도이다.
도 2는 실시 형태 1에 의한 3단자의 반도체 장치의 측면도이다.
도 3은 실시 형태 1에 의한 3단자의 반도체 장치의 저면도이다.
도 4는 실시 형태 1에 의한 반도체 장치의 제조 방법의 공정도이다.
도 5는 실시 형태 1에 의한 리드 프레임의 외형의 일례를 나타내는 주요부 평면도이다.
도 6의 (a)는 실시 형태 1에 의한 리드 프레임 도금 공정에 있어서의 반도체 장치의 일부를 확대해서 도시하는 주요부 평면도(정면도), 도 6의 (b)는 도 6의 (a)의 A-A선을 따른 주요부 단면도이다.
도 7의 (a)는 실시 형태 1에 의한 펠릿 부착 공정에 있어서의 반도체 장치의 일부를 확대해서 도시하는 주요부 평면도(정면도), 도 7의 (b)는 도 7의 (a)의 A-A선을 따른 주요부 단면도이다.
도 8의 (a)는 실시 형태 1에 의한 와이어 본딩 공정에 있어서의 반도체 장치의 일부를 확대해서 도시하는 주요부 평면도(정면도), 도 8의 (b)는 도 8의 (a)의 A-A선을 따른 주요부 단면도이다.
도 9의 (a)는 실시 형태 1에 의한 몰드 공정에 있어서의 반도체 장치의 주요부 평면도(정면도), 도 9의 (b)는 도 9의 (a)의 A-A선을 따른 주요부 단면도이다.
도 10은 실시 형태 1에 의한 타이 바 절단 공정에 있어서의 반도체 장치의 주요부 평면도(정면도)이다.
도 11은 실시 형태 1에 의한 리드 절단 공정에 있어서의 반도체 장치의 주요부 평면도(정면도)이다.
도 12는 실시 형태 1에 의한 리드 도금 공정에 있어서의 반도체 장치의 주요부 평면도(정면도)이다.
도 13은 실시 형태 1에 의한 마킹 공정에 있어서의 반도체 장치의 주요부 평면도(배면도)이다.
도 14는 실시 형태 1에 의한 리드 굽힘 공정에 있어서의 반도체 장치의 주요부 평면도(정면도)이다.
도 15는 실시 형태 1에 의한 리드 굽힘 공정에 있어서의 가공 전의 성형 금형 및 반도체 장치를 도시하는 주요부 평면도이다.
도 16은 실시 형태 1에 의한 리드 굽힘 공정에 있어서의 가공 전의 성형 금형 및 반도체 장치를 도시하는 주요부 단면도(도 15의 B-B선을 따른 주요부 단면도)이다.
도 17은 실시 형태 1에 의한 리드 굽힘 공정에 있어서의 가공 중의 성형 금형 및 반도체 장치를 도시하는 주요부 평면도이다.
도 18은 실시 형태 1에 의한 리드 굽힘 공정에 있어서의 가공 중의 성형 금형 및 반도체 장치를 도시하는 주요부 단면도(도 17의 B-B선을 따른 주요부 단면도)이다.
도 19는 실시 형태 1에 의한 리드 굽힘 공정에 있어서의 가공 후의 성형 금형 및 반도체 장치를 도시하는 주요부 평면도이다.
도 20은 실시 형태 1에 의한 리드 굽힘 공정에 있어서의 가공 후의 성형 금형 및 반도체 장치를 도시하는 주요부 단면도(도 19의 B-B선을 따른 주요부 단면도)이다.
도 21은 실시 형태 1에 의한 리드 선단 정렬 공정에 있어서의 반도체 장치의 주요부 평면도(정면도)이다.
도 22는 실시 형태 1에 의한 리드 선단 정렬 공정에 있어서의 스팽킹(spanking) 금형의 하부 금형 및 반도체 장치를 도시하는 주요부 평면도이다.
도 23은 실시 형태 1에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 상부 금형 및 반도체 장치를, 상부 금형을 통해서 도시하는 주요부 평면도이다.
도 24는 실시 형태 1에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 선단부를 도시하는 주요부 단면도이다.
도 25는 실시 형태 1에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부를 도시하는 주요부 단면도이다.
도 26은 실시 형태 1에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부의 다른 예를 나타내는 주요부 단면도이다.
도 27은 실시 형태 2에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 하부 금형 및 반도체 장치를 도시하는 주요부 평면도이다.
도 28은 실시 형태 2에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 상부 금형 및 반도체 장치를, 상부 금형을 통해서 도시하는 주요부 평면도이다.
도 29는 실시 형태 2에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 선단부를 도시하는 주요부 단면도이다.
도 30은 실시 형태 2에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부를 도시하는 주요부 단면도이다.
도 31은 실시 형태 2에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부의 다른 예를 나타내는 주요부 단면도이다.
도 32의 (a) 및 도 32의 (b)는 각각 실시 형태 2의 변형예에 의한 5단자의 반도체 장치의 정면도 및 저면도이다.
도 33은 실시 형태 2의 변형예에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 하부 금형 및 반도체 장치를 도시하는 주요부 평면도이다.
도 34는 실시 형태 2의 변형예에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 상부 금형 및 반도체 장치를, 상부 금형을 통해서 도시하는 주요부 평면도이다.
도 35는 실시 형태 2의 변형예에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 선단부를 도시하는 주요부 단면도이다.
도 36은 실시 형태 2의 변형예에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부를 도시하는 주요부 단면도이다.
도 37은 실시 형태 2의 변형예에 의한 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부의 다른 예를 나타내는 주요부 단면도이다.
도 38의 (a)는 본 발명자들이 검토한 리드 선단 정렬 공정에 있어서의 스팽킹 금형 및 반도체 장치를, 상부 금형을 통해서 도시하는 주요부 평면도, 도 38의 (b)는 도 38의 (a)의 C-C선을 따른 주요부 단면도이다.
이하의 실시 형태에 있어서, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이거나 이하이어도 좋다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수가 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 이하의 실시 형태에서 사용하는 도면에 있어서는, 평면도라도 도면을 보기 쉽게 하기 위해 해칭을 긋는 경우도 있다. 또한, 이하의 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일 기능을 갖는 것은 원칙으로서 동일한 부호를 부여하고, 그 반복된 설명은 생략한다. 이하, 본 실시 형태를 도면에 기초하여 상세하게 설명한다.
(상세한 과제, 효과)
예를 들어 3단자의 반도체 장치(PT0)는, 도 38에 도시하는 바와 같이, 반도체 칩(도시는 생략)을 밀봉하는 수지 밀봉체(밀봉체)(RS)의 하면(저면, 하단)으로부터 3개의 리드(외부 단자), 즉 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)가 돌출된 구조를 갖는다.
반도체 칩은, 제1 리드(LE1)와 연결하는 칩 탑재부에 탑재되어 있고, 반도체 칩에는, 예를 들어 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 형성되어 있다. 제1 리드(LE1)는 파워 MOSFET의 드레인과 전기적으로 접속하고, 제2 리드(LE2)는 파워 MOSFET의 게이트와 전기적으로 접속하고, 제3 리드(LE3)는 파워 MOSFET의 소스와 전기적으로 접속하고 있다.
제2 리드(LE2) 및 제3 리드(LE3)는 서로 이격해서 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다. 또한, 제2 리드(LE2)와 제3 리드(LE3) 사이에, 제2 리드(LE2) 및 제3 리드(LE3)와 각각 이격해서 제1 리드(LE1)가 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다. 따라서, 제2 리드(LE2) 및 제3 리드(LE3)는 각각 제1 리드(LE1)와 이격하여, 제1 리드(LE1)의 외측에 위치한다.
제1 리드(LE1)는, 수지 밀봉체(RS)의 하면에 접하는 직선적 형상의 근원부(제1 부분)(LE1a) 및 근원부(LE1a)와 연결하는 직선적 형상의 선단부(제3 부분)(LE1c)로 구성된다.
한편, 제2 리드(LE2)는, 수지 밀봉체(RS)의 하면에 접하는 직선적 형상의 근원부(제1 부분)(LE2a), 직선적 형상의 선단부(제3 부분)(LE2c) 및 일단부를 근원부(LE2a)와 연결하고, 타단부를 선단부(LE2c)와 연결하는 굽힘부(제2 부분)(LE2b)로 구성된다. 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치(간격)는, 제1 리드(LE1)의 근원부(LE1a)와 제2 리드(LE2)의 근원부(LE2a)의 피치보다도 크다.
마찬가지로, 제3 리드(LE3)는, 수지 밀봉체(RS)의 하면에 접하는 직선적 형상의 근원부(제1 부분)(LE3a), 직선적 형상의 선단부(제3 부분)(LE3c) 및 일단부를 근원부(LE3a)와 연결하고, 타단부를 선단부(LE3c)와 연결하는 굽힘부(제2 부분)(LE3b)로 구성된다. 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치는, 제1 리드(LE1)의 근원부(LE1a)와 제3 리드(LE3)의 근원부(LE3a)의 피치보다도 크다.
이와 같이 제2 리드(LE2) 및 제3 리드(LE3)에 굽힘부를 형성하는 것은, 3단자의 반도체 장치(PT0)가 실장되는 배선 기판에 형성된 장착 구멍의 피치와, 3단자의 반도체 장치(PT0)에 구비되는 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 동일하게 하기 위해서이다.
그러나, 상기 3단자의 반도체 장치(PT0)를 제조할 때에는, 이하에 설명하는 다양한 기술적 과제가 존재한다.
(1) 제2 리드(LE2) 및 제3 리드(LE3)에 각각 굽힘부(LE2b, LE3b)를 형성할 때, 그 굽힘부(LE2b, LE3b)에 잔존한 가공 왜곡에 의해, 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE2c, LE3c)도 변형된다. 그로 인해, 그 후의 공정에 있어서, 변형된 선단부(LE2c, LE3c)를 직선적 형상으로 정렬시킬 필요가 있다. 따라서, 예를 들어 전술한 도 38에 도시하는 바와 같이, 하부 금형(SD0) 및 상부 금형(SU0)을 구비하는 스팽킹 금형(SDM0)을 사용하고, 하부 금형(SD0)이 평평한 상면과 상부 금형(SU0)이 평평한 하면에서 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1c, LE2c, LE3c)를 압압한다. 이에 의해, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1c, LE2c, LE3c)를 정렬시켰다.
그러나, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 길이가 길어지면, 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 반도체 장치(PT0)가 실장되는 배선 기판에 형성된 장착 구멍의 피치와 동일하게 하는 것이 어려워진다.
이것은, 이하의 이유에 의한다. 즉, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1c, LE2c, LE3c)의 비정렬은, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)에 잔존하는 가공 왜곡에 의해 발생하는 것이다. 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)에 잔존하는 가공 왜곡량은, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 길이를 길게 해도 현저한 증가는 보이지 않고, 거의 동일하다. 그러나, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 길이가 길어진 만큼, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1c, LE2c, LE3c)끼리는 점점 이격되어 간다(정렬되기 어려워져 간다). 이것이 그 이유이다.
(2) 또한, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 단면 형상은 사각형이다. 그로 인해, 제2 리드(LE2) 및 제3 리드(LE3)에 굽힘부(LE2b, LE3b)를 형성할 때, 제2 리드(LE2) 및 제3 리드(LE3)의 굽힘부(LE2b, LE3b)의 코너부에 가공 왜곡이 집중하기 쉬워지므로, 단면 형상이 원형의 리드(예를 들어 특허문헌 1 참조)와 비교하면, 제2 리드(LE2) 및 제3 리드(LE3)의 선단부(LE2c, LE3c)의 변형량이 커진다.
(3) 또한 최근, 반도체 장치(PT0)의 실장 수율을 확보하기 위해, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1c, LE2c, LE3c)의 편차의 관리값(규격)이 작아지고 있고, 전술한 스팽킹 금형(SDM0)에서는 요구되는 관리값을 충족시킬 수 없어, 반도체 장치(PT0) 자체의 제조 수율의 저하가 현저해져 왔다.
본 실시 형태에서는, 복수의 리드를 구비하는 반도체 장치, 특히 3단자의 파워 트랜지스터 및 5단자의 파워 트랜지스터에 있어서, 복수의 리드의 선단부의 서로의 피치를 규격값 내로 함(리드 선단부의 비정렬을 작게 함)으로써, 반도체 장치의 제조 수율을 향상시킬 수 있는 기술을 개시한다.
(실시 형태 1)
≪반도체 장치≫
본 실시 형태 1에 의한 복수의 리드를 구비하는 반도체 장치의 구조를 도 1 내지 도 3을 사용하여 설명한다. 여기서는, 복수의 리드를 구비하는 반도체 장치로서, 3단자의 반도체 장치를 예시한다. 도 1의 (a) 및 도 1의 (b)는 각각 3단자의 반도체 장치의 정면도 및 배면도, 도 2는 3단자의 반도체 장치의 측면도, 도 3은 3단자의 반도체 장치의 저면도이다.
도 1 내지 도 3에 도시하는 바와 같이, 3단자의 반도체 장치(PT1)는, 반도체 칩(도시는 생략)을 밀봉하는 수지 밀봉체(밀봉체)(RS)의 하면(저면, 하단)으로부터 3개의 리드(외부 단자), 즉 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)가 돌출된 구조를 갖는다.
반도체 칩은, 제1 리드(LE1)와 연결하는 칩 탑재부에 탑재되어 있고, 반도체 칩에는, 예를 들어 파워 트랜지스터가 형성되어 있다. 여기서는, 파워 트랜지스터 중, 파워 MOSFET를 예시한다. 따라서, 제1 리드(LE1)는 파워 MOSFET의 드레인과 전기적으로 접속하고, 제2 리드(LE2)는 파워 MOSFET의 게이트와 전기적으로 접속하고, 제3 리드(LE3)는 파워 MOSFET의 소스와 전기적으로 접속하고 있다. 다른 표현을 하면, 제1 리드(LE1)는 드레인 리드, 제2 리드(LE2)는 게이트 리드 및 제3 리드(LE3)는 소스 리드라고도 말할 수 있다.
제2 리드(LE2) 및 제3 리드(LE3)는 서로 이격해서 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다. 또한, 제2 리드(LE2)와 제3 리드(LE3) 사이에, 제2 리드(LE2) 및 제3 리드(LE3)와 각각 이격해서 제1 리드(LE1)가 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다. 따라서, 제2 리드(LE2) 및 제3 리드(LE3)는 각각 제1 리드(LE1)와 이격하여, 제1 리드(LE1)의 외측에 위치한다. 또한, 여기서는 제1 리드(LE1)가, 제2 리드(LE2)와 제3 리드(LE3) 사이에 배치된 구조를 예로 들어 설명하고 있지만, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 배치는, 이에 한정되는 것은 아니다.
제1 리드(LE1)는, 수지 밀봉체(RS)의 하면에 접하는 직선적 형상의 근원부(제1 부분)(LE1a) 및 근원부(LE1a)와 연결하는 직선적 형상의 선단부(제3 부분)(LE1c)로 구성된다. 또한, 선단부(LE1c)는 배선 기판에 형성된 장착 구멍에 삽입되고, 땜납 등을 통해서 전기적으로 접속되는 부위이다.
한편, 제2 리드(LE2)는, 수지 밀봉체(RS)의 하면에 접하는 직선적 형상의 근원부(제1 부분)(LE2a), 직선적 형상의 선단부(제3 부분)(LE2c) 및 일단부를 근원부(LE2a)와 연결하고, 타단부를 선단부(LE2c)와 연결하는 굽힘부(제2 부분)(LE2b)로 구성된다. 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치는, 제1 리드(LE1)의 근원부(LE1a)와 제2 리드(LE2)의 근원부(LE2a)의 피치보다도 크다. 또한, 선단부(LE2c)는 배선 기판에 형성된 장착 구멍에 삽입되고, 땜납 등을 통해서 전기적으로 접속되는 부위이다.
마찬가지로, 제3 리드(LE3)는, 수지 밀봉체(RS)의 하면에 접하는 직선적 형상의 근원부(제1 부분)(LE3a), 직선적 형상의 선단부(제3 부분)(LE3c) 및 일단부를 근원부(LE3a)와 연결하고, 타단부를 선단부(LE3c)와 연결하는 굽힘부(제2 부분)(LE3b)로 구성된다. 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치는, 제1 리드(LE1)의 근원부(LE1a)와 제3 리드(LE3)의 근원부(LE3a)의 피치보다도 크다. 또한, 선단부(LE3c)는 배선 기판에 형성된 장착 구멍에 삽입되고, 땜납 등을 통해서 전기적으로 접속되는 부위이다.
또한, 3단자의 반도체 장치(PT1)에 구비되는 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치는 동일하다.
이와 같이 제2 리드(LE2) 및 제3 리드(LE3)에 각각 굽힘부(LE2b, LE3b)를 형성하는 것은, 3단자의 반도체 장치(PT1)가 실장되는 배선 기판 등에 형성된 장착 구멍의 피치와, 3단자의 반도체 장치(PT1)에 구비되는 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 동일하게 하기 위해서이다.
제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 단면 형상은 사각형이다. 이하의 설명에 있어서는, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각 면을 정면(제1면), 배면(제2면), 측면(제3면) 및 저면(제4면)이라고 한다. 정면은 도 2 및 도 3에 부호 F로 나타내는 면이다. 배면은 도 2 및 도 3에 부호 R로 나타내는 면이며, 정면의 반대측의 면이다. 측면은 도 1의 (b) 및 도 3에 부호 S로 나타내는 면이며, 저면은 도 1의 (b) 및 도 3에 부호 B로 나타내는 면이다.
제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 단면에서 보았을 때의 정면측 및 배면측의 1변의 길이[도 1의 (a) 및 도 3에 부호 LEW로 나타내는 리드 폭]는, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 단면에서 보았을 때의 측면측의 1변의 길이[도 2 및 도 3에 부호 LET로 나타내는 리드 두께(내부 깊이)]보다도 길다. 예를 들어 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 단면에서 보았을 때의 정면측 및 배면측의 1변의 길이[리드 폭(LEW)]는, 0.5㎜이다. 또한, 예를 들어 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 단면에서 보았을 때의 측면측의 1변의 길이[리드 두께(LET)]는, 0.4㎜이다.
도 1의 (a)에 도시하는 바와 같이, 수지 밀봉체(RS)의 하면으로부터 돌출된 제1 리드(LE1)의 리드 길이(L1)는, 제1 리드(LE1)가 연장되는 방향에 있어서의 수지 밀봉체(RS)의 밀봉체 길이(L2)의 2배 이상이다. 예를 들어 수지 밀봉체(RS)의 하면으로부터 돌출된 제1 리드(LE1)의 리드 길이(L1)는 12.5㎜이고, 수지 밀봉체(RS)의 밀봉체 길이(L2)는 5.0㎜이다.
또한, 도 1의 (a)에 도시하는 바와 같이, 제1 리드(LE1)의 단면에 있어서의 중심으로부터 제2 리드(LE2)의 선단부(LE2c)의 단면에 있어서의 중심까지의 피치(P1)는, 예를 들어 (2.5+0.4)㎜ 내지 (2.5-0.1)㎜의 범위이다. 마찬가지로, 제1 리드(LE1)의 단면에 있어서의 중심으로부터 제3 리드(LE3)의 선단부(LE3c)의 단면에 있어서의 중심까지의 피치(P2)는, 예를 들어 (2.5+0.4)㎜ 내지 (2.5-0.1)㎜의 범위이다.
≪반도체 장치의 제조 방법≫
다음에, 본 실시 형태 1에 의한 3단자의 반도체 장치(PT1)의 제조 방법을 도 4 내지 도 26을 사용하여 공정순으로 설명한다. 여기서 설명하는 3단자의 반도체 장치(PT1)를 구성하는 반도체 칩으로서, 파워 트랜지스터가 형성된 반도체 칩을 예시한다. 또한, 그 파워 트랜지스터로서, 파워 MOSFET를 예시한다.
도 4는 반도체 장치의 제조 방법의 공정도이다. 도 5는 리드 프레임의 외형의 일례를 나타내는 주요부 평면도이다. 도 6의 (a) 및 도 6의 (b)는 각각 리드 프레임 도금 공정에 있어서의 반도체 장치의 일부를 확대해서 도시하는 주요부 평면도 및 도 6의 (a)의 A-A선을 따른 주요부 단면도이다. 도 7의 (a) 및 도 7의 (b)는 각각 펠릿 부착 공정에 있어서의 반도체 장치의 일부를 확대해서 도시하는 주요부 평면도 및 도 7의 (a)의 A-A선을 따른 주요부 단면도이다. 도 8의 (a) 및 도 8의 (b)는 각각 와이어 본딩 공정에 있어서의 반도체 장치의 일부를 확대해서 도시하는 주요부 평면도 및 도 8의 (a)의 A-A선을 따른 주요부 단면도이다. 또한, 도 6의 (a), 도 7의 (a) 및 도 8의 (a)에서는, 1개의 단위 프레임의 수지 밀봉 부분에 해당하는 영역만을 도시하고 있다.
도 9의 (a) 및 도 9의 (b)는 각각 몰드 공정에 있어서의 반도체 장치의 주요부 평면도 및 도 9의 (a)의 A-A선을 따른 주요부 단면도이다. 도 10은 타이 바 절단 공정에 있어서의 반도체 장치의 주요부 평면도이다. 도 11은 리드 절단 공정에 있어서의 반도체 장치의 주요부 평면도이다. 도 12는 리드 도금 공정에 있어서의 반도체 장치의 주요부 평면도이다. 도 13은 마킹 공정에 있어서의 반도체 장치의 주요부 평면도이다.
도 14는 리드 굽힘 공정에 있어서의 반도체 장치의 주요부 평면도이다. 도 15는 리드 굽힘 공정에 있어서의 가공 전의 성형 금형 및 반도체 장치를 도시하는 주요부 평면도, 도 16은 리드 굽힘 공정에 있어서의 가공 전의 성형 금형 및 반도체 장치를 도시하는 주요부 단면도(도 15의 B-B선을 따른 주요부 단면도)이다. 도 17은 리드 굽힘 공정에 있어서의 가공 중의 성형 금형 및 반도체 장치를 도시하는 주요부 평면도, 도 18은 리드 굽힘 공정에 있어서의 가공 중의 성형 금형 및 반도체 장치를 도시하는 주요부 단면도(도 17의 B-B선을 따른 주요부 단면도)이다. 도 19는 리드 굽힘 공정에 있어서의 가공 후의 성형 금형 및 반도체 장치를 도시하는 주요부 평면도, 도 20은 리드 굽힘 공정에 있어서의 가공 후의 성형 금형 및 반도체 장치를 도시하는 주요부 단면도(도 19의 B-B선을 따른 주요부 단면도)이다.
도 21은 리드 선단 정렬 공정에 있어서의 반도체 장치의 주요부 평면도이다. 도 22는 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 하부 금형 및 반도체 장치를 도시하는 주요부 평면도, 도 23은 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 상부 금형 및 반도체 장치를, 상부 금형을 통해서 도시하는 주요부 평면도, 도 24는 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 선단부를 도시하는 주요부 단면도, 도 25는 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부를 도시하는 주요부 단면도이다. 도 26은 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부의 다른 예를 나타내는 주요부 단면도이다.
<반도체 칩 준비 공정>
반도체 웨이퍼의 회로 형성면(표면)에 복수의 파워 MOSFET를 형성한다. 복수의 파워 MOSFET는 전공정 또는 확산 공정이라고 불리는 제조 공정에 있어서, 소정의 제조 프로세스에 따라서 반도체 웨이퍼에 칩 단위로 형성된다. 계속해서, 반도체 웨이퍼에 형성된 각 반도체 칩의 양호ㆍ불량을 판정한 후, 반도체 웨이퍼를 다이싱하여, 각 반도체 칩에 개편화한다.
반도체 칩은, 표면 및 이 표면과는 반대측의 이면을 갖고 있다. 반도체 칩의 표면에는, 파워 MOSFET의 게이트에 전기적으로 접속된 본딩 패드(전극 패드, 표면 전극) 및 파워 MOSFET의 소스에 전기적으로 접속된 본딩 패드(전극 패드, 표면 전극)가 형성되어 있다. 반도체 칩의 표면에 형성된 본딩 패드는, 금속막, 예를 들어 알루미늄(Al)으로 이루어지고, 표면 보호막에 형성된 개구부에 의해 노출되어 있다. 또한, 반도체 칩의 이면에는, 파워 MOSFET의 드레인에 전기적으로 접속된 이면 전극이 형성되어 있다.
<리드 프레임 준비 공정>
도 5에 도시하는 바와 같이, 제1면 및 이 제1면과는 반대측의 제2면을 갖고, 금속제의 틀 구조인 리드 프레임(배선 부재)(LF)을 준비한다. 리드 프레임(LF)은, 예를 들어 구리(Cu) 합금 등의 도전성 부재로 이루어진다. 리드 프레임(LF)은, 도 5에 도시하는 제2 방향으로, 반도체 제품 1개분에 해당하는 단위 프레임이 복수 배치된 구성으로 되어 있다. 각 단위 프레임은, 칩 탑재부(SCB) 및 제2 방향과 직교하는 제1 방향으로 연장되고, 서로 이격해서 배치된 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 갖고 있다. 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 단면 형상은 사각형이고, 예를 들어 단면에 있어서의 정면(제1면)측 및 배면(제2면)측의 1변의 길이[전술한 리드 폭(LEW)]는 0.5㎜, 이 변과 직교하는 측면측의 타변의 길이[전술한 리드 두께(LET)]는 0.4㎜이다.
복수의 단위 프레임의 제1 방향의 한쪽의 단부는 보유 지지부(LFH)에 의해 모두 연결 보유 지지되어 있다. 따라서, 제1 리드(LE1)의 일단부, 제2 리드(LE2)의 일단부 및 제3 리드(LE3)의 일단부는 보유 지지부(LFH)에 의해 연결 보유 지지되어 있다. 또한, 복수의 단위 프레임의 제1 방향의 한쪽의 단부와 다른 쪽의 단부 사이에는, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 연결 보유 지지하는 타이 바(TB)가 형성되어 있다.
복수의 단위 프레임의 제1 방향의 다른 쪽의 단부는, 후속 공정에 있어서 반도체 칩이 탑재되고, 수지 밀봉체가 형성되는 본체부가 되는 부분이다. 복수의 단위 프레임의 제1 방향의 다른 쪽의 단부는 개별적으로 분리되어 있고, 제1 리드(LE1)의 타단부는, 후속 공정에 있어서 반도체 칩이 탑재되는 칩 탑재부(SCB)와 연결되어 있다. 각 단위 프레임의 본체부가 되는 부분에서는, 제2 리드(LE2) 및 제3 리드(LE3)가 서로 이격해서 배치되고, 또한, 제2 리드(LE2)와 제3 리드(LE3) 사이에, 제2 리드(LE2) 및 제3 리드(LE3)와 각각 이격해서, 칩 탑재부(SCB) 및 칩 탑재부(SCB)와 연결한 제1 리드(LE1)가 배치되어 있다.
<리드 프레임 도금 공정>
도 6의 (a) 및 도 6의 (b)에 도시하는 바와 같이, 리드 프레임(LF)에 도금 처리를 실시한다. 이에 의해, 리드 프레임(LF)의 제1면에, 예를 들어 은(Ag)으로 이루어지는 도금막(AG)을 형성한다.
<펠릿 부착 공정>
도 7의 (a) 및 도 7의 (b)에 도시하는 바와 같이, 콜릿(CO)에 의해 반도체 칩(SC)을 반송하고, 제1 리드(LE1)의 제1면과 반도체 칩(SC)의 이면을 대향시켜, 각 단위 프레임의 칩 탑재부(SCB)의 제1면 위에 반도체 칩(SC)을 탑재한다. 칩 탑재부(SCB)의 제1면과 반도체 칩(SC)의 이면을, 예를 들어 금-주석(Au-Sn) 공정 접합 등으로 접합한다. 이에 의해, 반도체 칩(SC)에 형성된 파워 MOSFET의 드레인과 제1 리드(LE1)가 이면 전극을 통해서 전기적으로 접속한다. 또한, 여기서는, 칩 탑재부(SCB)의 제1면과 반도체 칩(SC)의 이면의 접속을, 금-주석(Au-Sn) 공정 접합으로 행하는 방법에 대해서 설명하였지만, 이에 한정되는 것은 아니다. 칩 탑재부(SCB)의 제1면과 반도체 칩(SC)의 이면의 접속은, 그 밖의 도전성 접착재[땜납 또는 은(Ag) 페이스트]로 행해도 좋다.
<와이어 본딩 공정>
도 8의 (a) 및 도 8의 (b)에 도시하는 바와 같이, 예를 들어 열 압착에 초음파 진동을 병용한 네일 헤드 본딩(볼 본딩)법에 의해, 반도체 칩(SC)의 표면에 형성되고, 파워 MOSFET의 게이트와 전기적으로 접속하는 본딩 패드(도시는 생략)와, 본체부가 되는 부분의 제2 리드(LE2)의 제1면을 도전성 부재, 예를 들어 와이어(WG)를 통해서 전기적으로 접속한다. 이에 의해, 파워 MOSFET의 게이트와 제2 리드(LE2)가 본딩 패드 및 와이어(WG)를 통해서 전기적으로 접속된다.
마찬가지로, 반도체 칩(SC)의 표면에 형성되고, 파워 MOSFET의 소스와 전기적으로 접속하는 본딩 패드(도시는 생략)와, 본체부가 되는 부분의 제3 리드(LE3)의 제1면을 도전성 부재, 예를 들어 와이어(WS)를 통해서 전기적으로 접속한다. 이에 의해, 파워 MOSFET의 소스와 제3 리드(LE3)가 본딩 패드 및 와이어(WS)를 통해서 전기적으로 접속된다. 와이어(WG, WS)에는, 금(Au), 구리(Cu) 및 알루미늄(Al) 등의 금속 재료가 사용된다.
<몰드 공정>
도 9의 (a) 및 도 9의 (b)에 도시하는 바와 같이, 반도체 칩(SC)이 배치된 리드 프레임(LF)을 금형 성형기에 세트하고, 온도를 올려서 액상화한 밀봉 수지를 금형 성형기에 압송해서 유입하고, 본체부가 되는 부분을 밀봉 수지로 봉입하여, 1개의 수지 밀봉체(RS)를 형성한다. 계속해서, 예를 들어 175℃의 온도에서 5시간의 열처리[후경화 베이크(post cure bake)]를 실시한다. 이에 의해, 반도체 칩(SC)의 일부(상면 및 측면), 와이어(WG, WS), 칩 탑재부(SCB) 및 본체부가 되는 부분의 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3) 등이 수지 밀봉체(RS)에 의해 밀봉된다. 수지 밀봉체(RS)는, 저응력화를 도모하는 것을 목적으로 하고, 예를 들어 페놀계 경화제, 실리콘 고무 및 다수의 필러(예를 들어 실리카) 등이 첨가된 에폭시계의 열경화성 절연 수지로 이루어진다.
<타이 바 절단 공정>
도 10에 도시하는 바와 같이, 복수의 단위 프레임의 제1 방향의 한쪽의 단부와 다른 쪽의 단부 사이에 형성되고, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 연결 보유 지지하고 있는 타이 바(TB)를, 절단 장치를 사용하여 절단한다.
<리드 절단 공정>
도 11에 도시하는 바와 같이, 복수의 단위 프레임의 제1 방향의 한쪽의 단부를 연결 보유 지지하고 있는 보유 지지부(LFH)를, 절단 장치를 사용하여 절단하고, 개개의 반도체 장치(반도체 제품)(PT1)로 나눈다. 이때, 예를 들어 절단 장치에 구비되는 다이 위에 놓인 리드 프레임(LF)에, 절단 장치에 구비되는 절단 펀치가 내리쳐져, 리드 프레임(LF)의 본체로부터 각 반도체 장치(PT1)가 분리된다.
<리드 도금 공정>
도 12에 도시하는 바와 같이, 수지 밀봉체(RS)로부터 돌출되어 있는 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)에 도금 처리를 실시한다. 이에 의해, 수지 밀봉체(RS)로부터 돌출된 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 표면(정면, 배면, 측면 및 저면)에, 예를 들어 두께 10㎛ 이하의 주석(Sn)계 합금 또는 주석-납(Sn-Pb)계 합금으로 이루어지는 도금막(도시는 생략)을 형성한다. 주석(Sn)계 합금의 경우, 주석-은(Sn-Ag)계 합금, 주석-구리(Sn-Cu)계 합금 또는 주석-비스무트(Sn-Bi)계 합금 등이 있다. 또한, 순주석(Sn)의 경우도 있다.
<마킹 공정>
도 13에 도시하는 바와 같이, 레이저 또는 잉크 등을 사용하여 수지 밀봉체(RS)의 배면에 품명 등을 인쇄한다.
<리드 굽힘(포밍) 공정>
도 14에 도시하는 바와 같이, 성형 금형을 사용하여, 수지 밀봉체(RS)로부터 돌출되어 있는 제2 리드(LE2) 및 제3 리드(LE3)를 소정의 형상으로 가공한다.
우선, 가공 전의 상태를 도 15 및 도 16을 사용하여 설명한다. 도 15 및 도 16에서는 반도체 장치(PT1)를 점선으로 나타내고 있다.
성형 금형에는, 각각의 금형으로 이루어지는 굽힘 다이로 굽힘 펀치가 구비되어 있다. 굽힘 다이는 제1 굽힘 다이(FD1) 및 제2 굽힘 다이(FD2)로 구성되어 있다. 제1 굽힘 다이(FD1)와 제2 굽힘 다이(FD2)의 피치는, 성형 후에, 원하는 제2 리드(LE2)의 선단부(LE2c)와 제3 리드(LE3)의 선단부(LE3c)의 피치가 얻어지도록 설정되어 있다. 굽힘 펀치는 제1 굽힘 펀치(FP1) 및 제2 굽힘 펀치(FP2)로 구성되어 있다.
굽힘 다이와 굽힘 펀치 사이에, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)가 위치하도록, 성형 금형에 반도체 장치(PT1)를 설치한다. 이때, 반도체 장치(PT1)의 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)가 일렬로 배열하는 방향과, 굽힘 다이와 굽힘 펀치가 마주 향하는 방향이 직교하도록, 반도체 장치(PT1)는 설치된다.
다음에, 가공 중의 상태를 도 17 및 도 18을 사용하여 설명한다. 도 17 및 도 18에서는 반도체 장치(PT1)를 점선으로 나타내고 있다.
제1 리드(LE1)와 제2 리드(LE2) 사이에 제1 굽힘 펀치(FP1)의 선단을 삽입하고, 제1 리드(LE1)와 제3 리드(LE3) 사이에 제2 굽힘 펀치(FP2)의 선단을 삽입한다. 또한, 반도체 장치(PT1)의 양측면[제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)가 일렬로 배열하는 방향의 양측]에, 제1 굽힘 다이(FD1) 및 제2 굽힘 다이(FD2)를 이동시킨다.
다음에, 가공 후의 상태를 도 19 및 도 20을 사용하여 설명한다. 도 19 및 도 20에서는 반도체 장치(PT1)를 점선으로 나타내고 있다.
제1 굽힘 펀치(FP1)를 제1 리드(LE1)로부터 이격되는 방향으로 이동시키고, 동시에, 제2 굽힘 펀치(FP2)를 제1 리드(LE1)로부터 이격되는 방향으로 이동시키고, 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 밀어젖힌다. 이에 의해, 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 소정의 피치로 할 수 있다. 이때, 제2 리드(LE2)의 일부가 구부러져 굽힘부(LE2b)가 형성되고, 동시에, 제3 리드(LE3)의 일부가 구부러져 굽힘부(LE3b)가 형성된다.
<리드 선단 정렬(스팽킹) 공정>
리드 굽힘 공정 후의 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)에서는, 구부린 부분[굽힘부(LE2b, LE3b)]에 발생한 가공 왜곡에 의해, 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)가 변형되는(비정렬을 일으킴) 경우가 있다.
따라서, 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 직선적 형상으로 정렬시키기 위해, 스팽킹 금형을 사용하여, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 정렬시킨다. 이에 의해, 도 21에 도시하는 바와 같이, 관리값(규격)에 대해서, 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 만족한 반도체 장치(PT1)를 얻을 수 있다.
우선, 도 22 내지 도 25를 사용하여 스팽킹 금형의 상부 금형 및 하부 금형의 형상을 설명한다.
도 22에 도시하는 하부 금형(제2 금형)(SD1) 및 도 23에 도시하는 상부 금형(제1 금형)(SU1)을 구비하는 스팽킹 금형(SDM1)을 사용한다. 하부 금형(SD1)의 압압면과 상부 금형(SU1)의 압압면 사이에 반도체 장치(PT1)를 끼우고, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 굽힘부(LE2b)와 선단부(LE2c) 및 제3 리드(LE3)의 굽힘부(LE3b)와 선단부(LE3c)를 압압한다. 이에 의해, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 정렬시킨다.
도 22, 도 23 및 도 24에 도시하는 바와 같이, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 압압하는 하부 금형(SD1)의 하부 금형 가이드부(제2 가이드부)(GSD)의 압압면 및 상부 금형(SU1)의 상부 금형 가이드부(제1 가이드부)(GSU)의 압압면은, 빗살 형상으로 되어 있다.
구체적으로는, 하부 금형(SD1)의 하부 금형 가이드부(GSD)의 압압면에는 제1 방향으로 연장되는 3개의 돌기부(볼록부)가 서로 이격해서 형성되어 있다. 돌기부의 측벽은 그 상면에 대해서 대략 수직으로 형성되어 있다. 또한, 상부 금형(SU1)의 상부 금형 가이드부(GSU)의 압압면에는, 하부 금형(SD1)의 하부 금형 가이드부(GSD)에 형성된 상기 3개의 돌기부에 대응하도록, 제1 방향으로 연장되는 3개의 홈부(오목부)가 서로 이격해서 형성되어 있다. 홈부의 측벽은 그 저면에 대해서 대략 수직으로 형성되어 있다.
하부 금형(SD1)의 돌기부의 폭(W1)은 일정하고, 예를 들어 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 단면에 있어서의 정면측(또는 배면측)의 1변의 길이[리드 폭(LEW)] 이상, [리드 폭(LEW)+(리드 폭(LEW)×0.1)×2] 이하로 설정된다. 예를 들어 상기 리드 폭(LEW)이 0.5㎜인 경우, 돌기부의 폭(W1)은 0.5㎜ 이상, 0.6[=0.5+(0.5×0.1)×2]㎜ 이하로 설정된다. 또한, 상부 금형(SU1)의 홈부의 폭(W2)은 일정하고, 하부 금형(SD1)의 돌기부의 폭(W1)보다도 넓게 설정된다.
한편, 도 22, 도 23 및 도 25에 도시하는 바와 같이, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)를 압압하는 하부 금형(SD1)의 하부 금형 고정부(제2 고정부)(FSD)의 압압면 및 상부 금형(SU1)의 상부 금형 고정부(제1 고정부)(FSU)의 압압면은, 평탄하다.
다음에, 전술한 도 22 내지 도 25에 도시한 스팽킹 금형을 사용하여 행하는 리드 선단 정렬의 수순을 설명한다.
우선, 하부 금형(SD1)의 하부 금형 가이드부(GSD)에 형성된 3개의 돌기부의 상면과, 제1 리드(LE1)의 선단부(LE1c)의 배면, 제2 리드(LE2)의 선단부(LE2c)의 배면 및 제3 리드(LE3)의 선단부(LE3c)의 배면을 각각 대향시킨다. 또한, 하부 금형(SD1)의 하부 금형 고정부(FSD)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 배면 및 제3 리드(LE3)의 굽힘부(LE3b)의 배면을 대향시킨다. 그리고, 하부 금형(SD1)의 압압면 위에 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 탑재한다.
다음에, 상부 금형(SU1)의 상부 금형 가이드부(GSU)에 형성된 3개의 홈부의 저면과, 제1 리드(LE1)의 선단부(LE1c)의 정면, 제2 리드(LE2)의 선단부(LE2c)의 정면 및 제3 리드(LE3)의 선단부(LE3c)의 정면을 각각 대향시킨다. 또한, 상부 금형(SU1)의 상부 금형 고정부(FSU)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 정면 및 제3 리드(LE3)의 굽힘부(LE3b)의 정면을 대향시킨다. 그리고, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 압압한다.
이와 같이, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 정렬시킬 때, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)뿐만 아니라, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)도 압압한다. 이에 의해, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)가 정렬되지 않은 원인이라고 생각되는 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)의 가공 왜곡을 해소할(최대한 작게 하거나, 캔슬할) 수 있다. 즉, 바꾸어 말하면, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)를 압압하는 행위에 의해, 각 굽힘부(LE2b, LE3b)에 축적되어 있는 가공 왜곡을 강제적으로 제2 리드(LE2) 및 제3 리드(LE3) 내에 확산시키고, 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)에 그 가공 왜곡의 영향이 가능한 한 미치지 못하도록 하고 있다.
그 결과, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1c, LE2c, LE3c)를 정렬시킬 수 있고, 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 안정화시킬 수 있다.
전술한 실시 형태 1에서는, 하부 금형(SD1)의 하부 금형 가이드부(GSD)의 압압면에 3개의 돌기부가 형성되고, 상부 금형(SU1)의 상부 금형 가이드부(GSU)의 압압면에, 하부 금형(SD1)의 하부 금형 가이드부(GSD)에 형성된 상기 3개의 돌기부에 대응하도록, 3개의 홈부가 형성된 스팽킹 금형(SDM1)을 사용하였지만, 이에 한정되는 것은 아니다.
예를 들어 도 26에 도시하는 바와 같이, 하부 금형(제2 금형)(SD1a)의 하부 금형 가이드부(GSD)의 압압면에 3개의 홈부가 형성되고, 상부 금형(제1 금형)(SU1a)의 상부 금형 가이드부(GSU)의 압압면에, 하부 금형(SD1a)의 하부 금형 가이드부(GSD)에 형성된 상기 3개의 홈부에 대응하도록, 3개의 돌기부가 형성된 스팽킹 금형(SDM1a)을 사용해도 좋다.
이 경우, 우선, 하부 금형(SD1a)의 하부 금형 가이드부(GSD)에 형성된 3개의 홈부의 저면과, 제1 리드(LE1)의 선단부(LE1c)의 배면, 제2 리드(LE2)의 선단부(LE2c)의 배면 및 제3 리드(LE3)의 선단부(LE3c)의 배면을 각각 대향시킨다. 또한, 하부 금형(SD1a)의 하부 금형 고정부(FSD)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 배면 및 제3 리드(LE3)의 굽힘부(LE3b)의 배면을 대향시킨다. 그리고, 하부 금형(SD1a)의 압압면 위에 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 탑재한다.
다음에, 상부 금형(SU1a)의 상부 금형 가이드부(GSU)에 형성된 3개의 돌기부의 상면과, 제1 리드(LE1)의 선단부(LE1c)의 정면, 제2 리드(LE2)의 선단부(LE2c)의 정면 및 제3 리드(LE3)의 선단부(LE3c)의 정면을 각각 대향시킨다. 또한, 상부 금형(SU1a)의 상부 금형 고정부(FSU)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 정면 및 제3 리드(LE3)의 굽힘부(LE3b)의 정면을 대향시킨다. 그리고, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 압압한다.
이상, 설명한 바와 같이, 하부 금형 가이드부(GSD)의 압압면 및 상부 금형 가이드부(GSU)의 압압면에, 돌기부 또는 홈부 중 어느 하나를 형성할지는, 한정되는 것은 아니다.
전술한 스팽킹 금형(SDM1)과 같이, 하부 금형(SD1)의 하부 금형 가이드부(GSD)의 압압면에 돌기부, 상부 금형(SU1)의 상부 금형 가이드부(GSU)의 압압면에 홈부를 형성한 경우는, 도금 부스러기나 이물이 발생해도 하부 금형 가이드부(GSD)의 압압면측이 돌기 형상으로 되어 있으므로, 홈 형상의 경우에 비해 도금 부스러기나 이물이 하부 금형 가이드부(GSD)의 압압면에 퇴적되기 어렵다. 그 결과, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 압압할 때, 전술한 도금 부스러기나 이물의 혼입을 저감시킬 수 있다.
또한, 전술한 스팽킹 금형(SDM1a)과 같이, 하부 금형(SD1a)의 하부 금형 가이드부(GSD)의 압압면에 홈부, 상부 금형(SU1a)의 상부 금형 가이드부(GSU)의 압압면에 돌기부를 형성한 경우는, 하부 금형 가이드부(GSD)의 압압면측이 홈 형상으로 되어 있으므로, 돌기 형상에 비해 반도체 장치(PT1)를 세트할 때, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 안정도가 좋아진다. 그 결과, 안정적으로 하부 금형(SD1a)과 상부 금형(SU1a)에서 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 압압할 수 있다.
또한, 전술한 실시 형태 1에서는, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)를 압압하는 하부 금형(SD1, SD1a)의 하부 금형 고정부(FSD) 및 상부 금형(SU1, SU1a)의 상부 금형 고정부(FSU)의 압압면은, 평면 형상으로 하였지만, 이에 한정되는 것은 아니다. 예를 들어 하부 금형(SD1, SD1a)의 하부 금형 가이드부(GSD) 및 상부 금형(SU1, SU1a)의 상부 금형 가이드부(GSU)의 압압면과 같이 빗살 형상으로 해도 좋다. 하부 금형(SD1, SD1a)의 하부 금형 고정부(FSD) 및 상부 금형(SU1, SU1a)의 상부 금형 고정부(FSU)의 압압면을 빗살 형상으로 한 경우, 상술한 효과 외에, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)의 평면 방향의 굽힘 정밀도도 향상시킬 수 있다.
<선별 공정 및 외관 검사 공정>
다음에, 제품 규격을 따라서 선별하고, 또한 최종 외관 검사를 거쳐서 제품[반도체 장치(PT1)]이 완성된다.
<곤포 공정>
다음에, 캐리어 테이프에 미리 형성되어 있는 오목부에 제품[반도체 장치(PT1)]을 수납한다. 그 후, 예를 들어 캐리어 테이프를 릴에 권취하고, 방습된 주머니에 릴을 수납하고, 출하한다.
이와 같이, 본 실시 형태 1에 의하면, 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 직선적 형상으로 정렬시킬 수 있다. 이에 의해, 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 안정화시킬 수 있다.
(실시 형태 2)
전술한 실시 형태 1과 서로 다른 점은, 반도체 장치의 일 제조 과정인 리드 선단 정렬 공정에 있어서 사용하는 스팽킹 금형의 하부 금형(또는 상부 금형)에 형성된 돌기부 및 상부 금형(또는 하부 금형)에 형성된 홈부의 형상이다. 즉, 전술한 실시 형태 1에서는, 돌기부의 폭 및 홈부의 폭은 모두 일정하게 하였다. 이후에 설명하는 본 실시 형태 2에서는, 돌기부의 폭 및 홈부의 폭은 모두 일정하지 않고, 돌기부 및 홈부의 단면 형상은 테이퍼 형상으로 되어 있다.
이하에 실시 형태 2에 의한 반도체 장치의 제조 방법에 대해서 설명하지만, 리드 선단 정렬 공정 이외의 제조 공정은, 전술한 실시 형태 1과 마찬가지이므로, 여기서는, 리드 선단 정렬 공정에 대해서만 설명한다.
≪반도체 장치의 제조 방법≫
<리드 선단 정렬(스팽킹) 공정>
본 실시 형태 2에 의한 3단자의 반도체 장치의 제조 방법을 도 27 내지 도 31을 사용하여 설명한다. 도 27은 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 하부 금형 및 반도체 장치를 도시하는 주요부 평면도, 도 28은 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 상부 금형 및 반도체 장치를, 상부 금형을 통해서 도시하는 주요부 평면도, 도 29는 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 선단부를 도시하는 주요부 단면도, 도 30은 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부를 도시하는 주요부 단면도이다. 도 31은 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부의 다른 예를 나타내는 주요부 단면도이다.
전술한 바와 같이, 리드 굽힘 공정 후의 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)에서는, 구부린 부분[굽힘부(LE2b, LE3b)]에 발생한 가공 왜곡의 영향에 의해, 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)에 비정렬이 발생하는 경우가 있다.
따라서, 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 직선적 형상으로 정렬시키기 위해, 스팽킹 금형을 사용하여, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 정렬시킨다.
우선, 도 27 내지 도 30을 사용하여 스팽킹 금형의 상부 금형 및 하부 금형의 형상을 설명한다.
도 27에 도시하는 하부 금형(제2 금형)(SD2) 및 도 28에 도시하는 상부 금형(제1 금형)(SU2)을 구비하는 스팽킹 금형(SDM2)을 사용한다. 하부 금형(SD2)의 압압면과 상부 금형(SU2)의 압압면 사이에 반도체 장치(PT1)를 끼우고, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 굽힘부(LE2b)와 선단부(LE2c) 및 제3 리드(LE3)의 굽힘부(LE3b)와 선단부(LE3c)를 압압한다. 이에 의해, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 정렬시킨다.
도 27, 도 28 및 도 29에 도시하는 바와 같이, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c) 및 제3 리드(LE3)의 선단부(LE3c)를 압압하는 하부 금형(SD2)의 하부 금형 가이드부(GSD)의 압압면 및 상부 금형(SU2)의 상부 금형 가이드부(GSU)의 압압면은, 빗살 형상으로 되어 있다.
구체적으로는, 하부 금형(SD2)의 하부 금형 가이드부(GSD)의 압압면에는 제1 방향으로 연장되는 3개의 돌기부(볼록부)가 서로 이격해서 형성되어 있다. 또한, 상부 금형(SU2)의 상부 금형 가이드부(GSU)의 압압면에는, 하부 금형(SD2)의 하부 금형 가이드부(GSD)에 형성된 상기 3개의 돌기부에 대응하도록, 제1 방향으로 연장되는 3개의 홈부(오목부)가 서로 이격해서 형성되어 있다.
하부 금형(SD2)의 돌기부의 폭은 일정하지 않고, 그 단면 형상은 테이퍼 형상으로 되어 있다. 제1 리드(LE1)의 선단부(LE1a), 제2 리드(LE2)의 선단부(LE2a) 및 제3 리드(LE3)의 선단부(LE3a)가 놓이는 돌기부의 상면은 평탄하지만, 돌기부의 상면으로부터 이격됨에 따라서 돌기부의 폭은 넓어진다. 돌기부의 상면의 폭(W4)은, 예를 들어 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 단면에 있어서의 정면측(또는 배면측)의 1변의 길이[리드 폭(LEW)] 이상, {리드 폭(LEW)+[리드 폭(LEW)×0.1]×2} 이하로 설정된다. 예를 들어 상기 리드 폭(LEW)이 0.5㎜인 경우, 돌기부의 상면의 폭(W4)은 0.5㎜ 이상, 0.6[=0.5+(0.5×0.1)×2]㎜ 이하로 설정된다.
또한, 상부 금형(SU2)의 홈부의 폭은 일정하지 않고, 그 단면 형상은 하부 금형(SD2)의 돌기부에 대응하도록, 테이퍼 형상으로 되어 있다. 제1 리드(LE1)의 선단부(LE1a), 제2 리드(LE2)의 선단부(LE2a) 및 제3 리드(LE3)의 선단부(LE3a)를 압압하는 홈부의 저면은 평탄하지만, 홈부의 저면으로부터 이격됨에 따라서 홈부의 폭은 넓어진다. 홈부의 저면의 폭(W5)은, 리드 폭(LEW)보다도 넓게 설정된다.
또한, 하부 금형(SD2)의 돌기부의 양 측벽이 이루는 각도(θ1) 및 상부 금형(SU2)의 홈부의 양 측벽이 이루는 각도(θ2)는 0도보다도 크고, 90도 이하로 설정된다.
이와 같이, 상부 금형(SU2)의 홈부가 테이퍼 형상으로 되어 있음으로써, 전술한 실시 형태 1에서 설명한 스팽킹 금형(SDM1)과 같이, 홈부의 측벽이 그 저면에 대해서 대략 수직으로 된 형상에 비해, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 홈부로의 인입성을 향상시킬 수 있다. 또한, 하부 금형(SD2)의 돌기부가 테이퍼 형상으로 되어 있음으로써, 홈부와 돌기부가 맞물렸을 때, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 상부 금형(SU2)의 홈부의 저면에 원활하게 보낼 수 있다. 이들의 특징은, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 길이가 길어지고, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1a, LE2a, LE3a)의 편차(비정렬)가 크게 되었을 때에, 특히 효과를 발휘한다.
덧붙여, 상기 각도(θ1) 및 각도(θ2)는 90도보다도 작게 하는 편이 낫다. 그렇게 함으로써, 제1 리드(LE1)의 선단부(LE1a), 제2 리드(LE2)의 선단부(LE2a) 및 제3 리드(LE3)의 선단부(LE3a)의 인입 효과를 확보할 수 있다.
또한, 도 27, 도 28 및 도 30에 도시하는 바와 같이, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)를 압압하는 하부 금형(SD2)의 하부 금형 고정부(FSD)의 압압면 및 상부 금형(SU2)의 상부 금형 고정부(FSU)의 압압면은, 평탄하다.
다음에, 전술한 도 27 내지 도 30에 도시한 스팽킹 금형을 사용하여 행하는 리드 선단 정렬의 수순을 설명한다.
우선, 하부 금형(SD2)의 하부 금형 가이드부(GSD)에 형성된 3개의 돌기부의 상면과, 제1 리드(LE1)의 선단부(LE1c)의 배면, 제2 리드(LE2)의 선단부(LE2c)의 배면 및 제3 리드(LE3)의 선단부(LE3c)의 배면을 각각 대향시킨다. 또한, 하부 금형(SD2)의 하부 금형 고정부(FSD)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 배면 및 제3 리드(LE3)의 굽힘부(LE3b)의 배면을 대향시킨다. 그리고, 하부 금형(SD2)의 압압면 위에 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 탑재한다.
다음에, 상부 금형(SU2)의 상부 금형 가이드부(GSU)에 형성된 3개의 홈부의 저면과, 제1 리드(LE1)의 선단부(LE1c)의 정면, 제2 리드(LE2)의 선단부(LE2c)의 정면 및 제3 리드(LE3)의 선단부(LE3c)의 정면을 각각 대향시킨다. 또한, 상부 금형(SU2)의 상부 금형 고정부(FSU)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 정면 및 제3 리드(LE3)의 굽힘부(LE3b)의 정면을 대향시킨다. 그리고, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 압압한다.
이와 같이, 스팽킹 금형(SDM2)을 사용함으로써, 전술한 실시 형태 1과 마찬가지로, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)의 가공 왜곡을 해소할(최대한 작게 하거나, 캔슬할) 수 있다. 이에 의해, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)의 각각의 선단부(LE1c, LE2c, LE3c)를 정렬시킬 수 있고, 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치 및 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치를 안정화시킬 수 있다.
전술한 실시 형태 2에서는, 하부 금형(SD2)의 하부 금형 가이드부(GSD)의 압압면에 3개의 돌기부가 형성되고, 상부 금형(SU2)의 상부 금형 가이드부(GSU)의 압압면에, 하부 금형(SD2)의 하부 금형 가이드부(GSD)에 형성된 상기 3개의 돌기부에 대응하도록, 3개의 홈부가 형성된 스팽킹 금형(SDM2)을 사용하였지만, 이에 한정되는 것은 아니다.
예를 들어 도 31에 도시하는 바와 같이, 하부 금형(제2 금형)(SD2a)의 하부 금형 가이드부(GSD)의 압압면에 3개의 홈부가 형성되고, 상부 금형(제1 금형)(SU2a)의 상부 금형 가이드부(GSU)의 압압면에, 하부 금형(SD2a)의 하부 금형 가이드부(GSD)에 형성된 상기 3개의 홈부에 대응하도록, 3개의 돌기부가 형성된 스팽킹 금형(SDM2a)을 사용해도 좋다.
이 경우, 우선, 하부 금형(SD2a)의 하부 금형 가이드부(GSD)에 형성된 3개의 홈부의 저면과, 제1 리드(LE1)의 선단부(LE1c)의 배면, 제2 리드(LE2)의 선단부(LE2c)의 배면 및 제3 리드(LE3)의 선단부(LE3c)의 배면을 각각 대향시킨다. 또한, 하부 금형(SD2a)의 하부 금형 고정부(FSD)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 배면 및 제3 리드(LE3)의 굽힘부(LE3b)의 배면을 대향시킨다. 그리고, 하부 금형(SD2a)의 압압면 위에 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 탑재한다.
다음에, 상부 금형(SU2a)의 상부 금형 가이드부(GSU)에 형성된 3개의 돌기부의 상면과, 제1 리드(LE1)의 선단부(LE1c)의 정면, 제2 리드(LE2)의 선단부(LE2c)의 정면 및 제3 리드(LE3)의 선단부(LE3c)의 정면을 각각 대향시킨다. 또한, 상부 금형(SU2a)의 상부 금형 고정부(FSU)에 설치된 평탄한 압압면과, 제2 리드(LE2)의 굽힘부(LE2b)의 정면 및 제3 리드(LE3)의 굽힘부(LE3b)의 정면을 대향시킨다. 그리고, 제1 리드(LE1), 제2 리드(LE2) 및 제3 리드(LE3)를 압압한다.
이상, 설명한 바와 같이, 하부 금형 가이드부(GSD)의 압압면 및 상부 금형 가이드부(GSU)의 압압면에, 돌기부 또는 홈부 중 어느 하나를 형성할지는, 한정되는 것은 아니다. 각각의 경우의 효과에 대해서는, 전술한 실시 형태 1에 있어서 설명한 바와 같다.
또한, 전술한 실시 형태 2에서는, 제2 리드(LE2)의 굽힘부(LE2b) 및 제3 리드(LE3)의 굽힘부(LE3b)를 압압하는 하부 금형(SD2, SD2a)의 하부 금형 고정부(FSD) 및 상부 금형(SU2, SU2a)의 상부 금형 고정부(FSU)의 압압면은 평면 형상으로 하였지만, 이에 한정되는 것은 아니다. 예를 들어 하부 금형(SD2, SD2a)의 하부 금형 가이드부(GSD) 및 상부 금형(SU2, SU2a)의 상부 금형 가이드부(GSU)의 압압면과 같이 빗살 형상으로 할 수도 있다. 이 효과에 대해서도, 전술한 실시 형태 1에 있어서 설명한 바와 같다.
≪변형예≫
전술한 실시 형태 2에서는, 복수의 리드를 구비하는 반도체 장치로서, 3단자의 반도체 장치를 예시하고, 3단자의 반도체 장치에 구비되는 3개의 리드의 선단부를 성형하는 리드 선단 정렬 공정에 대해서 설명하였다. 여기서는, 변형예로서, 5단자의 반도체 장치에 구비되는 5개의 리드의 선단부를 성형하는 리드 선단 정렬 공정에 대해서 설명한다.
우선, 도 32의 (a) 및 도 32의 (b)를 사용하여, 5단자의 반도체 장치의 구조를 설명한다. 도 32의 (a) 및 도 32의 (b)는 각각 5단자의 반도체 장치의 정면도 및 저면도를 도시한다.
도 32의 (a) 및 도 32의 (b)에 도시하는 바와 같이, 5단자의 반도체 장치(PT2)는, 반도체 칩을 밀봉하는 수지 밀봉체(RS)의 하면으로부터 5개의 리드, 즉 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)가 돌출된 구조를 갖는다.
제4 리드(LE4) 및 제5 리드(LE5)는 서로 이격해서 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다. 또한, 제4 리드(LE4)와 제5 리드(LE5) 사이에, 제1 리드(LE1)가 제4 리드(LE4) 및 제5 리드(LE5)와 각각 이격해서 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다. 또한, 제1 리드(LE1)와 제4 리드(LE4) 사이에, 제2 리드(LE2)가 제1 리드(LE1) 및 제4 리드(LE4)와 각각 이격해서 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다. 또한, 제1 리드(LE1)와 제5 리드(LE5) 사이에, 제3 리드(LE3)가 제1 리드(LE1) 및 제5 리드(LE5)와 각각 이격해서 수지 밀봉체(RS)의 하면으로부터 돌출되어 있다.
따라서, 제1 리드(LE1)의 외측에 제2 리드(LE2) 및 제3 리드(LE3)가 위치하고, 또한, 제2 리드(LE2) 및 제3 리드(LE3)의 외측에 제4 리드(LE4) 및 제5 리드(LE5)가 위치하고 있다.
제1 리드(LE1)는, 수지 밀봉체(RS)의 하면에 접하는 직선적 형상의 근원부(제1 부분)(LE1a) 및 근원부(LE1a)와 연결하는 직선적 형상의 선단부(제2 부분)(LE1c)로 구성된다.
한편, 제2 리드(LE2)는 근원부(제1 부분)(LE2a)와, 굽힘부(제2 부분)(LE2b)와, 선단부(제3 부분)(LE2c)로 구성되고, 제3 리드(LE3)는 근원부(제1 부분)(LE3a)와, 굽힘부(제2 부분)(LE3b)와, 선단부(제3 부분)(LE3c)로 구성된다. 또한, 제4 리드(LE4)는 근원부(제1 부분)(LE4a)와, 굽힘부(제2 부분)(LE4b)와, 선단부(제3 부분)(LE4c)로 구성되고, 제5 리드(LE5)는 근원부(제1 부분)(LE5a)와, 굽힘부(제2 부분)(LE5b)와, 선단부(제3 부분)(LE5c)로 구성된다.
제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)의 단면 형상은 사각형이다. 이하의 설명에 있어서는, 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)의 각 면을 정면(제1면), 배면(제2면), 측면(제3면) 및 저면(제4면)이라고 한다. 정면은 도 32의 (b)에 부호 F로 나타내는 면, 배면은 도 32의 (b)에 부호 R로 나타내는 면(정면의 반대측의 면), 측면은 도 32의 (a) 및 도 32의 (b)에 부호 S로 나타내는 면, 저면은 도 32의 (a)에 부호 B로 나타내는 면이다.
제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)를 단면에서 보았을 때의 정면측 및 배면측의 1변의 길이(리드 폭)는, 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)를 단면에서 보았을 때의 측면측의 1변의 길이[리드 두께(내부 깊이)]보다도 길다. 예를 들어 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)를 단면에서 보았을 때의 정면측 및 배면측의 1변의 길이(리드 폭)는, 0.5㎜이다. 또한, 예를 들어 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)를 단면에서 보았을 때의 측면측의 1변의 길이(리드 두께)는, 0.4㎜이다.
수지 밀봉체(RS)의 하면으로부터 돌출된 제1 리드(LE1)의 길이는, 제1 리드(LE1)가 연장되는 방향에 있어서의 수지 밀봉체(RS)의 길이의 2배 이상이다. 예를 들어 수지 밀봉체(RS)의 하면으로부터 돌출된 제1 리드(LE1)의 리드 길이(L1)는 12.5㎜이고, 제1 리드(LE1)가 연장되는 방향에 있어서의 수지 밀봉체(RS)의 밀봉체 길이(L2)는 5.0㎜이다.
전술한 3단자의 반도체 장치(PT1)와 마찬가지로, 스팽킹 금형을 사용하여 5단자의 반도체 장치에 구비되는 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)의 각각의 선단부(LE1c, LE2c, LE3c, LE4c 및 LE5c)를 정렬시킨다.
다음에, 5단자의 반도체 장치(PT2)의 일 제조 과정인 리드 선단 정렬 공정에 있어서 사용하는 스팽킹 금형에 대해서 도 33 내지 도 37을 사용하여 설명한다. 도 33은 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 하부 금형 및 반도체 장치를 도시하는 주요부 평면도, 도 34는 리드 선단 정렬 공정에 있어서의 스팽킹 금형의 상부 금형 및 반도체 장치를, 상부 금형을 통해서 도시하는 주요부 평면도, 도 35는 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 선단부를 도시하는 주요부 단면도, 도 36은 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부를 도시하는 주요부 단면도이다. 도 37은 리드 선단 정렬 공정에 있어서의 스팽킹 금형에 압압된 각 리드의 굽힘부의 다른 예를 나타내는 주요부 평면도이다.
도 33에 도시하는 하부 금형(제2 금형)(SD3) 및 도 34에 도시하는 상부 금형(제1 금형)(SU3)을 구비하는 스팽킹 금형(SDM3)을 사용한다. 하부 금형(SD3)과 상부 금형(SU3) 사이에 반도체 장치(PT2)를 끼우고, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 굽힘부(LE2b)와 선단부(LE2c), 제3 리드(LE3)의 굽힘부(LE3b)와 선단부(LE3c), 제4 리드(LE4)의 굽힘부(LE4b)와 선단부(LE4c) 및 제5 리드(LE5)의 굽힘부(LE5b)와 선단부(LE5c)를 압압한다. 이에 의해, 제1 리드(LE1)의 선단부(LE1c), 제2 리드(LE2)의 선단부(LE2c), 제3 리드(LE3)의 선단부(LE3c), 제4 리드(LE4)의 선단부(LE4c) 및 제5 리드(LE5)의 선단부(LE5c)를 정렬시킨다.
도 33, 도 34 및 도 35에 도시하는 바와 같이, 하부 금형(SD3)의 하부 금형 가이드부(GSD)의 압압면에는 제1 방향으로 연장되는 5개의 돌기부(볼록부)가 서로 이격해서 형성되어 있다. 또한, 상부 금형(SU3)의 상부 금형 가이드부(GSU)의 압압면에는, 하부 금형(SD3)의 하부 금형 가이드부(GSD)에 형성된 상기 5개의 돌기부에 대응하도록, 제1 방향으로 연장되는 5개의 홈부(오목부)가 서로 이격해서 형성되어 있다.
하부 금형(SD3)의 돌기부의 단면 형상은 테이퍼 형상으로 되어 있고, 상부 금형(SU3)의 홈부의 단면 형상은 하부 금형(SD3)의 돌기부에 대응하도록, 테이퍼 형상으로 되어 있다. 돌기부의 상면의 폭(W6)은, 예를 들어 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)의 단면에 있어서의 정면측(또는 배면측)의 1변의 길이[리드 폭(LEW)] 이상, {리드 폭(LEW)+[리드 폭(LEW)×0.1]×2} 이하로 설정된다. 홈부의 저면의 폭(W7)은, 리드 폭(LEW)보다도 넓게 설정된다. 또한, 하부 금형(SD3)의 돌기부의 양 측벽이 이루는 각도(θ3) 및 상부 금형(SU3)의 홈부의 양 측벽이 이루는 각도(θ4)는 0도보다도 크고, 90도 이하로 설정된다.
한편, 도 33, 도 34 및 도 36에 도시하는 바와 같이, 제2 리드(LE2)의 굽힘부(LE2b), 제3 리드(LE3)의 굽힘부(LE3b), 제4 리드(LE4)의 굽힘부(LE4b) 및 제5 리드(LE5)의 굽힘부(LE5b)를 압압하는 하부 금형(SD3)의 하부 금형 고정부(FSD)의 압압면 및 상부 금형(SU3)의 상부 금형 고정부(FSU)의 압압면은, 평탄하다.
이와 같이, 5단자의 반도체 장치에 있어서도, 3단자의 반도체 장치와 마찬가지로, 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)의 각각의 굽힘부(LE2b, LE3b, LE4b, LE5b)의 가공 왜곡을 해소할(최대한 작게 하거나, 캔슬할) 수 있다. 이에 의해, 제1 리드(LE1), 제2 리드(LE2), 제3 리드(LE3), 제4 리드(LE4) 및 제5 리드(LE5)의 각각의 선단부(LE1c, LE2c, LE3c, LE4c, LE5c)를 정렬시킬 수 있다. 그 결과, 제1 리드(LE1)의 선단부(LE1c)와 제2 리드(LE2)의 선단부(LE2c)의 피치, 제2 리드(LE2)의 선단부(LE2c)와 제4 리드(LE4)의 선단부(LE4c)의 피치, 제1 리드(LE1)의 선단부(LE1c)와 제3 리드(LE3)의 선단부(LE3c)의 피치 및 제3 리드(LE3)의 선단부(LE3c)와 제5 리드(LE5)의 선단부(LE5c)의 피치를 안정화시킬 수 있다.
전술한 실시 형태 2의 변형예에서는, 하부 금형(SD3)의 하부 금형 가이드부(GSD)의 압압면에 5개의 돌기부가 형성되고, 상부 금형(SU3)의 상부 금형 가이드부(GSU)의 압압면에, 하부 금형(SD3)의 하부 금형 가이드부(GSD)에 형성된 상기 5개의 돌기부에 대응하도록, 5개의 홈부가 형성된 스팽킹 금형(SDM3)을 사용하였지만, 이에 한정되는 것은 아니다.
예를 들어 도 37에 도시하는 바와 같이, 하부 금형(제2 금형)(SD3a)의 하부 금형 가이드부(GSD)의 압압면에 5개의 홈부가 형성되고, 상부 금형(제1 금형)(SU3a)의 상부 금형 가이드부(GSU)의 압압면에, 하부 금형(SD3a)의 하부 금형 가이드부(GSD)에 형성된 상기 5개의 홈부에 대응하도록, 5개의 돌기부가 형성된 스팽킹 금형(SDM3a)을 사용해도 좋다.
이상, 본 발명자들에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 전술한 MOSFET는, 그 게이트 절연막이 산화 실리콘(SiO2 등)막으로 이루어지는 구조의 전계 효과 트랜지스터이지만, 이에 한정되는 것이 아니라, 게이트 절연막이 산화 실리콘막 이외의 절연막으로 이루어지는 구조의 전계 효과 트랜지스터[MISFET(Metal Insulator Semiconductor Field Effect Transistor)]를 제외하는 것은 아니다.
AG : 도금막
B : 저면(제4면)
CO : 콜릿
F : 정면(제1면)
FD1 : 제1 굽힘 다이
FD2 : 제2 굽힘 다이
FSD : 하부 금형 고정부(제2 고정부)
FSU : 상부 금형 고정부(제1 고정부)
FP1 : 제1 굽힘 펀치
FP2 : 제2 굽힘 펀치
GSD : 하부 금형 가이드부(제2 가이드부)
GSU : 상부 금형 가이드부(제1 가이드부)
L1 : 리드 길이
L2 : 밀봉체 길이
LE1 : 제1 리드
LE2 : 제2 리드
LE3 : 제3 리드
LE4 : 제4 리드
LE5 : 제5 리드
LE1a, LE2a, LE3a, LE4a, LE5a : 근원부(제1 부분)
LE2b, LE3b, LE4b, LE5b : 굽힘부(제2 부분)
LE1c, LE2c, LE3c, LE4c, LE5c : 선단부(제3 부분)
LEW : 리드 폭
LET : 리드 두께(내부 깊이)
LF : 리드 프레임(배선 부재)
LFH : 보유 지지부
P1, P2 : 피치
PT0, PT1, PT2 : 반도체 장치
R : 배면(제2면)
RS : 수지 밀봉체(밀봉체)
S : 측면(제3면)
SC : 반도체 칩
SCB : 칩 탑재부
SD0, SD1, SD2, SD3 : 하부 금형(제2 금형)
SD1a, SD2a, SD3a : 하부 금형(제2 금형)
SDM0, SDM1, SDM2, SDM3 : 스팽킹 금형
SDM1a, SDM2a, SDM3a : 스팽킹 금형
SU0, SU1, SU2, SU3 : 상부 금형(제1 금형)
SU1a, SU2a, SU3a : 상부 금형(제1 금형)
TB : 타이 바
W1 : 돌기부의 폭
W2 : 홈부의 폭
W4, W6 : 돌기부의 상면의 폭
W5, W7 : 홈부의 저면의 폭
WG, WS : 와이어(도전성 부재)
θ1, θ2, θ3, θ4 : 각도

Claims (14)

  1. (a) 표면 및 상기 표면과 반대측의 이면을 갖는 반도체 칩을 준비하는 공정,
    (b) 제1면 및 상기 제1면과 반대측의 제2면을 갖고, 또한, 칩 탑재부, 상기 칩 탑재부와 연결된 제1 리드, 상기 칩 탑재부 및 상기 제1 리드와 이격해서 상기 칩 탑재부 및 상기 제1 리드의 옆에 배치된 제2 리드, 및 상기 제1 리드와 상기 제2 리드를 연결하는 보유 지지부를 갖는 리드 프레임을 준비하는 공정,
    (c) 상기 칩 탑재부의 상기 제1면과 상기 반도체 칩의 상기 이면을 대향시켜, 상기 칩 탑재부 상에, 상기 반도체 칩을 탑재하는 공정,
    (d) 상기 반도체 칩의 상기 표면 상에 형성된 전극 패드와 상기 제2 리드를 전기적으로 접속하는 공정,
    (e) 상기 반도체 칩, 상기 칩 탑재부, 상기 제1 리드의 일부 및 상기 제2 리드의 일부를 수지로 밀봉함으로써, 수지 밀봉체를 형성하는 공정,
    (f) 상기 보유 지지부를 절단함으로써, 상기 제1 리드 및 상기 제2 리드를 서로 분리하는 공정 ― 상기 (f) 공정에 의해, 상기 수지 밀봉체로부터 노출된 상기 제2 리드의 일부는, 상기 제2 리드의 선단부를 갖는 제1 부분, 상기 수지 밀봉체에 가까운 제2 부분, 및 상기 제1 부분과 상기 제2 부분의 사이에 배치된 제3 부분을 가짐 ―,
    (g) 상기 (f) 공정의 후에, 평면에서 보았을 때에, 상기 제2 리드의 상기 제1 부분과 상기 제1 리드 사이의 거리가, 상기 제2 리드의 상기 제2 부분과 상기 제1 리드 사이의 거리보다 커지도록, 상기 제2 리드를 변형하는 공정,
    (h) 상기 제2 리드의 상기 제3 부분을 금형으로 압압하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 금형은, 상기 제2 리드의 상기 제1면을 압압하는 제1 금형과, 상기 제2 리드의 상기 제2면을 압압하는 제2 금형을 갖고,
    상기 제1 금형에는, 상기 제2 리드의 상기 제3 부분을 압압하는 제1 고정부와, 상기 제2 리드의 상기 제1 부분을 압압하는 제1 가이드부를 갖고,
    상기 제2 금형에는, 상기 제2 리드의 상기 제3 부분을 압압하는 제2 고정부와, 상기 제2 리드의 상기 제1 부분을 압압하는 제2 가이드부를 갖고,
    상기 제2 금형의 상기 제2 가이드부의 압압면에는, 제1 방향으로 연장되는 돌기부가 형성되고,
    상기 제1 금형의 상기 제1 가이드부의 압압면에는, 상기 돌기부에 대응하여, 상기 제1 방향으로 연장되는 홈부가 형성되어 있고,
    또한, 상기 (h) 공정에서는,
    상기 제1 금형에 형성된 상기 홈부의 저면에서, 상기 제2 리드의 상기 제1 부분의 상기 제1면을 압압하고,
    상기 제2 금형에 형성된 상기 돌기부의 상면에서, 상기 제2 리드의 상기 제1 부분의 상기 제2면을 압압하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 금형의 상기 제1 고정부의 압압면은 평탄하고, 상기 제2 금형의 상기 제2 고정부의 압압면은 평탄한 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제2 금형에 형성된 상기 돌기부의 상면의 상기 제1 방향과 직교하는 제2 방향의 폭은, 상기 제2 리드의 리드 폭 이상이고, [상기 제2 리드의 상기 리드 폭+(상기 제2 리드의 상기 리드 폭×0.1)×2] 이하인 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 제1 방향과 직교하는 제2 방향을 따른 단면에서는, 상기 제2 금형에 형성된 상기 돌기부의 단면 형상은 테이퍼 형상이고, 상기 돌기부의 상면의 상기 제2 방향의 폭은, 상기 돌기부의 다른 부분의 상기 제2 방향의 폭보다도 작은 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 제1 금형에 형성된 상기 홈부의 저면의 상기 제1 방향과 직교하는 제2 방향의 폭은, 상기 제2 리드의 리드 폭보다도 큰 반도체 장치의 제조 방법.
  7. 제2항에 있어서,
    상기 제1 방향과 직교하는 제2 방향을 따른 단면에서는, 상기 제1 금형에 형성된 상기 홈부의 단면 형상은 테이퍼 형상이고, 상기 홈부의 저면의 상기 제2 방향의 폭은, 상기 홈부의 다른 부분의 상기 제2 방향의 폭보다도 작은 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 리드의 단면 형상은 사각형인 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 리드의 리드 폭은 상기 제2 리드의 리드 두께보다도 큰 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 리드의 길이는, 상기 제1 리드가 연장되는 방향에 있어서의 상기 수지 밀봉체의 길이의 2배 이상인 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 반도체 칩에는, 소스, 드레인 및 게이트로 구성되는 파워 MOSFET가 형성되어 있고,
    상기 제1 리드는, 상기 반도체 칩의 상기 이면에 형성된 이면 전극을 통해서, 상기 파워 MOSFET의 상기 드레인과 전기적으로 접속하고,
    상기 제2 리드는, 상기 반도체 칩의 상기 표면 상에 형성된 상기 전극 패드 및 도전성 부재를 통해서, 상기 파워 MOSFET의 상기 소스 또는 상기 게이트와 전기적으로 접속되어 있는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 (d) 공정에서는, 상기 반도체 칩의 상기 표면 상에 형성된 상기 전극 패드와 상기 제2 리드의 상기 제1면을 와이어에 의해 전기적으로 접속하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    평면에서 보았을 때에, 상기 제1 리드 및 상기 제2 리드는, 상기 수지 밀봉체의 동일한 측면으로부터 돌출되어 있는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (g) 공정에서는, 상기 제2 리드의 상기 제1 부분 및 상기 제2 부분이, 상기 제1 리드의 연장 방향을 따라 연장하도록, 상기 제2 리드를 변형하는 반도체 장치의 제조 방법.
KR1020130029305A 2012-03-19 2013-03-19 반도체 장치의 제조 방법 KR102052459B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-062149 2012-03-19
JP2012062149A JP5851897B2 (ja) 2012-03-19 2012-03-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20130106327A KR20130106327A (ko) 2013-09-27
KR102052459B1 true KR102052459B1 (ko) 2019-12-05

Family

ID=49158006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130029305A KR102052459B1 (ko) 2012-03-19 2013-03-19 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US8975119B2 (ko)
JP (1) JP5851897B2 (ko)
KR (1) KR102052459B1 (ko)
CN (1) CN103325699B (ko)
TW (1) TWI559415B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8859339B2 (en) * 2008-07-09 2014-10-14 Freescale Semiconductor, Inc. Mold chase
CN103779287B (zh) * 2014-02-11 2016-10-12 扬州江新电子有限公司 超薄微型贴片微功耗声控传感器用封装芯片及其封装方法
JP6901318B2 (ja) * 2017-05-19 2021-07-14 株式会社三井ハイテック リードフレームの製造方法および製造装置
JP7103193B2 (ja) * 2018-12-03 2022-07-20 株式会社デンソー 電子回路および電子回路の接合方法
US20230268312A1 (en) * 2022-02-18 2023-08-24 Bae Systems Information And Electronic Systems Integration Inc. Soft touch eutectic solder pressure pad

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107676A (en) 1997-03-21 2000-08-22 Rohm Co., Ltd. Leadframe and a method of manufacturing a semiconductor device by use of it

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS556118Y2 (ko) * 1974-05-10 1980-02-12
JPS5987152U (ja) * 1982-11-30 1984-06-13 三菱電機株式会社 半導体装置用フレ−ム
JPS62237717A (ja) 1986-04-07 1987-10-17 日本電気株式会社 リ−ドフオ−ミング機
JPH0846106A (ja) 1994-08-02 1996-02-16 Masahiro Nishio 半導体素子の外部端子取付構造
JP2000188366A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置
KR100857161B1 (ko) * 2001-01-31 2008-09-05 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
JP3868777B2 (ja) * 2001-09-11 2007-01-17 株式会社東芝 半導体装置
JP2003197663A (ja) * 2001-12-28 2003-07-11 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP4095827B2 (ja) * 2002-05-10 2008-06-04 株式会社ルネサステクノロジ 半導体装置
JP2004063688A (ja) * 2002-07-26 2004-02-26 Mitsubishi Electric Corp 半導体装置及び半導体アセンブリモジュール
TWI338358B (en) * 2003-11-19 2011-03-01 Rohm Co Ltd Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107676A (en) 1997-03-21 2000-08-22 Rohm Co., Ltd. Leadframe and a method of manufacturing a semiconductor device by use of it

Also Published As

Publication number Publication date
JP5851897B2 (ja) 2016-02-03
TWI559415B (zh) 2016-11-21
US8975119B2 (en) 2015-03-10
CN103325699A (zh) 2013-09-25
US20130244381A1 (en) 2013-09-19
TW201344816A (zh) 2013-11-01
CN103325699B (zh) 2017-04-19
JP2013197276A (ja) 2013-09-30
KR20130106327A (ko) 2013-09-27

Similar Documents

Publication Publication Date Title
KR102052459B1 (ko) 반도체 장치의 제조 방법
US8569111B2 (en) Manufacturing method for semiconductor devices
KR101645771B1 (ko) 반도체 장치 및 그 제조 방법
US6479888B1 (en) Semiconductor device and a method of manufacturing the same
US8076183B2 (en) Method of attaching an interconnection plate to a semiconductor die within a leadframe package
KR20150056531A (ko) 반도체 장치의 제조 방법 및 반도체 장치
US20160093561A1 (en) Semiconductor device
US11502045B2 (en) Electronic device with step cut lead
US8581378B2 (en) Semiconductor device and method of manufacturing the same
US8999761B2 (en) Method of manufacturing semiconductor device
US20230335480A1 (en) Power semiconductor device and manufacturing method thereof
US10553524B2 (en) Integrated circuit (IC) die attached between an offset lead frame die-attach pad and a discrete die-attach pad
US9252086B2 (en) Connector and resin-sealed semiconductor device
US11929306B2 (en) Semiconductor device comprising first and second lead frames
JP4200150B2 (ja) リードフレームの製造方法
JP2012069563A (ja) リードフレームとその製造方法及び製造装置
JPH04276648A (ja) 電子部品製造用フレーム、およびこれを用いた電子部品製造方法、ならびにこの製造方法により製造された電子部品
JP2005032876A (ja) リードフレーム
JPS5850762A (ja) 半導体装置用リ−ドフレ−ム
JP2005026624A (ja) 樹脂封止型半導体装置の製造方法
JP2005026623A (ja) 半導体接続用マイクロジョイント端子

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right