KR102044670B1 - 기억 장치 및 반도체 장치 - Google Patents
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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Abstract
[과제] 소비 전력을 억제할 수 있는 기억 장치를 제공한다.
[해결수단] 제 1 클록 신호에 따라, 데이터를 포함하는 신호의 전위의 극성을 반전시킴으로써, 출력 전위를 생성하는 제 1 논리 소자와, 제 1 논리 소자가 생성하는 출력 전위를 유지하는 제 2 논리 소자 및 제 3 논리 소자와, 트랜지스터를 사용한 스위칭 소자와, 제 2 논리 소자 및 제 3 논리 소자에 있어서 유지되는 제 1 논리 소자의 출력 전위가, 스위칭 소자를 개재하여 주어짐으로써, 데이터를 기억하는 용량 소자를 가지고, 제 2 논리 소자는, 제 1 클록 신호와는 상이한 계통의 제 2 클록 신호에 따라, 제 3 논리 소자의 출력 전위의 극성을 반전시킴으로써, 제 2 논리 소자의 출력 전위를 생성하고, 제 3 논리 소자는, 제 2 논리 소자의 출력 전위의 극성을 반전시킴으로써, 제 3 논리 소자의 출력 전위를 생성하는 기억 장치.
[해결수단] 제 1 클록 신호에 따라, 데이터를 포함하는 신호의 전위의 극성을 반전시킴으로써, 출력 전위를 생성하는 제 1 논리 소자와, 제 1 논리 소자가 생성하는 출력 전위를 유지하는 제 2 논리 소자 및 제 3 논리 소자와, 트랜지스터를 사용한 스위칭 소자와, 제 2 논리 소자 및 제 3 논리 소자에 있어서 유지되는 제 1 논리 소자의 출력 전위가, 스위칭 소자를 개재하여 주어짐으로써, 데이터를 기억하는 용량 소자를 가지고, 제 2 논리 소자는, 제 1 클록 신호와는 상이한 계통의 제 2 클록 신호에 따라, 제 3 논리 소자의 출력 전위의 극성을 반전시킴으로써, 제 2 논리 소자의 출력 전위를 생성하고, 제 3 논리 소자는, 제 2 논리 소자의 출력 전위의 극성을 반전시킴으로써, 제 3 논리 소자의 출력 전위를 생성하는 기억 장치.
Description
본 발명은, 기억 장치와, 상기 기억 장치를 사용한 반도체 장치에 관한 것이다.
중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 반도체 장치는, 그 용도에 따라 다종 다양한 구성을 가지고 있지만, 일반적으로, 데이터나 명령을 기억하기 위한 주기억 장치 이외에, 고속으로 데이터의 기록과 판독을 할 수 있는 레지스터, 캐시 등의 완충 기억 장치가 형성되어 있다. 완충 기억 장치는, 연산 장치와 주기억 장치 사이에 개재하여, 주기억 장치로의 저속의 액세스를 감소시켜 연산 처리를 고속화시키는 것을 목적으로 하여, CPU에 형성되어 있다.
통상적으로는, 레지스터로서 플립플롭이, 캐시로서 SRAM(Static Random Access Memory)이 사용된다. 하기 특허문헌 1에는, 캐시로서, SRAM 등의 휘발성 메모리와, 불휘발성 메모리를 병용하는 구성에 관해서 기재되어 있다.
그런데, 중앙 연산 처리 장치 등의 반도체 장치에는, 고속 동작뿐만 아니라, 낮은 소비 전력, 높은 집적도가 요구된다. 그러나, 예를 들면, 트랜지스터의 사이즈에 따라서 다르지만, 하이 레벨의 전원 전위가 주어져 있는 노드와, 로우 레벨의 전원 전위가 주어져 있는 노드 사이에 있어서, 직렬로 접속된 p-채널형 트랜지스터 및 n-채널형 트랜지스터를, 벌크의 실리콘을 사용하여 제작한 경우, 실온하에서, 노드간의 전압이 약 3V인 상태에서, 1pA 정도의 오프 전류가 발생한다. 중앙 연산 처리 장치나, 완충 기억 장치의 규모가 대형화되어 트랜지스터 수가 많아질수록, 또는, 중앙 연산 처리 장치나, 완충 기억 장치가 형성된 IC칩의 온도가 상승할수록, 상기 오프 전류의 총량은 커지기 때문에, 소비 전력의 부피가 커져 버린다.
반도체 장치의 소비 전력을 억제하기 위해서, 완충 기억 장치로의 전원의 공급을 정지한다고 하는 하나의 방법이 제안되어 있다. 완충 기억 장치에 사용되는 플립플롭이나 SRAM은 휘발성이기 때문에, 상기 방법에서는, 휘발성 기억 장치의 주변에 불휘발성 기억 장치를 배치하고, 전원의 공급을 정지하기 전에 데이터를 불휘발성 기억 장치로 일시적으로 옮기고 있다. 그러나, 이들 불휘발성 기억 장치는, 주로 자기 소자나 강유전체 메모리가 사용되고 있기 때문에, 제작 공정이 복잡하다.
또한, 장기간에 걸쳐 전원 전압의 공급을 정지하는 경우에는, 데이터를 하드 디스크, 플래시 메모리 등의 외부 기억 장치로 옮긴 후 전원 전압의 공급을 정지할 수도 있다. 그러나, 이들의 외부 기억 장치는 데이터를 원래로 되돌리는데 시간이 걸리기 때문에, 짧은 기간에 전원 전압의 공급을 정지하는 경우에는 적합하지 않다.
상기한 바와 같은 기술적 배경하, 본 발명에서는, 소비 전력을 억제할 수 있는 기억 장치, 및 상기 기억 장치를 사용한 반도체 장치의 제공을 목적의 하나로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태에서는, 입력 전위의 극성을 반전시킴으로써 출력 전위를 생성하는 논리 소자를 복수 사용한 기억 소자와, 상기 기억 소자의 데이터를 기억하는 용량 소자와, 상기 용량 소자에 있어서의 전하의 공급, 유지, 방출을 제어하는 스위칭 소자를, 기억 장치에 형성한다.
본 발명의 일 형태에서는, 기억 소자에 유지되고 있는 데이터는, 기억 장치로의 전원 전압의 공급이 정지되기 전에, 용량 소자로 대피시킨다. 구체적으로, 데이터의 대피는, 용량 소자로의 전하의 공급에 의해 행하고, 상기 전하의 유지는, 상기 스위칭 소자를 오프로 함으로써 행한다. 그리고, 기억 장치로의 전원 전압의 공급이 재개된 후에, 용량 소자에 유지되고 있던 전하를 방출함으로써, 대피시켜 둔 데이터를 기억 소자로 되돌린다. 상기 구성에 의해, 전원 전압의 공급이 정지되어도, 기억 장치 내의 데이터의 소실을 방지할 수 있다. 따라서, 외부 기억 장치로 데이터를 대피시킬 필요가 없기 때문에, 기억 장치, 또는 기억 장치를 사용한 반도체 장치로, 짧은 기간이라도 전원 전압의 공급을 정지할 수 있다. 그 결과, 기억 장치, 및 반도체 장치의 소비 전력을 저감시킬 수 있다.
또한, 본 발명의 일 형태에서는, 기억 소자를 구성하는 상기 복수의 논리 소자 중, 기억 소자로의 데이터의 입력을 제어하는 논리 소자(제 1 논리 소자)가, 입력된 전위의 극성을, 제 1 클록 신호에 따라서 반전시키는 논리 소자인 것으로 한다. 또한, 상기 복수의 논리 소자 중, 몇개의 논리 소자는 입력된 데이터를 유지하는 기능을 가지고 있다. 그리고, 그 몇개의 논리 소자의 적어도 1개의 논리 소자(제 2 논리 소자)는, 입력된 전위의 극성을 제 2 클록 신호에 따라 반전시키는 논리 소자인 것으로 한다.
또한, 제 1 클록 신호와 제 2 클록 신호는, 상이한 계통의 신호이다. 따라서, 제 1 클록 신호의 전위의 극성과, 제 2 클록 신호의 전위의 극성을, 상이한 타이밍으로 전환하는 것이 가능하다. 따라서, 본 발명의 일 형태에서는, 제 1 논리 소자 및 제 2 논리 소자에 있어서, 한쪽이 온이고 다른쪽이 오프인 상태를 만들 수 있고, 또한, 양쪽이 오프인 상태를 만들 수도 있다.
본 발명의 일 형태에서는, 제 1 논리 소자 및 제 2 논리 소자에 있어서, 한쪽을 온, 다른쪽을 오프로 함으로써, 기억 소자로의 데이터의 기록과, 기억 소자에 있어서의 상기 데이터의 유지를 순차적으로 행할 수 있다. 또한, 본 발명의 일 형태에서는, 용량 소자로 대피시켜 둔 데이터를 기억 소자로 되돌릴 때에, 제 1 논리 소자 및 제 2 논리 소자를 둘 다 오프로 할 수 있기 때문에, 기억 소자로부터 출력되는 데이터의 신뢰성을 높일 수 있다.
구체적으로, 본 발명의 일 형태에 따르는 기억 장치는, 제 1 클록 신호에 따라, 데이터를 포함하는 신호의 전위의 극성을 반전시킴으로써, 출력 전위를 생성하는 제 1 논리 소자와, 제 1 논리 소자가 생성하는 출력 전위를 유지하는 제 2 논리 소자 및 제 3 논리 소자와, 트랜지스터를 사용한 스위칭 소자와, 제 2 논리 소자 및 제 3 논리 소자에 있어서 유지되고 있는 제 1 논리 소자의 출력 전위가, 스위칭 소자를 개재하여 주어짐으로써, 데이터를 기억하는 용량 소자를 가진다. 제 2 논리 소자는, 제 1 클록 신호와는 상이한 계통의 제 2 클록 신호에 따라, 제 3 논리 소자의 출력 전위의 극성을 반전시킴으로써, 제 2 논리 소자의 출력 전위를 생성한다. 제 3 논리 소자는, 제 2 논리 소자의 출력 전위의 극성을 반전시킴으로써, 제 3 논리 소자의 출력 전위를 생성한다.
본 발명의 일 형태에서는, 상기 구성에 의해, 소비 전력을 억제할 수 있는 기억 장치와, 상기 기억 장치를 사용한 반도체 장치를 제공할 수 있다.
도 1은 기억 장치와 단위 기억 회로의 구성을 도시하는 도면.
도 2는 타이밍 차트.
도 3은 단위 기억 회로의 동작을 도시하는 도면.
도 4는 단위 기억 회로의 동작을 도시하는 도면.
도 5는 단위 기억 회로의 동작을 도시하는 도면.
도 6은 논리 기호와, 진리값 표와, 논리 소자의 구성을 도시하는 도면.
도 7은 단위 기억 회로의 구성을 도시하는 도면.
도 8은 기억 장치와 단위 기억 회로의 구성을 도시하는 도면.
도 9는 타이밍 차트.
도 10은 기억 장치의 동작을 도시하는 도면.
도 11은 기억 장치의 동작을 도시하는 도면.
도 12는 기억 장치의 동작을 도시하는 도면.
도 13은 기억 장치의 동작을 도시하는 도면.
도 14는 반도체 장치의 블록도.
도 15는 기억 장치의 단면도.
도 16은 트랜지스터의 단면도, 및 상면도.
도 17은 트랜지스터의 단면도, 및 상면도.
도 18은 산화물 반도체의 결정 구조를 설명하는 도면.
도 19는 산화물 반도체의 결정 구조를 설명하는 도면.
도 20은 산화물 반도체의 결정 구조를 설명하는 도면.
도 21은 전자 기기의 도면.
도 2는 타이밍 차트.
도 3은 단위 기억 회로의 동작을 도시하는 도면.
도 4는 단위 기억 회로의 동작을 도시하는 도면.
도 5는 단위 기억 회로의 동작을 도시하는 도면.
도 6은 논리 기호와, 진리값 표와, 논리 소자의 구성을 도시하는 도면.
도 7은 단위 기억 회로의 구성을 도시하는 도면.
도 8은 기억 장치와 단위 기억 회로의 구성을 도시하는 도면.
도 9는 타이밍 차트.
도 10은 기억 장치의 동작을 도시하는 도면.
도 11은 기억 장치의 동작을 도시하는 도면.
도 12는 기억 장치의 동작을 도시하는 도면.
도 13은 기억 장치의 동작을 도시하는 도면.
도 14는 반도체 장치의 블록도.
도 15는 기억 장치의 단면도.
도 16은 트랜지스터의 단면도, 및 상면도.
도 17은 트랜지스터의 단면도, 및 상면도.
도 18은 산화물 반도체의 결정 구조를 설명하는 도면.
도 19는 산화물 반도체의 결정 구조를 설명하는 도면.
도 20은 산화물 반도체의 결정 구조를 설명하는 도면.
도 21은 전자 기기의 도면.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 본 발명은, 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로 컨트롤러 등의 집적 회로나, RF 태그, 반도체 표시 장치 등, 기억 장치를 사용할 수 있는 반도체 장치를, 그 범주에 포함한다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 기억 장치를 구동 회로 또는 제어 회로에 가지고 있는 그 밖의 반도체 표시 장치가, 그 범주에 포함된다.
(실시형태 1)
도 1a에, 본 발명의 일 형태에 따르는 기억 장치의 구성을, 일례로서 도시한다. 본 발명의 일 형태에 따르는 기억 장치(100)는, 1 비트의 데이터를 기억할 수 있는 단위 기억 회로(104)를, 단수 또는 복수 가지고 있다. 도 1a에서는, 기억 장치(100)가 단위 기억 회로(104)를 복수 갖는 경우를 예시하고 있다. 그리고, 기억 장치(100)는, 임의의 하나의 단위 기억 회로(104)로부터 출력된 전위가, 그 후단에 있는 하나의 단위 기억 회로(104)에 입력되는 구성을 가지고 있다.
또한, 단위 기억 회로(104)는, 기억 소자(101)와, 상기 기억 소자(101)의 데이터를 기억하는 용량 소자(102)와, 상기 용량 소자(102)에 있어서의 전하의 공급, 유지, 방출을 제어하는 스위칭 소자(103)를 가진다. 단위 기억 회로(104)는, 필요에 따라, 다이오드, 저항 소자, 인덕터 등의, 그 밖의 회로 소자를, 또한 갖고 있어도 좋다.
기억 소자(101)는 입력 전위의 극성을 반전시킴으로써 출력 전위를 생성하는 논리 소자를, 복수 사용하고 있다. 상기 복수의 논리 소자에는, 기준 전위 GND와 하이 레벨의 전원 전위 VDD를 줄 수 있다. 기준 전위 GND와 전원 전위 VDD가 논리 소자에 주어짐으로써, 상기 기준 전위 GND와 전원 전위 VDD의 전위차가, 전원 전압으로서 상기 논리 소자에 주어지게 된다.
또한, 상기 복수의 논리 소자 중, 적어도 2개의 논리 소자는, 입력된 전위의 극성을 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2) 중 어느 한쪽에 따라, 반전시키는 논리 소자이다.
그리고, 기억 소자(101)는, 입력된 신호 Data에 포함되는 데이터를 기억한다. 구체적으로, 신호 Data가 갖는 1 비트의 데이터가, 초단(初段)의 단위 기억 회로(104)에 입력되면, 상기 데이터는 기억 소자(101)에 입력된다. 기억 소자(101)는, 기준 전위 GND 및 전원 전위 VDD와, 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)가 주어져 있는 한에 있어서, 상기 데이터를 유지한다. 그리고, 상기 1 비트의 데이터가, 후단의 단위 기억 회로(104)에 입력되면, 신호 Data가 갖는 다음의 1 비트의 데이터가, 초단의 단위 기억 회로(104)에 입력된다. 상기 동작을 반복함으로써, 신호 Data가 갖는 전체 비트의 데이터가, 복수의 단위 기억 회로(104)에 의해 유지된다.
용량 소자(102)는, 단위 기억 회로(104)에 입력된 신호 Data의 데이터를 필요에 따라 기억할 수 있도록, 스위칭 소자(103)를 개재하여, 기억 소자(101)에 접속되어 있다. 구체적으로, 용량 소자(102)는, 한 쌍의 전극간에 유전체를 갖는 콘덴서이며, 그 한쪽의 전극은, 스위칭 소자(103)를 개재하여 기억 소자(101)에 접속되고, 다른쪽의 전극은, 기준 전위 GND 등의 전위가 주어져 있는 노드에 접속되어 있다. 스위칭 소자(103)는, 그 게이트 전극에 주어지는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 1a에서는, 스위칭 소자(103)가 하나의 트랜지스터로 구성되어 있는 경우를 예시하고 있지만, 본 발명은 이 구성으로 한정되지 않는다. 본 발명의 일 형태에서는, 복수의 트랜지스터를 사용하여 스위칭 소자(103)를 구성하고 있어도 좋다. 스위칭 소자(103)가 복수의 트랜지스터로 구성되어 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
본 명세서에 있어서, 트랜지스터가 직렬로 접속되어 있는 상태란, 제 1 트랜지스터의 소스와 드레인의 어느 한쪽만이, 제 2 트랜지스터의 소스와 드레인의 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제 1 트랜지스터의 소스와 드레인의 어느 한쪽이, 제 2 트랜지스터의 소스와 드레인의 어느 한쪽에 접속되고, 제 1 트랜지스터의 소스와 드레인의 다른쪽이 제 2 트랜지스터의 소스와 드레인의 다른쪽에 접속되어 있는 상태를 의미한다.
또한, 트랜지스터가 갖는 소스와 드레인은, 트랜지스터의 극성 및 소스와 드레인에 주어지는 전위의 고저에 의해, 그 호칭이 바뀐다. 일반적으로, n-채널형 트랜지스터에서는, 소스와 드레인 중, 낮은 전위가 주어지는 쪽이 소스라고 불리고, 높은 전위가 주어지는 쪽이 드레인이라고 불린다. 또한, p-채널형 트랜지스터에서는, 소스와 드레인 중, 낮은 전위가 주어지는 쪽이 드레인이라고 불리고, 높은 전위가 주어지는 쪽이 소스라고 불린다. 본 명세서에서는, 편의상, 소스와 드레인이 고정되어 있는 것으로 가정하고, 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 바뀐다.
또한, 도 1a에서는, 스위칭 소자(103)를 구성하고 있는 트랜지스터가 싱글 게이트 구조인 경우를 예시하고 있지만, 상기 트랜지스터는, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는, 멀티 게이트 구조라도 좋다.
이어서, 도 1b에, 단위 기억 회로(104)의, 구체적인 구성의 일례를 도시한다. 도 1b에 도시하는 단위 기억 회로(104)에서는, 기억 소자(101)가, 제 1 논리 소자(105), 제 2 논리 소자(106), 및 제 3 논리 소자(107)를 가진다. 제 1 논리 소자(105)는, 입력된 전위의 극성을 제 1 클록 신호(CLK1)에 따라 반전시키는 논리 소자이다. 또한, 제 2 논리 소자(106)는, 입력된 전위의 극성을 제 2 클록 신호(CLK2)에 따라 반전시키는 논리 소자이다. 또한, 제 3 논리 소자(107)는, 입력된 전위의 극성을 반전시키는 논리 소자이다.
또한, 제 1 논리 소자(105), 제 2 논리 소자(106), 및 제 3 논리 소자(107)는, 기준 전위 GND가 주어지는 노드와, 전원 전위 VDD가 주어지는 노드에 접속되어 있다. 제 1 논리 소자(105)는, 제 1 클록 신호(CLK1)와, 기준 전위 GND 및 전원 전위 VDD가 주어져 있는 한에 있어서 구동하고, 출력 전위를 생성한다. 또한, 제 2 논리 소자(106)는, 제 2 클록 신호(CLK2)와, 기준 전위 GND 및 전원 전위 VDD가 주어져 있는 한에 있어서 구동하고, 출력 전위를 생성한다. 또한, 제 3 논리 소자(107)는, 기준 전위 GND 및 전원 전위 VDD가 주어져 있는 한에 있어서 구동하고, 출력 전위를 생성한다.
또한, 도 1b에서는, 제 1 클록 신호(CLK1)뿐만 아니라, 제 1 클록 신호(CLK1)의 전위의 극성을 반전시킨 신호인, 제 1 클록 신호(CLK1b)가, 제 1 논리 소자(105)에 입력되어 있다. 제 1 클록 신호(CLK1)와 제 1 클록 신호(CLK1b)는, 전위의 극성이 전환되는 타이밍이 거의 일치하고 있기 때문에, 본 발명의 일 형태에서는, 동일한 계통의 신호로 간주한다. 마찬가지로, 도 1b에서는, 제 2 클록 신호(CLK2)와, 제 2 클록 신호(CLK2)의 전위의 극성을 반전시킨 신호인, 제 2 클록 신호(CLK2b)가, 제 2 논리 소자(106)에 입력되어 있다. 이들 제 2 클록 신호(CLK2)와 제 2 클록 신호(CLK2b)는, 전위의 극성이 전환되는 타이밍이 거의 일치하고 있기 때문에, 동일한 계통의 신호로 간주한다.
이하, 제 1 논리 소자(105) 및 제 2 논리 소자(106)의 구체적인 구성과 그 동작에 관해서 설명한다. 도 6a에, 제 1 논리 소자(105) 및 제 2 논리 소자(106)의 논리 기호를 도시한다. 도 6a에 있어서, 입력 전위는 단자 A에 주어진다. 제 1 클록 신호(CLK1b) 또는 제 2 클록 신호(CLK2)의 전위는, 단자 φ에 주어진다. 제 1 클록 신호(CLK1) 또는 제 2 클록 신호(CLK2b)의 전위는, 단자 φb에 주어진다. 출력 전위는 단자 X로부터 출력된다.
도 6b에, 제 1 논리 소자(105) 및 제 2 논리 소자(106)의 각 단자에 주어지는 전위의 레벨과, 출력 전위의 레벨의 관계를 정리한 진리값 표를 도시한다.
도 6b에 도시하는 바와 같이, 제 1 논리 소자(105) 및 제 2 논리 소자(106)는, 단자 φ에 주어지는 전위가 하이 레벨, 단자 φb에 주어지는 전위가 로우 레벨인 경우에, 단자 A에 주어지는 입력 전위의 극성을 반전시켜, 출력 전위를 생성한다. 즉, 단자 A의 전위가 하이 레벨일 때, 단자 X의 전위는 로우 레벨이 되고, 단자 A의 전위가 로우 레벨일 때, 단자 X의 전위는 하이 레벨이 된다.
또한, 도 6b에 도시하는 바와 같이, 제 1 논리 소자(105) 및 제 2 논리 소자(106)는, 단자 φ에 주어지는 전위가 로우 레벨, 단자 φb에 주어지는 전위가 하이 레벨인 경우에, 높은 임피던스의 상태, 즉 오프가 된다.
도 6c에, 제 1 논리 소자(105) 및 제 2 논리 소자(106)의, 회로 구성의 일례를 도시한다. 도 6c에 도시하는 논리 소자는, 순차적으로 직렬로 접속된 p-채널형 트랜지스터(110), p-채널형 트랜지스터(111), n-채널형 트랜지스터(112), 및 n-채널형 트랜지스터(113)를 가진다. 구체적으로, p-채널형 트랜지스터(110)는, 그 소스가 전원 전위 VDD가 주어지는 노드에 접속되고, 그 드레인이, p-채널형 트랜지스터(111)의 소스에 접속되어 있다. n-채널형 트랜지스터(113)는, 그 소스가 기준 전위 GND가 주어지는 노드에 접속되고, 그 드레인이, n-채널형 트랜지스터(112)의 소스에 접속되어 있다. p-채널형 트랜지스터(111)의 드레인 및 n-채널형 트랜지스터(112)의 드레인은 접속되어 있다.
그리고, p-채널형 트랜지스터(110)의 게이트가 단자 φb에 상당한다. n-채널형 트랜지스터(113)의 게이트가 단자 φ에 상당한다. p-채널형 트랜지스터(111)의 게이트 및 n-채널형 트랜지스터(112)의 게이트가 단자 A에 상당하고, 입력 전위가 주어진다. p-채널형 트랜지스터(111)의 드레인 및 n-채널형 트랜지스터(112)의 드레인이 단자 X에 상당하고, 그 전위가 출력 전위가 된다.
이어서, 도 1b에 도시한 단위 기억 회로(104)의, 구체적인 동작의 일례에 관해서, 도 2 내지 도 5를 사용하여 상세하게 설명한다.
도 2는, 도 1b에 도시한 단위 기억 회로(104)에 있어서의, 제 1 클록 신호(CLK1), 제 1 클록 신호(CLK1b), 제 2 클록 신호(CLK2), 제 2 클록 신호(CLK2b), 신호(SigA)의, 전위의 시간 변화를 도시하는 타이밍 차트이다. 기간 1 내지 기간 4와, 기간 5 내지 기간 7에서는, 단위 기억 회로(104)로의 전원 전압의 공급이 행해지고 있는 것으로 한다.
우선, 도 2의 기간 1에서는, 제 1 클록 신호(CLK1)의 전위는 로우 레벨, 제 1 클록 신호(CLK1b)의 전위는 하이 레벨, 제 2 클록 신호(CLK2)의 전위는 로우 레벨, 제 2 클록 신호(CLK2b)의 전위는 하이 레벨, 신호(SigA)의 전위는 로우 레벨이다.
도 3a에, 기간 1에 있어서의 단위 기억 회로(104)의 동작을 모식적으로 도시한다. 기간 1에 있어서, 단위 기억 회로(104)에서는, 상기 각종 신호의 전위에 따라, 제 1 논리 소자(105)가 온, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 1 논리 소자(105)는, 신호 Data의 전위가 주어지면, 그 전위의 극성을 반전시킴으로써, 출력 전위를 생성한다. 그리고, 제 1 논리 소자(105)의 출력 전위가 제 3 논리 소자(107)에 주어지면, 제 3 논리 소자(107)는 상기 전위의 극성을 반전시킴으로써 출력 전위를 생성한다.
이어서, 도 2의 기간 2에서는, 제 1 클록 신호(CLK1)의 전위는 하이 레벨, 제 1 클록 신호(CLK1b)의 전위는 로우 레벨, 제 2 클록 신호(CLK2)의 전위는 하이 레벨, 제 2 클록 신호(CLK2b)의 전위는 로우 레벨, 신호(SigA)의 전위는 로우 레벨이다.
도 3b에, 기간 2에 있어서의 단위 기억 회로(104)의 동작을 모식적으로 도시한다. 기간 2에 있어서, 단위 기억 회로(104)에서는, 상기 각종 신호의 전위에 따라, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 3 논리 소자(107)는, 기간 1에 있어서 생성된 제 1 논리 소자(105)의 출력 전위의 극성을 반전시킴으로써, 출력 전위를 생성한다. 제 2 논리 소자(106)는, 제 3 논리 소자(107)의 출력 전위가 주어지면, 상기 전위의 극성을 반전시킴으로써 출력 전위를 생성한다. 그리고, 제 3 논리 소자(107)는, 제 2 논리 소자(106)의 출력 전위가 주어지면, 상기 전위의 극성을 반전시킴으로써 출력 전위를 생성한다. 상기 동작을 반복함으로써, 기간 1에 있어서 생성된 제 1 논리 소자(105)의 출력 전위는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 있어서 유지된다.
이어서, 도 2의 기간 3에서는, 단위 기억 회로(104)는 기간 1과 같은 동작을 행한다.
이어서, 도 2의 기간 4에서는, 제 1 클록 신호(CLK1)의 전위는 하이 레벨, 제 1 클록 신호(CLK1b)의 전위는 로우 레벨, 제 2 클록 신호(CLK2)의 전위는 하이 레벨, 제 2 클록 신호(CLK2b)의 전위는 로우 레벨, 신호(SigA)의 전위는 하이 레벨이다.
도 4a에, 기간 4에 있어서의 단위 기억 회로(104)의 동작을 모식적으로 도시한다. 기간 4에 있어서, 단위 기억 회로(104)에서는, 상기 각종 신호의 전위에 따라, 제 1 논리 소자(105)가 오프, 제 2 논리 소자106이 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 온이 된다. 따라서, 기간 2의 경우와 같이, 기간 3에 있어서 생성된 제 1 논리 소자(105)의 출력 전위는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 있어서 유지된다.
단, 기간 2와는 달리, 기간 4에서는, 스위칭 소자(103)가 온이 된다. 따라서, 제 2 논리 소자(106)의 출력 전위, 즉, 기간 3에 있어서의 제 1 논리 소자(105)의 출력 전위가, 온의 스위칭 소자(103)를 개재하여, 용량 소자(102)에 주어진다. 용량 소자(102)에서는, 주어진 전위에 따라 전하가 공급된다. 그 후, 스위칭 소자(103)가 오프가 됨으로써, 용량 소자(102)에 공급된 전하는 유지된다. 상기 구성에 의해, 기억 소자(101)에 유지되고 있던 데이터를, 용량 소자(102)로 대피시킬 수 있다.
기간 4가 종료된 후, 기억 장치(100)로의 전원 전압의 공급을 정지할 수 있다. 도 2에서는, 기억 장치(100)로의 전원 전압의 공급이 정지되어 있는 기간을, 전원 정지 기간으로서 나타내고 있다. 구체적으로, 전원 전압의 공급을 정지한다는 것은, 전원 전위 VDD가 주어져 있던 노드와, 기준 전위 GND가 주어져 있던 노드의 전위차를 0에 매우 가깝게 하는 것을 의미한다. 그리고, 전원 정지 기간에서는, 제 1 논리 소자(105)로의 제 1 클록 신호(CLK1) 및 제 1 클록 신호(CLK1b)의 공급도 정지할 수 있다. 또한, 전원 정지 기간에서는, 제 2 논리 소자(106)로의 제 2 클록 신호(CLK2) 및 제 2 클록 신호(CLK2b)의 공급도 정지할 수 있다.
전원 정지 기간에서는, 데이터의 유지를 용량 소자(102)에 있어서 행하기 때문에, 기억 소자(101)에 전원 전압을 줄 필요가 없다. 따라서, 기억 소자(101)에 전원 전압을 줌으로써, 제 1 논리 소자(105), 제 2 논리 소자(106), 및 제 3 논리 소자(107)에 흐르는 오프 전류에 의해 발생할 수 있는 소비 전력을 전원 정지 기간에서는 매우 0에 가깝게 할 수 있다. 따라서, 상기 오프 전류에 기인하는 소비 전력을 대폭 삭감할 수 있기 때문에, 기억 장치(100), 나아가서는 기억 장치(100)를 사용한 반도체 장치 전체의, 소비 전력을 낮게 억제하는 것이 가능해진다.
또한, 본 실시형태에서는, 기간 4에 있어서 데이터의 대피를 행하는 경우를 예시하고 있지만, 기간 3에 있어서 데이터의 대피를 행하고, 기간 3 종료후에 전원 정지 기간을 형성하도록 해도 좋다.
이어서, 전원 정지 기간이 종료되고, 기간 5가 개시되면, 기억 장치(100)로의 전원 전압의 공급이 재개된다. 도 2의 기간 5에서는, 제 1 클록 신호(CLK1)의 전위는 하이 레벨, 제 1 클록 신호(CLK1b)의 전위는 로우 레벨, 제 2 클록 신호(CLK2)의 전위는 로우 레벨, 제 2 클록 신호(CLK2b)의 전위는 하이 레벨, 신호(SigA)의 전위는 하이 레벨이다.
도 4b에, 기간 5에 있어서의 단위 기억 회로(104)의 동작을 모식적으로 도시한다. 기간 5에 있어서, 단위 기억 회로(104)에서는, 상기 각종 신호의 전위에 따라, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 온이 된다. 따라서, 용량 소자(102)에 유지되고 있던 전하가, 온의 스위칭 소자(103)를 개재하여, 기억 소자(101)에 주어진다. 상기 유지되는 전하의 양은, 기간 4에 있어서의 제 2 논리 소자(106)의 출력 전위, 즉, 기간 3에 있어서의 제 1 논리 소자(105)의 출력 전위를 반영하고 있다. 따라서, 상기 전하가 기억 소자(101)에 주어짐으로써, 기간 4에 있어서의 제 2 논리 소자(106)의 출력 전위, 즉, 기간 3에 있어서의 제 1 논리 소자(105)의 출력 전위가, 제 3 논리 소자(107)에 주어진다. 그리고, 스위칭 소자(103)가 오프가 됨으로써, 제 3 논리 소자(107)에 상기 전위가 주어진 상태가 유지된다. 상기 구성에 의해, 용량 소자(102)로 대피시키고 있던 데이터를, 기억 소자(101)로 되돌릴 수 있다.
이어서, 도 2의 기간 6에서는, 제 1 클록 신호(CLK1)의 전위는 하이 레벨, 제 1 클록 신호(CLK1b)의 전위는 로우 레벨, 제 2 클록 신호(CLK2)의 전위는 하이 레벨, 제 2 클록 신호(CLK2b)의 전위는 로우 레벨, 신호(SigA)의 전위는 로우 레벨이다.
도 5에, 기간 6에 있어서의 단위 기억 회로(104)의 동작을 모식적으로 도시한다. 기간 6에 있어서, 단위 기억 회로(104)에서는, 상기 각종 신호의 전위에 따라, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 3 논리 소자(107)는, 기간 5에 있어서 주어진 전위의 극성을 반전시킴으로써, 출력 전위를 생성한다. 제 2 논리 소자(106)는, 제 3 논리 소자(107)의 출력 전위가 주어지면, 상기 전위의 극성을 반전시킴으로써 출력 전위를 생성한다. 그리고, 제 3 논리 소자(107)는, 제 2 논리 소자(106)의 출력 전위가 주어지면, 상기 전위의 극성을 반전시킴으로써 출력 전위를 생성한다. 상기 동작을 반복함으로써, 기간 5에 있어서 제 3 논리 소자(107)에 주어진 전위는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 있어서 유지된다.
이어서, 도 2의 기간 7에서는, 단위 기억 회로(104)는 기간 1과 같은 동작을 행한다.
본 발명의 일 형태에서는, 제 1 클록 신호(CLK1) 및 제 1 클록 신호(CLK1b)와, 제 2 클록 신호(CLK2) 및 제 2 클록 신호(CLK2b)가, 상이한 계통의 신호이다. 따라서, 본 발명의 일 형태에서는, 제 1 클록 신호(CLK1) 및 제 1 클록 신호(CLK1b)의 전위의 극성과, 제 2 클록 신호(CLK2) 및 제 2 클록 신호(CLK2b)의 전위의 극성을, 상이한 타이밍으로 전환하는 것이 가능하다. 따라서, 상기 기간 1 내지 기간 4와, 기간 6 및 기간 7에서는, 제 1 논리 소자(105) 및 제 2 논리 소자(106)에 있어서, 한쪽이 온이고 다른쪽이 오프인 상태로 할 수 있다. 또한, 전원 정지 기간이 종료된 후, 용량 소자(102)로 대피해 둔 데이터를 기억 소자(101)로 되돌리는 기간 5에서는, 제 1 논리 소자(105) 및 제 2 논리 소자(106)에 있어서, 둘 다가 오프인 상태로 할 수 있다. 상기 구성에 의해, 본 발명의 일 형태에서는, 기간 5에 있어서, 용량 소자(102)로 대피시키고 있던 데이터를 기억 소자(101)에 기록한 후에, 기억 소자(101)로부터의 데이터의 출력을 행할 수 있다. 이로 인해, 대피한 데이터를 기억 소자(101)로 되돌린 후에도, 기억 소자(101)로부터 출력되는 데이터의 신뢰성을 높일 수 있다.
또한, 도 1b에 도시한 단위 기억 회로(104)에서는, 스위칭 소자(103)가, 기억 소자(101)와 용량 소자(102)의 접속을 제어하는 구성을 가지고 있지만, 본 발명은 이 구성으로 한정되지 않는다. 스위칭 소자(103)는, 용량 소자(102)에 있어서의 전하의 공급, 유지, 방출을 제어할 수 있으면 좋다. 구체적으로, 스위칭 소자(103)는, 기억 소자(101)에 유지되고 있는 데이터에 알맞은 양의 전하가, 기억 소자(101)로부터 용량 소자(102)로 공급되도록, 또한, 공급된 상기 전하가 용량 소자(102)에 있어서 유지되도록, 또한, 용량 소자(102)에 유지되고 있는 상기 전하가 기억 소자(101)로 방출되도록, 기억 소자(101)와 용량 소자(102) 사이에 있어서의 전하의 흐름을 제어하는 기능을 가지고 있으면 좋다.
도 7에, 단위 기억 회로(104)의 다른 일례를 도시한다. 도 7에 도시하는 단위 기억 회로(104)에서는, 스위칭 소자(103)의 위치가, 도 1b에 도시한 단위 기억 회로(104)와는 상이하다. 구체적으로는, 용량 소자(102)가 갖는 한 쌍의 전극 중, 한쪽의 전극이 기억 소자(101)에 접속되어 있고, 다른쪽의 전극이, 스위칭 소자(103)를 개재하여, 기준 전위 GND 등의 전위가 주어져 있는 노드에 접속되어 있다.
(실시형태 2)
본 실시형태에서는, 복수의 단위 기억 회로를 갖는 기억 장치의 구성의 일례와, 그 동작의 일례에 관해서 설명한다.
도 8에, 적어도 2개의 단위 기억 회로를 갖는 기억 장치(100)의 구성을, 일례로서 도시한다. 도 8에서는, 상기 2개의 단위 기억 회로를, 제 1 단위 기억 회로(104a), 제 2 단위 기억 회로(104b)로서 도시한다. 제 1 단위 기억 회로(104a)의 출력 전위가, 제 2 단위 기억 회로(104b)에 주어지는 것으로 한다.
제 1 단위 기억 회로(104a) 및 제 2 단위 기억 회로(104b)는, 도 1b에 도시한 단위 기억 회로(104)와 동일한 구성을 가지고 있다. 단, 제 2 단위 기억 회로(104b)가 갖는 제 1 논리 소자(105)는, 입력된 전위의 극성을 제 3 클록 신호(CLK3)에 따라 반전시키는 논리 소자이다. 또한, 제 2 단위 기억 회로(104b)가 갖는 제 2 논리 소자(106)는, 입력된 전위의 극성을 제 4 클록 신호(CLK4)에 따라 반전시키는 논리 소자이다.
또한, 제 3 클록 신호(CLK3)와 제 4 클록 신호(CLK4)는, 서로 상이한 계통의 신호이다. 따라서, 제 3 클록 신호(CLK3)와 제 4 클록 신호(CLK4)는, 서로 그 전위의 극성을, 상이한 타이밍으로 전환하는 것이 가능하다. 따라서, 본 발명의 일 형태에서는, 제 1 단위 기억 회로(104a)와 제 2 단위 기억 회로(104b)의 각각에 있어서, 제 1 논리 소자(105) 및 제 2 논리 소자(106)의 한쪽을 온으로 하고 다른쪽을 오프로 하는 상태를 만들 수 있고, 또한, 제 1 논리 소자(105) 및 제 2 논리 소자(106) 둘 다를 오프로 하는 상태를 만들 수도 있다.
그리고, 제 2 단위 기억 회로(104b)에서는, 제 1 논리 소자(105)가 도 6a에 도시한 구성을 가지고 있다고 가정하면, 제 3 클록 신호(CLK3)의 전위가 단자 φ에 주어지고, 제 3 클록 신호(CLK3)의 전위의 극성을 반전시킨 신호인 제 3 클록 신호(CLK3b)의 전위가, 단자 φb에 주어진다. 또한, 제 2 단위 기억 회로(104b)에서는, 제 2 논리 소자(106)가 도 6a에 도시한 구성을 가지고 있다고 가정하면, 제 4 클록 신호(CLK4)의 전위가 단자 φb에 주어지고, 제 4 클록 신호(CLK4)의 전위의 극성을 반전시킨 신호인 제 4 클록 신호(CLK4b)가, 단자 φ에 주어진다.
그리고, 제 1 단위 기억 회로(104a)가 갖는 스위칭 소자(103)와, 제 2 단위 기억 회로(104b)가 갖는 스위칭 소자(103)는, 그 게이트 전극에 주어지는 신호(SigA)에 의해, 모두 스위칭이 제어된다.
이어서, 도 8에 도시한 기억 장치(100)의, 구체적인 동작의 일례에 관해서, 도 9 내지 도 13을 사용하여 상세하게 설명한다.
도 9는, 도 8에 도시한 기억 장치(100)에 있어서의, 각종 신호의 전위의 시간 변화를 도시하는 타이밍 차트이다. 기간 1 내지 기간 4와, 기간 5 내지 기간 7에서는, 기억 장치(100)로의 전원 전압의 공급이 행해지고 있는 것으로 한다.
우선, 기간 1에 있어서, 제 1 단위 기억 회로(104a)에서는, 도 9의 타이밍 차트에 따라, 도 10에 도시하는 바와 같이, 제 1 논리 소자(105)가 온, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 1 단위 기억 회로(104a)에서는, 제 1 논리 소자(105)를 개재하여, 신호 Data의 전위가 기억 소자(101)에 주어진다.
또한, 기간 1에 있어서, 제 2 단위 기억 회로(104b)에서는, 도 9의 타이밍 차트에 따라, 도 10에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 기간 1에 있어서, 제 2 단위 기억 회로(104b)에서는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해, 기간 1의 앞에 제 1 단위 기억 회로(104a)로부터 주어진 출력 전위가, 유지된다.
이어서, 기간 2에 있어서, 제 1 단위 기억 회로(104a)에서는, 도 9의 타이밍 차트에 따라, 도 11에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 1 단위 기억 회로(104a)에서는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해, 기간 1에 제 1 단위 기억 회로(104a)에 입력된 신호 Data의 전위가 유지된다. 또한, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해 유지되는 전위는, 제 1 단위 기억 회로(104a)로부터 출력된다.
또한, 기간 2에 있어서, 제 2 단위 기억 회로(104b)에서는, 도 9의 타이밍 차트에 따라, 도 11에 도시하는 바와 같이, 제 1 논리 소자(105)가 온, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 기간 2에 있어서, 제 2 단위 기억 회로(104b)에서는, 제 1 단위 기억 회로(104a)로부터의 출력 전위가 주어진다.
이어서, 기간 3에 있어서, 제 1 단위 기억 회로(104a)에서는, 도 9의 타이밍 차트에 따라, 도 10에 도시하는 바와 같이, 제 1 논리 소자(105)가 온, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 1 단위 기억 회로(104a)에서는, 제 1 논리 소자(105)를 개재하여, 신호 Data의 전위가 기억 소자(101)에 주어진다.
또한, 기간 3에 있어서, 제 2 단위 기억 회로(104b)에서는, 도 9의 타이밍 차트에 따라, 도 10에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 기간 3에 있어서, 제 2 단위 기억 회로(104b)에서는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해, 기간 2에 제 1 단위 기억 회로(104a)로부터 주어진 출력 전위가 유지된다.
이어서, 기간 4에 있어서, 제 1 단위 기억 회로(104a)에서는, 도 9의 타이밍 차트에 따라, 도 12에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 온이 된다. 따라서, 제 1 단위 기억 회로(104a)에서는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해, 기간 3에 제 1 단위 기억 회로(104a)에 입력된 신호 Data의 전위가 유지된다. 또한, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해 유지되는 전위는, 제 1 단위 기억 회로(104a)로부터 출력된다.
또한, 기간 4에 있어서, 제 2 단위 기억 회로(104b)에서는, 도 9의 타이밍 차트에 따라, 도 12에 도시하는 바와 같이, 제 1 논리 소자(105)가 온, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 온이 된다. 따라서, 기간 4에 있어서, 제 2 단위 기억 회로(104b)에서는, 제 1 단위 기억 회로(104a)로부터의 출력 전위가 주어진다.
기간 4에서는, 기간 2와는 달리, 스위칭 소자(103)가 온이 된다. 따라서, 제 1 단위 기억 회로(104a)에서는, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해 유지되고 있는 신호 Data의 전위가, 온의 스위칭 소자(103)를 개재하여, 용량 소자(102)에 주어진다. 또한, 제 2 단위 기억 회로(104b)에서는, 제 1 단위 기억 회로(104a)로부터의 출력 전위가, 온의 스위칭 소자(103)를 개재하여, 용량 소자(102)에 주어진다. 각 용량 소자(102)에는, 주어진 전위에 따라 전하가 공급된다. 그 후, 제 1 단위 기억 회로(104a) 및 제 2 단위 기억 회로(104b)에 있어서, 스위칭 소자(103)가 오프가 됨으로써, 용량 소자(102)에 공급된 전하는 유지된다. 상기 구성에 의해, 기억 소자(101)에 유지되고 있던 데이터를, 용량 소자(102)로 대피시킬 수 있다.
기간 4가 종료된 후, 기억 장치(100)로의 전원 전압의 공급을 정지할 수 있다. 도 9에서는, 기억 장치(100)로의 전원 전압의 공급이 정지되고 있는 기간을, 전원 정지 기간으로서 나타내고 있다. 그리고, 전원 정지 기간에서는, 제 1 클록 신호(CLK1) 및 제 1 클록 신호(CLK1b)와, 제 2 클록 신호(CLK2) 및 제 2 클록 신호(CLK2b)와, 제 3 클록 신호(CLK3) 및 제 3 클록 신호(CLK3b)와, 제 4 클록 신호(CLK4) 및 제 4 클록 신호(CLK4b)의, 기억 장치(100)로의 공급을 정지할 수 있다.
전원 정지 기간에서는, 데이터의 유지를 용량 소자(102)에 있어서 행하기 때문에, 기억 소자(101)에 전원 전압을 줄 필요가 없다. 이로 인해, 기억 소자(101)에 전원 전압을 줌으로써, 제 1 논리 소자(105), 제 2 논리 소자(106), 및 제 3 논리 소자(107)에 흐르는 오프 전류에 의해 발생할 수 있는 소비 전력을 전원 정지 기간에서는 매우 0에 가깝게 할 수 있다. 따라서, 상기 오프 전류에 기인하는 소비 전력을 대폭 삭감할 수 있기 때문에, 기억 장치(100), 나아가서는 기억 장치(100)를 사용한 반도체 장치 전체의, 소비 전력을 낮게 억제하는 것이 가능해진다.
이어서, 전원 정지 기간이 종료되고, 기간 5가 개시되면, 기억 장치(100)로의 전원 전압의 공급이 재개된다.
기간 5에 있어서, 제 1 단위 기억 회로(104a)에서는, 도 9의 타이밍 차트에 따라, 도 13에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 온이 된다. 또한, 제 2 단위 기억 회로(104b)에서는, 도 9의 타이밍 차트에 따라, 도 13에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 온이 된다. 제 1 단위 기억 회로(104a)와 제 2 단위 기억 회로(104b)에 있어서, 용량 소자(102)에 유지되고 있던 전하가, 온의 스위칭 소자(103)를 개재하여, 기억 소자(101)에 주어짐으로써, 용량 소자(102)로 대피시켜 둔 데이터를, 기억 소자(101)로 되돌릴 수 있다. 그리고, 스위칭 소자(103)가 오프가 됨으로써, 기억 소자(101)에 있어서 데이터가 유지된다.
이어서, 기간 6에 있어서, 제 1 단위 기억 회로(104a)에서는, 도 9의 타이밍 차트에 따라, 도 10에 도시하는 바와 같이, 제 1 논리 소자(105)가 온, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 1 단위 기억 회로(104a)에서는, 제 1 논리 소자(105)를 개재하여, 신호 Data의 전위가 기억 소자(101)에 주어진다.
또한, 기간 6에 있어서, 제 2 단위 기억 회로(104b)에서는, 도 9의 타이밍 차트에 따라, 도 10에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 기간 6에 있어서, 제 2 단위 기억 회로(104b)에서는, 기간 5로 있어서 용량 소자(102)로부터 되돌려진 데이터의 전위가, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해, 유지된다.
이어서, 기간 7에 있어서, 제 1 단위 기억 회로(104a)에서는, 도 9의 타이밍 차트에 따라, 도 11에 도시하는 바와 같이, 제 1 논리 소자(105)가 오프, 제 2 논리 소자(106)가 온, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 제 1 단위 기억 회로(104a)에서는, 기간 6에 있어서 제 1 단위 기억 회로(104a)에 입력된 신호 Data의 전위가, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해, 유지된다. 또한, 제 2 논리 소자(106) 및 제 3 논리 소자(107)에 의해 유지되는 전위는, 제 1 단위 기억 회로(104a)로부터 출력된다.
또한, 기간 7에 있어서, 제 2 단위 기억 회로(104b)에서는, 도 9의 타이밍 차트에 따라, 도 11에 도시하는 바와 같이, 제 1 논리 소자(105)가 온, 제 2 논리 소자(106)가 오프, 제 3 논리 소자(107)가 온, 스위칭 소자(103)가 오프가 된다. 따라서, 기간 7에 있어서, 제 2 단위 기억 회로(104b)에서는, 제 1 단위 기억 회로(104a)로부터의 출력 전위가 주어진다.
본 발명의 일 형태에서는, 상기한 바와 같이, 제 1 클록 신호(CLK1) 및 제 1 클록 신호(CLK1b)와, 제 2 클록 신호(CLK2) 및 제 2 클록 신호(CLK2b)는, 상이한 계통의 신호이다. 따라서, 본 발명의 일 형태에서는, 제 1 클록 신호(CLK1) 및 제 1 클록 신호(CLK1b)의 전위의 극성과, 제 2 클록 신호(CLK2) 및 제 2 클록 신호(CLK2b)의 전위의 극성을, 상이한 타이밍으로 전환하는 것이 가능하다. 또한, 제 3 클록 신호(CLK3) 및 제 3 클록 신호(CLK3b)와, 제 4 클록 신호(CLK4) 및 제 4 클록 신호(CLK4b)는, 상이한 계통의 신호이다. 따라서, 본 발명의 일 형태에서는, 제 3 클록 신호(CLK3) 및 제 3 클록 신호(CLK3b)의 전위의 극성과, 제 4 클록 신호(CLK4) 및 제 4 클록 신호(CLK4b)의 전위의 극성을, 상이한 타이밍으로 전환하는 것이 가능하다.
따라서, 제 1 단위 기억 회로(104a) 및 제 2 단위 기억 회로(104b)에서는, 상기 기간 1 내지 기간 4와, 기간 6 및 기간 7에 있어서, 제 1 논리 소자(105) 및 제 2 논리 소자(106)의 한쪽이 온, 다른쪽이 오프인 상태로 할 수 있다. 본 발명의 일 형태에서는, 상기 구성에 의해, 기억 소자(101)로의 데이터의 기록과, 기억 소자(101)에 있어서의 상기 데이터의 유지를 순차적으로 행할 수 있다.
또한, 전원 정지 기간이 종료된 후, 용량 소자(102)로 대피해 둔 데이터를 기억 소자(101)로 되돌리는 기간 5에 있어서, 제 1 논리 소자(105) 및 제 2 논리 소자(106) 둘 다를 오프로 할 수 있다. 상기 구성에 의해, 본 발명의 일 형태에서는, 기간 5에 있어서, 용량 소자(102)로 대피시키고 있던 데이터를 기억 소자(101)에 기록한 후에, 기억 소자(101)로부터의 데이터의 출력을 행할 수 있다. 이로 인해, 대피한 데이터를 기억 소자(101)로 되돌린 후라도, 기억 소자(101)로부터 출력되는 데이터의 신뢰성을 높일 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 발명의 반도체 장치의 구체적인 일 형태에 관해서 설명한다. 도 14에, 반도체 장치의 구성을 블록으로 일례로서 도시한다.
반도체 장치(600)는, 제어 장치(601)와, 연산 장치에 상당하는 ALU(Arithmetic logic unit)(602)와, 데이터 캐시(603)와, 명령 캐시(604)와, 프로그램 카운터(605)와, 명령 레지스터(606)와, 주기억 장치(607)와, 레지스터 파일(608)을 가진다.
제어 장치(601)는, 입력된 명령을 디코드하고, 실행하는 기능을 가진다. ALU(602)는, 사칙 연산, 논리 연산 등의 각종 연산 처리를 행하는 기능을 가진다. 데이터 캐시(603)는, 사용 빈도가 높은 데이터를 일시적으로 기억해 두는 완충 기억 장치이다. 명령 캐시(604)는, 제어 장치(601)로 보내지는 명령(프로그램) 중, 사용 빈도가 높은 명령을 일시적으로 기억해 두는 완충 기억 장치이다. 프로그램 카운터(605)는, 다음에 실행하는 명령의 어드레스를 기억하는 레지스터이다. 명령 레지스터(606)는, 다음에 실행하는 명령을 기억하는 레지스터이다. 주기억 장치(607)에는, ALU(602)에 있어서의 연산 처리에 사용되는 데이터나, 제어 장치(601)에 있어서 실행되는 명령이 기억되어 있다. 레지스터 파일(608)은, 범용 레지스터를 포함하는 복수의 레지스터를 가지고 있고, 주기억 장치(607)로부터 판독된 데이터, ALU(602)의 연산 처리의 도중에 얻어진 데이터, 또는 ALU(602)의 연산 처리의 결과 얻어진 데이터, 등을 기억할 수 있다.
이어서, 반도체 장치(600)의 동작에 관해서 설명한다.
제어 장치(601)는, 프로그램 카운터(605)에 기억되어 있는, 다음에 실행하는 명령의 어드레스에 따라, 명령 캐시(604)의 대응하는 어드레스로부터 명령을 판독하고, 명령 레지스터(606)에 상기 명령을 기억시킨다. 명령 캐시(604)의 대응하는 어드레스에, 해당하는 명령이 기억되어 있지 않은 경우에는, 주기억 장치(607)의 대응하는 어드레스에 액세스하여, 주기억 장치(607)로부터 명령을 판독하고, 명령 레지스터(606)에 기억시킨다. 이 경우, 상기 명령을 명령 캐시(604)에도 기억시켜 둔다.
제어 장치(601)는, 명령 레지스터(606)에 기억되어 있는 명령을 디코드하고, 명령을 실행한다. 구체적으로는, 상기 명령에 따라 ALU(602)의 동작을 제어하기 위한 각종 신호를 생성한다.
실행해야 할 명령이 연산 명령인 경우에는, 레지스터 파일(608)에 기억되어 있는 데이터를 사용하여 ALU(602)에 연산 처리를 행하게 하고, 그 연산 처리의 결과를 레지스터 파일(608)에 저장한다.
실행해야 할 명령이 로드 명령인 경우에는, 제어 장치(601)는, 우선 데이터 캐시(603)의 대응하는 어드레스에 액세스하여, 해당하는 데이터가 데이터 캐시(603) 중에 있는지 여부를 확인한다. 해당하는 데이터가 있는 경우에는, 상기 데이터를 데이터 캐시(603)의 대응하는 어드레스로부터 레지스터 파일(608)에 카피한다. 해당하는 데이터가 없는 경우에는, 상기 데이터를 주기억 장치(607)의 대응하는 어드레스로부터 데이터 캐시(603)의 대응하는 어드레스에 카피한 후, 데이터 캐시(603)의 대응하는 어드레스로부터 레지스터 파일(608)에 상기 데이터를 카피한다. 또한, 해당하는 데이터가 없는 경우에는, 주기억 장치(607)에 액세스할 필요가 있기 때문에, 데이터 캐시(603) 등의 완충 기억 장치에만 액세스하는 경우보다도, 명령의 실행에 시간을 요한다. 그러나, 상기 데이터의 카피에 더하여, 주기억 장치(607)에 있어서의 상기 데이터의 어드레스 및 그 근방의 어드레스의 데이터도 완충 기억 장치에 카피해 둠으로써, 주기억 장치(607)에 있어서의 상기 데이터의 어드레스 및 그 근방의 어드레스로의 2번째 이후의 액세스를, 고속으로 행할 수 있다.
실행해야 할 명령이 스토어 명령인 경우에는, 레지스터 파일(608)의 데이터를, 데이터 캐시(603)의 대응하는 어드레스에 기억시킨다. 이 때, 제어 장치(601)는, 우선 데이터 캐시(603)의 대응하는 어드레스에 액세스하여, 해당하는 데이터를 데이터 캐시(603) 중에 저장할 수 있는지 여부를 확인한다. 저장할 수 있는 경우에는, 상기 데이터를 레지스터 파일(608)로부터 데이터 캐시(603)의 대응하는 어드레스에 카피한다. 저장할 수 없는 경우에는, 데이터 캐시(603)의 일부 영역에 새롭게 대응하는 어드레스를 할당하고, 상기 데이터를 레지스터 파일(608)로부터 데이터 캐시(603)의 대응하는 어드레스에 카피한다. 또한, 데이터 캐시(603)에 데이터를 카피하면 즉시, 주기억 장치(607)에도 상기 데이터를 카피하는 구성도 가능하다. 또한, 몇개의 데이터를 데이터 캐시(603)에 카피한 후, 이들의 데이터를 통합하여 주기억 장치(607)에 카피하는 구성도 가능하다.
그리고, 제어 장치(601)는, 명령의 실행이 종료되면, 다시 프로그램 카운터(605)에 액세스하여, 명령 레지스터(606)로부터 판독한 명령을 디코드, 실행한다고 하는 상기 동작을 반복한다.
또한, 도 14에 도시하는 반도체 장치(600)에서는, 데이터 캐시(603)나 명령 캐시(604) 등의 완충 기억 장치에, 상기 구성을 갖는 기억 장치가 형성되어 있다. ALU(602)는, 상기 데이터 캐시(603)나 명령 캐시(604) 등의 완충 기억 장치에 있어서의 유지 동작의 선택을 행한다. 즉, 데이터 캐시(603)나 명령 캐시(604)에 있어서, 기억 소자에 데이터를 유지할지, 용량 소자에 데이터를 유지할지를, 선택한다. 기억 소자에 의한 데이터의 유지가 선택되고 있는 경우, 데이터 캐시(603)나 명령 캐시(604) 내의 기억 소자로의, 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되고 있는 경우, 용량 소자로의 데이터의 재기록이 행해지고, 데이터 캐시(603)나 명령 캐시(604) 내의 기억 소자로의 전원 전압의 공급이 정지된다. 전원 전압의 공급의 정지에 관해서는, 단위 기억 회로군과, 전원 전위 VDD 또는 기준 전위 GND가 주어져 있는 노드간에, 스위칭 소자를 형성함으로써 행할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 발명의 일 형태에 따르는 기억 장치에 있어서, 스위칭 소자를 구성하는 트랜지스터는, 비정질, 미결정, 다결정 또는 단결정이고, 실리콘 또는 게르마늄 등의 반도체를, 채널 형성 영역에 사용할 수 있다. 실리콘 반도체로서는, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저어닐 등의 처리에 의해 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
또는, 스위칭 소자를 구성하는 트랜지스터는, 실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은, 산화물 반도체 등의 반도체가, 채널 형성 영역에 사용되고 있어도 좋다. 상기한 특성을 갖는 반도체를 채널 형성 영역에 갖는 트랜지스터는, 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비해, 오프 전류가 현저하게 작다.
본 발명의 일 형태에 따르는 기억 장치에서는, 용량 소자에 있어서의 전하의 공급, 유지, 방출을, 스위칭 소자에 의해 제어한다. 따라서, 용량 소자에 있어서의 데이터 유지 기간의 길이는, 용량 소자에 축적되어 있는 전하가, 스위칭 소자를 개재하여 리크되는 양에 의존한다. 스위칭 소자를 개재하여 리크되는 전하량이 작을수록, 용량 소자에 있어서의 데이터의 유지 기간을 길게 확보할 수 있다. 따라서, 오프 전류가 현저하게 작은 트랜지스터를 사용한 스위칭 소자에 의해, 용량 소자에 축적된 전하를 유지함으로써, 용량 소자로부터의 전하의 리크를 방지할 수 있고, 데이터 유지 기간을 길게 확보할 수 있다. 상기 구성에 의해, 전원 정지 기간이 긴 경우에도, 용량 소자에 있어서의 데이터의 재기록의 빈도를 적게 할 수 있어, 소비 전력을 보다 저감시킬 수 있다.
또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류란, n-채널형 트랜지스터에 있어서는, 드레인을 소스와 게이트 전극보다도 높은 전압으로 한 상태에 있어서, 소스의 전압을 기준으로 했을 때의 게이트 전극의 전압이 0 이하일 때에, 소스와 드레인 사이에 흐르는 전류를 의미한다. 또는, 본 명세서에서 오프 전류란, p-채널형 트랜지스터에 있어서는, 드레인을 소스와 게이트 전극보다도 낮은 전압으로 한 상태에 있어서, 소스의 전압을 기준으로 했을 때의 게이트 전극의 전압이 0 이상일 때에, 소스와 드레인 사이에 흐르는 전류를 의미한다.
또한, 본 발명의 일 형태에서는, 기억 소자를 구성하는 트랜지스터가, 결정성을 갖는 실리콘, 또는 게르마늄 등의 반도체를 채널 형성 영역에 포함하고 있어도 좋고, 스위칭 소자와 같이, 실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은, 산화물 반도체 등의 반도체를, 채널 형성 영역에 포함하고 있어도 좋다. 산화물 반도체보다도 결정성을 갖는 실리콘, 또는 게르마늄 등의 반도체쪽이, 이동도가 높은 경우, 기억 소자를 구성하는 트랜지스터가, 결정성을 갖는 실리콘, 또는 게르마늄 등의 반도체를 채널 형성 영역에 포함하고 있음으로써, 기억 장치, 나아가서는 반도체 장치의 고속 동작을 확보할 수 있다.
본 실시형태에서는, 기억 장치의 구체적인 구성의 일례에 관해서 설명한다. 또한, 본 실시형태에서는, 기억 소자가, 결정성을 갖는 실리콘을 채널 형성 영역에 갖는 트랜지스터를 사용하고 있고, 용량 소자에 있어서의 전하의 공급, 유지, 방출을 제어하는 트랜지스터가, 산화물 반도체를 채널 형성 영역에 갖는 경우를 예시하고 있다.
도 15에, 기억 소자가 갖는 p-채널형 트랜지스터(130) 및 n-채널형 트랜지스터(131)와, 용량 소자(132)와, 스위칭 소자로서 기능하는 트랜지스터(133)의 구성을, 단면도로 일례로서 도시한다.
도 15에 도시하는 기억 장치는, 그 표면에 절연막(201)이 형성된 기판(200) 위에, n-채널형 트랜지스터(131)와, p-채널형 트랜지스터(130)를 가진다.
n-채널형 트랜지스터(131)는, 결정성을 갖는 실리콘을 갖는 반도체막(203n)과, 반도체막(203n) 위의 게이트 절연막(204n)과, 게이트 절연막(204n)을 사이에 개재하여 반도체막(203n)과 중첩되는 위치에 형성된 게이트 전극(205n)과, 반도체막(203n)에 접속된 도전막(206) 및 도전막(207)을 가진다. 그리고, 반도체막(203n)은, 채널 형성 영역으로서 기능하는 제 1 영역(208)과, 소스 또는 드레인으로서 기능하는 제 2 영역(209) 및 제 2 영역(210)을 가진다. 제 2 영역(209) 및 제 2 영역(210)은, 제 1 영역(208)을 사이에 개재하고 있다. 또한, 도 15에서는, 반도체막(203n)이, 제 1 영역(208)과 제 2 영역(209) 및 제 2 영역(210)과의 사이에, LDD(Light Doped Drain) 영역으로서 기능하는 제 3 영역(211) 및 제 3 영역(212)을 가지고 있는 경우를 예시하고 있다.
또한, p-채널형 트랜지스터(130)는, 결정성을 갖는 실리콘을 갖는 반도체막(203p)과, 반도체막(203p) 위의 게이트 절연막(204p)과, 게이트 절연막(204p)을 사이에 개재하여 반도체막(203p)과 중첩되는 위치에 형성된 게이트 전극(205p)과, 반도체막(203p)에 접속된 도전막(207) 및 도전막(213)을 가진다. 그리고, 반도체막(203p)은, 채널 형성 영역으로서 기능하는 제 1 영역(214)과, 소스 또는 드레인으로서 기능하는 제 2 영역(215) 및 제 2 영역(216)을 가진다. 제 2 영역(215) 및 제 2 영역(216)은, 제 1 영역(214)을 사이에 개재하고 있다. 또한, 도 15에서는, 반도체막(203p)이, 제 1 영역(214)과 제 2 영역(215) 및 제 2 영역(216)과의 사이에, LDD 영역으로서 기능하는 제 3 영역(217) 및 제 3 영역(218)을 가지고 있는 경우를 예시하고 있다.
또한, 도 15에서는, n-채널형 트랜지스터(131)와, p-채널형 트랜지스터(130)가 도전막(207)을 공유하고 있다.
또한, 도 15에서는, n-채널형 트랜지스터(131)와, p-채널형 트랜지스터(130)가, 박막의 반도체막을 사용하고 있는 경우를 예시하고 있지만, n-채널형 트랜지스터(131)와, p-채널형 트랜지스터(130)가, 벌크의 반도체 기판에 채널 형성 영역을 갖는 트랜지스터라도 좋다. 박막의 반도체막으로서는, 예를 들면, 비정질 실리콘을 레이저 결정화시킴으로써 얻어지는 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
그리고, 도 15에 도시하는 기억 장치는, 도전막(206), 도전막(207), 및 도전막(213) 위에 절연막(219)이 형성되어 있다. 그리고, 절연막(219) 위에는, 제 1 산화 절연막(240a), 제 2 산화 절연막(240b), 및 제 3 산화 절연막(240c)을 갖는 절연막(240)이 형성되어 있다. 절연막(240) 위에는, 트랜지스터(133)가 형성되어 있다.
제 1 산화 절연막(240a) 및 제 3 산화 절연막(240c)은, 가열에 의해 일부의 산소가 탈리하는 산화 절연막을 사용하여 형성한다. 가열에 의해 일부의 산소가 탈리하는 산화 절연막으로서는, 화학량론적 조성비를 충족시키는 산소보다도 많은 산소를 함유하는 절연막을 사용하는 것이 바람직하다. 제 1 산화 절연막(240a) 및 제 3 산화 절연막(240c)으로서, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다.
제 2 산화 절연막(240b)은, 산소의 확산을 방지하는 산화 절연막으로 형성한다. 제 2 산화 절연막(240b)의 일례로서는, 산화알루미늄, 산화질화알루미늄 등이 있다. 또한, 산화알루미늄은, 화학량론적 조성비를 충족시키는 산소를 함유하는 산화알루미늄, 또는 화학량론적 조성비를 충족시키는 산소보다도 많은 산소를 함유하는 산화알루미늄(AlOx, x는 3/2 이상)으로 하는 것이 바람직하다. 또한, 산화질화알루미늄은, 화학량론적 조성비를 충족시키는 산소를 함유하는 산화알루미늄의 일부의 산소가 질소로 치환되어 있다.
또한, 「가열에 의해 일부의 산소가 탈리한다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/㎤ 이상, 바람직하게는 3.0×1020atoms/㎤ 이상인 것을 말한다.
이하, TDS 분석으로, 산소 원자로 환산한 산소의 탈리량의 측정 방법에 관해서 설명한다.
TDS 분석했을 때의 기체의 탈리량은, 스펙트럼의 적분값에 비례한다. 이로 인해, 절연막의 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 원자를 함유하는 시료의, 스펙트럼의 적분값에 대한 원자의 밀도의 비율이다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 탈리량(NO2)은, 하기의 수학식 1로 구할 수 있다. 질량수 32의 것으로서 CH3OH가 있지만, 절연막 중에 존재할 가능성은 낮다. 따라서, TDS 분석으로 얻어지는 질량수 32로 검출되는 스펙트럼 전체는, 산소 분자 유래인 것으로 가정한다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 함유하는 산소 분자에 관해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에, 존재하지 않는 것으로 가정한다.
[수학식 1]
NH2은, 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 표준 시료의 기준값은, NH2/SH2로 한다. SO2는, 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α 는, TDS 분석에 있어서의 스펙트럼 강도에 영향을 주는 계수이다. 수학식 1의 상세에 관해서는, 일본 공개특허공보 제(평)6-275697호를 참조한다. 또한, 상기 절연막의 산소의 탈리량은, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA100OS/W를 사용하고, 표준 시료로서 1×1016atoms/㎤의 수소 원자를 함유하는 실리콘 웨이퍼를 사용하여 측정한다.
또한, TDS 분석에 있어서, 일부의 산소는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 탈리량에 관해서도 추산할 수 있다.
또한, NO2는 산소 분자의 탈리량이다. 절연막에 있어서는, 산소 원자로 환산했을 때의 산소의 방출량은, 산소 분자의 탈리량의 2배가 된다.
상기 구성에 있어서, 가열에 의해 산소가 방출되는 절연막은, 산소가 과잉인 산화실리콘(SiOx(X>2))이라도 좋다. 산소가 과잉인 산화실리콘(SiOx(X>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 포함하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는, 러더포드 후방산란법에 의해 측정한 값이다.
또한, 구체적으로, 트랜지스터(133)는, 산화물 반도체막(242)과, 산화물 반도체막(242) 위의 게이트 절연막(243)과, 게이트 절연막(243)을 사이에 개재하여 산화물 반도체막(242)과 중첩되는 위치에 형성된 게이트 전극(244)과, 산화물 반도체막(242)에 접속된 도전막(245) 및 도전막(246)을 가진다. 산화물 반도체막(242)은, 게이트 전극(244)과 중첩되고, 적어도 일부가 채널 형성 영역으로서 기능하는 제 1 영역(247)과, 소스 또는 드레인으로서 기능하고, 제 1 영역(247)을 사이에 개재하는 제 2 영역(248) 및 제 2 영역(249)을 가지고 있다.
실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료의 일례로서, 산화물 반도체 이외에, 탄화규소(SiC), 질화갈륨(GaN) 등의 화합물 반도체 등이 있다. 산화물 반도체는, 탄화규소나 질화갈륨과 달리, 스퍼터링법이나 습식법에 의해 제작 가능하고, 양산성이 우수하다고 하는 이점이 있다. 또한, 탄화실리콘 또는 질화갈륨과는 달리, 산화물 반도체는 실온에서도 성막이 가능하기 때문에, 유리 기판 위로의 성막, 또는 실리콘을 사용한 집적 회로 위로의 성막이 가능하다. 또한, 기판의 대형화에도 대응이 가능하다. 따라서, 상기한 와이드 갭 반도체 중에서도, 특히 산화물 반도체는 양산성이 높다고 하는 메리트를 가진다. 또한, 트랜지스터의 성능(예를 들면 전계 효과 이동도)을 향상시키기 위해서 결정성의 산화물 반도체를 얻고자 하는 경우에도, 250℃에서부터 800℃의 열처리에 의해 용이하게 결정성의 산화물 반도체를 얻을 수 있다.
이어서, 도 16을 사용하여, 도 15에 도시한 트랜지스터(133)의 구체적인 단면 구조에 관해서 설명한다.
도 16a는, 절연막(240) 및 트랜지스터(133)의 단면도이며, 도 16b는, 절연막(240) 및 트랜지스터(133)의 상면도이다. 도 16b의 파선 A1-A2에 있어서의 단면도가, 도 16a에 상당한다. 또한, 도 16c는, 도 16b의 파선 B1-B2에 있어서의, 절연막(240) 및 트랜지스터(133)의 단면도이다.
트랜지스터(133)는, 게이트 전극(244)의 측부에, 절연막을 갖는 사이드 월(250)이 형성되어 있고, 게이트 전극(244)의 상부에, 절연막(251)이 형성되어 있다. 그리고, 도전막(245) 및 도전막(246)은, 그 일부가 사이드 월(250)에 접하고 있다. 도전막(245) 및 도전막(246)은 반드시 사이드 월(250)에 접하고 있을 필요는 없지만, 사이드 월(250)에 접하도록 도전막(245) 및 도전막(246)을 형성함으로써, 도전막(245) 및 도전막(246)의 위치가 다소 어긋나 형성되었다고 해도, 도전막(245) 및 도전막(246)과 산화물 반도체막(242)의 접하는 면적이, 변동되는 것을 방지할 수 있다. 따라서, 도전막(245) 및 도전막(246)의 위치가 어긋나는 것에 의한, 트랜지스터(133)의 온 전류의 변동을 방지할 수 있다.
또한, 게이트 전극(244)의 상부에 위치하는 절연막(251)은 반드시 형성할 필요는 없지만, 절연막(251)을 형성함으로써, 도전막(245) 및 도전막(246)의 위치가 어긋나게 형성되어, 게이트 전극(244)의 상부에 걸쳐도, 도전막(245) 및 도전막(246)과 게이트 전극(244)이 도통하는 것을 방지할 수 있다.
절연막(240)에서는, 하층에 위치하는 제 3 산화 절연막(240c) 위에, 제 1 산화 절연막(240a)과, 제 2 산화 절연막(240b)이 순차적으로 적층하도록 형성되어 있다. 그리고, 제 1 산화 절연막(240a) 및 제 2 산화 절연막(240b)에는 개구부(241)가 형성되어 있고, 상기 개구부(241)에는, 트랜지스터(133)가 갖는 산화물 반도체막(242)이 형성되어 있다. 그리고, 제 1 산화 절연막(240a)은, 산화물 반도체막(242)의 단부에 접하도록, 산화물 반도체막(242)의 주위에 형성되어 있다. 또한, 제 2 산화 절연막(240b)은, 제 1 산화 절연막(240a)을 사이에 개재하여 산화물 반도체막(242)의 주위에 형성되어 있다. 제 3 산화 절연막(240c)은, 산화물 반도체막(242)의 하부에 형성되어 있다.
상기 구성에 의해, 가열에 의해 제 1 산화 절연막(240a)으로부터 방출된 산소가, 제 2 산화 절연막(240b)을 통과하는 것을 억제할 수 있기 때문에, 상기 산소가 제 1 영역(247)에 있어서의 산화물 반도체막(242)의 단부(252)에 효율적으로 공급된다. 또한, 제 3 산화 절연막(240c)으로부터 방출된 산소는, 산화물 반도체막(242)의 하부에 공급된다. 또한, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터(133)는, 산화물 반도체막(242)을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막(242)의 단부의 감압 분위기에 있어서의 폭로 등에 의해, 산화물 반도체막(242)의 단부에 있어서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되기 때문에, 산화물 반도체막(242)의 단부에 산소 결손이 형성되면, 기생 채널이 생기고, 그것에 의해 트랜지스터(133)의 오프 전류가 높아진다. 그러나, 본 발명의 일 형태에서는, 상기 구성에 의해, 제 1 영역(247)에 있어서의 산화물 반도체막(242)의 단부(252)에 산소 결손이 형성되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
또한, 도 15에 도시하는 바와 같이, 용량 소자(132)는, 절연막(240) 위의 도전막(253)과, 도전막(253) 위의 절연막(254)과, 절연막(254)을 사이에 개재하여 도전막(253)과 중첩되는 위치에 형성된 도전막(255)을 가진다. 절연막(254)은, 트랜지스터(133) 위에도 형성되어 있다. 또한, 도전막(253)과 도전막(245)은 전기적으로 접속되어 있어도 좋고, 또는, 도전막(253)과 도전막(245)이 하나의 연속된 도전막으로 구성되어 있어도 좋다.
또한, 도 15에서는, 용량 소자(132)를 트랜지스터(133)와 함께 절연막(240) 위에 형성하고 있는 경우를 예시하고 있지만, 용량 소자(132)는, n-채널형 트랜지스터(131) 및 p-채널형 트랜지스터(130)와 함께, 절연막(240) 아래에 형성되어 있어도 좋다.
또한, 도 15에서는, 절연막(240)과, n-채널형 트랜지스터(131) 및 p-채널형 트랜지스터(130) 사이에, 절연막(219)을 형성하고 있는 경우를 예시하고 있지만, 절연막(219)은 반드시 형성할 필요는 없다. 절연막(219)을 형성하지 않는 경우, 도전막(206), 도전막(207), 및 도전막(213)에 접하도록, 절연막(240)이 형성된다.
또한, 도 15에 있어서, 트랜지스터(133)는, 게이트 전극(244)을 산화물 반도체막(242)의 한쪽에 있어서 적어도 가지고 있으면 좋지만, 산화물 반도체막(242)을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 갖고 있어도 좋다.
이어서, 트랜지스터(133)의 구성이 도 15에 도시한 기억 장치와 상이한, 본 발명의 일 형태에 따르는 기억 장치의 구성에 관해서 설명한다. 도 17a, 도 17b 및 도 17c에, 트랜지스터(133)의 구성을 일례로서 도시한다. 도 17a, 도 17b 및 도 17c에서는, 제 1 산화 절연막(220a) 및 제 2 산화 절연막(220b)을 갖는 절연막(220) 위에, 트랜지스터(133)가 형성되어 있다. 또한, 도 17a는, 절연막(220) 및 트랜지스터(133)의 단면도이며, 도 17b는, 절연막(220) 및 트랜지스터(133)의 상면도이다. 도 17b의 파선 A1-A2에 있어서의 단면도가, 도 17a에 상당한다. 또한, 도 17c는, 도 17b의 파선 B1-B2에 있어서의, 절연막(220) 및 트랜지스터(133)의 단면도이다.
제 1 산화 절연막(220a)은, 가열에 의해 일부의 산소가 탈리하는 산화 절연막을 사용하여 형성한다. 가열에 의해 일부의 산소가 탈리하는 산화 절연막으로서는, 화학량론적 조성비를 충족시키는 산소보다도 많은 산소를 함유하는 절연막을 사용하는 것이 바람직하다. 제 1 산화 절연막(220a)으로서, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다.
제 2 산화 절연막(220b)은, 산소의 확산을 방지하는 산화 절연막으로 형성한다. 제 2 산화 절연막(220b)의 일례로서는, 산화알루미늄, 산화질화알루미늄 등이 있다. 또한, 산화알루미늄은, 화학량론적 조성비를 충족시키는 산소를 함유하는 산화알루미늄, 또는 화학량론적 조성비를 충족시키는 산소보다도 많은 산소를 함유하는 산화알루미늄(AlOx, x는 3/2 이상)으로 하는 것이 바람직하다. 또한, 산화질화알루미늄은, 화학량론적 조성비를 충족시키는 산소를 함유하는 산화알루미늄의 일부의 산소가 질소로 치환되어 있다.
트랜지스터(133)는, 절연막(220) 위에 위치하는 산화물 반도체막(222)과, 산화물 반도체막(222) 위의 게이트 절연막(223)과, 게이트 절연막(223)을 사이에 개재하여 산화물 반도체막(222)과 중첩되는 위치에 형성된 게이트 전극(224)과, 산화물 반도체막(222)에 접속된 도전막(225) 및 도전막(226)을 가진다. 산화물 반도체막(222)은, 게이트 전극(224)과 중첩되고, 적어도 일부가 채널 형성 영역으로서 기능하는 제 1 영역(227)과, 소스 또는 드레인으로서 기능하고, 제 1 영역(227)을 사이에 개재하는 제 2 영역(228) 및 제 2 영역(229)을 가지고 있다.
그리고, 트랜지스터(133)는, 게이트 전극(224)의 측부에, 절연막을 갖는 사이드 월(230)이 형성되어 있고, 게이트 전극(224)의 상부에, 절연막(231)이 형성되어 있다. 그리고, 도전막(225) 및 도전막(226)은, 그 일부가 사이드 월(230)에 접하고 있다. 도전막(225) 및 도전막(226)은 반드시 사이드 월(230)에 접하고 있을 필요는 없지만, 사이드 월(230)에 접하도록 도전막(225) 및 도전막(226)을 형성함으로써, 도전막(225) 및 도전막(226)의 위치가 다소 어긋나게 형성되었다고 해도, 도전막(225) 및 도전막(226)과 산화물 반도체막(222)의 접하는 면적이, 변동되는 것을 방지할 수 있다. 따라서, 도전막(225) 및 도전막(226)의 위치가 어긋나는 것에 의한, 트랜지스터(133)의 온 전류의 변동을 방지할 수 있다.
또한, 게이트 전극(224)의 상부에 위치하는 절연막(231)은 반드시 형성할 필요는 없지만, 절연막(231)을 형성함으로써, 도전막(225) 및 도전막(226)의 위치가 어긋나게 형성되어, 게이트 전극(224)의 상부에 걸쳐도, 도전막(225) 및 도전막(226)과 게이트 전극(224)이 도통하는 것을 방지할 수 있다.
그리고, 절연막(220)은, 제 1 산화 절연막(220a)의 주위에 제 2 산화 절연막(220b)이 형성되어 있다. 그리고, 산화물 반도체막(222)은, 제 1 영역(227)에 있어서 상기 제 1 산화 절연막(220a)에 접하고, 제 2 영역(228) 및 제 2 영역(229)에 있어서 제 1 산화 절연막(220a) 및 제 2 산화 절연막(220b)에 접한다.
상기 구성에 의해, 가열에 의해 제 1 산화 절연막(220a)으로부터 방출된 산소가, 제 2 산화 절연막(220b)을 통과하는 것을 억제할 수 있기 때문에, 상기 산소가 제 1 영역(227)에 있어서의 산화물 반도체막(222)의 단부(232)에 효율적으로 공급된다. 또한, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터(133)는, 산화물 반도체막(222)을 원하는 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체막(222)의 단부의 감압 분위기에 있어서의 폭로 등에 의해, 산화물 반도체막(222)의 단부에 있어서 산소의 탈리에 의한 산소 결손이 형성되기 쉽다. 그리고, 산소 결손은 캐리어의 이동 경로가 되기 때문에, 산화물 반도체막(222)의 단부에 산소 결손이 형성되면, 기생 채널이 생기고, 그것에 의해 트랜지스터(133)의 오프 전류가 높아진다. 그러나, 본 발명의 일 형태에서는, 상기 구성에 의해, 제 1 영역(227)에 있어서의 산화물 반도체막(222)의 단부(232)에 산소 결손이 형성되는 것을 방지하여, 오프 전류를 저감시킬 수 있다.
또한, 도 17에 있어서, 트랜지스터(133)는, 게이트 전극(224)을 산화물 반도체막(222)의 한 쪽에 있어서 적어도 가지고 있으면 좋지만, 산화물 반도체막(222)을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 갖고 있어도 좋다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified OS)는, i형(진성 반도체) 또는 i형에 매우 가깝다. 이로 인해, 상기 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 현저하게 낮다고 하는 특성을 가진다. 또한, 산화물 반도체의 밴드 갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
구체적으로, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터의 오프 전류가 낮은 것은, 여러 가지 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭이 1×106㎛이고 채널 길이가 10㎛의 소자라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V에서부터 10V의 범위에 있어서, 오프 전류가, 반도체 파라미터 애날라이저의 측정 한계 이하, 즉 1×10-13A 이하라고 하는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류는, 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류의 측정을 행하였다. 상기 측정에서는, 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3V인 경우에, 수십 yA/㎛라는, 더 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비해 현저하게 낮다.
또한, 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기적 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 기타 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 함유하고 있어도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체는, 규소를 함유하고 있어도 좋다.
또한, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 함유하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소를 함유하고 있어도 좋다. In-Ga-Zn계 산화물은, 무전계일 때의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들로 한정되지 않고, 필요로 하는 전기적 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체는, 비정질이라도 좋고, 결정성을 갖고 있어도 좋다. 후자의 경우, 단결정이라도 좋고, 다결정이라도 좋고, 일부분이 결정성을 갖는 구성이라도 좋고, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋고, 비비정질이라도 좋다. 일부분이 결정성을 갖는 구성의 일례로서, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체(CAAC-OS: C Axis Aligned Crystalline Oxide Semiconductor라고도 한다.)를 사용해도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체는, 보다 벌크내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 수학식 2로 정의된다.
[수학식 2]
또한, 상기 수학식 2에 있어서, S0는, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)의 4점으로 표현되는 사각형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
또한, 예를 들면, 산화물 반도체막은, In(인듐), Ga(갈륨), 및 Zn(아연)을 함유하는 타깃을 사용한 스퍼터링법에 의해 형성할 수 있다. In-Ga-Zn계 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내는 In-Ga-Zn계 산화물의 타깃을 사용한다. 상기의 원자수비를 갖는 In-Ga-Zn계 산화물의 타깃을 사용하여 산화물 반도체막을 성막함으로써, 다결정 또는 CAAC이 형성되기 쉬워진다. 또한, In, Ga, 및 Zn을 함유하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
또한, 산화물 반도체로서 In-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃 중의 금속 원소의 원자수비는, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들면, In-Zn계 산화물인 산화물 반도체막의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다. Zn의 비율을 상기 범위에 들어가게 함으로써, 이동도의 향상을 실현할 수 있다.
그리고, 구체적으로 산화물 반도체막은, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 형성하면 좋다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 함유되는 불순물 농도를 저감시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드트랩을 가한 것이라도 좋다. 크라이오 펌프를 사용하여 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 함유하는 화합물(보다 바람직하게는 탄소 원자를 함유하는 화합물도) 등이 배기되기 때문에, 상기 처리실에서 성막한 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(수산기를 포함)가 다량으로 함유되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 그래서, 본 발명의 일 형태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위해서, 산화물 반도체막에 대해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기 하에서, 가열 처리를 가한다.
산화물 반도체막에 가열 처리를 가함으로써, 산화물 반도체막 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분 이상 6분 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 초과하는 온도로도 처리할 수 있다.
또한, 상기 가열 처리에 의해, 산화물 반도체막으로부터 산소가 탈리하고, 산화물 반도체막 내에 산소 결손이 형성되는 경우가 있다. 따라서, 본 발명의 일 형태에서는, 산화물 반도체막과 접하는 게이트 절연막 등의 절연막으로서, 산소를 함유하는 절연막을 사용한다. 그리고, 산소를 함유하는 절연막을 형성한 후, 가열 처리를 가함으로써, 상기 절연막으로부터 산화물 반도체막에 산소가 공여되도록 한다. 상기 구성에 의해, 도너가 되는 산소 결손을 저감시키고, 산화물 반도체막에 함유되는 산화물 반도체의, 화학량론적 조성비를 충족시킬 수 있다. 그 결과, 산화물 반도체막을 i형에 가깝게 할 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감시키고, 전기 특성의 향상을 실현할 수 있다.
또한, 산소를 산화물 반도체막에 공여하기 위한 가열 처리는, 질소, 초건조공기, 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서, 바람직하게는 200℃ 이상400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다.
또한, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체(CAAC-OS: C Axis Aligned Crystalline Oxide Semiconductor라고도 한다.)에 관해서, 이하에 설명한다.
CAAC-OS란, 광의적으로, 비단결정으로서, 그 ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지고, 또한 c축 방향에 수직한 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC-OS는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC-OS를 형성하는 기판면, CAAC-OS의 표면 등에 수직한 방향)으로 정렬되어 있어도 좋다. 또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC-OS를 형성하는 기판면, CAAC-OS의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
CAAC-OS는, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투광성을 가지고 있거나, 갖고 있지 않거나 한다.
이러한 CAAC-OS의 예로서, 막 형상으로 형성되고, 막 표면 또는 CAAC-OS가 형성되는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 산화물을 들 수도 있다.
CAAC-OS에 포함되는 결정 구조의 일례에 관해서 도 18 내지 도 20을 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 18 내지 도 20은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 18에 있어서 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원은 3배위의 O를 나타낸다.
도 18a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 도시한 구조를 소그룹이라고 한다. 도 18a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 18a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 18a에 도시하는 소그룹은 전하가 0이다.
도 18b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 18b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 18b에 도시하는 구조를 취할 수 있다. 도 18b에 도시하는 소그룹은 전하가 0이다.
도 18c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 18c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 18c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 18c에 도시하는 소그룹은 전하가 0이다.
도 18d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 18d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 18d에 도시하는 소그룹은 전하가 +1이 된다.
도 18e에, 2개의 Zn을 함유하는 소그룹을 도시한다. 도 18e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 18e에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 말한다.)이라고 부른다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 18a에 도시하는 6배위의 In의 상반분의 3개의 O는, 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 In을 가진다. 도 18b에 도시하는 5배위의 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 18c에 도시하는 4배위의 Zn의 상반분의 1개의 O는, 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다. 또한, 이것 외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 19a에, In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 19b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 19c는, 도 19b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 19a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 19a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 19a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 19a에 있어서, In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O인 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 18e에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 19b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 산화물의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)로 하는 조성식으로 나타낼 수 있다.
또한, 이것 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다.), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 20a에, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 20a에 있어서, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 20b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 20c는, 도 20b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은, 도 20a에 도시한 중그룹으로 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 발명의 일 형태에 따르는 반도체 장치는, 소비 전력을 억제할 수 있어, 높은 신뢰성을 확보할 수 있다. 상기 반도체 장치를 사용함으로써, 소비 전력이 낮은 전자 기기, 높은 신뢰성을 갖는 전자 기기를, 실현할 수 있다. 특히 전력의 공급을 항상 받는 것이 곤란한 휴대용의 전자 기기의 경우, 본 발명의 일 형태에 따르는 소비 전력이 낮은 반도체 장치를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어지는 것과 같은 메리트가 얻어진다.
본 발명의 일 형태에 따르는 반도체 장치는, 표시 장치, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따르는 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 카피기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 21에 도시한다.
도 21a는 휴대형 게임기이며, 하우징(7031), 하우징(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 가진다. 본 발명의 일 형태에 따르는 반도체 장치는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 소비 전력이 낮은 휴대형 게임기, 신뢰성이 높은 휴대형 게임기를 제공할 수 있다. 또한, 도 21a에 도시한 휴대형 게임기는, 2개의 표시부(7033)와 표시부(7034)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것으로 한정되지 않는다.
도 21b는 휴대 전화이며, 하우징(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 가진다. 수광부(7046)에 있어서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 취득할 수 있다. 본 발명의 일 형태에 따르는 반도체 장치는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 소비 전력이 낮은 휴대 전화, 신뢰성이 높은 휴대 전화를 제공할 수 있다.
도 21c는 휴대 정보 단말이며, 하우징(7051), 표시부(7052), 조작 키(7053) 등을 가진다. 도 21c에 도시하는 휴대 정보 단말은, 모뎀이 하우징(7051)에 내장되어 있어도 좋다. 본 발명의 일 형태에 따르는 반도체 장치는, 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 사용할 수 있다. 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 소비 전력이 낮은 휴대 정보 단말, 신뢰성이 높은 휴대 정보 단말을 제공할 수 있다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
100 기억 장치
101 기억 소자
102 용량 소자
103 스위칭 소자
104 단위 기억 회로
104a 제 1 단위 기억 회로
104b 제 2 단위 기억 회로
105 제 1 논리 소자
106 제 2 논리 소자
107 제 3 논리 소자
110 p-채널형 트랜지스터
111 p-채널형 트랜지스터
112 n-채널형 트랜지스터
113 n-채널형 트랜지스터
130 p-채널형 트랜지스터
131 n-채널형 트랜지스터
132 용량 소자
133 트랜지스터
200 기판
201 절연막
203n 반도체막
203p 반도체막
204n 게이트 절연막
204p 게이트 절연막
205n 게이트 전극
205p 게이트 전극
206 도전막
207 도전막
208 제 1 영역
209 제 2 영역
210 제 2 영역
211 제 3 영역
212 제 3 영역
213 도전막
214 제 1 영역
215 제 2 영역
216 제 2 영역
217 제 3 영역
218 제 3 영역
219 절연막
220 절연막
220a 제 1 산화 절연막
220b 제 2 산화 절연막
222 산화물 반도체막
223 게이트 절연막
224 게이트 전극
225 도전막
226 도전막
227 제 1 영역
228 제 2 영역
229 제 2 영역
230 사이드 월
231 절연막
232 단부
240 절연막
240a 제 1 산화 절연막
240b 제 2 산화 절연막
240c 제 3 산화 절연막
241 개구부
242 산화물 반도체막
243 게이트 절연막
244 게이트 전극
245 도전막
246 도전막
247 제 1 영역
248 제 2 영역
249 제 2 영역
250 사이드 월
251 절연막
252 단부
253 도전막
254 절연막
255 도전막
600 반도체 장치
601 제어 장치
602 ALU
603 데이터 캐시
604 명령 캐시
605 프로그램 카운터
606 명령 레지스터
607 주기억 장치
608 레지스터 파일
7031 하우징
7032 하우징
7033 표시부
7034 표시부
7035 마이크로폰
7036 스피커
7037 조작 키
7038 스타일러스
7041 하우징
7042 표시부
7043 음성 입력부
7044 음성 출력부
7045 조작 키
7046 수광부
7051 하우징
7052 표시부
7053 조작 키
101 기억 소자
102 용량 소자
103 스위칭 소자
104 단위 기억 회로
104a 제 1 단위 기억 회로
104b 제 2 단위 기억 회로
105 제 1 논리 소자
106 제 2 논리 소자
107 제 3 논리 소자
110 p-채널형 트랜지스터
111 p-채널형 트랜지스터
112 n-채널형 트랜지스터
113 n-채널형 트랜지스터
130 p-채널형 트랜지스터
131 n-채널형 트랜지스터
132 용량 소자
133 트랜지스터
200 기판
201 절연막
203n 반도체막
203p 반도체막
204n 게이트 절연막
204p 게이트 절연막
205n 게이트 전극
205p 게이트 전극
206 도전막
207 도전막
208 제 1 영역
209 제 2 영역
210 제 2 영역
211 제 3 영역
212 제 3 영역
213 도전막
214 제 1 영역
215 제 2 영역
216 제 2 영역
217 제 3 영역
218 제 3 영역
219 절연막
220 절연막
220a 제 1 산화 절연막
220b 제 2 산화 절연막
222 산화물 반도체막
223 게이트 절연막
224 게이트 전극
225 도전막
226 도전막
227 제 1 영역
228 제 2 영역
229 제 2 영역
230 사이드 월
231 절연막
232 단부
240 절연막
240a 제 1 산화 절연막
240b 제 2 산화 절연막
240c 제 3 산화 절연막
241 개구부
242 산화물 반도체막
243 게이트 절연막
244 게이트 전극
245 도전막
246 도전막
247 제 1 영역
248 제 2 영역
249 제 2 영역
250 사이드 월
251 절연막
252 단부
253 도전막
254 절연막
255 도전막
600 반도체 장치
601 제어 장치
602 ALU
603 데이터 캐시
604 명령 캐시
605 프로그램 카운터
606 명령 레지스터
607 주기억 장치
608 레지스터 파일
7031 하우징
7032 하우징
7033 표시부
7034 표시부
7035 마이크로폰
7036 스피커
7037 조작 키
7038 스타일러스
7041 하우징
7042 표시부
7043 음성 입력부
7044 음성 출력부
7045 조작 키
7046 수광부
7051 하우징
7052 표시부
7053 조작 키
Claims (21)
- 기억 장치에 있어서,
제 1 클록 신호에 의해 제어되도록 구성되는 제 1 클록드 인버터와;
입력 단자가 상기 제 1 클록드 인버터의 출력 단자에 전기적으로 접속되는, 제 1 인버터와;
제 2 클록 신호에 의해 제어되도록 구성되는 제 2 클록드 인버터로서, 상기 제 2 클록드 인버터의 입력 단자는 상기 제 1 인버터의 출력 단자에 전기적으로 접속되고, 상기 제 2 클록드 인버터의 출력 단자는 상기 제 1 클록드 인버터의 출력 단자 및 상기 제 1 인버터의 입력 단자에 전기적으로 접속되는, 상기 제 2 클록드 인버터와;
소스 및 드레인 중 하나가 상기 제 1 클록드 인버터의 출력 단자, 상기 제 1 인버터의 입력 단자, 및 상기 제 2 클록드 인버터의 출력 단자에 전기적으로 접속되는, 트랜지스터와;
하나의 전극이 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 용량 소자를 포함하고,
상기 제 1 클록드 인버터는 상기 제 2 클록드 인버터와 독립적으로 제어되도록 구성되고,
상기 트랜지스터는 채널 형성 영역의 산화물 반도체, 제 1 산화 절연막, 제 2 산화 절연막, 및 제 3 산화 절연막을 포함하고,
상기 제 1 산화 절연막은 상기 산화물 반도체의 가장자리에 접하고,
상기 산화물 반도체는 상기 제 2 산화 절연막에 의해 둘러싸여 있고,
상기 제 2 산화 절연막은 상기 제 1 산화 절연막 위에 있고,
상기 제 3 산화 절연막은 상기 산화물 반도체 및 상기 제 1 산화 절연막 아래에 있는, 기억 장치. - 제 1 항에 있어서,
상기 제 1 클록드 인버터, 상기 제 2 클록드 인버터, 및 상기 제 1 인버터 각각은 n-채널형 트랜지스터 및 p-채널형 트랜지스터를 포함하고,
상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터 각각은 채널 형성 영역에 실리콘을 포함하는, 기억 장치. - 제 2 항에 있어서,
상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터는 기판 위에 제공되고,
상기 트랜지스터는 상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터 위에 제공되는, 기억 장치. - 제 2 항에 있어서,
상기 n-채널형 트랜지스터의 상기 채널 형성 영역 및 상기 p-채널형 트랜지스터의 상기 채널 형성 영역은 반도체 기판에 제공되는, 기억 장치. - 기억 장치에 있어서,
제 1 클록 신호를 공급하도록 구성되는 제 1 라인 및 상기 제 1 클록 신호의 반전된 신호를 공급하도록 구성되는 제 2 라인에 전기적으로 접속되는, 제 1 클록드 인버터와;
입력 단자가 상기 제 1 클록드 인버터의 출력 단자에 전기적으로 접속되는, 제 1 인버터와;
제 2 클록 신호를 공급하도록 구성되는 제 3 라인 및 상기 제 2 클록 신호의 반전된 신호를 공급하도록 구성되는 제 4 라인에 전기적으로 접속되는 제 2 클록드 인버터로서, 상기 제 2 클록드 인버터의 입력 단자는 상기 제 1 인버터의 출력 단자에 전기적으로 접속되고, 상기 제 2 클록드 인버터의 출력 단자는 상기 제 1 클록드 인버터의 출력 단자 및 상기 제 1 인버터의 입력 단자에 전기적으로 접속되는, 상기 제 2 클록드 인버터와;
소스 및 드레인 중 하나가 상기 제 1 클록드 인버터의 출력 단자, 상기 제 1 인버터의 입력 단자, 및 상기 제 2 클록드 인버터의 출력 단자에 전기적으로 접속되는, 트랜지스터와;
하나의 전극이 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 용량 소자를 포함하고,
상기 트랜지스터는 채널 형성 영역의 산화물 반도체, 제 1 산화 절연막, 제 2 산화 절연막, 및 제 3 산화 절연막을 포함하고,
상기 제 1 산화 절연막은 상기 산화물 반도체의 가장자리에 접하고,
상기 산화물 반도체는 상기 제 2 산화 절연막에 의해 둘러싸여 있고,
상기 제 2 산화 절연막은 상기 제 1 산화 절연막 위에 있고,
상기 제 3 산화 절연막은 상기 산화물 반도체 및 상기 제 1 산화 절연막 아래에 있는, 기억 장치. - 제 5 항에 있어서,
상기 제 1 클록드 인버터, 상기 제 2 클록드 인버터, 및 상기 제 1 인버터 각각은 n-채널형 트랜지스터 및 p-채널형 트랜지스터를 포함하고,
상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터 각각은 채널 형성 영역에 실리콘을 포함하는, 기억 장치. - 제 6 항에 있어서,
상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터는 기판 위에 제공되고,
상기 트랜지스터는 상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터 위에 제공되는, 기억 장치. - 제 6 항에 있어서,
상기 n-채널형 트랜지스터의 상기 채널 형성 영역 및 상기 p-채널형 트랜지스터의 상기 채널 형성 영역은 반도체 기판에 제공되는, 기억 장치. - 기억 장치에 있어서,
하나의 비트 데이터를 보유하도록 구성되는 복수의 인버터들을 포함하는 기억 소자와;
소스 및 드레인 중 하나가 상기 기억 소자에 전기적으로 접속되는, 트랜지스터와;
하나의 전극이 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되는, 용량 소자를 포함하고,
상기 복수의 인버터들은 제 1 클록드 인버터 및 제 2 클록드 인버터를 포함하고,
상기 제 1 클록드 인버터는 제 1 클록 신호에 의해 제어되도록 구성되고,
상기 제 2 클록드 인버터는 제 2 클록 신호에 의해 제어되도록 구성되고,
상기 제 1 클록드 인버터는 상기 제 2 클록드 인버터와 독립적으로 제어되도록 구성되고,
상기 트랜지스터는 채널 형성 영역의 산화물 반도체, 제 1 산화 절연막, 제 2 산화 절연막, 및 제 3 산화 절연막을 포함하고,
상기 제 1 산화 절연막은 상기 산화물 반도체의 가장자리에 접하고,
상기 산화물 반도체는 상기 제 2 산화 절연막에 의해 둘러싸여 있고,
상기 제 2 산화 절연막은 상기 제 1 산화 절연막 위에 있고,
상기 제 3 산화 절연막은 상기 산화물 반도체 및 상기 제 1 산화 절연막 아래에 있는, 기억 장치. - 제 9 항에 있어서,
상기 제 1 클록드 인버터 및 상기 제 2 클록드 인버터 각각은 n-채널형 트랜지스터 및 p-채널형 트랜지스터를 포함하고,
상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터 각각은 채널 형성 영역에 실리콘을 포함하는, 기억 장치. - 제 10 항에 있어서,
상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터는 기판 위에 제공되고,
상기 트랜지스터는 상기 n-채널형 트랜지스터 및 상기 p-채널형 트랜지스터 위에 제공되는, 기억 장치. - 제 10 항에 있어서,
상기 n-채널형 트랜지스터의 상기 채널 형성 영역 및 상기 p-채널형 트랜지스터의 상기 채널 형성 영역은 반도체 기판에 제공되는, 기억 장치. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 산화물 반도체는 인듐, 갈륨, 및 아연을 포함하는, 기억 장치. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 산화물 반도체는 결정성 산화물 반도체인, 기억 장치. - 반도체 장치에 있어서,
제 1 항 내지 제 12 항 중 어느 한 항에 따른 기억 장치와;
상기 기억 장치에 동작적으로 접속되는 ALU(Arithmetic logic unit)를 포함하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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