KR102022276B1 - 적층 세라믹 콘덴서 및 그 제조 방법 - Google Patents

적층 세라믹 콘덴서 및 그 제조 방법 Download PDF

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Abstract

적층체 내부로의 수분의 침입을 억제하여 내습 신뢰성을 향상시킨 적층 세라믹 콘덴서 및 그 제조 방법을 제공한다.
적층 세라믹 콘덴서(10)는 유전체층(12)과 내부전극(13)이 교대로 복수 적층된 적층체(11)와, 적층체(11)의 표면에 마련된 한 쌍의 외부전극(14a, 14b)을 포함한다. 적층체(11)는 두께 방향으로 마주 보는 제1, 제2 주면(16a, 16b), 길이 방향으로 마주 보는 제1, 제2 단면(15a, 15b), 및 폭 방향으로 마주 보는 제1, 제2 측면(17a, 17b)을 가진다. 외부전극(14a, 14b)은, 단면(15a, 15b) 상에 각각의 단면에 인출된 내부전극(13)을 덮도록 배치된 금속층(141a, 141b)과, 유리 및 금속을 포함하고, 금속층(141a, 141b)을 덮도록 배치된 베이킹층(143a, 143b)과, 베이킹층(143a, 143b)을 덮도록 배치된 도금막(144a, 144b)을 포함한다.

Description

적층 세라믹 콘덴서 및 그 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층 세라믹 콘덴서 및 그 제조 방법에 관한 것으로, 상세하게는 유전체층과 내부전극이 교대로 복수 적층된 적층체와, 적층체의 표면에 마련된 외부전극을 포함한 적층 세라믹 콘덴서 및 그 제조 방법에 관한 것이다.
최근, 전자기기의 소형·경량화에 따라서 소형이며 대용량인 적층 세라믹 콘덴서가 널리 이용되고 있다. 그러한 적층 세라믹 콘덴서로서, 유전체층과 내부전극이 교대로 복수 적층된 적층체와, 내부전극과 도통(導通)하도록 적층체의 표면에 마련된 한 쌍의 외부전극을 포함한 적층 세라믹 콘덴서가 알려져있다.
특허문헌 1에는 적층 세라믹 콘덴서 등의 칩 형상 전자부품의 외부전극을 형성하는 방법이 기재되어 있다.
일본 공개특허공보 2007-266208호
외부전극을 포함한 적층 세라믹 콘덴서에 있어서, 소형이며 대용량을 실현하기 위해서는 외부전극의 두께를 얇게 하는 것이 바람직하다. 그러나, 외부전극의 두께를 얇게 하면, 외부전극측으로부터 적층체의 내부에 수분이 침입하여 절연 저항이 열화되어서 내습 신뢰성이 저하된다는 문제가 생긴다.
본 발명은 상기 과제를 해결하는 것으로, 외부전극측으로부터 적층체 내부로의 수분의 침입을 억제할 수 있고, 내습 신뢰성이 높은 적층 세라믹 콘덴서 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 적층 세라믹 콘덴서는,
유전체층과 내부전극이 교대로 복수 적층된 적층체와,
상기 적층체의 표면에 마련되며, 상기 적층체의 표면에 인출된 상기 내부전극과 전기적으로 도통된 한 쌍의 외부전극을 포함하고,
상기 적층체는, 상기 유전체층과 상기 내부전극의 적층 방향인 두께 방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 한 쌍의 외부전극이 대향하는 방향인 길이 방향으로 마주 보며 상기 외부전극이 마련되어 있는 제1 단면(端面) 및 제2 단면과, 상기 두께 방향 및 상기 길이 방향에 직교하는 폭 방향으로 마주 보는 제1 측면 및 제2 측면을 가지고,
상기 외부전극은,
상기 제1 단면 및 상기 제2 단면 상에, 해당 제1 단면에 인출된 상기 내부전극 및 해당 제2 단면에 인출된 상기 내부전극을 덮도록 배치된 금속층과,
유리 및 금속을 포함하며, 상기 금속층을 덮도록 배치된 베이킹층과,
상기 베이킹층을 덮도록 배치된 도금막을 포함하는 것을 특징으로 한다.
상기 금속층은, Cu, Ni, Ag, Pd, 및 Au로 이루어지는 군으로부터 선택되는 적어도 하나의 금속을 포함하고 있어도 된다.
또한, 상기 제1 단면 및 상기 제2 단면 상에서, 상기 금속층에 인접하여 해당 금속층의 주위에 배치된 유리막을 더 포함하도록 해도 된다.
상기 유리막의 유리 함유율은, 상기 금속층 상에 위치하는 상기 베이킹층의 유리 함유율보다도 높은 구성으로 해도 된다.
본 발명의 적층 세라믹 콘덴서의 제조 방법은,
교대로 적층된 복수의 유전체층과 복수의 내부전극을 포함하고, 상기 유전체층과 상기 내부전극의 적층 방향인 두께 방향으로 마주 보는 제1 주면 및 제2 주면과, 상기 두께 방향에 직교하는 길이 방향으로 마주 보는 제1 단면 및 제2 단면과, 상기 두께 방향 및 상기 길이 방향에 직교하는 폭 방향으로 마주 보는 제1 측면 및 제2 측면을 가지는 적층체를 준비하는 공정과,
상기 적층체의 상기 제1 단면 및 상기 제2 단면 상에, 해당 제1 단면에 인출된 상기 내부전극 및 해당 제2 단면에 인출된 상기 내부전극을 덮도록 금속층을 형성하는 공정과,
상기 금속층을 덮도록, 유리 및 금속을 포함하는 도전성 페이스트를 부여하는 공정과,
상기 도전성 페이스트를 베이킹함으로써 베이킹층을 형성하는 공정과,
상기 베이킹층 상에 도금막을 형성하는 공정을 포함한다.
상기 도전성 페이스트에는 유리가 5체적% 이상 포함되어 있어도 된다.
본 발명에 따르면, 적층체의 단면에 인출된 내부전극을 덮도록 금속층이 배치되며, 또한 금속층을 덮도록 유리 및 금속을 포함하는 베이킹층이 배치되어 있으므로, 적층체의 단면으로부터 적층체의 내부에 수분이 침입하는 것을 억제하여 내습 신뢰성을 향상시킬 수 있다.
도 1은 한 실시형태에서의 적층 세라믹 콘덴서의 사시도(斜視圖)이다.
도 2는 도 1에 도시된 적층 세라믹 콘덴서의 II-II선을 따른 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 콘덴서의 III-III선을 따른 단면도이다.
도 4는 도 1에 도시된 적층 세라믹 콘덴서의 IV-IV선을 따른 단면도이다.
도 5는 한 실시형태에서의 적층 세라믹 콘덴서의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 6은 금속층 상에 베이킹층용 도전성 페이스트를 부여하는 방법을 설명하기 위한 도면이다.
이하에 본 발명의 실시형태를 나타내고, 본 발명의 특징으로 하는 것을 더욱 구체적으로 설명한다.
도 1은 한 실시형태에서의 적층 세라믹 콘덴서(10)의 사시도이다. 도 2는 도 1에 도시된 적층 세라믹 콘덴서(10)의 II-II선을 따른 단면도이다. 도 3은 도 1에 도시된 적층 세라믹 콘덴서(10)의 III-III선을 따른 단면도이다. 도 4는 도 1에 도시된 적층 세라믹 콘덴서(10)의 IV-IV선을 따른 단면도이다. 한편, 도 4는 후술하는 금속층(141b)의 상부면에서 절단한 경우의 단면도이다.
도 1~도 4에 도시된 바와 같이, 적층 세라믹 콘덴서(10)는 전체적으로 직방체 형상을 가지는 전자부품이며, 적층체(11)와 한 쌍의 외부전극(14; 14a, 14b)을 가지고 있다. 한 쌍의 외부전극(14; 14a, 14b)은 후술하는 바와 같이, 적층체(11)의 제1 단면(15a)과 제2 단면(15b)에 서로 대향하도록 배치되어 있다.
도 2 및 도 3에 도시된 바와 같이, 적층체(11)는 후술하는 바와 같이, 교대로 적층된 유전체층(12; 12a, 12b)과, 적층체(11)의 제1 단면(15a)측에 인출된 제1 내부전극(13a) 및 제2 단면(15b)측에 인출된 제2 내부전극(13b)을 포함한다. 즉, 복수의 유전체층(12)과 복수의 내부전극(13; 13a, 13b)이 교대로 적층되어서 적층체(11)가 형성되어 있다.
여기서는, 한 쌍의 외부전극(14)이 대향하는 방향을 적층 세라믹 콘덴서(10)의 길이 방향이라고 정의하고, 유전체층(12)과 내부전극(13)의 적층 방향을 두께 방향이라고 정의하며, 길이 방향 및 두께 방향 중 어느 방향에도 직교하는 방향을 폭 방향이라고 정의한다.
적층체(11)는 길이 방향으로 마주 보는 제1 단면(15a) 및 제2 단면(15b)과, 두께 방향으로 마주 보는 제1 주면(16a) 및 제2 주면(16b)과, 폭 방향으로 마주 보는 제1 측면(17a) 및 제2 측면(17b)을 가진다. 제1 단면(15a)에는 외부전극(14a)이 마련되어 있고, 제2 단면(15b)에는 외부전극(14b)이 마련되어 있다.
적층체(11)는 모서리부 및 능선부가 라운드형인 것이 바람직하다. 여기서, 모서리부는 적층체(11)의 ３면이 교차하는 부분이며, 능선부는 적층체(11)의 2면이 교차하는 부분이다.
적층체(11)의 치수는, 예를 들면 길이 방향의 치수가 200㎛ 이상 2000㎛ 이하, 폭 방향의 치수가 100㎛ 이상 1000㎛ 이하, 두께 방향의 치수가 100㎛ 이상 1000㎛ 이하의 크기인 것이 바람직하다. 적층체(11)의 치수는 마이크로미터 또는 광학현미경으로 측정할 수 있다.
도 2 및 도 3에 도시된 바와 같이, 유전체층(12)은 외층부 유전체층(12a)과 내층부 유전체층(12b)을 포함한다. 외층부 유전체층(12a)은 적층체(11)의 제1 주면(16a)측과 제2 주면(16b)측, 즉, 적층체(11)의 두께 방향의 양 바깥쪽에 위치하는 유전체층이다. 즉, 외층부 유전체층(12a)은 제1 주면(16a)과 제1 주면(16a)에 가장 가까운 제1 내부전극(13a) 사이, 및 제2 주면(16b)과 제2 주면(16b)에 가장 가까운 제2 내부전극(13b) 사이에 각각 위치하는 유전체층이다.
내층부 유전체층(12b)은 제1 내부전극(13a)과 제2 내부전극(13b) 사이에 위치하는 유전체층이다.
예를 들면, 유전체층(12)은 10장 이상 1000장 이하인 것이 바람직하다. 이 유전체층(12)의 총 수에는 외층부 유전체층(12a)의 수를 포함하고 있다.
유전체층(12) 중, 제1 내부전극(13a)과 제2 내부전극(13b) 사이에 위치하는 내층부 유전체층(12b)의 두께는, 예를 들면 0.3㎛ 이상 5.0㎛ 이하인 것이 바람직하다. 또한, 외층부 유전체층(12a)의 두께는, 예를 들면 10㎛ 이상 100㎛ 이하인 것이 바람직하다.
적층체(11)는 상술한 바와 같이, 제1 단면(15a)측에 인출된 제1 내부전극(13a)과, 제2 단면(15b)측에 인출된 제2 내부전극(13b)을 포함한다. 제1 내부전극(13a)과 제2 내부전극(13b)은, 두께 방향에 있어서 내층부 유전체층(12b)을 사이에 두고 교대로 배치되어 있다.
제1 내부전극(13a)은 제2 내부전극(13b)과 대향하는 부분인 대향전극부와, 대향전극부로부터 적층체(11)의 제1 단면(15a)까지 인출된 부분인 인출전극부를 포함하고 있다. 또한, 제2 내부전극(13b)은 제1 내부전극(13a)과 대향하는 부분인 대향전극부와, 대향전극부로부터 적층체(11)의 제2 단면(15b)까지 인출된 부분인 인출전극부를 포함하고 있다. 제1 내부전극(13a)의 대향전극부와, 제2 내부전극(13b)의 대향전극부가 내층부 유전체층(12b)을 사이에 두고 대향함으로써 용량이 형성되고, 이로 인해 콘덴서로서 기능한다.
제1 내부전극(13a) 및 제2 내부전극(13b)은, 예를 들면 Ni, Cu, Ag, Pd, 및 Au 등의 금속, Ni와 Cu의 합금이나 Ag과 Pd의 합금 등을 함유하고 있다. 제1 내부전극(13a) 및 제2 내부전극(13b)은 또한 유전체층(12)에 포함되는 세라믹과 동일 조성계의 유전체 입자를 포함하고 있어도 된다.
제1 내부전극(13a) 및 제2 내부전극(13b)을 포함하는 내부전극(13)의 매수는, 예를 들면 10장 이상 1000장 이하인 것이 바람직하다.
또한, 제1 내부전극(13a) 및 제2 내부전극(13b)의 두께는 0.3㎛ 이상 5.0㎛ 이하인 것이 바람직하다. 특히, 제1 내부전극(13a) 및 제2 내부전극(13b)의 두께가 0.5㎛ 이상인 경우에는, 후술하는 금속층을 도금으로 형성하는 경우에 도금막이 성장하기 쉬워진다.
또한, 내부전극(13)이 유전체층(12)을 덮고 있는 비율인 커버리지는 30% 이상인 것이 바람직하다.
제1 내부전극(13a) 및 제2 내부전극(13b)의 폭 방향의 단부로부터, 적층체(11)의 제1 측면(17a)까지의 영역 및 제2 측면(17b)까지의 영역인 폭 방향 갭부(WG)의 폭 방향에서의 치수는 5㎛ 이상 30㎛ 이하인 것이 바람직하다.
또한, 제1 내부전극(13a)의 인출전극부와는 반대측의 선단으로부터 적층체(11)의 제2 단면(15b)까지의 영역, 및 제2 내부전극(13b)의 인출전극부와는 반대측의 선단으로부터 적층체(11)의 제1 단면(15a)까지의 영역인 길이 방향 갭부(LG)의 길이 방향에서의 치수는 5㎛ 이상 30㎛ 이하인 것이 바람직하다.
외부전극(14a)은 적층체(11)의 제1 단면(15a)의 전체에 형성되어 있음과 함께, 제1 단면(15a)으로부터, 제1 주면(16a), 제2 주면(16b), 제1 측면(17a) 및 제2 측면(17b)으로 돌아 들어가도록 형성되어 있다. 또한, 외부전극(14b)은 적층체(11)의 제2 단면(15b)의 전체에 형성되어 있음과 함께, 제2 단면(15b)으로부터 제1 주면(16a), 제2 주면(16b), 제1 측면(17a) 및 제2 측면(17b)으로 돌아 들어가도록 형성되어 있다.
한쪽의 외부전극(14a)은 제1 내부전극(13a)과 전기적으로 접속되어 있고, 다른 쪽의 외부전극(14b)은 제2 내부전극(13b)과 전기적으로 접속되어 있다.
외부전극(14a)은 금속층(141a), 유리막(142a), 베이킹층(143a) 및 도금막(144a)을 포함한다. 또한, 외부전극(14b)은 금속층(141b), 유리막(142b), 베이킹층(143b) 및 도금막(144b)을 포함한다.
금속층(141a)은 제1 단면(15a)에 인출된 제1 내부전극(13a)을 덮도록 제1 단면(15a) 상에 배치되어 있다. 또한, 금속층(141b)은 제2 단면(15b)에 인출된 제2 내부전극(13b)을 덮도록 제2 단면(15b) 상에 배치되어 있다.
금속층(141a)을 구성하는 금속의 일부는 제1 내부전극(13a)으로 확산되어 있다. 또한, 제1 내부전극(13a)을 구성하는 금속의 일부는 금속층(141a)으로 확산되어 있다. 금속층(141a)의 금속 및 제1 내부전극(13a)의 금속이 서로 확산됨으로써, 금속층(141a)과 제1 내부전극(13a) 사이의 접합 정도(bonding level) 및 고착력이 높아진다.
마찬가지로, 금속층(141b)을 구성하는 금속의 일부는 제2 내부전극(13b)으로 확산되어 있다. 또한, 제2 내부전극(13b)을 구성하는 금속의 일부는 금속층(141b)으로 확산되어 있다. 금속층(141b)의 금속 및 제2 내부전극(13b)의 금속이 서로 확산됨으로써, 금속층(141b)과 제2 내부전극(13b) 사이의 접합 정도 및 고착력이 높아진다.
금속층(141a, 141b)은, 예를 들면 Cu, Ni, Ag, Pd, 및 Au 등으로 이루어지는 군으로부터 선택되는 적어도 하나의 금속을 포함하는 재료로 형성되어 있다. 금속층(141a, 141b)은 상술한 적어도 하나의 금속을 99중량% 이상 포함하는 구조여도 된다. 또한, 금속층(141a, 141b)은 합금, 예를 들면 Cu와 Ni의 합금이나 Ag과 Pd의 합금이어도 된다. 단, 금속층(141a, 141b)에는 유리는 포함되지 않는다.
금속층(141a, 141b)은 예를 들면 도금으로 형성할 수 있다. 금속층(141a, 141b)이 유리를 포함하지 않는 것을 확인함으로써, 또는 금속층(141a, 141b)의 결정 구조를 확인함으로써, 금속층(141a, 141b)이 도금임을 확인할 수 있다.
금속층(141a, 141b)이 유리를 포함하지 않는 것은, 예를 들면 전계방출형 파장 분산 X선 분광기(FE-WDX: field emission wavelength-dispersive X-ray spectrometer)에 의해 Si가 검출되는지 여부를 조사함으로써 판단할 수 있다.
또한, 금속층(141a, 141b)의 결정 구조의 확인은 FIB-SIM상을 분석함으로써 실시할 수 있다. 즉, 금속 부분은 채널링 콘트라스트(channeling contrast)를 확인할 수 있지만, 유리 부분은 비결정질 구조이기 때문에 채널링 콘트라스트를 확인할 수 없고 검게 보인다.
금속층(141a, 141b)의 두께는 1㎛ 이상 10㎛ 이하인 것이 바람직하다. 이것은 금속층(141a, 141b)의 두께가 1㎛ 미만인 경우에는 금속층(141a, 141b)의 연속성이 저하되어 고착력이 저하되기 때문이며, 10㎛을 초과할 경우에는 금속층(141a, 141b) 중의 내부 응력이 증가하여 고착력이 저하되기 때문이다.
베이킹층(143a)은 유리 및 금속을 포함하고, 금속층(141a)을 덮도록 배치되어 있다. 또한, 베이킹층(143b)은 유리 및 금속을 포함하고, 금속층(141b)을 덮도록 배치되어 있다.
베이킹층(143a, 143b)은 유리 및 금속을 포함하는 도전성 페이스트를 부여하여 베이킹함으로써 형성된다. 베이킹은 적층체(11)의 소성과 동시에 실시해도 되고, 적층체(11)의 소성 후에 실시해도 된다.
베이킹층(143a, 143b)에 포함되는 금속은, 예를 들면 Cu, Ni, Ag, Pd, Au 등으로 이루어지는 군으로부터 선택되는 적어도 하나이다. 베이킹층(143a, 143b)은 1층이어도 되고, 복수층이어도 된다.
베이킹층(143a, 143b)의 두께, 보다 상세하게는 가장 두꺼운 부분의 두께는 3㎛ 이상 30㎛ 이하인 것이 바람직하다.
도 2 및 도 4에 도시된 바와 같이, 금속층(141b)의 주위에는 금속층(141b)과 인접하여 금속층(141b)을 둘러싸도록 유리막(142b)이 배치되어 있다. 금속층(141b)과 인접하여 금속층(141b)을 둘러싸도록 유리막(142b)이 배치되어 있음으로써 금속층(141b)의 주위로부터 유전체층(12)과 내부전극(13)의 계면으로의 수분의 침입을 막을 수 있다.
마찬가지로, 금속층(141a)의 주위에는 금속층(141a)과 인접하여 금속층(141a)을 둘러싸도록 유리막(142a)이 배치되어 있다. 금속층(141a)과 인접하여 금속층(141a)을 둘러싸도록 유리막(142a)이 배치되어 있음으로써 금속층(141a)의 주위로부터 유전체층(12)과 내부전극(13)의 계면으로의 수분의 침입을 막을 수 있다.
유리막(142a, 142b)은 베이킹층(143a, 143b)의 형성 과정에 있어서, 베이킹층(143a, 143b)을 형성하기 위한 도전성 페이스트에 포함되는 유리가 유전체층(12)의 계면으로 이동함으로써 형성된다. 유리막(142a, 142b)은 유리만으로 형성되어 있을 필요는 없고, 유리 이외에 금속 등의 다른 성분을 포함하고 있어도 되지만, 유리 함유율이 높은 쪽이 바람직하다.
유리막(142a)의 유리 함유율은 금속층(141a) 상에 위치하는 베이킹층(143a)의 유리 함유율보다도 높다. 마찬가지로, 유리막(142b)의 유리 함유율은 금속층(141b) 상에 위치하는 베이킹층(143b)의 유리 함유율보다도 높다.
내습성 확보를 위해, 적층체(11)의 제1 단면(15a) 상의 영역에 있어서, 금속층(141a)을 제외한 주위부의 면적 중 유리막(142a)이 배치되어 있는 영역의 면적은 10% 이상인 것이 바람직하다. 마찬가지로, 적층체(11)의 제2 단면(15b) 상의 영역에 있어서, 금속층(141b)을 제외한 주위부의 면적 중 유리막(142b)이 배치되어 있는 영역의 면적은 10% 이상인 것이 바람직하다. 즉, 적층체(11)의 단면(15a, 15b)에 있어서, 금속층(141a, 141b)을 제외한 주위부의 면적 중 유리막(142a, 142b)이 배치되어 있는 영역의 면적이 10% 미만이 되면 내습성이 저하될 가능성이 있다.
적층체(11)의 제1 단면(15a)에 유리막(142a)이 존재하는지 여부, 및 제2 단면(15b)에 유리막(142b)이 존재하는지 여부는 이하의 방법으로 판단할 수 있다. 우선, 적층 세라믹 콘덴서(10)를 적층체(11)의 길이 방향의 단면(15a 또는 15b)으로부터 연마하여 금속층(141a, 141b)이 노출되면 연마를 그만둔다. 그 상태에서, 단면부를 전계방출형 파장 분산 X선 분광기(FE-WDX)에 의한 원소 매핑에 의해, Si가 존재하는지 여부를 조사함으로써 유리막(142a, 142b)의 유무를 판단한다.
도금막(144a)은 베이킹층(143a)을 덮도록 배치되어 있다. 또한, 도금막(144b)은 베이킹층(143b)을 덮도록 배치되어 있다.
도금막(144a, 144b)은, 예를 들면 Cu, Ni, Ag, Pd, Au 등의 금속 중 적어도 하나를 포함하는 재료나, Ag과 Pd의 합금 등의 재료로 형성되어 있다. 도금막(144a, 144b)에는 유리는 포함되지 않는다. 도금막(144a, 144b)은 1층이어도 되고, 복수층이어도 된다.
본 실시형태에서는, 도금막(144a, 144b)은 하층 도금막과, 하층 도금막 상에 형성되는 상층 도금막으로 구성되어 있다. 하층 도금막은, 예를 들면 Cu, Ni, Ag, Pd, Ag과 Pd의 합금, Au 중 적어도 하나의 금속을 포함하는 도금막이며, 상층 도금막은 예를 들면 Sn 도금막이다. 상층 도금막을 Sn 도금막으로 함으로써, 적층 세라믹 콘덴서(10)를 실장할 때의 솔더의 젖음성을 향상시켜서 용이하게 실장할 수 있게 된다. 상층 도금막의 두께는 예를 들면 1㎛ 이상 10㎛ 이하인 것이 바람직하다.
상술한 적층체(11)와 외부전극(14)을 포함하는 적층 세라믹 콘덴서(10)의 길이 방향의 치수(L)는 0.2㎜ 이상 2.0㎜ 이하, 폭 방향의 치수(W)는 0.1㎜ 이상 1.2㎜ 이하, 두께 방향의 치수(T)는 0.1㎜ 이상 1.2㎜ 이하의 크기인 것이 바람직하다.
본 실시형태의 적층 세라믹 콘덴서(10)에서는 적층체(11)의 제1 단면(15a)에 인출된 제1 내부전극(13a)을 덮도록 금속층(141a)이 배치되고, 또한 금속층(141a)을 덮도록 유리 및 금속을 포함하는 베이킹층(143a)이 배치되어 있다. 또한, 적층체(11)의 제2 단면(15b)에 인출된 제2 내부전극(13b)을 덮도록 금속층(141b)이 배치되고, 또한 금속층(141b)을 덮도록 유리 및 금속을 포함하는 베이킹층(143b)이 배치되어 있다. 이로 인해, 외부전극(14)의 두께를 얇게 한 경우에도, 적층체(11)의 단면(15a, 15b)측으로부터 적층체(11)의 내부에 수분이 침입하는 것을 억제하여 내습 신뢰성을 향상시킬 수 있다. 또한, 외부전극(14)의 두께를 얇게 할 수 있으므로, 소형이며 대용량인 적층 세라믹 콘덴서(10)를 제공할 수 있다.
특히, 본 실시형태의 적층 세라믹 콘덴서(10)에서는, 적층체(11)의 제1 단면(15a) 상에서 금속층(141a)에 인접하여 해당 금속층(141a)의 주위에 유리막(142a)이 배치되고, 적층체(11)의 제2 단면(15b) 상에서 금속층(141b)에 인접하여 해당 금속층(141b)의 주위에 유리막(142b)이 배치되어 있다. 이로 인해, 금속층(141a, 141b)의 주위로부터 적층체(11)의 내부에 수분이 침입하는 것을 막을 수 있다.
<적층 세라믹 콘덴서의 제조 방법>
도 5는 한 실시형태에서의 적층 세라믹 콘덴서(10)의 제조 방법을 설명하기 위한 플로우 챠트이다.
우선 처음에, 유전체층용 세라믹 그린 시트 및 내부전극용 도전성 페이스트를 준비한다(스텝 S1, S2). 세라믹 그린 시트나 내부전극용 도전성 페이스트에는 바인더 및 용제가 포함되는데, 이것은 공지의 유기 바인더나 유기 용제를 이용할 수 있다.
이어서, 세라믹 그린 시트 상에, 예를 들면 스크린 인쇄나 그라비어 인쇄 등에 의해 소정의 패턴으로 내부전극용 도전성 페이스트를 인쇄하여, 내부전극 패턴을 형성한다(스텝 S3).
그 후, 내부전극 패턴이 형성되어 있지 않은 외층용 세라믹 그린 시트를 소정 매수 적층하고, 그 위에 내부전극 패턴이 인쇄된 세라믹 그린 시트를 순차 적층하며, 그 위에 외층용 세라믹 그린 시트를 소정 매수 적층함으로써 적층 시트를 제작한다(스텝 S4).
이어서, 제작한 적층 시트를 정수압 프레스 등의 수단에 의해 적층 방향으로 프레스하여 적층 블록을 제작한다(스텝 S5). 그리고, 제작한 적층 블록을 소정의 사이즈로 잘라서 적층 칩을 잘라낸다(스텝 S6). 그 후, 배럴 연마 등에 의해 적층 칩의 모서리부 및 능선부를 라운드형으로 한다(스텝 S7).
그 후, 적층 칩을 소성하여 소성 후의 적층체를 얻는다(스텝 S8).
상술한 스텝 S1~S8의 공정에 의해, 외부전극을 형성하기 전의 적층체를 준비한다.
이어서, 소성 후의 적층체의 단면에 금속층을 형성한다(스텝 S9). 보다 구체적으로는 적층체의 단면에 인출된 내부전극을 덮도록 적층체의 단면 상에 금속층을 형성한다.
여기서는 금속층이 Cu를 99중량% 이상 포함하는 층인 것으로 하여 설명한다. Cu가 99중량% 이상 포함되어 있는지 여부는, 예를 들면 적층체의 단면을 파장 분산 X선 분광기(WDX)로 관찰하여 시야 내의 Cu가 99중량%의 순도로 검출되는지 여부에 의해 확인할 수 있다.
금속층은 예를 들면 도금으로 형성할 수 있다. 금속층을 도금으로 형성하는 경우에는, 적층체가 도금액에 잘 융합되도록 도금 처리 전에 친수(親水) 처리를 실시해 두는 것이 바람직하다.
도금은 전해 도금 및 무전해 도금 중 어느 쪽을 채용해도 된다. 단, 무전해 도금은 도금 석출 속도를 향상시키기 위해서 촉매 첨가 등의 전처리가 필요하여 공정이 복잡해진다. 따라서, 통상은 전해 도금을 채용하는 것이 바람직하다. 또한, 도금 공법으로는 배럴 도금을 이용하는 것이 바람직하다.
특히, 유전체층이 1㎛ 이하인 경우에는 적층체의 단면에 노출되어 있는 내부전극을 기점으로 도금이 성장하기 때문에 도금막이 연결되기 쉬워서 도금막의 연속성이 높아진다.
또한, 금속층은 Cu 및 바인더를 포함하는 시트 형상의 도전체 시트를 적층체의 단면에 붙임으로써 형성해도 된다. 도전체 시트를 붙임으로써 금속층을 형성하는 경우에는 상술한 배럴 연마 전에 실시할 수도 있다. 배럴 연마 전이면, 적층체의 모서리부 및 능선부가 예리하기 때문에 도전체 시트를 뚫고 적층체에 부착하는 것이 용이해진다.
또한, 금속층은 적층체의 단면에 Cu를 포함하는 도전성 페이스트를 스크린 인쇄함으로써 형성해도 된다. 스크린 인쇄할 경우에는 적층체의 단면에 직접 인쇄하므로 단면에 인출된 내부전극과의 위치 맞춤이 용이해진다. 또한, 스크린 인쇄 후에, 잉여의 도전성 페이스트의 회수가 용이하여 도전성 페이스트의 사용 효율이 향상되기 때문에 비용적으로 유리하다. 단, 도전성 페이스트로서는 유리 성분을 함유하지 않는 것을 이용할 필요가 있다.
이어서, 금속층을 덮도록 베이킹층용 도전성 페이스트를 부여한다(스텝 S10). 베이킹층용 도전성 페이스트에는 Cu를 포함하는 금속 입자, 및 Si-B-Ba계 유리가 포함된다.
금속층을 덮도록 베이킹층용 도전성 페이스트를 부여하는 상세한 방법에 대하여 도 6을 참조하면서 설명한다. 우선, 금속층(141; 141a, 141b)이 형성된 적층체(11)의 한쪽 단면을, 점착제(62)를 통해서 유지 플레이트(61)에 점착시킨다. 복수의 적층체(11)에 대하여 동시에 베이킹층용 도전성 페이스트를 부여하는 경우에는, 도 6에 도시된 바와 같이, 복수의 적층체(11)의 한쪽 단면을, 점착제(62)를 통해서 유지 플레이트(61)에 점착시키도록 해도 된다.
이어서, 적층체(11)가 점착된 유지 플레이트(61)를, 도전성 페이스트로 이루어지는 페이스트층(63)이 표면에 형성된 베이스 플레이트(64)에 근접시켜서 적층체(11)의 다른 쪽 단면을 페이스트층(63)에 침지시킨다. 도 6에서는 유지 플레이트(61)와는 반대측에서의 적층체(11)의 단면에 페이스트층(63)의 도전성 페이스트(630)가 부여된 상태를 나타내고 있다.
도전성 페이스트의 부여 후에 잉여의 도전성 페이스트를 닦아내도록 해도 된다. 또한, 적층체(11)의 측면에 대한 과잉된 젖음 오름을 방지하기 위해서, 도전성 페이스트의 부여가 바람직하지 않은 영역에 대해서 발유 처리를 실시해 두는 것이 바람직하다.
적층체(11)의 단면에 부여된 도전성 페이스트를 건조시킨 후, 동일한 방법으로 도전성 페이스트가 부여되어 있지 않은 적층체(11)의 단면에도 도전성 페이스트를 부여한다.
그리고, 적층체(11)의 단면에 부여된 도전성 페이스트를 건조시킨 후(스텝 S11), 700℃ 이상 900℃ 이하의 온도로 베이킹을 실시한다(스텝 S12). 이로 인해, 도 2~도 4에 도시된 베이킹층(143a, 143b)이 형성된다. 또한, 베이킹층용 도전성 페이스트에 포함되는 유리는 세라믹 계면측으로 이동하여 도 2에 도시된 유리막(142a, 142b)이 형성된다.
이때, 산화 분위기하에서 베이킹을 실시하는 것이 바람직하다. 베이킹층용 도전성 페이스트에 포함되어 있는 유리는 산화물인 유전체 세라믹으로 끌어당겨지는 경향이 있기 때문에, 산화 분위기하에서 베이킹을 실시함으로써 금속층의 주위의 유전체 세라믹 상에 금속층과 인접하도록 유리가 석출되기 쉬워진다.
그 후, 베이킹층 상에 도금막을 형성한다(스텝 S13). 도금막을 형성하기 위해서, 예를 들면 베이킹층을 덮도록 Ni 도금을 실시하고, 또한 그 위에 Sn 도금을 실시한다. 도금막의 두께는 예를 들면 1㎛ 이상 7㎛ 이하인 것이 바람직하다.
(내습 시험예)
내습 시험을 실시하기 위해서, 길이 방향의 치수(L)가 0.6㎜, 폭 방향의 치수(W)가 0.3㎜, 두께 방향의 치수(T)가 0.3㎜이고, 용량이 2.2㎌인 적층 세라믹 콘덴서(10)를 준비했다.
이 적층 세라믹 콘덴서(10)의 내층부 유전체층(12b)의 두께는 0.65㎛, 내부전극(13)의 두께는 0.43㎛, 내부전극(13)의 매수는 280장이다. 또한, 금속층(141a, 141b)의 두께는 5㎛이며, Cu를 99중량% 이상의 비율로 포함한다.
내습 시험을 실시하기 위해서, 표 1에 나타내는 바와 같이, 종류가 다른 베이킹층용 도전성 페이스트를 이용하여 제조한 4종류의 적층 세라믹 콘덴서를 준비했다. 표 1에 있어서 *이 첨부되어 있는 시료 번호 1의 적층 세라믹 콘덴서는 베이킹층용 도전성 페이스트에 유리가 포함되어 있지 않고, 본 발명의 요건을 만족하지 않는 비교예의 시료이다. 이 비교예의 시료에서는 베이킹층용 도전성 페이스트에 유리가 포함되어 있지 않기 때문에, 제조 후의 적층 세라믹 콘덴서에 도 2에 도시된 바와 같은 유리막(142a, 142b)은 형성되어 있지 않다.
한편, 표 1에 있어서 *이 첨부되어 있지 않은 시료 번호 2~4의 적층 세라믹 콘덴서는, 베이킹층용 도전성 페이스트에 포함되어 있는 유리의 비율이 각각 5체적%, 15체적%, 25체적%이며, 본 발명의 요건을 만족하는 시료이다. 이 시료 번호 2~4의 적층 세라믹 콘덴서에서는 도 2에 도시된 바와 같은 유리막(142a, 142b)이 형성되어 있다.
Figure 112017095112011-pat00001
시료 번호 2~4의 적층 세라믹 콘덴서를 제조하기 위해서 이용한 베이킹층용 도전성 페이스트로는, 입경이 3㎛인 Cu 입자 및 입경이 2㎛인 Si-B-Ba계 유리분을 포함하는 것을 이용했다.
내습 신뢰성 시험은 125℃ 및 95% RH의 환경하에서 각 시료에 3.2V의 전압을 72시간 인가하여 실시했다. 그리고, 평가 시험 개시 직후의 절연 저항(IR)의 대수값(logarithmic value)(log IR)으로부터 2자리 이상 낮아진 시료를 IR 열화라고 판정했다. 여기서는 시료 번호 1~4의 시료를 각각 10개 준비하여 내습 신뢰성 시험을 실시하여 IR 열화가 발생한 수를 확인했다.
표 1에 나타낸 바와 같이, 본 발명의 요건을 만족하는 시료 번호 2~4의 적층 세라믹 콘덴서에서는 IR 열화가 1개도 발생하지 않았다. 즉, 이 내습 시험에 의하면, 적층 세라믹 콘덴서를 제조하기 위해서 이용한 베이킹층용 도전성 페이스트에 포함되어 있는 유리의 비율이 5체적% 이상이면 IR 열화는 발생하지 않았다.
한편, 베이킹층용 도전성 페이스트에 유리가 포함되어 있지 않고, 도 2에 도시된 바와 같은 유리막(142a, 142b)이 형성되어 있지 않은 비교예의 적층 세라믹 콘덴서(시료 번호 1의 시료)에서는 10개 중 3개에서 IR 열화가 발생했다. 이 IR 열화는 적층체의 단면으로부터 적층체의 내부에 수분이 침입함으로 인한 것이라고 생각된다.
즉, 적층체(11)의 단면(15a, 15b)에 인출된 내부전극(13)을 덮도록 금속층(141a, 141b)이 배치되고, 또한 금속층(141a, 141b)을 덮도록 유리 및 금속을 포함하는 베이킹층(143a, 143b)이 배치되어 있는 본 실시형태의 적층 세라믹 콘덴서(10)에서는, 적층체(11)의 단면(15a, 15b)으로부터 적층체(11)의 내부로의 수분의 침입을 억제하여 내습 신뢰성을 향상시킬 수 있다.
본 발명은 상기 실시형태에 한정되는 것이 아니고, 본 발명의 범위 내에 있어서 다양한 응용, 변형을 추가하는 것이 가능하다.
10: 적층 세라믹 콘덴서 11: 적층체
12a: 외층부 유전체층 12b: 내층부 유전체층
13a: 제1 내부전극 13b: 제2 내부전극
14(14a, 14b): 외부전극 15a: 제1 단면
15b: 제2 단면 16a: 제1 주면
16b: 제2 주면 17a: 제1 측면
17b: 제2 측면 141a, 141b: 금속층
142a, 142b: 유리막 143a, 143b: 베이킹층
144a, 144b: 도금막

Claims (6)

  1. 유전체층과 내부전극이 교대로 복수 적층된 적층체와,
    상기 적층체의 표면에 마련되며, 상기 적층체의 표면에 인출된 상기 내부전극과 전기적으로 도통(導通)된 한 쌍의 외부전극을 포함하고,
    상기 적층체는, 상기 유전체층과 상기 내부전극의 적층 방향인 두께 방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 한 쌍의 외부전극이 대향하는 방향인 길이 방향으로 마주 보며 상기 외부전극이 마련되어 있는 제1 단면(端面) 및 제2 단면과, 상기 두께 방향 및 상기 길이 방향에 직교하는 폭 방향으로 마주 보는 제1 측면 및 제2 측면을 가지고,
    상기 외부전극은,
    상기 제1 단면 및 상기 제2 단면 상에, 해당 제1 단면에 인출된 상기 내부전극 및 해당 제2 단면에 인출된 상기 내부전극을 덮도록 배치된 금속층과,
    유리 및 금속을 포함하고, 상기 금속층을 덮도록 배치된 베이킹층과,
    상기 베이킹층을 덮도록 배치된 도금막과,
    상기 제1 단면 및 상기 제2 단면 상에서, 상기 금속층에 인접하여 해당 금속층의 주위에 배치된 유리막을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 제1항에 있어서,
    상기 금속층은, Cu, Ni, Ag, Pd, 및 Au로 이루어지는 군으로부터 선택되는 적어도 하나의 금속을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서.
  3. 삭제
  4. 제1항에 있어서,
    상기 유리막의 유리 함유율은, 상기 금속층 상에 위치하는 상기 베이킹층의 유리 함유율보다도 높은 것을 특징으로 하는 적층 세라믹 콘덴서.
  5. 교대로 적층된 복수의 유전체층과 복수의 내부전극을 포함하고, 상기 유전체층과 상기 내부전극의 적층 방향인 두께 방향으로 마주 보는 제1 주면 및 제2 주면과, 상기 두께 방향에 직교하는 길이 방향으로 마주 보는 제1 단면 및 제2 단면과, 상기 두께 방향 및 상기 길이 방향에 직교하는 폭 방향으로 마주 보는 제1 측면 및 제2 측면을 가지는 적층체를 준비하는 공정과,
    상기 적층체의 상기 제1 단면 및 상기 제2 단면 상에, 해당 제1 단면에 인출된 상기 내부전극 및 해당 제2 단면에 인출된 상기 내부전극을 덮도록 금속층을 형성하는 공정과,
    상기 금속층을 덮도록, 유리 및 금속을 포함하는 도전성 페이스트를 부여하는 공정과,
    상기 도전성 페이스트를 베이킹함으로써 베이킹층을 형성하는 공정과,
    상기 베이킹층 상에 도금막을 형성하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
  6. 제5항에 있어서,
    상기 도전성 페이스트에는 유리가 5체적% 이상 포함되어 있는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7475259B2 (ja) * 2018-05-16 2024-04-26 株式会社村田製作所 チップ型セラミック電子部品
KR102632357B1 (ko) * 2018-12-21 2024-02-02 삼성전기주식회사 커패시터 부품
JP7243487B2 (ja) * 2019-06-27 2023-03-22 株式会社村田製作所 積層セラミックコンデンサの製造方法
KR20190116120A (ko) * 2019-07-02 2019-10-14 삼성전기주식회사 커패시터 부품
KR20190116121A (ko) 2019-07-02 2019-10-14 삼성전기주식회사 커패시터 부품
KR20190116127A (ko) * 2019-07-05 2019-10-14 삼성전기주식회사 커패시터 부품
JP7415801B2 (ja) * 2020-05-29 2024-01-17 株式会社村田製作所 積層セラミックコンデンサ
US11961681B2 (en) 2020-12-28 2024-04-16 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor including internal electrodes having pores on ends thereof and board having the same mounted thereon
WO2023233836A1 (ja) * 2022-06-02 2023-12-07 株式会社村田製作所 積層セラミックコンデンサ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159965A (ja) * 2006-12-26 2008-07-10 Tdk Corp 電子部品及びその製造方法
JP2014116502A (ja) * 2012-12-11 2014-06-26 Tdk Corp 積層コンデンサ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH097877A (ja) * 1995-04-18 1997-01-10 Rohm Co Ltd 多層セラミックチップ型コンデンサ及びその製造方法
JP4462218B2 (ja) 2006-03-28 2010-05-12 Ｔｄｋ株式会社 チップ状電子部品の外部電極形成方法および外部電極形成装置
JP4992918B2 (ja) * 2009-01-30 2012-08-08 株式会社村田製作所 誘電体セラミックおよび積層セラミックコンデンサ
JP2015035581A (ja) * 2013-07-10 2015-02-19 株式会社村田製作所 セラミック電子部品およびその製造方法
KR101983171B1 (ko) * 2014-07-07 2019-05-28 삼성전기주식회사 유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159965A (ja) * 2006-12-26 2008-07-10 Tdk Corp 電子部品及びその製造方法
JP2014116502A (ja) * 2012-12-11 2014-06-26 Tdk Corp 積層コンデンサ

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