KR102020932B1 - Scan Driver and Display Device Using the same - Google Patents

Scan Driver and Display Device Using the same Download PDF

Info

Publication number
KR102020932B1
KR102020932B1 KR1020130052542A KR20130052542A KR102020932B1 KR 102020932 B1 KR102020932 B1 KR 102020932B1 KR 1020130052542 A KR1020130052542 A KR 1020130052542A KR 20130052542 A KR20130052542 A KR 20130052542A KR 102020932 B1 KR102020932 B1 KR 102020932B1
Authority
KR
South Korea
Prior art keywords
node
electrode connected
output
scan signal
transistor
Prior art date
Application number
KR1020130052542A
Other languages
Korean (ko)
Other versions
KR20140133033A (en
Inventor
이슬
장훈
강규태
원규식
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130052542A priority Critical patent/KR102020932B1/en
Publication of KR20140133033A publication Critical patent/KR20140133033A/en
Application granted granted Critical
Publication of KR102020932B1 publication Critical patent/KR102020932B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0442—Handling or displaying different aspect ratios, or changing the aspect ratio

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 클록신호들에 대응하여 스캔신호를 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며, 스테이지들의 제K스테이지는 제1입력단자를 통해 입력되는 전단 캐리신호에 응답하여 Q서브 노드에 제1전압을 출력하고 스캔신호의 시프트 방향을 순방향으로 설정하거나, 제2입력단자를 통해 입력되는 후단 캐리신호에 응답하여 Q서브 노드에 제2전압을 출력하고 스캔신호의 시프트 방향을 역방향으로 설정하는 스캔방향 제어부; Q서브 노드의 전압에 대응하여 Q노드의 충방전을 제어하고, Q서브 노드의 전압과 제1전압 및 제2전압에 대응하여 QB노드의 충방전을 제어하는 노드 제어부; 및 Q노드 및 QB노드의 전압에 대응하여 제1출력 노드를 통해 제1스캔신호를 출력하고, Q노드 및 QB노드의 전압에 대응하여 제2출력 노드를 통해 제2스캔신호를 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 스캔 구동부를 제공한다.The present invention includes a shift register composed of stages for outputting a scan signal in response to clock signals, wherein the K-th stage of the stages is provided to the Q sub-node in response to a front carry signal input through the first input terminal. A scan that outputs a voltage and sets the shift direction of the scan signal in the forward direction, or outputs a second voltage to the Q sub node in response to the rear carry signal input through the second input terminal and sets the shift direction of the scan signal in the reverse direction. Direction control unit; A node control unit controlling charge and discharge of the Q node in response to the voltage of the Q sub node, and controlling charge and discharge of the QB node in response to the voltage of the Q sub node and the first voltage and the second voltage; And an output control unit outputting the first scan signal through the first output node in response to the voltages of the Q node and the QB node, and outputting the second scan signal through the second output node in response to the voltages of the Q node and the QB node. It provides a scan driver comprising a.

Description

스캔 구동부 및 이를 이용한 표시장치{Scan Driver and Display Device Using the same}Scan driver and display device using the same {Scan Driver and Display Device Using the same}

본 발명은 스캔 구동부 및 이를 이용한 표시장치에 관한 것이다.The present invention relates to a scan driver and a display device using the same.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.With the development of information technology, the market for a display device, which is a connection medium between a user and information, is growing. Accordingly, the use of display devices such as organic light emitting display (OLED), liquid crystal display (LCD), plasma display panel (PDP), and the like is increasing.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.Some of the aforementioned display devices, for example, a liquid crystal display or an organic light emitting display device, include a display panel including a plurality of subpixels arranged in a matrix form and a driving unit for driving the display panel. The driver includes a scan driver for supplying a scan signal (or gate signal) to the display panel and a data driver for supplying a data signal to the display panel.

위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔 신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.When the display device is supplied with a scan signal and a data signal to subpixels arranged in a matrix form, the display device emits light so that an image can be displayed.

스캔 신호를 출력하는 스캔 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel) 형태로 표시패널에 형성되는 내장형으로 구분된다. 내장형 스캔 구동부는 저온 폴리 실리콘(LTPS), 아몰포스 실리콘(a-Si) 또는 산화물(Oxide)을 기반으로 하는 박막 트랜지스터 등으로 이루어진다.The scan driver outputting the scan signal is classified into an external circuit mounted on an external substrate of the display panel in an integrated circuit form and an embedded type formed in the display panel in the form of a gate in panel formed through a thin film transistor process. The embedded scan driver includes a thin film transistor based on low temperature polysilicon (LTPS), amorphous silicon (a-Si), or oxide (Oxide).

한편, 최근에는 네로우 베젤(Narrow Bezel) 경쟁이 심화됨에 따라 내장형 스캔 구동부가 차지하는 베젤의 크기를 줄인 표시장치를 연구 및 구현하고 있는 추세이다. 그러나, 종래 제안 및 구현되고 있는 스캔 구동부는 하나의 스테이지당 하나의 스캔 라인을 차지하고 있어 베젤의 크기를 줄이는데 한계가 있으므로 이의 개선이 요구된다.On the other hand, as the competition for narrow bezels intensifies, research and implementation of a display device having a reduced size of the bezel occupied by the embedded scan driver is being conducted. However, the scan driver, which has been proposed and implemented in the related art, occupies one scan line per stage, and thus, there is a limit in reducing the size of the bezel.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 풀업 트랜지스터의 크기를 줄이고, 풀다운 트랜지스터의 구성을 간소화하여 베젤의 크기를 줄일 수 있는 스캔 구동부 및 이를 이용한 표시장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a scan driver and a display device using the same that reduce the size of a pull-up transistor and simplify the configuration of a pull-down transistor to reduce the size of a bezel.

상술한 과제 해결 수단으로 본 발명은 클록신호들에 대응하여 스캔신호를 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며, 스테이지들의 제K스테이지는 제1입력단자를 통해 입력되는 전단 캐리신호에 응답하여 Q서브 노드에 제1전압을 출력하고 스캔신호의 시프트 방향을 순방향으로 설정하거나, 제2입력단자를 통해 입력되는 후단 캐리신호에 응답하여 Q서브 노드에 제2전압을 출력하고 스캔신호의 시프트 방향을 역방향으로 설정하는 스캔방향 제어부; Q서브 노드의 전압에 대응하여 Q노드의 충방전을 제어하고, Q서브 노드의 전압과 제1전압 및 제2전압에 대응하여 QB노드의 충방전을 제어하는 노드 제어부; 및 Q노드 및 QB노드의 전압에 대응하여 제1출력 노드를 통해 제1스캔신호를 출력하고, Q노드 및 QB노드의 전압에 대응하여 제2출력 노드를 통해 제2스캔신호를 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 스캔 구동부를 제공한다.The present invention provides a shift register including stages for outputting scan signals in response to clock signals, and the K-th stages of the stages respond to a front carry signal input through a first input terminal. Outputs the first voltage to the Q sub node and sets the scan signal shift direction in the forward direction, or outputs the second voltage to the Q sub node in response to the rear carry signal input through the second input terminal and shifts the scan signal in the shift direction. A scan direction controller for setting the reverse direction; A node control unit controlling charge and discharge of the Q node in response to the voltage of the Q sub node, and controlling charge and discharge of the QB node in response to the voltage of the Q sub node and the first voltage and the second voltage; And an output control unit outputting the first scan signal through the first output node in response to the voltages of the Q node and the QB node, and outputting the second scan signal through the second output node in response to the voltages of the Q node and the QB node. It provides a scan driver comprising a.

제1스캔신호와 제2스캔신호는 라이징 엣지 구간이 동일하며, 게이트 하이를 유지하는 시간이 다르게 중첩할 수 있다.The first scan signal and the second scan signal may have the same rising edge period and may overlap each other at different times of maintaining the gate high.

스캔신호의 시프트 방향이 순방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 제1스캔신호보다 제2스캔신호가 길고, 스캔신호의 시프트 방향이 역방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 제2스캔신호보다 제1스캔신호가 길 수 있다.When the shift direction of the scan signal is set to the forward direction, the second scan signal is longer than the first scan signal, and when the shift direction of the scan signal is set to the reverse direction, the time to maintain the gate high is the second time. The first scan signal may be longer than the scan signal.

출력 제어부는 Q노드에 게이트전극이 연결되고 제A클록신호단자에 제1전극이 연결되고 제1출력 노드에 제2전극이 연결된 제1풀업 트랜지스터와, QB노드에 게이트전극이 연결되고 저전위 전압이 공급되는 저전위 전압단자에 제1전극이 연결되고 제1출력 노드에 제2전극이 연결된 제1풀다운 트랜지스터와, Q노드에 게이트전극이 연결되고 제B클록신호단자에 제1전극이 연결되고 제2출력 노드에 제2전극이 연결된 제2풀업 트랜지스터와, QB노드에 게이트전극이 연결되고 저전위 전압단자에 제1전극이 연결되고 제2출력 노드에 제2전극이 연결된 제2풀다운 트랜지스터를 포함할 수 있다.The output controller includes a first pull-up transistor having a gate electrode connected to a Q node, a first electrode connected to a clock signal terminal A, and a second electrode connected to a first output node, a gate electrode connected to a QB node, and having a low potential voltage. A first pull-down transistor having a first electrode connected to the supplied low potential voltage terminal, a second electrode connected to a first output node, a gate electrode connected to a Q node, and a first electrode connected to a B clock signal terminal; A second pull-up transistor having a second electrode connected to a second output node, a second pull-down transistor having a gate electrode connected to a QB node, a first electrode connected to a low potential voltage terminal, and a second electrode connected to a second output node; It may include.

스캔방향 제어부는 제1입력단자에 게이트전극이 연결되고 제1전압이 공급되는 제1전압단자에 제1전극이 연결되고 Q서브 노드에 제2전극이 연결된 제1트랜지스터와, 제2입력단자에 게이트전극이 연결되고 제2전압이 공급되는 제2전압단자에 제1전극이 연결되고 Q서브 노드에 제2전극이 연결된 제2트랜지스터를 포함할 수 있다.The scan direction controller includes a first transistor having a gate electrode connected to a first input terminal, a first electrode connected to a first voltage terminal supplied with a first voltage, and a second electrode connected to a Q sub node, and a second input terminal. The first electrode may be connected to the second voltage terminal to which the gate electrode is connected and the second voltage is supplied, and the second transistor may be connected to the Q sub node.

노드 제어부는 고전위 전압이 공급되는 고전위 전압단자에 게이트전극이 연결되고 Q서브 노드에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제3트랜지스터와, QB노드에 게이트전극이 연결되고 저전위 전압단자에 제1전극이 연결되고 Q서브 노드에 제2전극이 연결된 제4트랜지스터와, 제1전압단자에 게이트전극이 연결되고 제C클록신호단자에 제1전극이 연결된 제5트랜지스터와, 제2전압단자에 게이트전극이 연결되고 제D클록신호단자에 제1전극이 연결된 제6트랜지스터와, 제5 및 제6트랜지스터의 제2전극에 게이트전극이 공통으로 연결되고 고전위 전압단자에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제7트랜지스터와, Q노드에 게이트전극이 연결되고 저전위 전압단자에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.The node controller includes a third transistor having a gate electrode connected to a high potential voltage terminal supplied with a high potential voltage, a first electrode connected to a Q sub node, a second electrode connected to a Q node, and a gate electrode connected to a QB node. A fourth transistor having a first electrode connected to the low potential voltage terminal and a second electrode connected to the Q sub node, a fifth transistor connected to a gate electrode connected to the first voltage terminal, and a first electrode connected to the C clock signal terminal; And a sixth transistor having a gate electrode connected to the second voltage terminal and a first electrode connected to the D clock signal terminal, and a gate electrode connected to the second electrodes of the fifth and sixth transistors in common. An eighth transistor connected to a first electrode, a second electrode connected to a QB node, a gate electrode connected to a Q node, a first electrode connected to a low potential voltage terminal, and an eighth transistor connected to a second electrode connected to a QB node. To include There.

노드 제어부는 제1출력 노드와 제2출력 노드의 출력을 안정화하는 커패시터들을 포함하되, 커패시터들은 Q노드에 일단이 연결되고 저전위 전압단자에 타단이 연결된 제1커패시터와, QB노드에 일단이 연결되고 저전위 전압단자에 타단이 연결된 제2커패시터를 포함할 수 있다.The node controller includes capacitors for stabilizing the outputs of the first output node and the second output node, the capacitors having one end connected to the Q node and the other end connected to the low potential voltage terminal and one end connected to the QB node. And a second capacitor having the other end connected to the low potential voltage terminal.

다른 측면에서 본 발명은 표시패널; 표시패널의 데이터라인들에 연결된 데이터 구동부; 및 표시패널의 스캔라인들에 연결되며 클록신호들에 대응하여 스캔신호를 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며, 스테이지들의 제K스테이지는 제1입력단자를 통해 입력되는 전단 캐리신호에 응답하여 Q서브 노드에 제1전압을 출력하고 스캔신호의 시프트 방향을 순방향으로 설정하거나, 제2입력단자를 통해 입력되는 후단 캐리신호에 응답하여 Q서브 노드에 제2전압을 출력하고 스캔신호의 시프트 방향을 역방향으로 설정하는 스캔방향 제어부와, Q서브 노드의 전압에 대응하여 Q노드의 충방전을 제어하고, Q서브 노드의 전압과 제1전압 및 제2전압에 대응하여 QB노드의 충방전을 제어하는 노드 제어부와, Q노드 및 QB노드의 전압에 대응하여 제1출력 노드를 통해 제1스캔신호를 출력하고, Q노드 및 QB노드의 전압에 대응하여 제2출력 노드를 통해 제2스캔신호를 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 표시장치를 제공한다.In another aspect, the present invention is a display panel; A data driver connected to data lines of the display panel; And a shift register connected to the scan lines of the display panel and configured to output a scan signal in response to clock signals, wherein the K-th stage of the stages responds to a front carry signal input through the first input terminal. Outputs the first voltage to the Q sub node and sets the shift direction of the scan signal in the forward direction, or outputs the second voltage to the Q sub node in response to the rear carry signal input through the second input terminal and shifts the scan signal. The scanning direction control unit which sets the direction in the reverse direction, and controls the charge and discharge of the Q node in response to the voltage of the Q sub node, and charge and discharge of the QB node in response to the voltage of the Q sub node, the first voltage and the second voltage. A node control unit for controlling and outputting a first scan signal through a first output node corresponding to the voltages of the Q node and the QB node, and a second output corresponding to the voltages of the Q node and the QB node. It provides a display device characterized in that it comprises an output control section for outputting a second scanning signal through the node.

제1스캔신호와 제2스캔신호는 라이징 엣지 구간이 동일하며, 게이트 하이를 유지하는 시간이 다르게 중첩할 수 있다.The first scan signal and the second scan signal may have the same rising edge period and may overlap each other at different times of maintaining the gate high.

스캔신호의 시프트 방향이 순방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 제1스캔신호보다 제2스캔신호가 길고, 스캔신호의 시프트 방향이 역방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 제2스캔신호보다 제1스캔신호가 길 수 있다.When the shift direction of the scan signal is set to the forward direction, the second scan signal is longer than the first scan signal, and when the shift direction of the scan signal is set to the reverse direction, the time to maintain the gate high is the second time. The first scan signal may be longer than the scan signal.

출력 제어부는 Q노드에 게이트전극이 연결되고 제A클록신호단자에 제1전극이 연결되고 제1출력 노드에 제2전극이 연결된 제1풀업 트랜지스터와, QB노드에 게이트전극이 연결되고 저전위 전압이 공급되는 저전위 전압단자에 제1전극이 연결되고 제1출력 노드에 제2전극이 연결된 제1풀다운 트랜지스터와, Q노드에 게이트전극이 연결되고 제B클록신호단자에 제1전극이 연결되고 제2출력 노드에 제2전극이 연결된 제2풀업 트랜지스터와, QB노드에 게이트전극이 연결되고 저전위 전압단자에 제1전극이 연결되고 제2출력 노드에 제2전극이 연결된 제2풀다운 트랜지스터를 포함할 수 있다.The output controller includes a first pull-up transistor having a gate electrode connected to a Q node, a first electrode connected to a clock signal terminal A, and a second electrode connected to a first output node, a gate electrode connected to a QB node, and having a low potential voltage. A first pull-down transistor having a first electrode connected to the supplied low potential voltage terminal, a second electrode connected to a first output node, a gate electrode connected to a Q node, and a first electrode connected to a B clock signal terminal; A second pull-up transistor having a second electrode connected to a second output node, a second pull-down transistor having a gate electrode connected to a QB node, a first electrode connected to a low potential voltage terminal, and a second electrode connected to a second output node; It may include.

스캔방향 제어부는 제1입력단자에 게이트전극이 연결되고 제1전압이 공급되는 제1전압단자에 제1전극이 연결되고 Q서브 노드에 제2전극이 연결된 제1트랜지스터와, 제2입력단자에 게이트전극이 연결되고 제2전압이 공급되는 제2전압단자에 제1전극이 연결되고 Q서브 노드에 제2전극이 연결된 제2트랜지스터를 포함할 수 있다.The scan direction controller includes a first transistor having a gate electrode connected to a first input terminal, a first electrode connected to a first voltage terminal supplied with a first voltage, and a second electrode connected to a Q sub node, and a second input terminal. The first electrode may be connected to the second voltage terminal to which the gate electrode is connected and the second voltage is supplied, and the second transistor may be connected to the Q sub node.

노드 제어부는 고전위 전압이 공급되는 고전위 전압단자에 게이트전극이 연결되고 Q서브 노드에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제3트랜지스터와, QB노드에 게이트전극이 연결되고 저전위 전압단자에 제1전극이 연결되고 Q서브 노드에 제2전극이 연결된 제4트랜지스터와, 제1전압단자에 게이트전극이 연결되고 제C클록신호단자에 제1전극이 연결된 제5트랜지스터와, 제2전압단자에 게이트전극이 연결되고 제D클록신호단자에 제1전극이 연결된 제6트랜지스터와, 제5 및 제6트랜지스터의 제2전극에 게이트전극이 공통으로 연결되고 고전위 전압단자에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제7트랜지스터와, Q노드에 게이트전극이 연결되고 저전위 전압단자에 제1전극이 연결되고 QB노드에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.The node controller includes a third transistor having a gate electrode connected to a high potential voltage terminal supplied with a high potential voltage, a first electrode connected to a Q sub node, a second electrode connected to a Q node, and a gate electrode connected to a QB node. A fourth transistor having a first electrode connected to the low potential voltage terminal and a second electrode connected to the Q sub node, a fifth transistor connected to a gate electrode connected to the first voltage terminal, and a first electrode connected to the C clock signal terminal; And a sixth transistor having a gate electrode connected to the second voltage terminal and a first electrode connected to the D clock signal terminal, and a gate electrode connected to the second electrodes of the fifth and sixth transistors in common. An eighth transistor connected to a first electrode, a second electrode connected to a QB node, a gate electrode connected to a Q node, a first electrode connected to a low potential voltage terminal, and an eighth transistor connected to a second electrode connected to a QB node. To include There.

노드 제어부는 제1출력 노드와 제2출력 노드의 출력을 안정화하는 커패시터들을 포함하되, 커패시터들은 Q노드에 일단이 연결되고 저전위 전압단자에 타단이 연결된 제1커패시터와, QB노드에 일단이 연결되고 저전위 전압단자에 타단이 연결된 제2커패시터를 포함할 수 있다.The node controller includes capacitors for stabilizing the outputs of the first output node and the second output node, the capacitors having one end connected to the Q node and the other end connected to the low potential voltage terminal and one end connected to the QB node. And a second capacitor having the other end connected to the low potential voltage terminal.

본 발명은 하나의 스테이지당 2개 이상의 출력 노드를 갖는 시프트 레지스터를 이용하여 내장형 스캔 구동부가 차지하는 베젤의 크기를 줄인 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 클록신호가 2개 이상 중첩되어 공급됨에 따라 Q노드의 전압이 높아지므로 이를 출력하는 풀업 트랜지스터의 크기를 줄일 수 있는 효과가 있다. 또한, 본 발명은 QB노드의 충전이 일정 시간 지속됨에 따라 이를 출력하는 풀다운 트랜지스터의 구성을 간소화할 수 있는 효과가 있다.The present invention has the effect of providing a display device in which the size of the bezel occupied by the embedded scan driver is reduced by using a shift register having two or more output nodes per stage. In addition, the present invention has the effect of reducing the size of the pull-up transistor for outputting the voltage of the Q node is increased as two or more clock signals are superimposed and supplied. In addition, the present invention has an effect that can simplify the configuration of the pull-down transistor for outputting the QB node as the charge lasts for a certain time.

도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 개략적인 구성 예시도.
도 3 및 도 4는 본 발명의 실시예에 따른 시프트 레지스터의 스테이지들을 개략적으로 나타낸 도면들.
도 5는 본 발명의 실시예에 따른 제K스테이지의 회로 구성을 나타낸 도면.
도 6은 제K스테이지의 Q노드의 충전 상태를 설명하기 위한 도면.
도 7은 제K스테이지의 QB노드의 충전 상태를 설명하기 위한 도면.
도 8은 제K스테이지의 구동 및 출력 파형도를 나타낸 도면.
도 9는 제K스테이지의 구동 모드가 순방향일 때의 출력 파형도를 나타낸 도면.
도 10은 제K스테이지의 구동 모드가 역방향일 때의 출력 파형도를 나타낸 도면.1 is a schematic block diagram of a display device;
FIG. 2 is a diagram illustrating a schematic configuration of a subpixel illustrated in FIG. 1. FIG.
3 and 4 schematically illustrate stages of a shift register according to an embodiment of the invention.
5 is a diagram illustrating a circuit configuration of a K-th stage according to an embodiment of the present invention.
6 is a view for explaining the state of charge of the Q node of the K-th stage.
7 is a view for explaining the state of charge of the QB node of the K-th stage.
8 is a view showing a driving and output waveform diagram of the K-th stage;
Fig. 9 is a diagram showing an output waveform diagram when the drive mode of the K-th stage is forward;
Fig. 10 is a diagram showing an output waveform diagram when the drive mode of the K-th stage is in the reverse direction.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, the specific content for the practice of the present invention will be described.

도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 개략적인 구성 예시도이다.FIG. 1 is a schematic block diagram of a display device, and FIG. 2 is a schematic diagram illustrating a configuration of a subpixel illustrated in FIG. 1.

도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동부(120) 및 스캔 구동부(130, 140)가 포함된다.As shown in FIG. 1, the display device includes a display panel 100, a timing controller 110, a data driver 120, and scan drivers 130 and 140.

표시패널(10)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(10)은 서브 픽셀들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등으로 구현될 수 있다.The display panel 10 includes subpixels separated from and connected to the data lines DL and the scan lines GL. The display panel 10 includes a display area 100A in which subpixels are formed and a non-display area 100B in which various signal lines or pads are formed outside the display area 100A. The display panel 100 may be implemented as a liquid crystal display (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD), or the like.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 스캔 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 스캔 신호에 대응하여 데이터신호(DATA)를 데이터전압으로 저장하고, 이에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.As shown in FIG. 2, one subpixel SP includes data corresponding to a scan signal supplied through the switching transistor SW and the switching transistor SW connected to the scan line GL1 and the data line DL1. The pixel circuit PC stores the signal DATA as a data voltage and operates in response thereto. The subpixel SP is implemented as a liquid crystal display panel including a liquid crystal element or an organic light emitting display panel including an organic light emitting element according to the configuration of the pixel circuit PC.

표시패널(100)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(100)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.When the display panel 100 is configured as a liquid crystal display panel, it is a twisted nematic (TN) mode, a vertical alignment (VA) mode, an in plane switching (IPS) mode, a fringe field switching (FFS) mode, or an electrically controlled wired fringefringence (ECB). Implemented in mode. When the display panel 100 is configured as an organic light emitting display panel, the display panel 100 may be implemented in a top-emission method, a bottom-emission method, or a dual-emission method.

타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클록신호 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.The timing controller 110 receives a timing signal such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, a clock signal, and the like through an LVDS or TMDS interface receiving circuit connected to the image board. The timing controller 110 generates timing control signals for controlling operation timings of the data driver 120 and the scan drivers 130 and 140 based on the input timing signal.

데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(110)로부터 디지털 데이터신호들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 디지털 데이터신호들(RGB)을 아날로그 데이터신호들로 변환한다. 소스 드라이브 IC들은 변환된 아날로그 데이터신호들을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.The data driver 120 includes a plurality of source drive integrated circuits (ICs). The source drive ICs receive the digital data signals RGB and the source timing control signal DDC from the timing controller 110. The source drive ICs convert the digital data signals RGB into analog data signals in response to the source timing control signal DDC. The source drive ICs supply the converted analog data signals through the data lines DL of the display panel 100. The source drive ICs are connected to the data lines DL of the display panel 100 by a chip on glass (COG) process or a tape automated bonding (TAB) process.

스캔 구동부(130, 140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 스캔 구동부(130, 140)는 레벨 시프터(130)와 시프트 레지스터(140)가 구분되어 형성된 게이트인패널(Gate In Panel; 이하 GIP) 방식으로 형성된다. 레벨 시프터(130)는 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다.The scan driver 130, 140 includes a level shifter 130 and a shift register 140. The scan drivers 130 and 140 are formed by a gate in panel (GIP) method in which the level shifter 130 and the shift register 140 are divided. The level shifter 130 is formed on an external substrate connected to the display panel 100 in the form of an IC.

레벨 시프터(130)는 타이밍 콘트롤러(11)로부터 0V~3.3V의 TTL(Transistor-Transistor- Logic) 레벨로 입력되는 클록신호들(clk)의 레벨을 시프팅한 후 시프트 레지스터(140)에 공급한다. 레벨 시프터(130)는 구동 모드에 따라 클록신호들(clk)의 출력 파형을 순방향 모드와 역방향 모드로 전환하여 출력한다. 이를 위해, 타이밍 콘트롤러(11)는 자신으로부터 출력되는 클록신호들(clk)의 위상을 가변할 수 있으나, 레벨 시프터(130) 자체적으로 구동 모드에 따라 클록신호(clk)의 출력 파형을 전환하여 출력하는 등 다양한 형태로 설계될 수 있다.The level shifter 130 shifts the level of the clock signals clk input from the timing controller 11 to the TTL level at 0V to 3.3V and then supplies the shifted signal to the shift register 140. . The level shifter 130 converts the output waveforms of the clock signals clk into a forward mode and a reverse mode according to the driving mode and outputs them. To this end, the timing controller 11 may vary the phases of the clock signals clk outputted from the timing controller 11, but the level shifter 130 switches the output waveform of the clock signal clk according to the driving mode and outputs it. It can be designed in various forms.

시프트 레지스터(140)는 GIP 방식에 의해 표시패널(100)의 비표시영역(100B)에 박막 트랜지스터(이하 TFT) 형태로 형성된다. 시프트 레지스터(140)는 저온 폴리 실리콘(LTPS), 아몰포스 실리콘(a-Si) 또는 산화물(Oxide)을 기반으로 하는 박막 트랜지스터 등으로 이루어질 수 있다. 시프트 레지스터(140)는 특히 저온 폴리 실리콘(LTPS) 기반으로 형성할 경우 박막 트랜지스터 및 커패시터의 개수를 줄일 수 있다.The shift register 140 is formed in the form of a thin film transistor (hereinafter, TFT) in the non-display area 100B of the display panel 100 by the GIP method. The shift register 140 may be formed of a thin film transistor based on low temperature polysilicon (LTPS), amorphous silicon (a-Si), or oxide (Oxide). The shift register 140 may reduce the number of thin film transistors and capacitors, especially when formed of low temperature polysilicon (LTPS).

시프트 레지스터(140)는 클록신호들(clk), 스타트신호(vst), 고전위 전원(Vdd), 저전위 전원(Vss), 제1전압(Vdd_F) 및 제2전압(Vdd_R)에 대응하여 스캔 신호를 출력하는 스테이지들로 구성된다. 시프트 레지스터(140)에 포함된 스테이지들은 출력 노드들을 통해 스캔 신호들을 순차적으로 출력한다. 한편, 시프트 레지스터(140)는 구동 모드에 따라 스캔 신호들을 순방향으로 출력하거나 역방향으로 출력한다.The shift register 140 scans in response to the clock signals clk, the start signal vst, the high potential power Vdd, the low potential power Vss, the first voltage Vdd_F, and the second voltage Vdd_R. It consists of stages that output a signal. Stages included in the shift register 140 sequentially output scan signals through output nodes. Meanwhile, the shift register 140 outputs scan signals in the forward direction or in the reverse direction according to the driving mode.

이하, 본 발명의 실시예에 따라 스캔 구동부를 구성하는 시프트 레지스터에 대해 더욱 자세히 설명한다.Hereinafter, the shift register constituting the scan driver will be described in more detail.

도 3 및 도 4는 본 발명의 실시예에 따른 시프트 레지스터의 스테이지들을 개략적으로 나타낸 도면들이다.3 and 4 are schematic diagrams illustrating stages of a shift register according to an embodiment of the present invention.

도 3 및 도 4에 도시된 바와 같이, 시프트 레지스터에는 종속적으로 접속된 제1스테이지(SG_1) 내지 제N스테이지(SG_n)가 포함된다. 도시되어 있진 않지만 시프트 레지스터에는 제1스테이지(SG_1)의 전단과 제N스테이지(SG_n)의 후단에 하나 이상의 더미 스테이지들이 포함될 수도 있다.As shown in FIG. 3 and FIG. 4, the shift register includes first stages SG_1 to N-th stage SG_n connected in a cascade manner. Although not shown, the shift register may include one or more dummy stages at the front end of the first stage SG_1 and the rear end of the Nth stage SG_n.

스테이지들(SG_1 ~ SG_n)은 적어도 2개의 클록신호를 공급받는다. 스테이지들(SG_1 ~ SG_n)은 4개의 클록신호단자(CLK1 ~ CLK4)로부터 총 4 상의 클록신호를 공급받다.The stages SG_1 to SG_n are supplied with at least two clock signals. The stages SG_1 to SG_n receive a total of four clock signals from four clock signal terminals CLK1 to CLK4.

스테이지들(SG_1 ~ SG_n)은 클록신호에 대응하여 적어도 2개의 스캔신호를 각기 다른 채널로 출력하는 2개의 출력 노드들을 갖는다. 예컨대, 제1스테이지(SG_1)는 제1출력 노드(OUT1)와 제2출력 노드(OUT2)를 갖고 제N스테이지(ST_n)는 제N출력 노드(OUT_n)와 제N-1출력 노드(OUT_n-1)를 갖는다. 도면에서는 각 스테이지들(SG_1 ~ SG_n)이 2개의 출력 노드를 갖는 것을 일례로 하였다. 하지만, 이는 스테이지들(SG_1 ~ SG_n)을 구성하는 회로와 클록신호의 개수에 따라 N개(N은 2 이상)의 출력 노드를 가질 수 있다. 그러므로, 본 발명은 하나의 스테이지가 다수의 출력 노드를 가지므로 하나의 스테이지가 다수의 스캔라인을 구동할 수 있게 된다.The stages SG_1 to SG_n have two output nodes that output at least two scan signals to different channels in response to a clock signal. For example, the first stage SG_1 has the first output node OUT1 and the second output node OUT2, and the Nth stage ST_n is the Nth output node OUT_n and the N−1th output node OUT_n−. Has 1) In the drawing, the stages SG_1 to SG_n have two output nodes as an example. However, it may have N output nodes (N is 2 or more) according to the circuit constituting the stages SG_1 to SG_n and the number of clock signals. Therefore, the present invention allows one stage to drive multiple scan lines since one stage has multiple output nodes.

스테이지들(SG_1 ~ SG_n)은 전단 및 후단의 출력신호인 스캔신호를 캐리신호로 이용한다. 예컨대, 제1스테이지(SG_1)는 후단인 제2스테이지(SG_2)의 제3출력 노드(OUT3)의 스캔신호를 캐리신호로 이용하고, 제2스테이지(SG_2)는 전단인 제1스테이지(SG_1)의 제2출력 노드(OUT1)의 스캔신호를 캐리신호로 이용한다.The stages SG_1 to SG_n use scan signals, which are output signals at the front and rear ends, as a carry signal. For example, the first stage SG_1 uses the scan signal of the third output node OUT3 of the second stage SG_2 at the rear end as a carry signal, and the second stage SG_2 is the first stage SG_1 at the front end. The scan signal of the second output node OUT1 is used as a carry signal.

스테이지들(SG_1 ~ SG_n)은 스캔 구동부의 구동 모드가 순방향으로 설정되면, 도 3과 같이 제1스테이지(SG_1)부터 제4스테이지(SG_4)의 순으로 시프트하며 스캔신호를 출력한다. 이때, 스타트신호단자(VST)로부터 출력된 스타트신호는 제1스테이지(SG_1)로 공급된다.When the driving modes of the scan driver are set in the forward direction, the stages SG_1 to SG_n output scan signals while shifting from the first stage SG_1 to the fourth stage SG_4 as shown in FIG. 3. At this time, the start signal output from the start signal terminal VST is supplied to the first stage SG_1.

스테이지들(SG_1 ~ SG_n)은 스캔 구동부의 구동 모드가 역방향으로 설정되면, 도 4와 같이 제N스테이지(SG_n)부터 제N-7스테이지(SG_n-7)의 순으로 시프트하며 스캔신호를 출력한다. 이때, 스타트신호단자(VST)로부터 출력된 스타트신호는 제N스테이지(SG_n)로 공급된다.When the driving modes of the scan driver are set in the reverse direction, the stages SG_1 to SG_n output scan signals by shifting from the Nth stage SG_n to the N-7th stage SG_n-7 as shown in FIG. 4. . At this time, the start signal output from the start signal terminal VST is supplied to the Nth stage SG_n.

스테이지들(SG_1 ~ SG_n)은 스캔 구동부의 구동 모드에 따라 일정 시간 동안 게이트 하이의 스캔신호(H)를 출력하고 남은 시간 동안 게이트 로우의 스캔신호(L)를 출력한다. 제1스테이지(SG_1)의 제1출력 노드(OUT1)를 통해 출력되는 제1스캔신호와 제2출력 노드(OUT2)로부터 출력되는 제2스캔신호를 참조하면, 각 스테이지들(SG_1 ~ SG_n)로부터 출력되는 제1스캔신호와 제2스캔신호는 중첩 구간을 갖는 것을 알 수 있다. 이때, 스테이지들(SG_1 ~ SG_n)의 모든 출력 노드(OUT1 ~ OUT_n)를 보면 제1스캔신호와 제2스캔신호는 라이징 엣지 구간이 동일하며, 게이트 하이를 유지하는 시간이 다르게 중첩한다.The stages SG_1 to SG_n output the scan signal H of the gate high for a predetermined time and the scan signal L of the gate low for the remaining time according to the driving mode of the scan driver. Referring to the first scan signal output through the first output node OUT1 of the first stage SG_1 and the second scan signal output from the second output node OUT2, from each of the stages SG_1 to SG_n. It can be seen that the output first scan signal and the second scan signal have overlapping sections. At this time, when all output nodes OUT1 to OUT_n of the stages SG_1 to SG_n have the same rising edge period, the first scan signal and the second scan signal have the same rising edge period, and the time for maintaining the gate high overlaps differently.

구체적으로, 도 3과 같이 스캔신호의 시프트 방향이 순방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 제1스캔신호보다 제2스캔신호가 길다. 제1스테이지(SG_1)를 참조하여 설명하면, 제1출력 노드(OUT1)를 통해 출력되는 제1스캔신호는 2H(Horizontal)가 되고, 제2출력 노드(OUT2)를 통해 출력되는 제2스캔신호는 4H가 된다.In detail, when the shift direction of the scan signal is set to the forward direction as shown in FIG. 3, the second scan signal is longer than the first scan signal when the gate high is maintained. Referring to the first stage SG_1, the first scan signal output through the first output node OUT1 becomes 2H (Horizontal) and the second scan signal output through the second output node OUT2. Becomes 4H.

하지만, 도 4와 같이 스캔신호의 시프트 방향이 역방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 제2스캔신호보다 제1스캔신호가 길다. 제N스테이지(SG_n)를 참조하여 설명하면, 제1출력 노드(OUT_n-1)를 통해 출력되는 제1스캔신호는 2H가 되고, 제2출력 노드(OUT_n)를 통해 출력되는 제2스캔신호는 4H가 된다. 즉, 제1스캔신호와 제2스캔신호는 라이징 엣지 구간이 동일하다. 하지만, 스캔신호가 게이트 하이를 유지하는 시간은 하나가 길어지면 다른 하나가 짧아지는 형태로 스캔신호의 시프트 방향에 따라 교번하며 중첩하게 된다.However, as shown in FIG. 4, when the shift direction of the scan signal is set in the reverse direction, the first scan signal is longer than the second scan signal when the gate high is maintained. Referring to the Nth stage SG_n, the first scan signal output through the first output node OUT_n-1 becomes 2H, and the second scan signal output through the second output node OUT_n is 4H. That is, the first and second scan signals have the same rising edge period. However, the time at which the scan signal maintains the gate high is alternately overlapped according to the shift direction of the scan signal so that one becomes shorter when the other becomes longer.

이하, 본 발명의 실시예에 따라 스테이지를 구성하는 회로에 대해 더욱 자세히 설명한다.Hereinafter, the circuit constituting the stage according to the embodiment of the present invention will be described in more detail.

도 5는 본 발명의 실시예에 따른 제K스테이지의 회로 구성을 나타낸 도면이다.5 is a diagram showing the circuit configuration of the K-th stage according to the embodiment of the present invention.

도 5에 도시된 바와 같이, 제K스테이지에는 스캔방향 제어부(Tr1, Tr2), 노드 제어부(Tr3 ~ Tr8) 및 출력 제어부(Tpu1, Tpu2, Tpd1, Tpd2)가 포함된다.As shown in FIG. 5, the K-th stage includes scan direction controllers Tr1 and Tr2, node controllers Tr3 to Tr8, and output controllers Tpu1, Tpu2, Tpd1, and Tpd2.

스캔방향 제어부(Tr1, Tr2)는 제1입력단자(Prev)를 통해 입력되는 전단 캐리신호에 응답하여 Q서브 노드(Q sub)에 제1전압을 출력하고 스캔신호의 시프트 방향을 순방향으로 설정하거나, 제2입력단자(Next)를 통해 입력되는 후단 캐리신호에 응답하여 Q서브 노드(Q sub)에 제2전압을 출력하고 스캔신호의 시프트 방향을 역방향으로 설정한다.The scan direction controllers Tr1 and Tr2 output the first voltage to the Q sub node Q sub in response to the front end carry signal input through the first input terminal Prev and set the shift direction of the scan signal in the forward direction. The second voltage is output to the Q sub node Q sub in response to the subsequent carry signal input through the second input terminal Next, and the shift direction of the scan signal is reversed.

스캔방향 제어부(Tr1, Tr2)는 제1 및 제2트랜지스터(Tr1, Tr2)를 포함한다. 제1트랜지스터(Tr1)는 제1입력단자(Prev)에 게이트전극이 연결되고 제1전압이 공급되는 제1전압단자(VDD_F)에 제1전극이 연결되고 Q서브 노드(Q sub)에 제2전극이 연결된다. 제2트랜지스터(Tr2)는 제2입력단자(Next)에 게이트전극이 연결되고 제2전압이 공급되는 제2전압단자(VDD_R)에 제1전극이 연결되고 Q서브 노드(Q sub)에 제2전극이 연결된다.The scan direction controllers Tr1 and Tr2 include first and second transistors Tr1 and Tr2. The first transistor Tr1 has a gate electrode connected to the first input terminal Prev, a first electrode connected to the first voltage terminal VDD_F supplied with the first voltage, and a second connected to the Q sub node Q sub. The electrodes are connected. The second transistor Tr2 has a gate electrode connected to the second input terminal Next, a first electrode connected to the second voltage terminal VDD_R supplied with the second voltage, and a second connected to the Q sub node Q sub. The electrodes are connected.

노드 제어부(Tr3 ~ Tr8)는 Q서브 노드(Q sub)의 전압에 대응하여 Q노드(Q)의 충방전을 제어하고, Q서브 노드(Q sub)의 전압과 제1전압 및 제2전압에 대응하여 QB노드(QB)의 충방전을 제어한다.The node controllers Tr3 to Tr8 control the charging and discharging of the Q node Q in response to the voltage of the Q sub node Q sub, and control the charge and discharge of the Q node Q sub. Correspondingly, charge / discharge of the QB node QB is controlled.

노드 제어부(Tr3 ~ Tr8)는 제3트랜지스터 내지 제8트랜지스터(Tr3 ~ Tr8)를 포함한다. 제3트랜지스터(Tr3)는 고전위 전압이 공급되는 고전위 전압단자(VDD)에 게이트전극이 연결되고 Q서브 노드(Q sub)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제4트랜지스터(Tr4)는 QB노드(QB)에 게이트전극이 연결되고 저전위 전압단자(VSS)에 제1전극이 연결되고 Q서브 노드(Q sub)에 제2전극이 연결된다. 제5트랜지스터(Tr5)는 제1전압단자(VDD_F)에 게이트전극이 연결되고 제C클록신호단자(CLK_C)에 제1전극이 연결된다. 제6트랜지스터(Tr6)는 제2전압단자(VDD_R)에 게이트전극이 연결되고 제D클록신호단자(CLK_D)에 제1전극이 연결된다. 제7트랜지스터(Tr7)는 제5 및 제6트랜지스터(Tr5, Tr6)의 제2전극에 게이트전극이 공통으로 연결되고 고전위 전압단자(VDD)에 제1전극이 연결되고 QB노드(QB)에 제2전극이 연결된다. 제8트랜지스터는 Q노드(Q)에 게이트전극이 연결되고 저전위 전압단자(VSS)에 제1전극이 연결되고 QB노드(QB)에 제2전극이 연결된다.The node controllers Tr3 to Tr8 include third to eighth transistors Tr3 to Tr8. In the third transistor Tr3, a gate electrode is connected to a high potential voltage terminal VDD supplied with a high potential voltage, a first electrode is connected to a Q sub node Q sub, and a second electrode is connected to a Q node Q. Connected. In the fourth transistor Tr4, a gate electrode is connected to the QB node QB, a first electrode is connected to the low potential voltage terminal VSS, and a second electrode is connected to the Q sub node Q sub. In the fifth transistor Tr5, a gate electrode is connected to the first voltage terminal VDD_F and a first electrode is connected to the C clock signal terminal CLK_C. In the sixth transistor Tr6, a gate electrode is connected to the second voltage terminal VDD_R, and a first electrode is connected to the D clock signal terminal CLK_D. The seventh transistor Tr7 has a gate electrode connected to the second electrodes of the fifth and sixth transistors Tr5 and Tr6 in common, a first electrode connected to the high potential voltage terminal VDD, and connected to the QB node QB. The second electrode is connected. In the eighth transistor, a gate electrode is connected to the Q node Q, a first electrode is connected to the low potential voltage terminal VSS, and a second electrode is connected to the QB node QB.

노드 제어부(Tr3 ~ Tr8)는 제1출력 노드(OUT1)와 제2출력 노드(OUT2)의 출력을 안정화하는 제1 및 제2커패시터들(CQ, CQ_B)을 포함한다. 제1커패시터(CQ)는 Q노드(Q)에 일단이 연결되고 저전위 전압단자(VSS)에 타단이 연결된다. 제2커패시터(CQ_B)는 QB노드(QB)에 일단이 연결되고 저전위 전압단자(VSS)에 타단이 연결된다.The node controllers Tr3 to Tr8 include first and second capacitors CQ and CQ_B for stabilizing the output of the first output node OUT1 and the second output node OUT2. One end of the first capacitor CQ is connected to the Q node Q and the other end thereof is connected to the low potential voltage terminal VSS. One end of the second capacitor CQ_B is connected to the QB node QB and the other end of the second capacitor CQ_B is connected to the low potential voltage terminal VSS.

출력 제어부(Tpu1, Tpu2, Tpd1, Tpd2)는 Q노드(Q) 및 QB노드(QB)의 전압에 대응하여 제1출력 노드(OUT1)를 통해 제1스캔신호를 출력하고, Q노드(Q) 및 QB노드(QB)의 전압에 대응하여 제2출력 노드(OUT2)를 통해 제2스캔신호를 출력한다.The output control units Tpu1, Tpu2, Tpd1, and Tpd2 output the first scan signal through the first output node OUT1 in response to the voltages of the Q node Q and the QB node QB, and the Q node Q. And a second scan signal through the second output node OUT2 corresponding to the voltage of the QB node QB.

출력 제어부(Tpu1, Tpu2, Tpd1, Tpd2)는 제1, 제2풀업 트랜지스터(Tpu1, Tpu2) 및 제1, 제2풀다운 트랜지스터(Tpd1, Tpd2)를 포함한다. 제1풀업 트랜지스터(Tpu1)는 Q노드(Q)에 게이트전극이 연결되고 제A클록신호단자(CLK_A)에 제1전극이 연결되고 제1출력 노드(OUT1)에 제2전극이 연결된다. 제1풀다운 트랜지스터(Tpd1)는 QB노드(QB)에 게이트전극이 연결되고 저전위 전압이 공급되는 저전위 전압단자(VSS)에 제1전극이 연결되고 제1출력 노드(OUT1)에 제2전극이 연결된다.The output control units Tpu1, Tpu2, Tpd1, and Tpd2 include first and second pull-up transistors Tpu1 and Tpu2 and first and second pull-down transistors Tpd1 and Tpd2. In the first pull-up transistor Tpu1, a gate electrode is connected to the Q node Q, a first electrode is connected to the A clock signal terminal CLK_A, and a second electrode is connected to the first output node OUT1. The first pull-down transistor Tpd1 has a gate electrode connected to the QB node QB and a first electrode connected to a low potential voltage terminal VSS supplied with a low potential voltage, and a second electrode connected to the first output node OUT1. Is connected.

제2풀업 트랜지스터(Tpu2)는 Q노드(Q)에 게이트전극이 연결되고 제B클록신호단자(CLK_B)에 제1전극이 연결되고 제2출력 노드(OUT2)에 제2전극이 연결된다. 제2풀다운 트랜지스터(Tpd2)는 QB노드(QB)에 게이트전극이 연결되고 저전위 전압이 공급되는 저전위 전압단자(VSS)에 제1전극이 연결되고 제2출력 노드(OUT2)에 제2전극이 연결된다.In the second pull-up transistor Tpu2, a gate electrode is connected to the Q node Q, a first electrode is connected to the B clock signal terminal CLK_B, and a second electrode is connected to the second output node OUT2. The second pull-down transistor Tpd2 has a gate electrode connected to the QB node QB and a first electrode connected to a low potential voltage terminal VSS supplied with a low potential voltage, and a second electrode connected to the second output node OUT2. This is connected.

이하, 본 발명의 실시예에 따라 제K스테이지를 구성하는 회로의 구동방법에 대해 더욱 자세히 설명한다.Hereinafter, the driving method of the circuit constituting the K-th stage according to the embodiment of the present invention will be described in more detail.

도 6은 제K스테이지의 Q노드의 충전 상태를 설명하기 위한 도면이고, 도 7은 제K스테이지의 QB노드의 충전 상태를 설명하기 위한 도면이며, 도 8은 제K스테이지의 구동 및 출력 파형도를 나타낸 도면이다.6 is a view for explaining the charging state of the Q node of the K-th stage, Figure 7 is a view for explaining the charging state of the QB node of the K-th stage, Figure 8 is a drive and output waveform diagram of the K-th stage The figure which shows.

도 6 내지 도 8에 도시된 바와 같이, T1 내지 T3 구간 동안 Q노드(Q)는 충전 구간이 되고, QB노드(QB)는 방전 구간이 된다. 그리고 T4, T5 이후의 구간 동안 Q노드(Q)는 방전 구간이 되고, QB노드(QB)는 충전 구간이 된다.As shown in FIGS. 6 to 8, the Q node Q becomes a charging section and the QB node QB becomes a discharge section during the T1 through T3 sections. The Q node Q becomes a discharge period and the QB node QB becomes a charging period during the periods after T4 and T5.

T1 구간 동안 제1트랜지스터(Tr1)에 전단의 캐리신호(prev)가 로직 하이(H) 형태로 공급되면 제1트랜지스터(Tr1)는 턴온된다. 제1트랜지스터(Tr1)가 턴온됨에 따라 제1전압단자(VDD_F)를 통해 공급된 로직 하이(H)에 대응되는 제1전압(Vdd_F)은 Q서브 노드(Q sub)를 통해 출력된다. 이와 같이, Q서브 노드(Q sub)에 로직 하이(H)에 대응되는 제1전압(Vdd_F)이 충전된 경우, 제K스테이지를 포함하는 시프트 레지스터는 순방향으로 스캔신호를 출력하는 모드가 된다.When the carry signal prev of the front end is supplied in the form of a logic high H to the first transistor Tr1 during the T1 period, the first transistor Tr1 is turned on. As the first transistor Tr1 is turned on, the first voltage Vdd_F corresponding to the logic high H supplied through the first voltage terminal VDD_F is output through the Q sub node Q sub. As described above, when the first voltage Vdd_F corresponding to the logic high H is charged in the Q sub node Q sub, the shift register including the K-th stage is in a mode for outputting a scan signal in the forward direction.

제2트랜지스터(Tr2)는 후단의 캐리신호가 로직 로우(L)에 대응되므로 턴오프된 상태가 된다. 그러나, 후단의 캐리신호가 로직 하이(H) 상태로 공급되는 경우 제2트랜지스터(Tr2)는 턴온 상태가 된다. 그리고 제2트랜지스터(Tr2)가 턴온됨에 따라 제2전압단자(VDD_R)를 통해 공급된 로직 하이(H)에 대응되는 제2전압(Vdd_R)은 Q서브 노드(Q sub)를 통해 출력된다. 이와 같이, Q서브 노드(Q sub)에 로직 하이(H)에 대응되는 제2전압(Vdd_R)이 충전된 경우, 제K스테이지를 포함하는 시프트 레지스터는 역방향으로 스캔신호를 출력하는 모드가 된다.The second transistor Tr2 is turned off because the carry signal of the rear end corresponds to the logic low L. However, when the carry signal of the rear stage is supplied in a logic high (H) state, the second transistor Tr2 is turned on. As the second transistor Tr2 is turned on, the second voltage Vdd_R corresponding to the logic high H supplied through the second voltage terminal VDD_R is output through the Q sub node Q sub. As described above, when the second voltage Vdd_R corresponding to the logic high H is charged in the Q sub node Q sub, the shift register including the K-th stage is in a mode of outputting a scan signal in the reverse direction.

위의 설명을 통해 알 수 있듯이, 제1트랜지스터(Tr1)가 턴온되면 제1전압단자(VDD_F)를 통해 로직 하이(H)에 대응되는 제1전압(Vdd_F)이 공급되고 제K스테이지는 순방향 모드가 된다. 반대로, 제2트랜지스터(Tr2)가 턴온되면 제2전압단자(VDD_R)를 통해 로직 로우(L)에 대응되는 제2전압(Vdd_R)이 공급되고 제K스테이지는 역방향 모드가 된다. 즉, 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)는 구동 모드에 따라 교번하여 턴온/턴오프 동작을 하게 된다. 그리고 제1전압단자(VDD_F)와 제2전압단자(VDD_R)에 공급되는 제1전압(Vdd_F)과 제2전압(Vdd_R)은 구동 모드에 따라 로직 하이(H)에 대응되는 전압과 로직 로우(L)에 대응되는 전압으로 교번하여 스윙하게 된다.As can be seen from the above description, when the first transistor Tr1 is turned on, the first voltage Vdd_F corresponding to the logic high H is supplied through the first voltage terminal VDD_F and the K stage is in the forward mode. Becomes On the contrary, when the second transistor Tr2 is turned on, the second voltage Vdd_R corresponding to the logic low L is supplied through the second voltage terminal VDD_R, and the K-th stage is in the reverse mode. That is, the first transistor Tr1 and the second transistor Tr2 alternately turn on / turn off according to the driving mode. In addition, the first voltage Vdd_F and the second voltage Vdd_R supplied to the first voltage terminal VDD_F and the second voltage terminal VDD_R have a voltage corresponding to a logic high H and a logic low depending on the driving mode. Swing alternately with the voltage corresponding to L).

T1 구간 동안 Q서브 노드(Q sub)에 로직 하이(H)에 대응되는 제1전압(Vdd_F)이 충전되면 제3트랜지스터(Tr3)에 의해 Q노드(Q)는 충전 상태가 된다. 반면, Q노드(Q)가 충전됨에 따라 제8트랜지스터(Tr8)가 턴온되므로 QB노드(QB)는 저전위 전압에 의해 방전 상태가 된다. 한편, 제3트랜지스터(Tr3)의 경우, 고전위 전압단자(VDD)에 게이트전극이 연결되어 있으므로 이는 항시 턴온 상태를 유지한다. 따라서, Q노드(B)가 안정적인 충전 상태를 형성할 수 있거나 회로를 간소화하고자 할 경우, 제3트랜지스터(Tr3)는 생략될 수도 있다.When the first voltage Vdd_F corresponding to the logic high H is charged in the Q sub node Q sub during the T1 period, the Q node Q is charged by the third transistor Tr3. On the other hand, since the eighth transistor Tr8 is turned on as the Q node Q is charged, the QB node QB is discharged by the low potential voltage. On the other hand, in the third transistor Tr3, since the gate electrode is connected to the high potential voltage terminal VDD, it is always turned on. Therefore, when the Q node B may form a stable state of charge or to simplify the circuit, the third transistor Tr3 may be omitted.

T2 구간 동안 제A클록신호단자(CLK_A)에 로직 하이(H)에 대응되는 제1클록신호(fclk1)가 공급되고, 제B클록신호단자(CLK_B)에 로직 하이(H)에 대응되는 제2클록신호(fclk2)가 공급된다. 제1클록신호(fclk1)는 T2 구간 동안 로직 하이(H)를 유지하지만 제2클록신호(fclk2)는 T2 및 T3 구간 동안 로직 하이(H)를 유지한다. 즉, 제2클록신호(fclk2)가 로직 하이(H)를 유지하는 구간은 제1클록신호(fclk1)보다 적어도 1H 이상 길다.The first clock signal fclk1 corresponding to the logic high H is supplied to the A clock signal terminal CLK_A and the second clock signal terminal CLK_B corresponds to the logic high H during the T2 period. The clock signal fclk2 is supplied. The first clock signal fclk1 maintains the logic high H during the T2 period, while the second clock signal fclk2 maintains the logic high H during the T2 and T3 periods. That is, the period in which the second clock signal fclk2 maintains the logic high H is at least 1H longer than the first clock signal fclk1.

제1 및 제2풀업 트랜지스터(Tpu1, Tpu2)는 Q노드(Q)에 충전된 전압에 의해 턴온된 상태이다. 제1 및 제2풀업 트랜지스터(Tpu1, Tpu2)를 통해 제1클록신호(fclk1) 및 제2클록신호(fclk2)가 동시에 공급되므로, Q노드(Q)는 부트스트래핑(bootstrapping)이 크게 발생하며 전압이 상승하게 된다.The first and second pull-up transistors Tpu1 and Tpu2 are turned on by the voltage charged in the Q node Q. Since the first clock signal fclk1 and the second clock signal fclk2 are simultaneously supplied through the first and second pull-up transistors Tpu1 and Tpu2, the Q node Q has a large bootstrapping and a voltage. Will rise.

이와 같이, 제1클록신호(fclk1) 및 제2클록신호(fclk2)가 중첩하여 공급되면 Q노드(Q)의 전압이 높아지므로 버퍼 트랜지스터가 되는 제1 및 제2풀업 트랜지스터(Tpu1, Tpu2)의 크기를 줄일 수 있게 된다. 한편, 본 발명에서는 앞서 설명한 바와 같이 버퍼 트랜지스터의 크기를 줄일 수 있도록 클록신호들이 중첩하는 것을 일례로 설명하였다. 그러나, 클록신호들은 필요(서브 픽셀의 구동 방법 등)에 따라 서로 미중첩하는 형태 등으로 입력될 수 있다.As such, when the first clock signal fclk1 and the second clock signal fclk2 are supplied in a superimposed manner, the voltage of the Q node Q becomes high, so that the first and second pull-up transistors Tpu1 and Tpu2 that are buffer transistors become high. The size can be reduced. Meanwhile, in the present invention, as described above, the clock signals overlap with each other to reduce the size of the buffer transistor. However, the clock signals may be input in such a manner as to overlap each other according to need (method of driving the subpixel).

위와 같은 동작에 의해, 제1출력 노드(OUT1)는 제1풀업 트랜지스터(Tpu1)에 의해 게이트 하이(H)의 제1스캔신호(out1)를 출력하고, 제2출력 노드(OUT2)는 제2풀업 트랜지스터(Tpu2)에 의해 게이트 하이(H)의 제2스캔신호(out2)를 출력하게 된다. 이때, 제1 및 제2출력 노드(OUT1, OUT2)로부터 출력되는 제1 및 제2스캔신호(out1, out2)는 제1클록신호(fclk1)와 제2클록신호(fclk2)에 대응하여 라이징 엣지 구간이 동일하다(또는 동기 된다). 하지만, 제1클록신호(fclk1)와 제2클록신호(fclk2)의 위상이 다르므로 제1 및 제2스캔신호(out1, out2)가 중첩되는 시간은 1/2 수준이 된다.By the above operation, the first output node OUT1 outputs the first scan signal out1 of the gate high H by the first pull-up transistor Tpu1, and the second output node OUT2 outputs the second output node. The second scan signal out2 of the gate high H is output by the pull-up transistor Tpu2. At this time, the first and second scan signals out1 and out2 output from the first and second output nodes OUT1 and OUT2 correspond to the rising edges corresponding to the first clock signal fclk1 and the second clock signal fclk2. The intervals are the same (or synchronized). However, since the phases of the first clock signal fclk1 and the second clock signal fclk2 are different from each other, the time when the first and second scan signals out1 and out2 overlap is about 1/2.

T4 구간 동안 제C클록신호단자(CLK_C)에 로직 하이(H)에 대응되는 제3클록신호(fclk3)가 공급되고, 제D클록신호단자(CLK_D)에 로직 하이(H)에 대응되는 제4클록신호(fclk4)가 공급된다. 제3클록신호(fclk3)는 T4 구간 동안 로직 하이(H)를 유지하지만 제4클록신호(fclk4)는 T4 및 T5 구간 동안 로직 하이(H)를 유지한다. 즉, 제4클록신호(fclk4)가 로직 하이(H)를 유지하는 구간은 제3클록신호(fclk3)보다 적어도 1H 이상 길다.The third clock signal fclk3 corresponding to the logic high H is supplied to the C clock signal terminal CLK_C and the fourth clock signal terminal CLK_D corresponds to the logic high H during the period T4. The clock signal fclk4 is supplied. The third clock signal fclk3 maintains the logic high H during the T4 period, while the fourth clock signal fclk4 maintains the logic high H during the T4 and T5 periods. That is, the period in which the fourth clock signal fclk4 maintains the logic high H is at least 1H longer than the third clock signal fclk3.

제5트랜지스터(Tr5)는 제1전압(Vdd_F)에 의해 턴온된 상태이고, 제6트랜지스터(Tr6)는 제2전압(Vdd_R)에 의해 턴오프된 상태이므로, 제7트랜지스터(Tr7)는 제3클록신호(fclk3)에 대응하여 턴온된다. 제7트랜지스터(Tr7)가 턴온됨에 따라 QB노드(QB)는 고전위 전압에 대응하여 충전 상태가 된다. 이때, QB노드(QB)가 충전 상태가 됨에 따라 제4트랜지스터(Tr4)는 턴온되고 Q노드(Q)는 저전위 전압에 의해 방전 상태가 된다.Since the fifth transistor Tr5 is turned on by the first voltage Vdd_F and the sixth transistor Tr6 is turned off by the second voltage Vdd_R, the seventh transistor Tr7 is turned on by the third transistor. It is turned on in response to the clock signal fclk3. As the seventh transistor Tr7 is turned on, the QB node QB enters a charging state corresponding to the high potential voltage. At this time, as the QB node QB is charged, the fourth transistor Tr4 is turned on and the Q node Q is discharged by the low potential voltage.

제1 및 제2풀다운 트랜지스터(Tpd1, Tpd2)는 QB노드(QB)에 충전된 전압에 의해 턴온된 상태이므로, 제1출력 노드(OUT1)는 제1풀다운 트랜지스터(Tpd1)에 의해 게이트 로우(L)의 제1스캔신호(out1)를 출력하고, 제2출력 노드(OUT2)는 제2다운 트랜지스터(Tpd2)에 의해 게이트 로우(L)의 제2스캔신호(out2)를 출력하게 된다.Since the first and second pull-down transistors Tpd1 and Tpd2 are turned on by the voltage charged in the QB node QB, the first output node OUT1 is gate-lowed by the first pull-down transistor Tpd1. Outputs the first scan signal out1, and the second output node OUT2 outputs the second scan signal out2 of the gate row L by the second down transistor Tpd2.

한편, 제7트랜지스터(Tr7)는 제1전압(Vdd_F)과 제2전압(Vdd_R)에 의해 커플링되어 있으므로, QB노드(QB)는 지속적인 충전 상태를 유지할 수 있게 된다. 즉, 제7트랜지스터(Tr7)는 Q노드(Q)의 충전을 방지하는 역할을 한다. 이를 위해, 제7트랜지스터(Tr7)는 제1전압(Vdd_F)과 제2전압(Vdd_R)에 의해 커플링으로 QB노드(QB)를 게이트 하이의 전압과 게이트 로우의 전압으로 유지한다. 그 결과, 제1 및 제2풀다운 트랜지스터(Tpd1, Tpd2)를 통해 게이트 로우(L)의 제1스캔신호(out1)와 게이트 로우(L)의 제2스캔신호(out2)를 안정적으로 출력하며, 해당 출력 상태를 지속적으로 유지할 수 있게 된다. 또한, 제7트랜지스터(Tr7)가 제1전압(Vdd_F)과 제2전압(Vdd_R)에 의해 커플링되어 있어 QB노드(QB)를 충전 상태로 유지하기 위한 트랜지스터를 별도로 형성하지 않아도 되므로 회로의 구성을 간소화할 수 있게 된다.On the other hand, since the seventh transistor Tr7 is coupled by the first voltage Vdd_F and the second voltage Vdd_R, the QB node QB can maintain a continuous charging state. That is, the seventh transistor Tr7 serves to prevent charging of the Q node Q. To this end, the seventh transistor Tr7 maintains the QB node QB at the gate high voltage and the gate low voltage by coupling by the first voltage Vdd_F and the second voltage Vdd_R. As a result, the first scan signal out1 of the gate row L and the second scan signal out2 of the gate row L are stably output through the first and second pull-down transistors Tpd1 and Tpd2. The output state can be maintained continuously. In addition, since the seventh transistor Tr7 is coupled by the first voltage Vdd_F and the second voltage Vdd_R, a transistor for maintaining the QB node QB in a charged state is not required. Can be simplified.

위의 설명에서는 T1 구간 동안 제1트랜지스터(Tr1)에 로직 하이(H) 형태의 신호가 공급되면서 제K스테이지를 포함하는 시프트 레지스터가 순방향으로 스캔신호를 출력하는 순방향 모드를 기반으로 설명하였다. 그러나, T1 구간 동안 제2트랜지스터(Tr2)에 로직 하이(H) 상태의 신호가 공급되면 제K스테이지를 포함하는 시프트 레지스터는 역방향으로 스캔신호를 출력하는 역방향 모드로 전환된다. 이때, 스캔방향 제어부(Tr1, Tr2), 노드 제어부(Tr3 ~ Tr8) 및 출력 제어부(Tpu1, Tpu2, Tpd1, Tpd2)의 동작 특성은 위의 설명과 대동소이하고 또한 당업자라면 위의 설명을 기반으로 유추할 수 있게 되므로 이에 대한 설명은 생략한다.In the above description, a description is given based on a forward mode in which a shift register including a K-th stage outputs a scan signal in a forward direction while a logic high (H) type signal is supplied to the first transistor Tr1 during a T1 period. However, when a signal having a logic high (H) state is supplied to the second transistor Tr2 during the T1 period, the shift register including the K-th stage is switched to the reverse mode in which the scan signal is output in the reverse direction. At this time, the operation characteristics of the scan direction control unit (Tr1, Tr2), node control unit (Tr3 ~ Tr8) and output control unit (Tpu1, Tpu2, Tpd1, Tpd2) is similar to the above description and those skilled in the art based on the above description Since it can be inferred, description thereof will be omitted.

이하, 본 발명의 실시예에 따라 제K스테이지의 구동 모드에 따른 출력 파형을 참조하여 스캔신호의 출력 양상을 설명한다. 다만, 스테이지들의 구성에 대한 이해를 위해 도 3 및 도 4를 함께 참조한다.Hereinafter, the output mode of the scan signal will be described with reference to the output waveform of the driving mode of the K-th stage according to the embodiment of the present invention. However, to understand the configuration of the stages, reference is made to FIGS. 3 and 4 together.

도 9는 제K스테이지의 구동 모드가 순방향일 때의 출력 파형도를 나타낸 도면이고, 도 10은 제K스테이지의 구동 모드가 역방향일 때의 출력 파형도를 나타낸 도면이다.9 is a diagram showing an output waveform when the drive mode of the K-th stage is in the forward direction, and FIG. 10 is a diagram showing an output waveform diagram when the drive mode of the K-th stage is in the reverse direction.

[순방향 모드][Forward mode]

도 3, 도 4 및 도 9에 도시된 바와 같이, 제K스테이지의 구동 모드가 순방향일 때에는 순방향 모드의 제1 내지 제N클록신호(fclk1 ~ fclkn)가 공급된다. 제1스테이지(SG_1)는 자신의 제1출력 노드(OUT1) 및 제2출력 노드(OUT2)를 통해 게이트 하이(H)의 제1스캔신호(out1) 및 제2스캔신호(out2)를 출력한다. 이때, 제1스캔신호(out1) 및 제2스캔신호(out2)는 라이징 엣지 구간이 동일(또는 동기)하게 출력되며 중첩 구간을 갖게 된다. 제1스캔신호(out1)는 제2스캔신호(out2)보다 앞서 게이트 로우(L)가 된다. 그리고 일정 시간이 지나면 제2스캔신호(out2) 또한 게이트 로우(L)가 된다.3, 4 and 9, when the drive mode of the K-th stage is forward, the first to Nth clock signals fclk1 to fclkn in the forward mode are supplied. The first stage SG_1 outputs the first scan signal out1 and the second scan signal out2 of the gate high H through its first output node OUT1 and the second output node OUT2. . In this case, the first scan signal out1 and the second scan signal out2 have the same rising edge section (or synchronous) and have overlapping sections. The first scan signal out1 becomes the gate low L before the second scan signal out2. After a predetermined time, the second scan signal out2 also becomes the gate low L.

이후 제2스테이지(SG_2)는 자신의 제3출력 노드(OUT3) 및 제4출력 노드(OUT4)를 통해 게이트 하이(H)의 제3스캔신호(out3) 및 제4스캔신호(out4)를 출력한다. 이때, 제3스캔신호(out3) 및 제4스캔신호(out4) 또한 라이징 엣지 구간이 동일(또는 동기)하게 출력되며 중첩 구간을 갖게 된다. 제3스캔신호(out3) 또한 제4스캔신호(out4)보다 앞서 게이트 로우(L)가 된다. 그리고 일정 시간이 지나면 제4스캔신호(out4) 또한 게이트 로우(L)가 된다.Thereafter, the second stage SG_2 outputs the third scan signal out3 and the fourth scan signal out4 of the gate high H through its third output node OUT3 and the fourth output node OUT4. do. In this case, the third scan signal out3 and the fourth scan signal out4 also output the rising edge sections in the same (or synchronous) manner and have overlapping sections. The third scan signal out3 also becomes the gate low L before the fourth scan signal out4. After a predetermined time, the fourth scan signal out4 also becomes the gate low L.

그러므로, 제K스테이지의 구동 모드가 순방향일 때, 모든 스테이지들(SG_1 ~ SG_n)은 이와 같은 형태로 제1스테이지(SG_1)부터 제N스테이지(SG_n)의 순으로 시프트 하며 순차적으로 스캔신호를 출력하게 된다.Therefore, when the driving mode of the K-th stage is in the forward direction, all the stages SG_1 to SG_n are shifted in this order from the first stage SG_1 to the N-th stage SG_n and sequentially output the scan signals. Done.

[역방향 모드][Reverse Mode]

도 3, 도 4 및 도 10에 도시된 바와 같이, 제K스테이지의 구동 모드가 역방향일 때에는 역방향 모드의 제1 내지 제N클록신호(rclk1 ~ rclkn)가 공급된다. 제N스테이지(SG_N)는 자신의 제N출력 노드(OUT_n) 및 제N-1출력 노드(OUT_n-1)를 통해 게이트 하이(H)의 제1스캔신호(out_n) 및 제2스캔신호(out_n-1)를 출력한다. 이때, 제1스캔신호(out_n) 및 제2스캔신호(out_n-1)는 라이징 엣지 구간이 동일(또는 동기)하게 출력되며 중첩 구간을 갖게 된다. 제1스캔신호(out_n)는 제2스캔신호(out_n-1)보다 앞서 게이트 로우(L)가 된다. 그리고 일정 시간이 지나면 제2스캔신호(out_n-1) 또한 게이트 로우(L)가 된다.3, 4 and 10, when the driving mode of the K-th stage is in the reverse direction, the first to Nth clock signals rclk1 to rclkn in the reverse mode are supplied. The Nth stage SG_N receives the first scan signal out_n and the second scan signal out_n of the gate high H through its Nth output node OUT_n and the N−1th output node OUT_n−1. Output -1) At this time, the first scan signal out_n and the second scan signal out_n-1 have the same rising edge section (or synchronously) and have overlapping sections. The first scan signal out_n becomes the gate row L before the second scan signal out_n-1. After a predetermined time, the second scan signal out_n-1 also becomes the gate row L.

이후 제N-1스테이지(SG_n-1)는 자신의 제N-2출력 노드(OUT_n-2) 및 제N-3출력 노드(OUT_n-3)를 통해 게이트 하이(H)의 제N-2스캔신호(out_n-2) 및 제N-3스캔신호(out_n-3)를 출력한다. 이때, 제N-2스캔신호(out_n-2) 및 제N-3스캔신호(out_n-3) 또한 라이징 엣지 구간이 동일(또는 동기)하게 출력되며 중첩 구간을 갖게 된다. 제N-2스캔신호(out_n-2) 또한 제N-3스캔신호(out_n-3)보다 앞서 게이트 로우(L)가 된다. 그리고 일정 시간이 지나면 제N-3스캔신호(out_n-3) 또한 게이트 로우(L)가 된다.Thereafter, the N-th stage SG_n-1 scans the N-th scan of the gate high H through its N-th output node OUT_n-2 and the N-th output node OUT_n-3. The signal out_n-2 and the N-3th scan signal out_n-3 are output. In this case, the N-2th scan signal out_n-2 and the N-3th scan signal out_n-3 may also have the rising edge sections output in the same (or synchronous) manner and have overlapping sections. The N-th scan signal out_n-2 also becomes the gate row L in advance of the N-th scan signal out_n-3. After a predetermined time elapses, the N-th scan signal out_n-3 also becomes a gate low (L).

제K스테이지의 구동 모드가 역방향일 때, 모든 스테이지들(SG_1 ~ SG_n)은 이와 같은 형태로 제N스테이지(SG_n)부터 제1스테이지(SG_1)의 순으로 시프트 하며 순차적으로 스캔신호를 출력하게 된다.When the driving mode of the K-th stage is the reverse direction, all the stages SG_1 to SG_n shift in this order from the Nth stage SG_n to the first stage SG_1 to sequentially output scan signals. .

이상 본 발명은 하나의 스테이지당 2개 이상의 출력 노드를 갖는 시프트 레지스터를 이용하여 내장형 스캔 구동부가 차지하는 베젤의 크기를 줄인 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 클록신호가 2개 이상 중첩되어 공급됨에 따라 Q노드의 전압이 높아지므로 이를 출력하는 풀업 트랜지스터의 크기를 줄일 수 있는 효과가 있다. 또한, 본 발명은 QB노드의 충전이 일정 시간 지속됨에 따라 이를 출력하는 풀다운 트랜지스터의 구성을 간소화할 수 있는 효과가 있다.The present invention has the effect of providing a display device in which the size of the bezel occupied by the embedded scan driver is reduced by using a shift register having two or more output nodes per stage. In addition, the present invention has the effect of reducing the size of the pull-up transistor for outputting the voltage of the Q node is increased as two or more clock signals are superimposed and supplied. In addition, the present invention has an effect that can simplify the configuration of the pull-down transistor for outputting the QB node as the charge lasts for a certain time.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above may be modified in other specific forms by those skilled in the art to which the present invention pertains without changing its technical spirit or essential features. It will be appreciated that it may be practiced. Therefore, the embodiments described above are to be understood as illustrative and not restrictive in all aspects. In addition, the scope of the present invention is shown by the claims below, rather than the above detailed description. Also, it is to be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention.

100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130, 140: 스캔 구동부
SG_1 ~ SG_n: 스테이지들 Tr1, Tr2: 스캔방향 제어부
Tr3 ~ Tr8: 노드 제어부 Tpu1, Tpu2, Tpd1, Tpd2: 출력 제어부100: display panel 110: timing controller
120: data driver 130, 140: scan driver
SG_1 to SG_n: Stages Tr1 and Tr2: Scan Direction Control Unit
Tr3 to Tr8: Node control unit Tpu1, Tpu2, Tpd1, Tpd2: Output control unit

Claims (15)

클록신호들에 대응하여 스캔신호를 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며,
상기 스테이지들의 제K스테이지는
제1입력단자를 통해 입력되는 전단 캐리신호에 응답하여 Q서브 노드에 제1전압을 출력하고 상기 스캔신호의 시프트 방향을 순방향으로 설정하거나, 제2입력단자를 통해 입력되는 후단 캐리신호에 응답하여 상기 Q서브 노드에 제2전압을 출력하고 상기 스캔신호의 시프트 방향을 역방향으로 설정하는 스캔방향 제어부;
상기 Q서브 노드의 전압에 대응하여 Q노드의 충방전을 제어하고, 상기 Q서브 노드의 전압과 상기 제1전압 및 상기 제2전압에 대응하여 QB노드의 충방전을 제어하는 노드 제어부; 및
상기 Q노드 및 상기 QB노드의 전압에 대응하여 제1출력 노드를 통해 제1스캔신호를 출력하고, 상기 Q노드 및 상기 QB노드의 전압에 대응하여 제2출력 노드를 통해 제2스캔신호를 출력하는 출력 제어부를 포함하고,
상기 제1스캔신호와 상기 제2스캔신호는 라이징 엣지 구간이 동일하며,
상기 스캔신호의 시프트 방향이 상기 순방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 상기 제1스캔신호보다 상기 제2스캔신호가 길고,
상기 스캔신호의 시프트 방향이 상기 역방향으로 설정된 경우, 상기 게이트 하이를 유지하는 시간은 상기 제2스캔신호보다 상기 제1스캔신호가 긴 것을 특징으로 하는 스캔 구동부.A shift register configured to stages outputting a scan signal in response to clock signals;
The K stage of the stages
In response to the front carry signal input through the first input terminal, the first voltage is output to the Q sub node and the shift direction of the scan signal is set in the forward direction, or in response to the rear carry signal input through the second input terminal. A scan direction controller configured to output a second voltage to the Q sub node and set a shift direction of the scan signal in a reverse direction;
A node control unit controlling charge and discharge of the Q node in response to the voltage of the Q sub node, and controlling charge and discharge of the QB node in response to the voltage of the Q sub node, the first voltage, and the second voltage; And
Output a first scan signal through a first output node in response to the voltages of the Q node and the QB node, and output a second scan signal through a second output node in response to the voltages of the Q node and the QB node. Including an output control unit
The first scan signal and the second scan signal have the same rising edge section,
When the shift direction of the scan signal is set to the forward direction, the second scan signal is longer than the first scan signal when the gate high is maintained.
And when the shift direction of the scan signal is set to the reverse direction, the first scan signal is longer than the second scan signal when the gate high is maintained. 삭제delete 삭제delete 제1항에 있어서,
상기 출력 제어부는
상기 Q노드에 게이트전극이 연결되고 제A클록신호단자에 제1전극이 연결되고 상기 제1출력 노드에 제2전극이 연결된 제1풀업 트랜지스터와,
상기 QB노드에 게이트전극이 연결되고 저전위 전압이 공급되는 저전위 전압단자에 제1전극이 연결되고 상기 제1출력 노드에 제2전극이 연결된 제1풀다운 트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 제B클록신호단자에 제1전극이 연결되고 상기 제2출력 노드에 제2전극이 연결된 제2풀업 트랜지스터와,
상기 QB노드에 게이트전극이 연결되고 상기 저전위 전압단자에 제1전극이 연결되고 상기 제2출력 노드에 제2전극이 연결된 제2풀다운 트랜지스터를 포함하는 스캔 구동부.The method of claim 1,
The output control unit
A first pull-up transistor having a gate electrode connected to the Q node, a first electrode connected to a clock signal terminal A, and a second electrode connected to the first output node;
A first pull-down transistor having a gate electrode connected to the QB node, a first electrode connected to a low potential voltage terminal supplied with a low potential voltage, and a second electrode connected to the first output node;
A second pull-up transistor having a gate electrode connected to the Q node, a first electrode connected to a B clock signal terminal, and a second electrode connected to the second output node;
And a second pull-down transistor having a gate electrode connected to the QB node, a first electrode connected to the low potential voltage terminal, and a second electrode connected to the second output node. 제4항에 있어서,
상기 스캔방향 제어부는
상기 제1입력단자에 게이트전극이 연결되고 상기 제1전압이 공급되는 제1전압단자에 제1전극이 연결되고 상기 Q서브 노드에 제2전극이 연결된 제1트랜지스터와,
상기 제2입력단자에 게이트전극이 연결되고 상기 제2전압이 공급되는 제2전압단자에 제1전극이 연결되고 상기 Q서브 노드에 제2전극이 연결된 제2트랜지스터를 포함하는 스캔 구동부.The method of claim 4, wherein
The scan direction control unit
A first transistor having a gate electrode connected to the first input terminal, a first electrode connected to a first voltage terminal supplied with the first voltage, and a second electrode connected to the Q sub node;
And a second transistor having a gate electrode connected to the second input terminal, a first electrode connected to a second voltage terminal supplied with the second voltage, and a second electrode connected to the Q sub node. 제5항에 있어서,
상기 노드 제어부는
고전위 전압이 공급되는 고전위 전압단자에 게이트전극이 연결되고 상기 Q서브 노드에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제3트랜지스터와,
상기 QB노드에 게이트전극이 연결되고 상기 저전위 전압단자에 제1전극이 연결되고 상기 Q서브 노드에 제2전극이 연결된 제4트랜지스터와,
상기 제1전압단자에 게이트전극이 연결되고 제C클록신호단자에 제1전극이 연결된 제5트랜지스터와,
상기 제2전압단자에 게이트전극이 연결되고 제D클록신호단자에 제1전극이 연결된 제6트랜지스터와,
상기 제5 및 상기 제6트랜지스터의 제2전극에 게이트전극이 공통으로 연결되고 상기 고전위 전압단자에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제7트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 저전위 전압단자에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제8트랜지스터를 포함하는 스캔 구동부.The method of claim 5,
The node controller
A third transistor having a gate electrode connected to a high potential voltage terminal supplied with a high potential voltage, a first electrode connected to the Q sub node, and a second electrode connected to the Q node;
A fourth transistor having a gate electrode connected to the QB node, a first electrode connected to the low potential voltage terminal, and a second electrode connected to the Q sub node;
A fifth transistor having a gate electrode connected to the first voltage terminal and a first electrode connected to a C clock signal terminal;
A sixth transistor having a gate electrode connected to the second voltage terminal and a first electrode connected to a D clock signal terminal;
A seventh transistor having a gate electrode connected to the second electrodes of the fifth and sixth transistors in common, a first electrode connected to the high potential voltage terminal, and a second electrode connected to the QB node;
And an eighth transistor having a gate electrode connected to the Q node, a first electrode connected to the low potential voltage terminal, and a second electrode connected to the QB node. 제6항에 있어서,
상기 노드 제어부는
상기 제1출력 노드와 상기 제2출력 노드의 출력을 안정화하는 커패시터들을 포함하되,
상기 커패시터들은
상기 Q노드에 일단이 연결되고 상기 저전위 전압단자에 타단이 연결된 제1커패시터와,
상기 QB노드에 일단이 연결되고 상기 저전위 전압단자에 타단이 연결된 제2커패시터를 포함하는 스캔 구동부.The method of claim 6,
The node controller
Capacitors to stabilize the output of the first output node and the second output node,
The capacitors
A first capacitor having one end connected to the Q node and the other end connected to the low potential voltage terminal;
And a second capacitor having one end connected to the QB node and the other end connected to the low potential voltage terminal. 표시패널;
상기 표시패널의 데이터라인들에 연결된 데이터 구동부; 및
상기 표시패널의 스캔라인들에 연결되며 클록신호들에 대응하여 스캔신호를 출력하는 스테이지들로 구성된 시프트 레지스터를 포함하며,
상기 스테이지들의 제K스테이지는
제1입력단자를 통해 입력되는 전단 캐리신호에 응답하여 Q서브 노드에 제1전압을 출력하고 상기 스캔신호의 시프트 방향을 순방향으로 설정하거나, 제2입력단자를 통해 입력되는 후단 캐리신호에 응답하여 상기 Q서브 노드에 제2전압을 출력하고 상기 스캔신호의 시프트 방향을 역방향으로 설정하는 스캔방향 제어부와,
상기 Q서브 노드의 전압에 대응하여 Q노드의 충방전을 제어하고, 상기 Q서브 노드의 전압과 상기 제1전압 및 상기 제2전압에 대응하여 QB노드의 충방전을 제어하는 노드 제어부와,
상기 Q노드 및 상기 QB노드의 전압에 대응하여 제1출력 노드를 통해 제1스캔신호를 출력하고, 상기 Q노드 및 상기 QB노드의 전압에 대응하여 제2출력 노드를 통해 제2스캔신호를 출력하는 출력 제어부를 포함하고,
상기 제1스캔신호와 상기 제2스캔신호는 라이징 엣지 구간이 동일하며,
상기 스캔신호의 시프트 방향이 상기 순방향으로 설정된 경우, 게이트 하이를 유지하는 시간은 상기 제1스캔신호보다 상기 제2스캔신호가 길고,
상기 스캔신호의 시프트 방향이 상기 역방향으로 설정된 경우, 상기 게이트 하이를 유지하는 시간은 상기 제2스캔신호보다 상기 제1스캔신호가 긴 것을 특징으로 하는 표시장치.Display panel;
A data driver connected to data lines of the display panel; And
A shift register connected to scan lines of the display panel and configured to output a scan signal in response to clock signals;
The K stage of the stages
In response to the front carry signal input through the first input terminal, the first voltage is output to the Q sub node and the shift direction of the scan signal is set in the forward direction, or in response to the rear carry signal input through the second input terminal. A scan direction controller for outputting a second voltage to the Q sub node and setting a shift direction of the scan signal in a reverse direction;
A node control unit controlling charge and discharge of the Q node in response to the voltage of the Q sub node, and controlling charge and discharge of the QB node in response to the voltage of the Q sub node, the first voltage, and the second voltage;
Output a first scan signal through a first output node in response to the voltages of the Q node and the QB node, and output a second scan signal through a second output node in response to the voltages of the Q node and the QB node. Including an output control unit
The first scan signal and the second scan signal have the same rising edge section,
When the shift direction of the scan signal is set to the forward direction, the second scan signal is longer than the first scan signal when the gate high is maintained.
And when the shift direction of the scan signal is set to the reverse direction, the first scan signal is longer than the second scan signal when the gate high is maintained. 삭제delete 삭제delete 제8항에 있어서,
상기 출력 제어부는
상기 Q노드에 게이트전극이 연결되고 제A클록신호단자에 제1전극이 연결되고 상기 제1출력 노드에 제2전극이 연결된 제1풀업 트랜지스터와,
상기 QB노드에 게이트전극이 연결되고 저전위 전압이 공급되는 저전위 전압단자에 제1전극이 연결되고 상기 제1출력 노드에 제2전극이 연결된 제1풀다운 트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 제B클록신호단자에 제1전극이 연결되고 상기 제2출력 노드에 제2전극이 연결된 제2풀업 트랜지스터와,
상기 QB노드에 게이트전극이 연결되고 상기 저전위 전압단자에 제1전극이 연결되고 상기 제2출력 노드에 제2전극이 연결된 제2풀다운 트랜지스터를 포함하는 표시장치.The method of claim 8,
The output control unit
A first pull-up transistor having a gate electrode connected to the Q node, a first electrode connected to a clock signal terminal A, and a second electrode connected to the first output node;
A first pull-down transistor having a gate electrode connected to the QB node, a first electrode connected to a low potential voltage terminal supplied with a low potential voltage, and a second electrode connected to the first output node;
A second pull-up transistor having a gate electrode connected to the Q node, a first electrode connected to a B clock signal terminal, and a second electrode connected to the second output node;
And a second pull-down transistor having a gate electrode connected to the QB node, a first electrode connected to the low potential voltage terminal, and a second electrode connected to the second output node. 제11항에 있어서,
상기 스캔방향 제어부는
상기 제1입력단자에 게이트전극이 연결되고 상기 제1전압이 공급되는 제1전압단자에 제1전극이 연결되고 상기 Q서브 노드에 제2전극이 연결된 제1트랜지스터와,
상기 제2입력단자에 게이트전극이 연결되고 상기 제2전압이 공급되는 제2전압단자에 제1전극이 연결되고 상기 Q서브 노드에 제2전극이 연결된 제2트랜지스터를 포함하는 표시장치.The method of claim 11,
The scan direction control unit
A first transistor having a gate electrode connected to the first input terminal, a first electrode connected to a first voltage terminal supplied with the first voltage, and a second electrode connected to the Q sub node;
And a second transistor having a gate electrode connected to the second input terminal, a first electrode connected to a second voltage terminal supplied with the second voltage, and a second electrode connected to the Q sub node. 제12항에 있어서,
상기 노드 제어부는
고전위 전압이 공급되는 고전위 전압단자에 게이트전극이 연결되고 상기 Q서브 노드에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제3트랜지스터와,
상기 QB노드에 게이트전극이 연결되고 상기 저전위 전압단자에 제1전극이 연결되고 상기 Q서브 노드에 제2전극이 연결된 제4트랜지스터와,
상기 제1전압단자에 게이트전극이 연결되고 제C클록신호단자에 제1전극이 연결된 제5트랜지스터와,
상기 제2전압단자에 게이트전극이 연결되고 제D클록신호단자에 제1전극이 연결된 제6트랜지스터와,
상기 제5 및 상기 제6트랜지스터의 제2전극에 게이트전극이 공통으로 연결되고 상기 고전위 전압단자에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제7트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 저전위 전압단자에 제1전극이 연결되고 상기 QB노드에 제2전극이 연결된 제8트랜지스터를 포함하는 표시장치.The method of claim 12,
The node controller
A third transistor having a gate electrode connected to a high potential voltage terminal supplied with a high potential voltage, a first electrode connected to the Q sub node, and a second electrode connected to the Q node;
A fourth transistor having a gate electrode connected to the QB node, a first electrode connected to the low potential voltage terminal, and a second electrode connected to the Q sub node;
A fifth transistor having a gate electrode connected to the first voltage terminal and a first electrode connected to a C clock signal terminal;
A sixth transistor having a gate electrode connected to the second voltage terminal and a first electrode connected to a D clock signal terminal;
A seventh transistor having a gate electrode connected to the second electrodes of the fifth and sixth transistors in common, a first electrode connected to the high potential voltage terminal, and a second electrode connected to the QB node;
And an eighth transistor having a gate electrode connected to the Q node, a first electrode connected to the low potential voltage terminal, and a second electrode connected to the QB node. 제13항에 있어서,
상기 노드 제어부는
상기 제1출력 노드와 상기 제2출력 노드의 출력을 안정화하는 커패시터들을 포함하되,
상기 커패시터들은
상기 Q노드에 일단이 연결되고 상기 저전위 전압단자에 타단이 연결된 제1커패시터와,
상기 QB노드에 일단이 연결되고 상기 저전위 전압단자에 타단이 연결된 제2커패시터를 포함하는 표시장치.The method of claim 13,
The node controller
Capacitors to stabilize the output of the first output node and the second output node,
The capacitors
A first capacitor having one end connected to the Q node and the other end connected to the low potential voltage terminal;
And a second capacitor having one end connected to the QB node and the other end connected to the low potential voltage terminal. 제8항에 있어서,
상기 스테이지들은
상기 제1스캔신호와 상기 제2스캔신호를 각각 출력하는 제1출력노드와 제2출력노드를 포함하는 제1스테이지와,
제3스캔신호와 제4스캔신호를 각각 출력하는 제3출력노드와 제4출력노드를 포함하는 제2스테이지를 포함하고,
상기 제1스테이지로부터 출력된 상기 제1 및 제2스캔신호와 상기 제2스테이지로부터 출력된 상기 제3 및 제4스캔신호는 비중첩하는 표시장치.The method of claim 8,
The stages
A first stage including a first output node and a second output node respectively outputting the first scan signal and the second scan signal;
A second stage including a third output node and a fourth output node for outputting a third scan signal and a fourth scan signal, respectively,
And non-overlapping the first and second scan signals output from the first stage and the third and fourth scan signals output from the second stage.
KR1020130052542A 2013-05-09 2013-05-09 Scan Driver and Display Device Using the same KR102020932B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130052542A KR102020932B1 (en) 2013-05-09 2013-05-09 Scan Driver and Display Device Using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130052542A KR102020932B1 (en) 2013-05-09 2013-05-09 Scan Driver and Display Device Using the same

Publications (2)

Publication Number Publication Date
KR20140133033A KR20140133033A (en) 2014-11-19
KR102020932B1 true KR102020932B1 (en) 2019-09-11

Family

ID=52453802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130052542A KR102020932B1 (en) 2013-05-09 2013-05-09 Scan Driver and Display Device Using the same

Country Status (1)

Country Link
KR (1) KR102020932B1 (en)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102306985B1 (en) * 2014-12-05 2021-09-30 삼성디스플레이 주식회사 Display device
KR102278812B1 (en) * 2014-12-18 2021-07-19 엘지디스플레이 주식회사 Gate shift register and flat panel display using the same
KR102391616B1 (en) * 2015-12-01 2022-04-27 엘지디스플레이 주식회사 Gate driver and touch screen integrated display device including the same
KR102595263B1 (en) 2015-12-04 2023-10-30 삼성디스플레이 주식회사 Gate driver and organic light emitting display device having the same
KR102477486B1 (en) 2016-04-19 2022-12-14 삼성디스플레이 주식회사 Emission control driver and display device having the same
KR102562946B1 (en) * 2016-09-08 2023-08-04 엘지디스플레이 주식회사 Gate driving circuit and display device including the same
TWI628638B (en) * 2017-10-27 2018-07-01 友達光電股份有限公司 Scan driver and display device using the same
KR102526614B1 (en) * 2017-10-31 2023-04-27 엘지디스플레이 주식회사 Gate driver and electroluminiscent display device including the same
CN108320708B (en) * 2018-05-10 2021-01-26 京东方科技集团股份有限公司 Shifting register and driving method thereof, grid driving circuit and display device
CN108648718B (en) 2018-08-01 2020-07-14 京东方科技集团股份有限公司 Shifting register unit and driving method thereof, grid driving circuit and display device
KR102554398B1 (en) * 2018-08-01 2023-07-11 엘지디스플레이 주식회사 Gate driving circuit and display device using the gate driving circuit
CN110189676B (en) * 2019-05-31 2021-04-02 京东方科技集团股份有限公司 Shifting register unit, driving method, grid driving circuit and display panel
KR102625976B1 (en) * 2022-05-27 2024-01-16 숭실대학교 산학협력단 Gate driver capable of stably operating at multiple frequencies

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101568249B1 (en) * 2007-12-31 2015-11-11 엘지디스플레이 주식회사 Shift register
KR101423235B1 (en) * 2008-01-04 2014-07-25 삼성디스플레이 주식회사 Pixel driving circuit and display apparatus having the same
KR101373979B1 (en) * 2010-05-07 2014-03-14 엘지디스플레이 주식회사 Gate shift register and display device using the same

Also Published As

Publication number Publication date
KR20140133033A (en) 2014-11-19

Similar Documents

Publication Publication Date Title
KR102020932B1 (en) Scan Driver and Display Device Using the same
EP3029665B1 (en) Display panel and method of driving the same
KR102167138B1 (en) Shift register and display device using the sane
KR102191977B1 (en) Scan Driver and Display Device Using the same
JP5728465B2 (en) Liquid crystal display
KR102175905B1 (en) Scan driver and display device using thereof
KR102230370B1 (en) Display Device
KR101352289B1 (en) Display Device
KR101366877B1 (en) Display Device
KR101901248B1 (en) Gate shift register and display device using the same
KR102054682B1 (en) Shift register and flat panel display device including the same
KR20110102627A (en) Shift register and display device using the same
KR20160017390A (en) Gate driver of display device
KR102040659B1 (en) Scan Driver and Display Device Using the same
KR102223902B1 (en) Shift register and display device using the same
KR102040650B1 (en) Scan Driver and Display Device Using the same
KR101363194B1 (en) Display Device
KR102634769B1 (en) Shift register and display device using the same
KR102541938B1 (en) Display Device
KR102222277B1 (en) Display Device
KR102031365B1 (en) Scan Driver and Display Device Using the same
KR20170076951A (en) Scan Driver, Display Device and Driving Method of Display Device
KR20060079041A (en) Shift resister
KR20170080885A (en) Gate Driving Unit And Display Device Including The Same
KR20230101466A (en) Gate driving circuit and display device including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant