KR102015809B1 - 전자부품 및 그 제조 방법 - Google Patents

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토모히로 카게야마
테츠오 카와카미
마나부 사카이
타카시 오하라
타카히로 히라오
류키 카쿠타
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

내부전극과 외부전극의 접속 신뢰성이 높은 전자부품을 제공한다.
제1 외부전극(13)은 제1 단면(10e) 상에 마련된 제1 도전층(13a)을 포함한다. 제2 외부전극(14)은 제2 단면(10f) 상에 마련된 제2 도전층(14a)을 포함한다. 제1 내부전극(11)이 제1 도전층(13a)을 관통하고 있다. 제2 내부전극(12)이 제2 도전층(14a)을 관통하고 있다.

Description

전자부품 및 그 제조 방법{ELECTRONIC COMPONENT AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 전자부품 및 그 제조 방법에 관한 것이다.
종래, 다양한 전자기기에, 예를 들면 적층 세라믹 콘덴서 등의 전자부품이 다수 사용되고 있다. 예를 들면, 특허문헌 1에는 전자부품의 일례로 직방체상의 콘덴서 본체의 단면(端面) 상에만 마련되어 있고, 내부전극이 접속된 도전층을 포함하는 외부전극을 포함하는 적층 세라믹 전자부품이 기재되어 있다.
일본 공개특허공보 2000-277371호
전자부품의 내부전극과 외부전극의 접속 신뢰성을 향상시키고자 하는 요망이 있다.
본 발명의 주된 목적은 내부전극과 외부전극의 접속 신뢰성이 높은 전자부품을 제공하는 것에 있다.
본 발명에 따른 전자부품은 전자부품 본체와 제1 내부전극과 제2 내부전극과 제1 외부전극과 제2 외부전극을 포함한다. 전자부품 본체는 제1 및 제2 주면(主面)과 제1 및 제2 측면과 제1 및 제2 단면을 가진다. 제1 및 제2 주면은 길이방향 및 폭방향을 따라 연장되어 있다. 제1 및 제2 측면은 길이방향 및 적층방향을 따라 연장되어 있다. 제1 및 제2 단면은 폭방향 및 적층방향을 따라 연장되어 있다. 제1 내부전극은 전자부품 본체 내에 마련되어 있다. 제2 내부전극은 전자부품 본체 내에 마련되어 있다. 제1 외부전극은 제1 단면 상에 마련되어 있고, 제1 내부전극과 접속되어 있다. 제2 외부전극은 제2 단면 상에 마련되어 있고, 상기 제2 내부전극과 접속되어 있다. 제1 외부전극은 제1 단면 상에 마련된 제1 도전층을 포함한다. 제2 외부전극은 제2 단면 상에 마련된 제2 도전층을 포함한다. 제1 내부전극이 제1 도전층을 관통하고 있다.
본 발명에 따른 전자부품에서는 제2 내부전극이 제2 도전층을 관통하고 있는 것이 바람직하다.
본 발명에 따른 전자부품에서는, 제1 외부전극은 제1 도전층 상에 마련된 제3 도전층을 더 포함하고, 제1 및 제3 도전층 중 적어도 제1 도전층은 세라믹 입자를 포함하며, 제1 도전층에서의 세라믹 입자의 함유량이 제3 도전층에서의 세라믹 입자의 함유량보다도 많아도 된다.
본 발명에 따른 전자부품에서는, 제2 외부전극은 제2 도전층 상에 마련된 제4 도전층을 더 포함하고, 제2 및 제4 도전층 중 적어도 제2 도전층은 세라믹 입자를 포함하며, 제2 도전층에서의 세라믹 입자의 함유량이 제4 도전층에서의 세라믹 입자의 함유량보다도 많아도 된다.
본 발명에 따른 전자부품에서는, 제3 도전층은 제1 도전층에 의해 전자부품 본체와 격리되어 있는 것이 바람직하다.
본 발명에 따른 전자부품에서는, 제4 도전층은 제2 도전층에 의해 전자부품 본체와 격리되어 있는 것이 바람직하다.
본 발명에 따른 전자부품은, 폭방향으로부터 봤을 때에, 제1 내부전극의 제1 도전층 내의 부분이 만곡한 형상을 가지는 것이 바람직하다.
본 발명에 따른 전자부품은, 폭방향으로부터 봤을 때에, 제2 내부전극의 제2 도전층 내의 부분이, 만곡한 형상을 가지는 것이 바람직하다.
본 발명에 따른 전자부품의 제조 방법은, 길이방향 및 폭방향을 따라 연장되는 제1 및 제2 주면과, 길이방향 및 적층방향을 따라 연장되는 제1 및 제2 측면과, 폭방향 및 적층방향을 따라 연장되는 제1 및 제2 단면을 가지는 전자부품 본체와, 전자부품 본체 내에 마련된 제1 내부전극과, 전자부품 본체 내에 마련된 제2 내부전극과, 제1 단면 상에 마련되어 있고 제1 내부전극과 접속된 제1 외부전극과, 제2 단면 상에 마련되어 있고 제2 내부전극과 접속된 제2 외부전극을 포함하고, 제1 외부전극은 제1 단면 상에 마련된 제1 도전층을 포함하고, 제2 외부전극은 제2 단면 상에 마련된 제2 도전층을 포함하며, 제1 내부전극이 제1 도전층을 관통하고 있는 전자부품의 제조 방법에 관한 것이다.
본 발명에 따른 전자부품의 제조 방법에서는, 전자부품 본체를 구성하기 위한 세라믹 페이스트층과, 제1 도전층을 구성하기 위한 도전성 페이스트층을 포함하는 제1 그린 시트를 형성하는 제1 그린 시트 형성 공정을 실시한다. 제1 그린 시트 상에서, 제1 내부전극을 구성하기 위한 도전성 페이스트층을, 세라믹 페이스트층 상 및 제1 도전층을 구성하기 위한 도전성 페이스트층 상에 형성한다. 제1 내부전극을 구성하기 위한 도전성 페이스트층을 형성한 제1 그린 시트 상에서, 전자부품 본체를 구성하기 위한 세라믹 페이스트층과, 제1 도전층을 구성하기 위한 도전성 페이스트층을 포함하는 제2 그린 시트를, 제1 내부전극을 구성하기 위한 도전성 페이스트층 상에 형성하는 제2 그린 시트 형성 공정을 실시한다.
본 발명에 따른 전자부품의 제조 방법에서는, 세라믹 페이스트층 및 도전성 페이스트층을 잉크젯법에 의해 형성하는 것이 바람직하다.
본 발명에 의하면, 내부전극과 외부전극의 접속 신뢰성이 높으면서, ESR(등가직렬저항)이 낮은 전자부품을 제공할 수 있다.
도 1은 제1 실시형태에 따른 전자부품의 모식적 사시도이다.
도 2는 제1 실시형태에 따른 전자부품의 모식적 평면도이다.
도 3은 도 2의 선 III-III에서의 모식적 단면도이다.
도 4는 제2 실시형태에 따른 전자부품의 모식적 평면도이다.
도 5는 도 4의 선 V-V에서의 모식적 단면도이다.
도 6은 제3 실시형태에 따른 전자부품의 모식적 평면도이다.
도 7은 도 6의 선 VII-VII에서의 모식적 단면도이다.
도 8은 제4 실시형태에 따른 전자부품의 모식적 단면도이다.
도 9는 비교예 1에서 제작한 전자부품의 모식적 평면도이다.
도 10은 도 9의 선 X-X에서의 모식적 단면도이다.
도 11은 비교예 2에서 제작한 전자부품의 일부분을 확대한 모식적 단면도이다.
도 12는 실시예 5, 비교예 1, 비교예 2에서의 ESR값을 나타내는 그래프이다.
이하, 본 발명을 실시한 바람직한 형태의 일례에 대해 설명한다. 단, 하기의 실시형태는 단순한 예시이다. 본 발명은 하기의 실시형태에 조금도 한정되지 않는다.
또한, 실시형태 등에서 참조하는 각 도면에서 실질적으로 동일한 기능을 가지는 부재는 동일한 부호로 참조하는 것으로 한다. 또한, 실시형태 등에서 참조하는 도면은 모식적으로 기재된 것이다. 도면에 회화된 물체의 치수의 비율 등은 현실 물체의 치수의 비율 등과는 다른 경우가 있다. 도면 상호 간에도 물체의 치수 비율 등이 다른 경우가 있다. 구체적인 물체의 치수 비율 등은 이하의 설명을 참작하여 판단되어야 한다.
(제1 실시형태)
도 1은 제1 실시형태에 따른 전자부품의 모식적 사시도이다. 도 2는 제1 실시형태에 따른 전자부품의 모식적 평면도이다. 도 3은 도 2의 선 III-III에서의 모식적 단면도이다.
도 2 및 도 3에 나타내는 전자부품(1)은 세라믹 콘덴서이어도 되고, 압전 부품, 서미스터 또는 인덕터 등이어도 된다.
전자부품(1)은 직방체상의 전자부품 본체(10)를 포함한다. 이 전자부품 본체(10)는, 제1 및 제2 주면(10a, 10b)(도 3을 참조)과, 제1 및 제2 측면(10c, 10d)(도 2를 참조)과, 제1 및 제2 단면(10e, 10f)을 가진다. 제1 및 제2 주면(10a, 10b)은 길이방향(L) 및 폭방향(W)을 따라 연장되어 있다. 제1 및 제2 측면(10c, 10d)은 적층방향(T) 및 길이방향(L)을 따라 연장되어 있다. 제1 및 제2 단면(10e, 10f)은 적층방향(T) 및 폭방향(W)을 따라 연장되어 있다. 길이방향(L), 폭방향(W) 및 적층방향(T)은 각각 직교하고 있다.
또한, 본 발명에서, “직방체상”에는 모서리부나 능선부가 둥근 직방체가 포함되는 것으로 한다. 즉, “직방체상”의 부재란, 제1 및 제2 주면, 제1 및 제2 측면 그리고 제1 및 제2 단면을 가지는 부재 전반을 의미한다. 또한, 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
전자부품 본체(10)의 치수는 특별히 한정되지 않는다. 예를 들면 전자부품 본체(10)의 두께 치수는 0.2㎜ 이상 5㎜ 이하인 것이 바람직하고, 길이 치수는 0.3㎜ 이상 40㎜ 이하인 것이 바람직하며, 폭 치수는 0.1㎜ 이상 50㎜ 이하인 것이 바람직하다.
전자부품 본체(10)는 전자부품(1)의 기능에 따른 적절한 세라믹스 등의 절연체에 의해 구성할 수 있다. 구체적으로는, 전자부품(1)이 콘덴서인 경우는 전자부품 본체(10)를 유전체 세라믹스에 의해 형성할 수 있다. 유전체 세라믹스의 구체예로는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, BaCaTiO3, CaZrO3 등을 들 수 있다. 전자부품(1)이 콘덴서인 경우는, 전자부품 본체(10)에는, 전자부품(1)에 요구되는 특성에 따라, 예를 들면 Mn 화합물, Mg 화합물, Si 화합물, Al 화합물, V 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등의 부성분이 적절히 첨가되어 있어도 된다.
전자부품(1)이 압전 부품인 경우는, 전자부품 본체를 압전 세라믹스에 의해 형성할 수 있다. 압전 세라믹스의 구체예로는, 예를 들면 PZT(티탄산지르콘산연)계 세라믹스 등을 들 수 있다.
전자부품(1)이 예를 들면 서미스터인 경우는, 전자부품 본체를 반도체 세라믹스에 의해 형성할 수 있다. 반도체 세라믹스의 구체예로는, 예를 들면 스피넬계 세라믹 등을 들 수 있다.
전자부품(1)이 예를 들면 인덕터인 경우는, 전자부품 본체를 자성체 세라믹스에 의해 형성할 수 있다. 자성체 세라믹스의 구체예로는, 예를 들면 페라이트 세라믹 등을 들 수 있다.
이하, 본 실시형태에서는, 전자부품(1)이 적층 세라믹 콘덴서인 예에 대해 설명한다. 구체적으로는, 본 실시형태에서는 전자부품(1)이 2개의 외부전극을 가지는 적층 세라믹 콘덴서인 예에 대해 설명한다. 단, 본 발명은 이 구성에 한정되지 않는다. 본 발명에 따른 전자부품은 3개 이상의 외부전극을 가지는 적층 콘덴서이어도 된다.
도 3에 나타내는 바와 같이, 전자부품 본체(10)의 내부에는 내부전극이 마련되어 있다. 구체적으로는, 전자부품 본체(10)의 내부에는 복수의 제1 내부전극(11)과 복수의 제2 내부전극(12)이 마련된다.
제1 내부전극(11)은 직사각형상이다. 제1 내부전극(11)은 제1 및 제2 주면(10a, 10b)과 평행하게 마련되어 있다. 즉, 제1 내부전극(11)은 길이방향(L) 및 폭방향(W)을 따라 마련되어 있다. 제1 내부전극(11)은, 제1 단면(10e)에 노출되어 있고, 제1 및 제2 주면(10a, 10b), 제1 및 제2 측면(10c, 10d) 그리고 제2 단면(10f)에는 노출되어 있지 않다.
제2 내부전극(12)은 직사각형상이다. 제2 내부전극(12)은 제1 및 제2 주면(10a, 10b)과 평행하게 마련되어 있다. 즉, 제2 내부전극(12)은 길이방향(L) 및 폭방향(W)을 따라 마련되어 있다. 따라서, 제2 내부전극(12)과 제1 내부전극(11)은 서로 평행하다. 제2 내부전극(12)은, 제2 단면(10f)에 노출되어 있고, 제1 및 제2 주면(10a, 10b), 제1 및 제2 측면(10c, 10d) 그리고 제1 단면(10e)에는 노출되어 있지 않다.
제1 및 제2 내부전극(11, 12)은 적층방향(T)을 따라 교대로 마련되어 있다. 적층방향(T)에서 서로 이웃하는 제1 내부전극(11)과 제2 내부전극(12)은 유전체층(10g)을 통해 대향하고 있다. 유전체층(10g)의 두께는, 예를 들면 0.2㎛ 이상 40㎛ 이하 정도로 할 수 있다. 제1 주면(10a)과 가장 가깝게 위치하는 내부전극(11, 12)과 제1 주면(10a) 사이의 거리, 및 제2 주면(10b)과 가장 가깝게 위치하는 내부전극(11, 12)과 제2 주면(10b) 사이의 거리는, 예를 들면 20㎛ 이상 500㎛ 이하인 것이 바람직하다.
제1 및 제2 내부전극(11, 12)은 적절한 도전 재료에 의해 구성할 수 있다. 제1 및 제2 내부전극(11, 12)은, 예를 들면 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 금속, 또는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 1종 이상의 금속을 포함하는 합금(예를 들면, Ag-Pd 합금 등)에 의해 구성할 수 있다.
또한, 제1 및 제2 내부전극(11, 12)은 세라믹 입자를 더 포함하고 있어도 된다. 세라믹 입자는 전자부품 본체(10)에 포함되는 성분(세라믹 성분)과 동종의 성분인 공재(共材; common material)를 포함하고 있는 것이 바람직하다. 제1 및 제2 내부전극(11, 12)에 포함되는 세라믹 입자의 함유량은 20체적% 이하인 것이 바람직하고, 15체적% 이하인 것이 보다 바람직하다.
제1 및 제2 내부전극(11, 12)의 두께는, 각각, 예를 들면 0.2㎛ 이상 3㎛ 이하 정도인 것이 바람직하다.
도 2 및 도 3에 나타내는 바와 같이, 전자부품(1)은 제1 및 제2 외부전극(13, 14)을 포함하고 있다. 제1 외부전극(13)은 제1 내부전극(11)에 전기적으로 접속되어 있다. 한편, 제2 외부전극(14)은 제2 내부전극(12)에 전기적으로 접속되어 있다.
제1 외부전극(13)은 제1 단면(10e) 상에 형성되어 있다. 본 실시형태에서는, 제1 외부전극(13)이 제1 단면(10e) 상에만 형성되어 있는 예에 대해 설명한다. 단, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 제1 외부전극은, 제1 단면과, 제1 및 제2 주면 그리고 제1 및 제2 측면의 적어도 하나에 걸쳐 형성되어 있어도 된다.
제1 외부전극(13)은 도전층(제1 도전층)(13a)과 도전층(제3 도전층)(13b)을 가진다. 도전층(13a)은 제1 단면(10e) 상에 형성되어 있다. 도전층(13b)은 도전층(13a) 상에 형성되어 있다. 즉, 도전층(13a, 13b)은 제1 단면(10e) 상에 이 순서로 적층되어 있다. 도전층(13b)은 도전층(13a)에 의해 전자부품 본체(10)와 격리되어 있다.
도전층(13a)의 두께는, 예를 들면 10㎛ 이상 200㎛ 이하로 할 수 있다. 도전층(13b)의 두께는, 예를 들면 0.1㎛ 이상 10㎛ 이하로 할 수 있다. 도전층(13a)의 두께는, 도전층(13b)의 두께의 등배(等倍) 이상 200배 이하인 것이 바람직하고, 10배 이상 200배 이하인 것이 보다 바람직하다.
본 실시형태에서는, 도전층(13a)과 도전층(13b)은 각각 소성된 전극에 의해 구성되어 있다. 도전층(13a, 13b)은 각각 금속 등의 도전체를 포함하고 있다. 도전층(13a, 13b)은 각각 도전체에 더하여, 유리 등을 포함하고 있어도 된다. 도전층(13a, 13b) 중 적어도 도전층(13a)은 세라믹 입자를 포함하고 있는 것이 바람직하다. 세라믹 입자는 전자부품 본체(10)에 포함되는 성분(세라믹 성분)과 동종의 성분인 공재를 포함하고 있는 것이 바람직하다. 도전층(13a, 13b)에 포함되는 도전체는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금 및 Au의 적어도 1종을 포함하는 것이 바람직하고, Cu를 포함하는 것이 보다 바람직하다.
도전층(13a)에서의 세라믹 입자의 함유량은 30체적% 이상 70체적% 이하인 것이 바람직하고, 40체적% 이상 60체적% 이하인 것이 더 바람직하다.
도전층(13b)에서의 세라믹 입자의 함유량은, 0체적% 이상 20체적% 이하인 것이 바람직하고, 0체적% 이상 10체적% 이하인 것이 보다 바람직하다.
도전층(제1 도전층)(13a)에서의 세라믹 입자의 함유량이, 도전층(제3 도전층)(13b)에서의 세라믹 입자의 함유량보다도 많은 것이 바람직하고, 도전층(제3 도전층)(13b)에서의 세라믹 입자의 함유량의 1.5배 이상인 것이 보다 바람직하며, 2배 이상인 것이 더 바람직하다.
또한, 세라믹 입자의 함유량은 이하의 요령으로 구할 수 있다.
우선, 전자부품의 제1 측면을 제1 측면과 평행하게 폭이 1/2이 될 때까지 연마해 가고, 이온 밀링(ion milling)을 실시함에 따라 연마 처짐(abrasive sagging)을 제거함으로써 절단면을 노출시킨다.
다음으로, 노출시킨 절단면 중 면적이 5.0×10-4㎟인 부분을 측정 범위로 선택한다. 측정 범위의 선택 시에는 틈이나 변형이 적은 부분을 선택한다.
다음으로, 전극 또는 도전층 내의, 세라믹 입자가 차지하고 있는 면적과 금속이 차지하고 있는 면적을 구한다. 또한, 전극 또는 도전층의 면적을 구한다. 전극 또는 도전층의 면적은, 금속이 차지하고 있는 면적과 세라믹 입자가 차지하고 있는 면적의 합계이다. 그리고 하기 식에 기초하여 세라믹 입자의 함유량을 구한다. 구체적으로는, 절단면을 주사형(走査型) 현미경에 의해 관찰하고, 반사 전자상에서의 촬상 콘트라스트의 차이로부터 금속이 차지하고 있는 부분과 세라믹 입자가 차지하고 있는 부분을 판별한다. 그리고 화상 해석을 실시함으로써, 금속이 차지하고 있는 부분과 세라믹 입자가 차지하고 있는 부분의 각각의 면적을 산출한다. 또한, 측정 범위 내에 틈이 있는 경우나, 소성 시에 생기는 변형 등에 기인하여 전극이나 도전층 내에 유전체층의 재료가 들어가 있는 경우는, 그 틈이나 들어가 있는 부분의 면적을 무시하고 세라믹 입자의 함유량을 산출한다.
(세라믹 입자의 함유량)=(전극 또는 도전층 내의 세라믹 입자의 면적)/(전극 또는 도전층의 면적)
제2 외부전극(14)은 제2 단면(10f) 상에 형성되어 있다. 본 실시형태에서는, 제2 외부전극(14)이 제2 단면(10f) 상에만 형성되어 있는 예에 대해 설명한다. 단, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 제2 외부전극은, 제2 단면과, 제1 및 제2 주면 그리고 제1 및 제2 측면의 적어도 하나에 걸쳐 형성되어 있어도 된다.
제2 외부전극(14)은 도전층(14a)(제2 도전층)과 도전층(제4 도전층)(14b)을 가진다. 도전층(14a)은 제2 단면(10f) 상에 형성되어 있다. 도전층(14b)은 도전층(14a) 상에 형성되어 있다. 즉, 도전층(14a, 14b)은 제2 단면(10f) 상에 이 순서로 적층되어 있다. 도전층(14b)은 도전층(14a)에 의해 전자부품 본체(10)와 격리되어 있다.
도전층(14a)의 두께는, 예를 들면 10㎛ 이상 200㎛ 이하로 할 수 있다. 도전층(14b)의 두께는, 예를 들면 0.1㎛ 이상 10㎛ 이하로 할 수 있다. 도전층(14a)의 두께는, 도전층(14b)의 두께의 등배 이상 200배 이하인 것이 바람직하고, 10배 이상 200배 이하인 것이 보다 바람직하다.
본 실시형태에서는, 도전층(14a)과 도전층(14b)은, 각각 소성된 전극에 의해 구성되어 있다. 도전층(14a, 14b)은 각각 금속 등의 도전체를 포함하고 있다. 도전층(14a, 14b)은 각각 도전체에 더하여, 유리를 더 포함하고 있어도 된다. 도전층(14a, 14b) 중 도전층(14a)은 세라믹 입자를 포함하고 있는 것이 바람직하다. 세라믹 입자는 전자부품 본체(10)에 포함되는 성분(세라믹 성분)과 동종의 성분인 공재를 포함하고 있는 것이 바람직하다. 도전층(14a, 14b)에 포함되는 도전성 입자는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금 및 Au의 적어도 1종을 포함하는 것이 바람직하고, Cu를 포함하는 것이 보다 바람직하다.
도전층(14a)에서의 세라믹 입자의 함유량은 30체적% 이상 70체적% 이하인 것이 바람직하고, 40체적% 이상 60체적% 이하인 것이 더 바람직하다. 도전층(14b)에서의 세라믹 입자의 함유량은 0체적% 이상 20체적% 이하인 것이 바람직하고, 0체적% 이상 10체적% 이하인 것이 보다 바람직하다.
도전층(제2 도전층)(14a)에서의 세라믹 입자의 함유량이, 도전층(제4 도전층)(14b)에서의 세라믹 입자의 함유량보다도 많은 것이 바람직하고, 도전층(제4 도전층)(14b)에서의 세라믹 입자의 함유량의 1.5배 이상인 것이 보다 바람직하며, 2배 이상인 것이 더 바람직하다.
열팽창률이 전자부품 본체(10)에 가까운 공재 등의 세라믹 입자를 제1 도전층(13a)이나 제2 도전층(14a)에 함유시킴으로써, 전자부품 본체(10)에 크랙이나 박리 등이 발생하는 것이 억제된다. 또한, 제3 도전층(13b)이나 제4 도전층(14b)에서의 세라믹 입자의 함유량을 비교적 적게 함으로써, 제3 도전층(13b)이나 제4 도전층(14b)의 표면에 대한 도금 부착성이나, 제3 도전층(13b)이나 제4 도전층(14b)과 금속 단자를 접속할 때의 접합 강도를 향상시킬 수 있다.
전자부품 본체(10)를 구성하는 세라믹스 등의 절연체와 제1 외부전극(13) 및 제2 외부전극(14)을 구성하는 금속 등의 도전체는, 열팽창률이 크게 다르다. 이 때문에, 소성 시 등의 온도 변화에 의한 수축이나 팽창에 기인하여 응력이 발생하고, 전자부품 본체에 크랙이 생기거나, 전자부품 본체로부터 외부전극이 박리되는 경우가 있다. 열팽창률이 전자부품 본체(10)에 가까운 공재 등의 세라믹 입자를 제1 도전층(13a)이나 제2 도전층(14a)에 함유시킴으로써, 전자부품 본체(10)에 크랙이나 박리 등이 발생하는 것이 억제된다.
그런데, 내부전극과 외부전극이 전자부품 본체의 단면에서 접촉하고 있는 경우, 소성 시의 수축이나 온도 변화에 의한 수축 등에 기인하여, 내부전극과 외부전극이 이간되어, 내부전극과 외부전극의 접속 신뢰성이 낮아지는 경우가 있다.
본 실시형태에서는, 제1 내부전극(11)이 도전층(13a)을 관통하고 있고, 제2 내부전극(12)이 도전층(14a)을 관통하고 있다. 이 때문에, 제1 내부전극(11)과 도전층(13a)의 접촉 면적이 크고, 제2 내부전극(12)과 도전층(14a)의 접촉 면적이 크다. 따라서, 전자부품(1)에서는, 제1 내부전극(11)과 제1 외부전극(13)의 접속 신뢰성이 높고, 제2 내부전극(12)과 제2 외부전극(14)의 접속 신뢰성이 높다. 또한, 전자부품(1)의 ESR을 보다 낮게 할 수 있다.
또한, 도전층(13b)과 도전층(14b) 사이의 도통(導通) 경로에서, 세라믹 입자의 함유량이 높고 전기저항이 높은 도전층(13a, 14a)이 차지하는 비율이 낮아진다. 이 때문에, 실장된 전자부품(1)에서, 도전층(13b)과 도전층(14b) 사이의 ESR이 낮아진다. 따라서, 전자부품(1)의 ESR이 낮다.
단, 모든 내부전극(11)이 도전층(13a)을 관통하고 있을 필요는 반드시 없다. 모든 내부전극(12)이 도전층(14a)을 관통하고 있을 필요는 반드시 없다. 또한, 폭방향(W)의 전역에 걸쳐 내부전극(11)이 도전층(13a)을 관통하고 있을 필요는 반드시 없다. 폭방향(W)의 전역에 걸쳐 내부전극(12)이 도전층(14a)을 관통하고 있을 필요는 반드시 없다.
본 실시형태에 따른 전자부품(1)에서는, 세라믹 입자의 함유량이 적고 열수축률이 전자부품 본체(10)와는 크게 다른 도전층(13b, 14b)이, 세라믹 입자의 함유량이 많고 열수축률이 전자부품 본체(10)에 가까운 도전층(13a, 14a)에 의해 전자부품 본체(10)와 격리되어 있다. 이 때문에, 소성 시 등의 온도 변화에 의한 수축률이 크게 다른 도전층(13b, 14b)과 전자부품 본체(10)가, 소성 시 등의 온도 변화에 의한 수축률이 전자부품 본체(10)와 근사한 도전층(13a, 14a)에 의해 격리되어 있다. 따라서, 전자부품(1)을 소성에 의해 제작할 때나 전자부품(1)의 온도가 변화되었을 때 등에 전자부품 본체(10)나 도전층(13a, 14a, 13b, 14b) 등에 크랙 등이 생기기 어렵다.
본 실시형태에 따른 전자부품(1)에서는, 전자부품 본체(10)의 내부에, 내부전극(11, 12)에 더하여, 보조 전극(15, 16)을 마련해도 된다. 보조 전극(15)은 제1 외부전극(13)에 접속되어 있다. 보조 전극(15)은 제2 내부전극(12)과 대향하고 있지 않기 때문에, 용량 형성에 실질적으로 기여하고 있지 않다. 보조 전극(16)은 제2 외부전극(14)에 접속되어 있다. 보조 전극(16)은 제1 내부전극(11)과 대향하고 있지 않기 때문에, 용량 형성에 실질적으로 기여하고 있지 않다. 도전층(13a)의 내부까지 이르고 있는 보조 전극(15)과, 도전층(14a)의 내부까지 이르고 있는 보조 전극(16)을 마련함으로써, 제1 내부전극(11)과 제1 외부전극(13)의 접속 신뢰성 및 접합 강도, 제2 내부전극(12)과 제2 외부전극(14)의 접속 신뢰성 및 접합 강도를 향상시킬 수 있다.
보조 전극(15)은 도전층(13a)을 관통하고 있는 것이 바람직하고, 보조 전극(16)은 도전층(14a)을 관통하고 있는 것이 바람직하다. 이로써, 제1 내부전극(11)과 제1 외부전극(13)의 접속 신뢰성 및 접합 강도, 제2 내부전극(12)과 제2 외부전극(14)의 접속 신뢰성 및 접합 강도를 보다 향상시킬 수 있다.
(전자부품(1)의 제조 방법의 일례)
다음으로, 전자부품(1)의 제조 방법의 일례에 대해 설명한다.
우선, 제1 및 제2 내부전극(11, 12)을 가지는 전자부품 본체(10)를 준비한다. 구체적으로는, 세라믹 페이스트와 도전성 페이스트를 이용하여, 잉크젯법에 의해 전자부품(1)을 조형함으로써 전자부품(1)을 완성시킨다.
보다 구체적으로는, 세라믹 분말을 포함하는 유전체층(10g)을 구성하기 위한 세라믹 페이스트와, 내부전극(11, 12), 도전층(13a, 13b, 14a, 14b) 및 보조 전극(15, 16)을 구성하기 위한 도전성 페이스트를 준비한다. 이들 페이스트를 예를 들면, 잉크젯법 등을 이용하여 적절히 인쇄해 감으로써, 그린 시트를 제작한다. 구체적으로는, 유전체층(10g)(전자부품 본체(10))을 구성하기 위한 세라믹 페이스트층과, 도전층(13a, 14a)을 구성하기 위한 도전성 페이스트층을 포함하는 그린 시트를 형성한다(제1 그린 시트 형성 공정). 제1 그린 시트 형성 공정에서 형성된 그린 시트에서는, 길이방향(L)의 양 단부(端部)가 도전성 페이스트층에 의해 구성되어 있고, 그들 두 개의 도전성 페이스트층의 사이가 세라믹 페이스트층에 의해 구성되어 있다. 또한, 제1 그린 시트 형성 공정에서, 페이스트의 인쇄를 복수 회 반복함으로써, 그린 시트를 복수 층 적층해도 된다.
다음으로, 그린 시트 상에, 제1 내부전극(11)을 구성하기 위한 도전성 페이스트층과, 보조 전극(16)을 구성하기 위한 도전성 페이스트층을 잉크젯법에 의해 인쇄함으로써, 제1 내부전극(11)과 보조 전극(16)을 구성하기 위한 도전성 페이스트층을 형성한다(제1 공정). 또한, 제1 공정에서는, 도전성 페이스트가 그린 시트의 길이방향(L)에서의 양 단부로부터 늘어지도록 도전성 페이스트를 인쇄한다. 이 도전성 페이스트에 의해, 제3 도전층(13b), 제4 도전층(14b)을 구성하기 위한 도전성 페이스트부를 형성한다. 제1 공정에서는, 그린 시트 형성 공정에서 형성한 도전층(13a)을 구성하기 위한 도전성 페이스트층 상에, 도전층(13a)을 구성하기 위한 도전성 페이스트층의 선단 상에 이르도록, 제1 내부전극(11)을 구성하기 위한 도전성 페이스트층을 형성한다. 그렇게 함으로써, 제1 도전층(13a)을 관통하는 제1 내부전극(11)을 형성할 수 있다. 또한, 제1 그린 시트 형성 공정에서 형성한 도전층(14a)을 구성하기 위한 도전성 페이스트층 상에, 도전층(14a)을 구성하기 위한 도전성 페이스트층의 선단 상에 이르도록, 보조 전극(16)을 구성하기 위한 도전성 페이스트층을 형성한다. 그렇게 함으로써, 제2 도전층(14a)을 관통하는 보조 전극(16)을 형성할 수 있다.
다음으로, 제1 내부전극(11)을 구성하기 위한 도전성 페이스트층을 형성한 그린 시트 상에서, 잉크젯법에 의해, 세라믹 페이스트 및 도전층(13a)을 구성하기 위한 도전성 페이스트를 제1 내부전극(11)을 구성하기 위한 도전성 페이스트층을 덮도록, 또한 세라믹 페이스트 및 도전층(14a)을 구성하기 위한 도전성 페이스트를 보조 전극(16)을 구성하기 위한 도전성 페이스트층을 덮도록 인쇄함으로써, 그린 시트를 형성한다(제2 그린 시트 형성 공정). 제2 그린 시트 형성 공정에서 형성된 그린 시트에서는, 길이방향(L)의 양 단부가 도전성 페이스트층에 의해 구성되어 있고, 그들 2개의 도전성 페이스트층의 사이가 세라믹 페이스트층에 의해 구성되어 있다.
다음으로, 제2 그린 시트 형성 공정에서 제작한 그린 시트 상에, 제2 내부전극(12)을 구성하기 위한 도전성 페이스트층과, 보조 전극(15)을 구성하기 위한 도전성 페이스트층을 형성한다(제2 공정). 또한, 제2 공정에서는, 도전성 페이스트가 그린 시트의 길이방향(L)에서의 양 단부로부터 늘어지도록 도전성 페이스트를 인쇄한다. 이 도전성 페이스트에 의해, 제3 도전층(13b), 제4 도전층(14b)을 구성하기 위한 도전성 페이스트부를 형성한다. 제2 공정에서 형성된 제3 도전층(13b), 제4 도전층(14b)을 구성하기 위한 도전성 페이스트부는, 각각 제1 공정에서 형성된 제3 도전층(13b), 제4 도전층(14b)을 구성하기 위한 도전성 페이스트부와 접속된다. 제2 공정에서, 제2 그린 시트 형성 공정에서 형성한, 제2 도전층(14a)을 구성하기 위한 도전성 페이스트층 상에, 도전성 페이스트층의 선단 상에 이르도록, 제2 내부전극(12)을 구성하기 위한 도전성 페이스트층을 형성한다. 그렇게 함으로써, 제2 도전층(14a)을 관통하는 제2 내부전극(12)을 형성할 수 있다. 또한, 제2 그린 시트 형성 공정에서 형성한 도전층(13a)을 구성하기 위한 도전성 페이스트층 상에, 도전층(13a)을 구성하기 위한 도전성 페이스트층의 선단 상에 이르도록, 보조 전극(15)을 구성하기 위한 도전성 페이스트층을 형성한다. 그렇게 함으로써, 제1 도전층(13a)을 관통하는 보조 전극(15)을 형성할 수 있다.
다음으로, 제2 내부전극(12)을 구성하기 위한 도전성 페이스트층을 형성한 그린 시트 상에서, 잉크젯법 등에 의해, 세라믹 페이스트 및 도전층(14a)을 구성하기 위한 도전성 페이스트를 제2 내부전극(12)을 구성하기 위한 도전성 페이스트층을 덮도록, 또한 세라믹 페이스트 및 도전층(13a)을 구성하기 위한 도전성 페이스트를 보조 전극(15)을 구성하기 위한 도전성 페이스트층을 덮도록 인쇄함으로써, 그린 시트를 형성한다(제3 그린 시트 형성 공정). 또한, 제조하는 전자부품(1)에 요구되는 특성 등에 따라, 제3 그린 시트 형성 공정에서, 복수의 세라믹 그린 시트를 적층하여 형성해도 된다.
다음으로, 제1 공정, 제2 그린 시트 형성 공정, 제2 공정 및 제3 그린 시트 형성 공정을 반복하여 실시함으로써 얻어진 적층체 상에, 제1 그린 시트 형성 공정과 동일하게 하여, 복수의 그린 시트를 형성함에 따라 형성한 적층체를 소성함으로써, 전자부품 본체(10)를 제작한다(소성 공정).
또한, 적층체의 소성 온도나 소성 시간은 사용하는 재료 등에 의해 적절히 설정할 수 있다. 소성체의 소성 온도는, 예를 들면 1100℃ 이상 1400℃ 이하 정도로 할 수 있다. 소성체의 소성 시간은, 예를 들면 1시간 이상 20시간 이하로 할 수 있다. 또한, 적층체의 소성에 앞서, 적층체에 포함되어 있는 바인더 등의 유기성분을 제거하기 위한 탈지를 더 실시해도 된다.
이상의 공정을 실시함으로써, 전자부품(1)을 완성시킬 수 있다.
본 실시형태와 같이, 전자부품(1)의 조형을 잉크젯법을 이용하여 실시함으로써, 전자부품(1)을 용이하게 조형할 수 있다. 또한, 잉크젯법의 다른 예를 들면 스크린 인쇄법 등을 이용하여 전자부품(1)의 조형을 실시해도 된다.
이하, 본 발명의 바람직한 실시형태의 다른 예에 대해 설명한다. 이하의 설명에서, 상기 제1 실시형태와 실질적으로 공통 기능을 가지는 부재를 공통 부호로 참조하고, 설명을 생략한다.
(제2 실시형태)
도 4는 제2 실시형태에 따른 전자부품의 모식적 평면도이다. 도 5는 도 4의 선 V-V에서의 모식적 단면도이다.
도 4 및 도 5에 나타내는 전자부품(1a)은, 제1 외부전극(13)이, 도전층(13a, 13b)을 덮는 도전층(13c)을 더 가지고, 제2 외부전극(14)이, 도전층(14a, 14b)을 덮는 도전층(14c)을 더 가지는 점에서, 제1 실시형태에 따른 전자부품(1)과 다르다. 도전층(13c)은, 도전층(13a, 13b)이 형성된 제1 단면(10e) 상으로부터, 제1 및 제2 주면(10a, 10b) 그리고 제1 및 제2 측면(10c, 10d)에 이르도록 형성되어 있다. 도전층(14c)은, 도전층(14a, 14b)이 형성된 제2 단면(10f) 상으로부터, 제1 및 제2 주면(10a, 10b) 그리고 제1 및 제2 측면(10c, 10d)에 이르도록 형성되어 있다. 이들과 같은 도전층(13c, 14c)을 마련함으로써, 예를 들면 실장기판에 대한 전자부품(1a)의 실장이 용이해진다. 또한, 전자부품(1a)의 실장기판에 대한 실장 강도를 높일 수 있다.
또한, 도전층(13c, 14c)은, 예를 들면 잉크젯법이나 스크린 인쇄법 등에 의해 인쇄한 도전성 페이스트층을 소성함으로써 형성해도 되고, 적층체의 단부에 도전성 페이스트를 접촉시킴으로써 도전성 페이스트층을 형성하고, 그것을 소성함으로써 형성해도 된다.
또한, 도전층(13c, 14c)의 표면 상에 도금층을 형성해도 된다.
(제3 실시형태)
도 6은 제3 실시형태에 따른 전자부품의 모식적 평면도이다. 도 7은 도 6의 선 VII-VII에서의 모식적 단면도이다.
제3 실시형태에 따른 전자부품(1b)은, 제1 내부전극(11)이 관통하고 있는 도전층에 의해서만 제1 외부전극(13)이 구성되어 있고, 제2 내부전극(12)이 관통하고 있는 도전층에 의해서만 제2 외부전극(14)이 구성되어 있는 점에서, 제1 실시형태에 따른 전자부품(1)과는 다르다. 본 발명에서는, 제1 외부전극이, 제1 내부전극이 관통하고 있는 도전층을 적어도 가지고 있으면 되고, 제2 외부전극이, 제2 내부전극이 관통하고 있는 도전층을 적어도 가지고 있으면 된다.
또한, 제1 외부전극(13) 및 제2 외부전극(14)의 적어도 한쪽의 표면에 도금층을 형성해도 된다.
(제4 실시형태)
도 8은 제4 실시형태에 따른 전자부품의 모식적 단면도이다.
도 8에 나타내는 전자부품(1c)은, 폭방향(W)으로부터 봤을 때에, 제1 내부전극(11)의 도전층(13a) 내의 부분과, 제2 내부전극(12)의 도전층(14a) 내의 부분 각각이 만곡한 형상을 가지고 있는 점에서, 제1 실시형태에 따른 전자부품(1)과 다르다.
본 실시형태에서는, 제1 내부전극(11)의 도전층(13a) 내의 부분이 만곡한 형상을 가지고 있기 때문에, 제1 내부전극(11)과 도전층(13a)의 접촉 면적이 크다. 또한, 제1 내부전극(11)의 만곡부에 의해 앵커 효과가 발생한다. 따라서, 제1 내부전극(11)과 제1 외부전극(13)의 접속 신뢰성이 더 높다.
마찬가지로, 본 실시형태에서는, 제2 내부전극(12)의 도전층(14a) 내의 부분이 만곡한 형상을 가지고 있기 때문에, 제2 내부전극(12)과 도전층(14a)의 접촉 면적이 크다. 또한, 제2 내부전극의 만곡부에 의해 앵커 효과가 발생한다. 따라서, 제2 내부전극(12)과 제2 외부전극(14)의 접속 신뢰성이 더 높다.
또한, 제1 외부전극(13) 및 제2 외부전극(14)의 적어도 한쪽의 표면 상에 도금층을 형성해도 된다.
이하, 본 발명에 대해, 구체적인 실시예에 기초하여 더 상세하게 설명하지만, 본 발명은 이하의 실시예에 조금도 한정되는 것이 아니고, 그 요지를 변경하지 않는 범위에서 적절히 변경하여 실시하는 것이 가능하다.
예를 들면, 제1 외부전극(13)이나 제2 외부전극(14)에는 금속 단자가 접속되어 있어도 된다. 금속 단자는, 솔더(solder) 접합이나 구리 브레이징(brazing)등에서의 브레이징, 구리분(粉)과 유리분의 혼합 페이스트에 의한 베이킹, 용접 등에 의해 외부전극과 접속된다.
또한, 보조 전극(15, 16)을 반드시 마련할 필요는 없다.
(실시예 1)
잉크젯법을 이용하여, 이하의 조건으로, 제1 실시형태에 따른 전자부품(1)과 실질적으로 동일한 구성을 가지는 적층 세라믹 콘덴서를 제작했다.
적층 세라믹 콘덴서의 사이즈: 8㎜×6㎜×4㎜
유전체층의 두께: 평균 20㎛
내부전극의 두께: 평균 2.0㎛
내부전극의 적층 수: 155매
주면과 가장 가깝게 위치하고 있는 내부전극과 주면 사이의 거리: 300㎛
유전체층: 지르콘산칼륨
내부전극 및 외부전극: 세라믹 입자로서 공재(지르콘산칼륨)를 포함하는 Ni
도전층(13a, 14a)에서의 공재의 함유량: 40체적%
도전층(13b, 14b)에서의 공재의 함유량: 0체적%
적층체의 소성: 우선, 질소 분위기하, 280℃에서 5시간 저온 탈지를 실시한 후에, 800℃에서 5시간 고온 탈지를 실시했다. 그 후, 환원 분위기하에서, 1330℃에서 5시간 소성을 실시했다.
(실시예 2)
도전층(13a, 14a)에서의 공재의 함유량을 55체적%로 한 것 이외는, 실시예 1과 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 3)
도전층(13a, 14a)에서의 공재의 함유량을 70체적%로 한 것 이외는, 실시예 1과 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 4)
도전층(13a, 14a)에서의 공재의 함유량을 40체적%로 하고, 도전층(13b, 14b)에서의 공재의 함유량을 10체적%로 한 것 이외는, 실시예 1과 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 5)
도전층(13a, 14a)에서의 공재의 함유량을 55체적%로 한 것 이외는, 실시예 4와 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 6)
도전층(13a, 14a)에서의 공재의 함유량을 70체적%로 한 것 이외는, 실시예 4와 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 7)
도전층(13a, 14a)에서의 공재의 함유량을 40체적%로 하고, 도전층(13b, 14b)에서의 공재의 함유량을 20체적%로 한 것 이외는, 실시예 1과 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 8)
도전층(13a, 14a)에서의 공재의 함유량을 55체적%로 한 것 이외는, 실시예 7과 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 9)
도전층(13a, 14a)에서의 공재의 함유량을 70체적%로 한 것 이외는, 실시예 7과 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 10)
제2 실시형태에 따른 적층 세라믹 콘덴서(1a)와 실질적으로 동일한 구성으로 한 것 이외는, 실시예 5와 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(실시예 11)
제3 실시형태에 따른 적층 세라믹 콘덴서(1b)와 실질적으로 동일한 구성으로 한 것 이외는, 실시예 2와 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(비교예 1)
도 9 및 도 10에 나타내는 바와 같이, 내부전극(11, 12)을 도전층(13a, 14a)의 내부에 마련하지 않았던 것 이외는, 실시예 5와 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(비교예 2)
도 11에 나타내는 바와 같이, 도전층(13b, 14b)을 마련하지 않았던 것 이외는, 비교예 1과 동일하게 하여 적층 세라믹 콘덴서를 제작했다.
(공재의 함유량의 측정)
제1 실시형태에 기재된 방법에 의해, 공재의 함유량을 구했다. 주사형 현미경에 의한 관찰은 1000배의 배율로 실시했다.
(ESR의 측정)
각 실시예 및 비교예에서 제작한 샘플의 ESR을, Agilent Technologies사 제품: 프리시젼(PRECISION) LCR 미터 “E4980A” 및, 테스트 픽쳐(TEST FIXTURE) “16044A”를 이용하여 1㎒로 계측했다. 이 ESR 계측을 각 실시예 및 비교예에 대해 5개씩 실시하고, 그 평균값을 ESR값으로 했다. 결과를 표 1에 나타낸다. 또한, 실시예 5, 비교예 1 및 비교예 2의 ESR값을 도 12에 나타낸다.
(크랙 발생 유무의 평가)
각 실시예 및 비교예에서 제작한 10개의 각 샘플을 제1 측면을 제1 측면과 평행하게 폭이 1/2이 될 때까지 연마해 가고, 이온 밀링을 실시함에 따라 연마 처짐을 제거함으로써 절단면을 노출시켰다. 그 절단면을 관찰하고, 크랙의 발생 유무를 확인했다. 결과를 표 1에 나타낸다.
Figure 112017017978734-pat00001
표 1의 결과로부터, 내부전극(11, 12)을 도전층(13a, 14a)을 관통하는 구조로 함으로써, ESR값을 낮게 할 수 있는 것을 알 수 있다.
1, 1a, 1b, 1c: 전자부품
10: 전자부품 본체
10a: 제1 주면
10b: 제2 주면
10c: 제1 측면
10d: 제2 측면
10e: 제1 단면
10f: 제2 단면
10g: 유전체층
11: 제1 내부전극
12: 제2 내부전극
13: 제1 외부전극
14: 제2 외부전극
13a, 13b, 13c, 14a, 14b, 14c: 도전층
15, 16: 보조 전극

Claims (10)

  1. 길이방향 및 폭방향을 따라 연장되는 제1 및 제2 주면(主面)과, 길이방향 및 적층방향을 따라 연장되는 제1 및 제2 측면과, 폭방향 및 적층방향을 따라 연장되는 제1 및 제2 단면(端面)을 가지는 전자부품 본체와,
    상기 전자부품 본체 내에 마련된 제1 내부전극과,
    상기 전자부품 본체 내에 마련된 제2 내부전극과,
    상기 제1 단면 상에 마련되어 있고, 상기 제1 내부전극과 접속된 제1 외부전극과,
    상기 제2 단면 상에 마련되어 있고, 상기 제2 내부전극과 접속된 제2 외부전극을 포함하고,
    상기 제1 외부전극은 상기 제1 단면 상에 마련된 제1 도전층과, 상기 제1 도전층 상에 직접 마련된 제3 도전층을 포함하고,
    상기 제2 외부전극은 상기 제2 단면 상에 마련된 제2 도전층과, 상기 제2 도전층 상에 직접 마련된 제4 도전층을 포함하며,
    상기 제1 내부전극이 상기 제1 도전층을 관통하고 있는 것을 특징으로 하는 전자부품.
  2. 제1항에 있어서,
    상기 제2 내부전극은 상기 제2 도전층을 관통하고 있는 것을 특징으로 하는 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제3 도전층 중 적어도 상기 제1 도전층은 세라믹 입자를 포함하며,
    상기 제1 도전층에서의 상기 세라믹 입자의 함유량이, 상기 제3 도전층에서의 상기 세라믹 입자의 함유량보다도 많은 것을 특징으로 하는 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 및 제4 도전층 중 적어도 상기 제2 도전층은 세라믹 입자를 포함하며,
    상기 제2 도전층에서의 상기 세라믹 입자의 함유량이, 상기 제4 도전층에서의 상기 세라믹 입자의 함유량보다도 많은 것을 특징으로 하는 전자부품.
  5. 제3항에 있어서,
    상기 제3 도전층은, 상기 제1 도전층에 의해 상기 전자부품 본체와 격리되어 있는 것을 특징으로 하는 전자부품.
  6. 제4항에 있어서,
    상기 제4 도전층은, 상기 제2 도전층에 의해 상기 전자부품 본체와 격리되어 있는 것을 특징으로 하는 전자부품.
  7. 제1항 또는 제2항에 있어서,
    폭방향으로부터 봤을 때에, 상기 제1 내부전극의 상기 제1 도전층 내의 부분이 만곡한 형상을 가지는 것을 특징으로 하는 전자부품.
  8. 제2항에 있어서,
    폭방향으로부터 봤을 때에, 상기 제2 내부전극의 상기 제2 도전층 내의 부분이 만곡한 형상을 가지는 것을 특징으로 하는 전자부품.
  9. 길이방향 및 폭방향을 따라 연장되는 제1 및 제2 주면과, 길이방향 및 적층방향을 따라 연장되는 제1 및 제2 측면과, 폭방향 및 적층방향을 따라 연장되는 제1 및 제2 단면을 가지는 전자부품 본체와, 상기 전자부품 본체 내에 마련된 제1 내부전극과, 상기 전자부품 본체 내에 마련된 제2 내부전극과, 상기 제1 단면 상에 마련되어 있고 상기 제1 내부전극과 접속된 제1 외부전극과, 상기 제2 단면 상에 마련되어 있고 상기 제2 내부전극과 접속된 제2 외부전극을 포함하고, 상기 제1 외부전극은 상기 제1 단면 상에 마련된 제1 도전층과, 상기 제1 도전층 상에 직접 마련된 제3 도전층을 포함하며, 상기 제2 외부전극은 상기 제2 단면 상에 마련된 제2 도전층과, 상기 제2 도전층 상에 직접 마련된 제4 도전층을 포함하고, 상기 제1 내부전극이 상기 제1 도전층을 관통하고 있는 전자부품의 제조 방법으로서,
    상기 전자부품 본체를 구성하기 위한 세라믹 페이스트층과, 상기 제1 도전층을 구성하기 위한 도전성 페이스트층을 포함하는 제1 그린 시트를 형성하는 제1 그린 시트 형성 공정과,
    상기 제1 그린 시트 상에서, 상기 제1 내부전극을 구성하기 위한 도전성 페이스트층을, 상기 세라믹 페이스트층 상 및 상기 제1 도전층을 구성하기 위한 도전성 페이스트층 상에 형성하는 공정과,
    상기 제1 내부전극을 구성하기 위한 도전성 페이스트층을 형성한 상기 제1 그린 시트 상에서, 상기 전자부품 본체를 구성하기 위한 세라믹 페이스트층과, 상기 제1 도전층을 구성하기 위한 도전성 페이스트층을 포함하는 제2 그린 시트를, 상기 제1 내부전극을 구성하기 위한 도전성 페이스트층 상에 형성하는 제2 그린 시트 형성 공정을 포함하는 것을 특징으로 하는 전자부품의 제조 방법.
  10. 제9항에 있어서,
    상기 세라믹 페이스트층 및 상기 도전성 페이스트층을 잉크젯법에 의해 형성하는 것을 특징으로 하는 전자부품의 제조 방법.
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