KR101998959B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스의 제조 방법에서 열처리가 기판에 대해 수행되고, 이에 의해 기판의 상부층에 무결함층을 형성하며, 이 경우 기판의 나머지 층은 벌크층이다. 무결함층의 결함 밀도는 1× 108 cm-3 이상이고, 이 경우에 결함은 벌크 미세 결함이다. 전자 디바이스가 무결함층 위에 형성된다. 개구가 벌크층에 도달하지 않도록 무결함층에 형성된다. 개구는 도전성 재료로 충전되고, 이에 따라 비아를 형성한다. 벌크층은, 비아의 바닥 부분이 노출되도록 제거된다. 무결함층 내의 결함 밀도는 100 cm-3 미만이다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 일반적으로 반도체 디바이스에 관한 것이며, 보다 구체적으로는 실리콘 관통 비아를 갖는 반도체 디바이스에 관한 것이다.
실리콘 관통 비아(TSV; Through-Silicon Via)는 반도체 웨이퍼(예컨대, Si 기판)에 적어도 부분적으로 개구를 형성하고, 개구 내에 도전성 재료를 형성함으로써 반도체 웨이퍼 내에 형성된다. TSV는 기판의 정면에 형성된 전자 디바이스(예컨대, 트랜지스터)와 기판의 후면(이면)에 형성된 단자를 전기 접속시킨다.
본 개시는 아래의 상세한 설명을 첨부도면과 함께 읽어볼 때에 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따르면, 다양한 피쳐들이 실척으로 도시되지 않고, 단지 예시를 목적으로 이용된다는 점이 강조된다. 사실상, 다양한 피쳐들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 2는 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 3은 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 4는 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 5는 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 6은 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 7은 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 8은 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 9는 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 10은 본 개시의 다른 실시예에 따른 예시적인 디바이스 구조를 보여주는 도면.
도 11은 본 개시의 일실시예에 따른 TSV 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 12는 본 개시의 일실시예에 따른 TSV 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 13은 본 개시의 다른 실시예에 따른 TSV 구조의 제조 프로세스를 예시하는 예시적인 단면도.
도 14는 본 개시의 다른 실시예에 따른 TSV 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
도 15은 본 개시의 다른 실시예에 따른 TSV 구조를 위한 제조 프로세스의 단계들 중 하나를 예시하는 예시적인 단면도.
아래의 개시는 본 발명의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예들을 제시한다는 점을 이해해만 한다. 본 개시를 단순화하기 위해, 구성요소 및 배치에 관한 특정 실시예들 또는 예들이 아래에서 설명된다. 이들은 단순히 예일 뿐임은 물론이며, 제한하는 것으로 의도되지 않는다. 예컨대, 요소의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 공정 조건 및/또는 소망하는 디바이스 특성에 좌우될 수 있다. 더욱이, 후속하는 설명에 있어서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉한 상태로 형성되는 실시예를 포함할 수 있고, 제1 피쳐와 제2 피쳐가 직접 접촉할 수 없도록 제1 피쳐와 제2 피쳐 사이에 다른 피쳐가 형성될 수 있는 실시예도 또한 포함할 수 있다. 간결성과 명확성을 위해 다양한 피쳐들은 상이한 축척으로 임의적으로 도시될 수 있다.
더욱이, “아래(beneath)”, “밑(below)”, “하부(lower)”, “위(above)”, “상부(upper)” 등과 같은 공간적 상대 용어는 여기에서는 도면에 예시된 바와 같은 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하는 설명의 편의성을 위해 사용될 수 있다. 공간적인 상대 용어는 도면에 도시한 방위뿐만 아니라 사용 시 또는 공정 시에 디바이스의 상이한 방위를 포괄하는 것으로 의도된다. 디바이스는 달리 배향될 수 있고(90도 회전되거나 다른 방위로 배향됨), 본 명세서에서 사용되는 공간적으로 상대적인 기술어는 그에 따라 해석될 수 있다. 또한, “…으로 이루어진”이라는 용어는 “…을 포함하는” 또는 “…으로 구성된”을 의미할 수 있다.
도 1 내지 도 9는 본 개시의 일실시예에 따른 실리콘 관통 비아(TSV) 구조의 제조 프로세스를 예시하는 예시적인 단면도이다. TSV의 일반적인 제조 공정은 미국 특허 제8,680,682호에서 확인할 수 있으며, 이 미국 특허의 전체 내용은 참조에 의해 여기에 포함된다.
도 1에서, 기판(10)이 마련된다. 기판(10)은 제1(예컨대, 전방) 측면(11)과 제2(후방) 측면(12) - 제1 측면(11)과 대향함- 을 가지며, 불순물로 도핑되거나 도핑되지 않은 벌크 실리콘 웨이퍼 또는 실리콘-온-인슐레이터(Silicon-On-Insulator; SOI) 기판의 활성층일 수 있다. 기판(10)은 SiC 및 SiGe와 같은 IV-IV족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 III-V족 화합물 반도체; 또는 이들의 조합을 포함하는 다른 반도체를 포함할 수 있다.
일실시예에서는, Si 기판(웨이퍼)이 사용된다. 일반적으로, 웨이퍼 제조에 의해 마련되는 실리콘 웨이퍼는 벌크 미세 결함(BMD; Bulk Micro Defect)과 같은 결함을 포함한다. BMD는 일반적으로 실리콘 내의 산소 석출물을 일컫고, 산소 석출물, 공극, 함유물, 슬립 라인 등을 포함할 수 있다. COP(Crystal Originated Particle)(또는 Pit)가 BMD에 포함될 수 있다.
전자 디바이스(예컨대, MOS 트랜지스터) 아래의 실리콘층에 있는 BMD는 불순물을 MOS 트랜지스터로부터 멀어지게 유지하는 게터링 사이트( gettering site)로서의 역할을 한다. BMD는 샘플을 IR(적외선)광으로 조사(照射)하고, IR에 민감한 카메라로 관찰하는 것에 의해 검출될 수 있다.
본 개시의 일실시예에서, 실리콘 기판(10)에 있는 BMD의 밀도(초기 개수)는 1 × 108 cm-3 이상이다. CZ법에 의해 형성된 실리콘 웨이퍼에 있는 BMD의 통상적인 밀도는 SEMI 표준 또는 JEITA 표준과 같은 산업 표준에 의해 정해질 수 있다. BMD의 개수는 KOH를 사용하여 습식 에칭에 의해 형성되는 에치 피트(etch pit)를 계수하는 것에 의해 결정될 수 있다.
본 개시에서, 무결함층(무BMD층 또는 무결함 영역)(20)이 도 2에 도시한 바와 같이 적어도 기판(10)의 전방면(상부면) 영역에 형성된다. 무결함층(20)은 웨이퍼 프로세스 개시 시에 형성된다. 몇몇 실시예에서, 무결함층(20)은 임의의 이온 주입, 패터닝 또는 필름 형성 공정 이전에 형성된다. 즉, 무결함층(20)을 형성하는 공정은 웨이퍼 제조업자에 의해 제조된 소위 “순수 웨이퍼(bare wafer)”에 대해 수행된다.
일실시예에서, 무BMD층(20)을 형성하기 위해 열처리가 수행된다. 열처리는 급속 열어닐링(RTA; Rapid Thermal Annealing), 노내 가열 또는 레이저 어닐링 방법을 포함할 수 있다. 열처리는 기판(10)을 세척한 후에 기판(10)에 대해 수행된다.
열처리에서, 기판(10)은 몇몇 실시예에서는 약 1150 ℃ 내지 약 1300 ℃ 범위의 온도에서 가열된다. 소정 실시예에서, 기판(10)은 약 1200 ℃ 내지 약 1250 ℃ 범위의 온도에서 가열된다. 온도는 몇몇 실시예에서, 예컨대 실온(25 ℃)에서 소망하는 온도까지 약 50 ℃/sec 내지 약 100 ℃/sec 범위의 온도 증가율로 증가된다. 열처리는 몇몇 실시예에서는 약 5초 내지 약 20초 범위로 소정 기간 동안 수행된다. 소정 실시예에서, 열처리는 약 10초 내지 약 15초 범위의 기간 동안 수행된다. 열처리가 상기 온도에서 수행된 후, 몇몇 실시예에서는 냉각 프로세스가 약 10 ℃/sec 내지 약 30 ℃/sec 범위의 냉각률로 수행된다. 소정 실시예에서, 냉각 프로세스는 열처리는 약 15 ℃/sec 내지 약 25 ℃/sec 범위의 냉각률로 수행된다. 냉각률은 온도 증가율보다 낮다. 보다 낮은 냉각률이 보다 넓은 무결함층을 형성할 수 있다는 점이 주목된다. 냉각 프로세스는 냉각률이 상이한 복수 단계로 수행될 수 있다. 몇몇 실시예에서, 제1 냉각률에 의한 급속 냉각 공정이 수행되고, 이어서 제1 냉각률보다 낮은 제2 냉각률로 저속 냉각 공정이 후속한다. 그러한 경우, 제1 냉각률은 약 15 ℃/sec 내지 약 30 ℃/sec 범위이고, 제2 냉각률은 약 10 ℃/sec 내지 약 25 ℃/sec 범위이다. 냉각률이 감소하는 3개 이상의 단계가 수행될 수 있다. 소정 실시예에서, 냉각률은 점감한다.
온도, 프로세스 시간, 냉각률 중 하나 이상을 조정하는 것에 의해 무결함층(20)의 두께(깊이)(D1)가 제어될 수 있다. 몇몇 실시예에서, 무결함층(20)의 두께(D1)는 약 30 μm 내지 약 200 μm 범위이다. 소정 실시예에서, D1은 약 50 μm 이상 100 μm 미만이며, 다른 실시예에서 D1은 약 60 μm 내지 약 90 μm 범위이다. 기판(10)의 나머지층은 벌크층(30)이라고 하며, 이 벌크층은 여전히 1 × 108 cm-3 이상의 BMD를 포함하고 있다. 무결함층(20)은 너무 두껍게 형성되어서는 안 된다는 점이 주목되는데, 그 이유는 전자 디바이스 아래의 실리콘층에 있는 BMD가 게터링 사이트로서 기능하기 때문이다.
무결함층(20) 내의 BMD 밀도는 거의 0이다(예컨대, 100 cm-3 미만). 소정 실시예에서, 무결함층(20)에 있는 BMD의 밀도는 0이다.
소정 실시예에서, 열처리법에 따라 무결함층이 기판(10)의 바닥(후방)면에도 또한 형성된다.
무결함층(20)이 형성된 후, 격리 구조[예컨대, STI(Shallow Trench Isolation)]가 형성되고, 이온 주입 공정이 수행되며, MOS FET, 금속 배선 및 컨택트 등과 같은 전자 디바이스가 도 3에 도시한 바와 같이 무결함층(20) 상에 형성된다. 도 3에는, 단지 중간층 유전체(ILD)층(50)으로 덮인 MOS FET(40)과 IDL층(50)을 통과하는 컨택트(45)가 전자 디바이스의 개념도로서 도시되어 있다. 배선층, 중간층 유전층 및 비아/컨택트 또는 다른 수동 또는 능동 전자 디바이스로 이루어진 복수 층도 또한 기판(10) 상에 형성되어, 전체 회로 구성의 소망하는 구조적 및 기능적 요건을 제공한다. 전자 디바이스는 기판 표면 내에 또는 기판 표면 상에 임의의 적절한 방법으로 형성될 수 있다.
ILD층(50)은 화학적 기상 증착(CVD), 스퍼터링, 또는 임의의 다른 적절한 방법에 의해 기판(10)과 전자 디바이스(40) 위에 형성된다. ILD층(50)은 통상적으로 평탄화 표면을 가지며, 실리콘 산화물로 이루어질 수 있지만, 저-k 재료와 같은 다른 재료가 대안으로서 활용될 수도 있다.
컨택트(45)는 ILD층(50)을 관통하여 연장되어 전자 디바이스(40)들 중 적어도 하나와 전기 접촉한다. 컨택트(45)는 포토리소그래피 및 에칭 기법을 이용하는 것에 의해 ILD층(50)을 관통하여 형성될 수 있다. 컨택트(45)는, 확산을 방지하고 컨택트(45)와 ILD층(50) 간의 보다 양호한 접착을 제공하기 위해 배리어/접착층(도시하지 않음)을 포함할 수 있다. 실시예에서, 배리어층은 티타늄, 질화티타늄, 탄탈륨, 질화탄탈륨 등으로 이루어진 하나 이상의 층으로 형성된다. 배리어층은 CVD, 스퍼터링 또는 다른 기법을 통해 형성될 수 있다. 배리어층은 몇몇 실시예에서 약 1nm 내지 약 50 nm의 조합된 두께로 형성될 수 있다. 컨택트(45)는 고도전성 저저항 금속, 원소 금속, 전이 금속 등과 같은 임의의 적절한 도전성 재료로 형성될 수 있다. 예시적인 실시예에서, 컨택트(45)는 텅스텐으로 형성되지만, 구리, 니켈, 코발트, 알루미늄 또는 그 합금과 같은 다른 재료가 대안으로서 활용될 수도 있다.
도 4에 도시한 바와 같이, 개구(60)가 ILD층(50)을 관통하여 기판(10)의 무결함층(20) 내로 형성된다. 본 개시에서, 개구(60)는 도 4에 도시한 바와 같이 기판(10)의 벌크층(30)에 도달하지 않는다. 개구(60)의 바닥과 벌크층(30) 사이의 거리는 몇몇 실시예에서 약 50 nm 내지 약 200 nm 범위이다.
개구(60)는 적절한 포토레지스트(도시하지 않음)를 도포하고 현상한 다음, ILD층(50)과 기판(10)의 무결함층(20)의 적어도 일부를 에칭하는 것에 의해 형성될 수 있다. 개구(60)는 적어도 내부에 형성된 전자 디바이스(40)보다 깊이 기판(10) 내로 연장되지만 벌크층(30)에는 도달하지 않도록 형성된다. 따라서, 기판(10)의 상부면으로부터 측정된 개구의 깊이(D2)는 무결함층(20)의 두께(D1) 미만이다. 몇몇 실시예에서, 깊이(D2)는 무결함층(20) 두께(D1)의 약 70% 내지 약 95%이고, 소정 실시예에서 D2는 약 D1의 약 80% 내지 90%이다. 더욱이, 개구(60)는 몇몇 실시예에서 약 2 μm 내지 70 μm 범위의 직경(W1)을 갖는다.
그러나, 다른 실시예에서 개구(60)는 ILD층의 형성과 동시에 또는 그 이전에 형성될 수 있다. 개구(60)를 형성하는 임의의 형성 방법은 본 보호 대상의 범위 내에 포함된다.
개구(60)가 형성된 후, 배리어층(70)과 주(主) 도전층(75)이 도 5에 도시한 바와 같이 개구(60) 내에 그리고 ILD층(50)의 상부면 위에 형성된다. 배리어층(70)은 개구(60)의 측벽과 바닥을 덮도록 컨포멀(conformal)하게 형성되지만, 개구(60)를 완전히 충전하지는 않는다. 배리어층(70) 두께는 몇몇 실시예에서 약 1 nm 내지 약 100 nm 범위이며, 다른 실시예에서는 약 2 nm 내지 약 10 nm 범위이다. 배리어층(70)을 컨포멀하게 형성하는 것에 의해, 배리어층은 개구(60)의 측벽을 따라 그리고 또한 개구(60)의 바닥을 따라 거의 동일한 두께를 가질 것이다.
배리어층(70)은 플라즈마 증대 CVD, 플라즈마 증대 물리적 기상 증착(PEPVD) 및 원자층 증착(ALD)와 같은 컨포멀한 형성을 촉진하는 프로세스를 이용하여 형성될 수 있다.
배리어층(70)은 Ti, TiN, Ta 및 TaN으로 이루어진 하나 이상의 층을 포함한다. 추가로, 몇몇 실시예에서 배리어층(70)은 탄소나 불소와 같은 합금 재료로 합금화될 수 있지만, 합금 재료 함량은 일반적으로 배리어층(70)의 약 15% 이하이고, 배리어층(70)의 약 5% 미만일 수 있다. 합금 재료는 ALD, PECVD 또는 PEPVD 프로세스에서 배리어층(70)의 형성 중에 전구체들 중 하나에 의해 도입될 수 있다.
주 도전층(75)은 구리를 포함할 수 있지만, 알루미늄, 그 합금, 도핑된 폴리실리콘, 이들의 조합과 같은 다른 적절한 재료가 대안으로서 활용될 수 있다. 주 도전층(75)은 배리어층(70)에 구리를 전기 도금하고, 개구(60)를 충전 및 과충전하는 것에 의해 형성될 수 있다. 몇몇 실시예에서는, 주 도전층(75)을 형성하기 전에 배리어층 상에 시드층(도시하지 않음)이 형성된다.
일단 개구(60)가 충전되고 나면, 개구(60) 외측의 과량의 배리어층(70) 및 주 도전층(75)이 화학 기계적 연마(CMP)와 같은 평탄화 프로세스를 통해 도 6에 도시한 바와 같이 제거되어, 비아(80)를 형성한다.
도 7은 TSV 형성에서의 다른 프로세스 공정을 예시한다. ILD층(50) 위에 금속층(95)이 형성되어, 컨택트(45)와 비아(80)를 접속시킨다. 금속층(95)은 CVD, PVD 또는 다른 적절한 방법에 의해 형성될 수 있다. 도 7에서는 컨택트(45)와 비아(80)가 하나의 금속층(95)에 의해 접속되지만, 이것은 단지 금속 배선 개념의 예일뿐이다. 컨택트(45)와 비아(80)는 동일하거나 상이한 배선층에 형성된 2개 이상의 금속층에 의해 전기 접속될 수 있다.
더욱이, 금속층(95)을 시일하고 보호하기 위해, 패시베이션층(90)이 금속층(95) 위에 더 형성된다. 패시베이션층(90)은 산화물 또는 질화규소와 같은 유전체 재료를 포함할 수 있지만, 고-k 유전체 또는 폴리이미드와 같은 다른 적절한 유전체가 대안으로서 사용될 수도 있다. 패시베이션층(90)은 PECVD 프로세스를 이용하여 형성될 수 있지만, 임의의 다른 적절한 프로세스가 대안으로서 이용될 수 있다. 패시베이션층(90)의 두께는 몇몇 실시예에서 약 0.6 μm 내지 약 1.5 μm 범위이다.
소정 실시예에서, 패시베이션층(90)은 금속층(95)의 적어도 일부를 노출시키도록 패터닝된다. 패시베이션층(90)은 적절한 포토리소그래픽 기술을 이용하여 패터닝될 수 있다. 개구에, 전방 접속 단자(도시하지 않음)가 형성된다.
기판의 정면측에 대한 제조 프로세스가 완료된 후, 벌크층(30)과 무결함층(20)의 바닥부가 도 8에 도시한 바와 같이 제거되어, 개구(60) 내에 위치하는 비아(80)의 도전성 재료(75)를 노출시켜 TSV를 완료한다. 상기 제거는 화학 기계적 연마(CMP)법과 같은 연마 프로세스에 의해 수행될 수 있지만, 에칭과 같은 다른 적절한 프로세스도 대안으로서 이용될 수 있다. 무결함층(20)의 나머지 두께(D3)가 소망하는 두께가 되도록, 벌크층(30)이 완전히 제거되고, 무결함층(20)이 부분적으로 제거된다. 두께(D3)는 몇몇 실시예에서 두께(D1)의 약 50% 내지 약 90%이다. 소정 실시예에서, D3는 약 30 μm 내지 약 50 μm 범위이다.
비아(80)의 바닥이 노출된 후, 바닥 접속 단자(97)가 도 9에 도시한 바와 같이 형성된다. 몇몇 실시예에서, 외부 접속을 위해 상부 접속 단자(98)가 금속층(95) 상에 형성된다. 상부 및 바닥 접속 단자는 Ni, Au 또는 이들의 합금과 같은 도전층을 포함할 수 있다.
도 9에 도시한 바와 같이, 기판에 있는 TSV(80)는 기판 내의 무결함층(20)으로 둘러싸이고, BMD를 포함하는 벌크층은 TSV(80)와 접촉하지 않는다.
다른 실시예에서는, 도 10에 도시한 바와 같이 2개의 기판이 비아(TSV)(80)를 통해 전기 접속된다. 도 10에서는, 제1 기판(100)이 도 8에 도시한 구조와 유사한 구조를 갖는다. 제2 기판(200)은 도 1 내지 도 9에 관하여 개시된 공정에 의해 형성되고, 무결함층(120), 전자 디바이스(140), 컨택트(145), 제1 ILD층(150), 2개의 TSV(180, 181), 금속층(194, 195), 제2 ILD층(190) 및 바닥 접속 단자(196, 197)를 포함한다. 제2 기판(200)은 접속 단자(198)를 더 포함하며, 이 접속 단자에 의해 제1 기판(100)과 제2 기판(200)이 전기 접속된다. 2개보다 많은 기판이 유사한 방식으로 적층될 수 있음은 물론이다.
도 11 및 도 12는 본 개시의 일실시예에 따른 TSV 구조의 제조 프로세스를 예시하는 예시적인 단면도를 보여준다. 앞서 기술한 것과 유사하거나 동일한 구성, 치수, 프로세스, 재료 및/또는 구조가 후속하는 실시예에서 채용될 수 있으며, 상세한 설명은 생략될 수 있다.
도 11에서, 기판(15)이 마련된다. 기판(15)은 기판(10)과 동일한 구성을 갖는다. 도 12에 도시한 바와 같이, 에피택셜층(20’)이 기판(15) 위에 형성된다. 본 실시예에서, 예컨대 기판(15)은 Si 기판(웨이퍼)이고, 에피택셜층(20’)은 Si 에피택셜층이다. 에피택셜층(20’)이 형성된 후, 도 3 내지 도 9에 관하여 개시된 공정이 수행된다.
에피택셜층(20’)은 에피택셜 성장법에 의해 형성되기 때문에 거의 무결함이다(즉, 무결함층). 무결함층(20’) 내의 BMD 밀도는 거의 0이다(예컨대, 100 cm-3 미만). 소정 실시예에서, 무결함층(20’)의 BMD의 밀도는 0이다.
몇몇 실시예에서, 무결함층(20’)의 두께(D1’)는 약 30 μm 내지 약 200 μm 범위이다. 소정 실시예에서, D1’은 약 50 μm 이상이다. 기판(15)은 벌크층(30)이라고 할 수 있으며, 이 벌크층은 여전히 1 × 108 cm-3 이상의 BMD를 포함하고 있다. 전술한 실시예와 유사하게, 무결함층(20’)의 두께(D1’)는, 개구(60)의 바닥(도 4 참고)이 기판(15)[벌크층(30’)]에 도달하지 않는 두께이다.
도 13은 본 개시의 다른 실시예에 따른 TSV 구조의 제조 프로세스를 예시하는 예시적인 단면도이다. 앞서 기술한 것과 유사하거나 동일한 구성, 치수, 프로세스, 재료 및/또는 구조가 후속하는 실시예에서 채용될 수 있으며, 상세한 설명은 생략될 수 있다.
본 실시예에서, 무결함 영역(22)이 기판(10)의 영역(81)에 선택적으로 형성되며, 이 무결함 영역에 개구(60)[TSV(80)](도 4 및 도 6 참고)가 후속 형성된다. 무결함 영역(22)을 형성하도록 열을 선택적으로 가하기 위해, 예컨대 레이저 어닐링법(300)이 이용될 수 있다. 레이저(300)를 가함으로써, 기판(10)이 약 1200 ℃ 내지 약 1250 ℃로 국부적으로 가열되고, 가열된 영역이 무BMD 영역(22)이 된다.
레이저(300)는 기판(100)의 이면측으로부터도 또한 가해질 수 있다. 그러한 경우, 무BMD 영역(22)은 기판(10)의 정면에서 이면으로 형성될 수 있다. 더욱이, 개구(60)(도 4 참고)가 도 4의 경우보다 깊게 형성될 수 있다.
도 14 및 도 15는 본 개시의 다른 실시예에 따른 TSV 구조의 제조 프로세스를 예시하는 예시적인 단면도를 보여준다. 앞서 기술한 것과 유사하거나 동일한 구성, 치수, 프로세스, 재료 및/또는 구조가 후속하는 실시예에서 채용될 수 있으며, 상세한 설명은 생략될 수 있다.
본 실시예에서는 기판(10)의 영역(81)에 개구(60)[TSV(80)]가 후속 형성된다.
도 14에 도시한 바와 같이, 기판(10)은, 기판(10)의 영역(81)에 개구(420)를 형성하도록 마스크 패턴(410)을 사용하여 에칭되고, 개구(60)[TSV(80)]가 후속하여 형성된다. 마스크 패턴(410)은 산화규소와 질화규소로 이루어진 하나 이상의 층을 포함할 수 있다. 마스크 패턴(410)이 기판(10) 상에 남아 있는 상태에서, 에피택셜층(23), 즉 무결함층이 개구(420) 내에 형성되도록 선택적 에피택셜 성장이 수행된다. 후속하여, 마스크 패턴(410)이 제거된다. 몇몇 실시예에서, 화학 기계적 연마(CMP)와 같은 평탄화 공정이 과량의 에피택셜층을 제거하는 데 사용된다.
여기에서 설명되는 다양한 실시예 또는 예들은 종래 기술에 비해 다수의 장점을 제공한다. 예컨대, 본 개시에서는 무결함층이 기판 내에 또는 기판 상에 형성되고 TSV를 위한 개구가 BMD를 지닌 벌크층에 도달하지 않기 때문에, BMD에 의해 유발되는 TSV에 대한 악영향을 방지하는 것이 가능하다. 더욱이, BMD를 지닌 벌크층은 여전히 전자 디바이스 아래에 유지되기 때문에, 벌크층을 금속 불순물 게터링층으로 활용하는 것이 가능하다.
모든 장점이 여기에서 반드시 설명될 필요는 없으며, 어떠한 특정 장점도 모든 실시예나 예에 대해서 요구되지 않고, 다른 실시예 또는 예가 다른 장점을 제공할 수 있다는 점이 이해될 것이다.
본 개시의 일양태에 따르면, 반도체 디바이스의 제조 방법에서 열처리가 기판에 대해 수행되고, 이에 의해 기판의 상부층에 무결함층을 형성하며, 이 경우 기판의 나머지 층은 벌크층이다. 벌크층은 결함으로서 벌크 미세 결함을 포함하고, 벌크층 내의 결함 밀도는 1× 108 cm-3 이상이다. 전지 디바이스가 무결함층 위에 형성된다. 개구가 벌크층에 도달하지 않도록 무결함층에 형성된다. 개구는 도전성 재료로 충전되고, 이에 따라 비아를 형성한다. 벌크층은, 비아의 바닥 부분이 노출되도록 제거된다. 무결함층의 결함 밀도는 100 cm-3 미만이다.
본 개시의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서 무결함층과 벌크층을 갖는 기판 위에 전자 디바이스가 형성된다. 벌크층은 결함으로서 벌크 미세 결함을 포함하고, 벌크층 내의 결함 밀도는 1× 108 cm-3 이상이다. 개구가 벌크층에 도달하지 않도록 무결함층에 형성된다. 개구는 도전성 재료로 충전되고, 이에 따라 비아를 형성한다. 벌크층은, 비아의 바닥 부분이 노출되도록 제거된다. 무결함층의 결함 밀도는 100 cm-3 미만이다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 제1 전자 디바이스와 제1 전자 디바이스에 전기 접속되는 접속 단자를 지닌 제1 기판; 및 제2 전자 디바이스를 지닌 제2 기판으로서, 이 기판을 통과하여 제2 전자 디바이스에 전기 접속되는 비아를 지닌 제2 기판을 포함한다. 제1 기판은 접속 단자가 비아와 접촉하도록 제2 기판에 부착되고, 비아는 제2 기판의 무결함층에 의해 둘러싸인다. 무결함층의 결함 밀도는 100 cm-3 미만이다.
앞의 설명은, 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 다수의 실시예 또는 예의 피쳐들을 약술한다. 당업자는, 여기에서 소개되는 실시예들 또는 예들의 동일한 목적을 이행하고/이행하거나 상기 실시예들의 동일한 이점을 달성하는 다른 프로세스 및 구조체를 구성 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 점을 이해해야만 한다. 당업자는 또한, 그러한 등가의 구성은 본 개시의 사상 및 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상 및 범위로부터 벗어나는 일 없이 다양한 변화, 대체 및 변경을 실시할 수 있다는 점을 이해해야만 한다.
<부기>
1. 반도체 디바이스의 제조 방법으로서,
기판에 대해 열처리를 수행하고, 이에 의해 기판의 상부층에 무결함층을 형성하는 단계로서, 기판의 나머지 층은 벌크층이고, 벌크층은 결함으로서 벌크 미세 결함을 포함하고, 벌크층의 결함 밀도는 1× 108 cm-3 이상인 것인 단계;
무결함층 위에 전자 디바이스를 형성하는 단계;
개구를 벌크층에 도달하지 않도록 무결함층에 형성하는 단계;
개구를 도전성 재료로 충전하여, 비아를 형성하는 단계; 및
비아의 바닥 부분이 노출되도록 벌크층을 제거하는 단계
를 포함하고, 무결함층의 결함 밀도는 100 cm-3 미만인 것인 반도체 디바이스의 제조 방법.
2. 제1항에 있어서, 무결함층의 결함 밀도는 0인 것인 반도체 디바이스의 제조 방법.
3. 제1항에 있어서, 전자 디바이스를 형성하기 전에 무결함층의 두께는 30 μm 내지 200 μm 범위인 것인 반도체 디바이스의 제조 방법.
4. 제3항에 있어서, 개구의 깊이는 무결함층의 두께의 70% 내지 90%인 것인 반도체 디바이스의 제조 방법.
5. 제1항에 있어서, 열처리에서, 기판은 1010 ℃ 내지 1040 ℃ 범위의 온도로 가열되는 것인 반도체 디바이스의 제조 방법.
6. 제5항에 있어서, 열처리는 10초 내지 15초 범위의 기간 동안 수행되는 것인 반도체 디바이스의 제조 방법.
7. 제6항에 있어서, 열처리가 수행된 후, 15 ℃/sec 내지 25 ℃/sec의 냉각률로 냉각 프로세스가 수행되는 것인 반도체 디바이스의 제조 방법.
8. 제1항에 있어서, 열처리는 1200 ℃ 내지 1250 ℃ 범위의 온도로 수행되는 것인 반도체 디바이스의 제조 방법.
9. 제1항에 있어서, 개구를 도전성 재료로 충전하는 단계는
배리어층을 형성하는 단계; 및
배리어층 상에 주(主) 도전층을 형성하는 단계
를 포함하는 것인 반도체 디바이스의 제조 방법.
10. 제9항에 있어서, 배리어층은 TiN, Ti, TaN 및 Ta 중 적어도 1종을 포함하고, 주 도전층은 Cu 또는 Cu 합금을 포함하는 것인 반도체 디바이스의 제조 방법.
11. 제1항에 있어서,
접속 단자를 갖는 다른 기판을 기판의 바닥면에 부착하는 단계를 더 포함하고, 이 경우에 비아가 노출되어 노출된 비아가 접속 단자에 접속되는 것인 반도체 디바이스의 제조 방법.
12. 반도체 디바이스의 제조 방법으로서,
무결함층과 벌크층을 갖는 기판 위에 전자 디바이스를 형성하는 단계로서, 벌크층은 결함으로서 벌크 미세 결함을 포함하고, 벌크층의 결함 밀도는 1× 108 cm-3 이상인 것인 단계;
개구를 벌크층에 도달하지 않도록 무결함층에 형성하는 단계;
개구를 도전성 재료로 충전하여, 비아를 형성하는 단계; 및
비아의 바닥 부분이 노출되도록 벌크층을 제거하는 단계
를 포함하고, 무결함층의 결함 밀도는 100 cm-3 미만인 것인 반도체 디바이스의 제조 방법.
13. 제12항에 있어서, 무결함층은 벌크층 상에 형성된 에피택셜층인 것인 반도체 디바이스의 제조 방법.
14. 제13항에 있어서, 무결함층의 결함 밀도는 0인 것인 반도체 디바이스의 제조 방법.
15. 제13항에 있어서, 전자 디바이스를 형성하기 전에 무결함층의 두께는 30 μm 내지 200 μm 범위인 것인 반도체 디바이스의 제조 방법.
16. 제15항에 있어서, 개구의 깊이는 무결함층의 두께의 70% 내지 90%인 것인 반도체 디바이스의 제조 방법.
17. 제11항에 있어서, 개구를 도전성 재료로 충전하는 단계는
배리어층을 형성하는 단계; 및
배리어층 상에 주 도전층을 형성하는 단계
를 포함하는 것인 반도체 디바이스의 제조 방법.
18. 제17항에 있어서, 배리어층은 TiN, Ti, TaN 및 Ta 중 적어도 1종을 포함하고, 주 도전층은 Cu 또는 Cu 합금을 포함하는 것인 반도체 디바이스의 제조 방법.
19. 제11항에 있어서,
노출된 비아 상에 바닥 접속 단자를 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
20. 반도체 디바이스로서,
제1 전자 디바이스와, 제1 전자 디바이스에 전기 접속되는 접속 단자를 지닌 제1 기판; 및
제2 전자 디바이스를 지닌 제2 기판으로서, 제2 기판을 통과하고 제2 전자 디바이스에 전기 접속되는 비아를 지닌 제2 기판
을 포함하고,
제1 기판은, 접속 단자가 비아와 접촉하도록 제2 기판에 부착되고,
비아는 제2 기판의 무결함층으로 둘러싸이며,
무결함층의 결함 밀도는 100 cm-3 미만이고,
결함은 벌크 미세 결함인 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    기판에 대해 열처리를 수행하고, 이에 의해 기판의 상부층에 무결함층을 형성하는 단계로서, 기판의 나머지 층은 벌크층이고, 벌크층은 결함으로서 벌크 미세 결함을 포함하고, 벌크층의 결함 밀도는 1× 108 cm-3 이상인 것인 단계;
    무결함층 위에 전자 디바이스를 형성하는 단계;
    개구를 벌크층에 도달하지 않도록 무결함층에 형성하는 단계;
    개구를 도전성 재료로 충전하여, 비아를 형성하는 단계; 및
    비아의 바닥 부분이 노출되도록 벌크층을 제거하는 단계
    를 포함하고, 무결함층의 결함 밀도는 100 cm-3 미만인 것인 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 무결함층의 결함 밀도는 0인 것인 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 전자 디바이스를 형성하기 전에 무결함층의 두께는 30 μm 내지 200 μm 범위인 것인 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서, 열처리에서, 기판은 1010 ℃ 내지 1040 ℃ 범위의 온도로 가열되는 것인 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 열처리는 1200 ℃ 내지 1250 ℃ 범위의 온도로 수행되는 것인 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 개구를 도전성 재료로 충전하는 단계는
    배리어층을 형성하는 단계; 및
    배리어층 상에 주(主) 도전층을 형성하는 단계
    를 포함하는 것인 반도체 디바이스의 제조 방법.
  7. 제1항에 있어서,
    접속 단자를 갖는 다른 기판을 기판의 바닥면에 부착하는 단계를 더 포함하고, 이 경우에 비아가 노출되어 노출된 비아가 접속 단자에 접속되는 것인 반도체 디바이스의 제조 방법.
  8. 반도체 디바이스의 제조 방법으로서,
    무결함층과 벌크층을 갖는 기판 위에 전자 디바이스를 형성하는 단계로서, 벌크층은 결함으로서 벌크 미세 결함을 포함하고, 벌크층의 결함 밀도는 1× 108 cm-3 이상인 것인 단계;
    개구를 벌크층에 도달하지 않도록 무결함층에 형성하는 단계;
    개구를 도전성 재료로 충전하여, 비아를 형성하는 단계; 및
    비아의 바닥 부분이 노출되도록 벌크층을 제거하는 단계
    를 포함하고, 무결함층의 결함 밀도는 100 cm-3 미만인 것인 반도체 디바이스의 제조 방법.
  9. 제8항에 있어서, 무결함층은 벌크층 상에 형성된 에피택셜층인 것인 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스로서,
    제1 전자 디바이스와, 제1 전자 디바이스에 전기 접속되는 접속 단자를 지닌 제1 기판; 및
    제2 전자 디바이스를 지닌 제2 기판으로서, 제2 기판을 통과하고 제2 전자 디바이스에 전기 접속되는 비아를 지닌 제2 기판
    을 포함하고,
    제1 기판은, 접속 단자가 비아와 접촉하도록 제2 기판에 부착되고,
    제1 기판 위에 제1 패시베이션층이 제공되고,
    제2 기판 위에 제2 패시베이션층이 제공되고,
    제1 기판은 제2 패시베이션층의 바닥부와 제1 패시베이션층이 서로 대면하도록 제2 기판에 부착되고,
    비아는 제2 기판의 무결함층으로 둘러싸이며,
    무결함층의 결함 밀도는 100 cm-3 미만이고,
    결함은 벌크 미세 결함인 것인 반도체 디바이스.
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