KR101920993B1 - 고밀도 2 상태 저항 변화 메모리들을 위한 기준 생성 - Google Patents

고밀도 2 상태 저항 변화 메모리들을 위한 기준 생성 Download PDF

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Abstract

어레이 구조(array structure)로 배열된 복수의 메모리 셀(memory cell)들을 포함하는 메모리 배열(memory arrangement)이 설명된다. 각각의 비트 라인은 선택된 메모리 소자의 상태를 나타내는 전하(charge representative of the state)를 저장하기 위한 비트 라인 캐패시턴스(capacitance)를 포함하며, 전하는 전류가 선택된 메모리 소자를 통해 프리 차지된(pre-charged) 비트 라인과 그라운드 라인 사이에 흐를 때 방전(discharge)된다. 상이한 비트 라인들이지만 동일한 워드 라인에 위치된 적어도 두 개의 메모리 셀들은 기준 셀들로 정의되고, 제1 기준 셀은 고저항 상태(high resistance state) 그리고 제2 기준 셀은 저저항 상태(low resistance state)로 설정된다. 기준 셀들이 더 정의된 적어도 상기 비트 라인들은 적어도 두 개의 비트 라인들의 비트 라인 캐패시터 상의 전하를 이퀄라이징(equalizing)하기 위한 스위치(equalizing switch)에 의해 상호접속(interconnect)된다.

Description

고밀도 2 상태 저항 변화 메모리들을 위한 기준 생성{REFERENCE GENERATION FOR HIGH DENSITY TWO STATE RESISTANCE CHANGE MEMORIES}
본 발명은 메모리 분야에 관한 것이다. 특히 STT-MRAM 과 RRAM과 같은 2 상태 저항 변화 메모리뿐만 아니라, 2 상태 저항 변화 메모리를 평가하기 위한 기준 신호를 생성하기 위한 시스템 및 방법에 관한 것이다.
메모리 장치를 높은 저항 상태 혹은 낮은 저항 상태로 만듦(putting)으로써 데이터가 메모리 소자에 저장되는 STT-MRAM/RRAM에서는, 메모리 소자의 상태를 평가하기 위해서 사용되고, 두 상태 RH 와 RL 중심을 나타내는 정확한 기준 전압을 생성하는 것은 어렵다.
현재, 저항 변화가 상태로 저장되는 메모리 소자의 상태를 감지하기 위한 기준 전압/전류를 생성하기 위해서 복합 아날로그 블락(complex analog block)이 사용된다. 그러한 복합 아날로그 블락의 단점은 상당한 공간과 커다란 양의 전력을 요구한다는 것이다.
게다가 그러한 메모리들에서, 메모리의 수율은 일반적으로 리던던시(redundancy)에 의해 개선된다. 특히, 추가적인 메모리 소자들은 하나 혹은 그 이상의 메모리 소자들이 파손되는, 예를 들어, 메모리 소자가 0/1 오류에서의 고착(stuck)으로 인한 결함(defect)이 있는 등의 상황에 대처(cope with)하기 위하여 제공된다.
따라서, 개선된 메모리 배열과 상응하는 메모리 판독 방법들을 위한 여지가 있다.
저항 변화가 상태로 저장되는 메모리 소자의 상태를 감지하기 위한 기준 전압/전류를 생성하기 위해서 상당한 공간과 커다란 양의 전력을 요구한다. 이를 해결하기 위해 본 발명은 메모리 배열과 그에 상응하는 메모리 판독 방법을 제공한다.
본 발명의 실시예들의 목적은 예를 들어 STT-MRAM 및 RRAM과 같은 2 상태 저항 변화 메모리들에 기초한 메모리 소자들에서 정확한 감지(accurate sensing)를 제공하는 것이다.
본 발명의 실시예들의 장점은 전술한 단점들 중 적어도 하나는 해결될 수 있다는 것이다.
상기 목적은 본 발명에 따른 장치와 방법에 의해 달성된다.
본 발명은 어레이 구조(array structure)로 배열된 복수의 메모리 셀(memory cell)들을 포함하는 메모리 배열(memory arrangement)에 관한 것이며, 각각의 메모리 셀은 2 상태 저항 변화 메모리(two state resistance change memory) 소자인 메모리 소자(memory element)를 포함한다.
상기 메모리 배열은 교차하는(crossing) 워드(word) 및 비트(bit) 라인들을 포함하고 각각의 메모리 셀은 워드 라인 및 비트 라인의 상이한 교차점(crossing) 사이에 연결되며, 상기 메모리 셀들은 소스 라인(source line)에 접속가능(connectable)하며,
각각의 비트 라인은 선택된 메모리 소자의 상기 상태를 나타내는 전하(charge representative of the state)를 저장하기 위한 비트 라인 캐패시턴스(capacitance)를 포함하며,
상이한 비트 라인들이지만 동일한 워드 라인 상에 위치한 적어도 2개의 메모리 셀들의 세트(set)가 기준 셀(reference cell)들로 정의되고, 제1 기준 셀은 고저항(high resistance)상태로 설정(set)되고 제2 기준 셀은 저저항(low resistance) 상태가 되며,
상기 기준 셀들이 더 정의된 적어도 상기 비트 라인들은 상기 적어도 2개의 비트 라인들의 상기 비트 라인 캐패시턴스 상에 상기 전하들을 이퀄라이징(equalizing)하기 위한 이퀄라이징 스위치(equalizing switch)에 의해 상호 접속(interconnect)된다.
본 발명의 실시예의 장점은 두 개의 셀들에 기초한 기준 대신에 메모리 블락(memory block)의 평균 기준이 생성된다는 것이다. 후자는 더 신뢰할 수 있는(reliable) 기준 신호를 제공한다.
본 발명의 실시예의 장점은 상기 전하/비트 라인이 상기 평균 전하/비트 라인에 대하여 감지된다는 것인데, 이는 평균화(averaging)가 상기 생성된 기준의 분포(spread)를 현저하게(drastically) 감소시키기 때문이다. 더 많은 수의 비트들/워드에 대해서, 이것은 상기 기준의 신뢰성을 향상시킨다.
본 발명의 실시예의 장점은 높은 면적 효율성(high area efficiency)을 가지면서 저전력 동작(low power operation)이 획득될 수 있다는 것이다.
선택된 메모리 소자의 상기 상태를 나타내는 상기 전하는 상기 선택된 메모리 소자를 통해 전류가 흐를(run) 때 정의될 수 있다. 후자는 상기 비트 라인과 그라운드(graound)사이에 전류가 흐를 때, 예를 들어, 상기 캐패시턴스의 방전(discharge)을 유도(leading)하는 때 일 수 있다.
대안으로서, 상기 후자는 상기 비트 라인과 전압원(voltage source)사이에 전류가 흐를 때일 수 있으며, 이는 상기 캐패시턴스의 충천(charging) 혹은 방전을 야기할 수 있다.
상기 비트 라인 캐패시턴스는 상기 메모리 소자 및 비트 라인 그 자체의 배선(wiring)에 의해 생성될 수 있는 캐패시턴스 일수 있다. 일부의 실시예들에서 또한 명시적인 비트 셀 캐패시터가 존재할 수 있다.
셀들의 수는 2 또는 그보다 높을 수 있다. 일부의 실시예들에서, 일반적으로 사용되는 기준 셀들의 수는 짝수일 수 있고, 따라서 평균은 일반적으로 고저항 상태와 저저항 상태 사이의 중간값(midpoint)과 동일하다. 그럼에도 불구하고, 홀수 개의 기준 셀들을 사용할 때, 모든 기준 셀들의 중간값도 고저항 상태와 저저항 상태의 중간값이 되도록 계량 요소(weighing factor)들이 도입(introduce)될 수 있다.
상기 메모리 배열은 기준 셀들로 정의되는 상기 셀들과는 상이한 선택된 메모리 소자의 상기 상태를 읽기 위한 감지 증폭기(sense amplifier)를 더 포함하며, 상기 감지 증폭기는 상기 비트 라인 캐패시터들 상에 상기 이퀄라이즈된 전하를 기준 신호로 사용하도록 구성되고, 또한, 상기 상태를 읽기 위한 상기 선택된 메모리 소자의 상기 전하를 사용하도록 구성된다.
상기 감지 증폭기는 그러므로 상기 선택된 메모리 소자의 상기 상태를 읽도록 구성된다. 상기 메모리 소자들이 위치된 상기 비트 라인들은 상기 감지 증폭기입력(input)들에 접속 가능(connectable)하고, 따라서, 상기 선택된 메모리 소자를 위한 상기 전하를 감지하기 위해 접속될 수 있다.
상기 기준 셀들로부터 상기 이퀄라이즈된 전하와 결합(combine)되어, 상기 감지 증폭기는 상기 선택된 메모리 소자의 상기 상태를 나타내는 출력(output)을 제공한다.
본 발명의 실시예들의 장점은 4 트랜지스터(transistor) 감지 증폭기들을 사용하여 엣핏치(at-pitch) 감지가 가능해진다는 것이다. 이러한 증폭기들은 극히 작기(ultra small) 때문에, 후자는 면적 최적화에 유리한 결과를 가져온다.
본 발명의 실시예들의 장점은 상기 읽기 동작(read operation)을 하는 동안 일정한 바이어싱(constant biasing)을 제거함으로써 구동 전압(operating voltage)이 감소될 수 있다는 것이다.
본 발명의 실시예들의 장점은 본 발명의 실시예에 따른 시스템들은 기존의DRAM 구조들의 호환 가능(compatible)하다는 것이다. 모든 DRAM 모드(mode)들이 본 발명의 실시예들에 따른 시스템들을 사용하여 실현될 수 있음을 알아야 한다.
상기 이퀄라이징 스위치는 전계 효과 트랜지스터(Field Effect Transistor (FET))를 포함할 수 있다. 상기 FET는 P 또는 N형 MOSFET, 또는, P 및 N MOST를 사용하는 패스게이트(passgate) 일 수 있다. 바람직하게는 상기 스위치는 상기 읽기 사이클(read cycle) 동안 상기 이퀄라이즈된 전하를 누설(leak)해서는 안된다.
상기 메모리 소자들은 STT-MRAM 메모리 소자들 또는 RRAM 메모리 소자들 일 수 있다.
본 발명의 실시예들의 장점은 기존의 DRAM 설계(design)들이 재사용될 수 있을 뿐만 아니라 DDR3-5와 같은 통신 프로토콜(communication protocol)들도 사용될 수 있다는 것이다.
상기 메모리 소자들은 프리 차지 단계(pre-charge phase) 동안에 상기 전원 라인(supply line)을 가지고 상기 메모리 소자들에 선택적(selectively)으로 접촉(contact)하기 위한 선택 스위치(selection switch)를 사용하여 상기 소스 라인에 접속될 수 있다.
본 발명의 실시예들의 장점은 읽힐 셀들뿐만 아니라 상기 기준 셀들이 지속적으로 접속되는 것이 아니라, 프리 차지 단계 동안에만 스위치에 의해서 상기 전원과 그라운드 사이에 접속될 수 있다는 것이다. 후자는 바람직하게는 저전력 동작(low power operation)을 가질 가능성을 가져온다.
전원과 그라운드의 역할이 전환(switch)될 수 있는 상이한 실시예들이 제공될 수 있음을 알아야 한다. 일부의 실시예들에서, 상기 전하는 메모리 소자를 통해 상기 소스 라인으로부터 상기 비트 라인으로 전류가 흐를 때 생성될 수 있다.
따라서 본 발명의 실시예들의 장점은, 상기 메모리 셀들이 활성화(active)되지 않았을 때, 상기 셀들이 단선(disconnect)되어 전류가 흐르지 않고 전력이 절약될 수 있다는 것이다. 바람직하게는 전류는 프리 차지 단계 동안에 상기 메모리 셀들을 통해서만 흐르기 때문에, 풀 스윙 VDD 동적 신호 범위(full swing VDD dynamic signal range)가 획득될 수 있다. 그러므로 상기 전류는 읽기 사이클의 한 단계 동안에만 흐른다. 프리 차지 동안의 상기 스위칭은 상기 기준 셀들을 위한 단일 스위치 및 상기 읽힐 셀을 위한 단일 스위치를 사용하여 수행될 수 있는데, 각각의 스위치는 비트 라인을 상기 감지 증폭기에 연결한다. 그러므로 상기 스위칭은 감지 증폭기당 두 개의 스위치들만 사용하여 수행될 수 있다.
이퀄라이징 동안, 즉, 프리 차지 단계 이후에, 프리 차지 단계 동안 생성된 상기 메모리 셀들의 상기 전하들은 이퀄라이즈된다. 이 단계에서, 상기 메모리 셀들의 상기 전하들은 일반적으로 더 이상 프리 차지되지 않고 상기 접속가능하던 것이 단선된다. 따라서 더 이상 전원과 그라운드 라인 사이에 전류가 흐르지 않는다.
상기 메모리 배열은 사용된 상기 기준 셀들을 동적(dynamically)으로 선택하기 위한 메모리 컨트롤러(controller)를 포함할 수 있다. 또한, 상기 컨트롤러는 상기 구조에 따른 상기 감지 증폭기의 동작뿐만 아니라, 선택 스위치를 통해서 상기 메모리 셀들의 상기 프리 차징(pre-charging)을 제어할 수 있다.
본 발명의 실시예들의 장점은 고착에 빠진(stuck-at) 메모리 소자들을 재사용하여 상기 기준 워드를 재프로그램(reprogram)할 수 있는 가능성 때문에, 상기 유연한(flexible) 기준 선택을 사용하여 높은 수율을 가능하게 할 수 있다는 것이다. 또한, 상기 컨트롤러는 상기 소스 라인, 상기 감시 증폭기의 활성화, 상기 워드 라인들, 비트 라인들의 선택 등에 대한 접속 수단들을 제어할 수 있다.
상기 이퀄라이징 스위치들은 상기 기준 셀들을 포함하는 상기 비트 라인들 보다 더 많이 비트 라인들 사이에 위치될 수 있고, 상기 기준 셀들은 이퀄라이징 스위치들을 통해서 상호 접속된 상기 비트 라인들 내의 셀들이 되도록 선택될 수 있다.
이러한 선택은, 예를 들어, 메모리 컨트롤러 사용하는 것일 수 있고, 또는, 정정 절차(correction procedure) 또는 캘리브레이션(calibration)하는 동안 수행될 수 있다.
본 발명의 실시예들의 장점은 상기 기준 워드에서 단락(short)들과 개방(open)들의 상기 검출(detection)은 기준 워드로서 상기 새로운 워드의 선택을 유도하여 메모리의 블락(block)의 수율을 현저하게 개선할 수 있다는 것이다.
상기 메모리 배열은 각각의 상기 비트 라인들에서 기준 셀들을 포함할 수 있고, 각각의 상기 비트 라인들은 이퀄라이징 스위치들에 의해 다른 비트 라인에 상호접속된다.
상기 메모리 배열은 제1 서브 배열 및 제2 서브 배열을 포함할 수 있고, 각각의 상기 서브 배열들은 멀티플렉서(multiplexer)를 통해 상기 감지 증폭기에 접속되며, 별개의 워드 라인들을 포함하며, 동일한 수의 비트 라인들을 포함하며, 상기 기준 셀들은 주어진 워드 라인에 의해 선택된 하나의 서브 배열 내에 모두 정의/위치되고, 상기 선택된 메모리 소자는 상기 다른 서브 배열 내에 있다.
상기 멀티플렉서는 스위치들의 배열일 수 있다. 상기 멀티플렉서는 아날로그(analog) 멀티플렉서 일 수 있다. 별개의 워드 라인들을 사용하는 것은 컨트롤러가 읽힐 상기 선택된 셀로부터 독립적으로 상기 기준 셀들을 선택하게한다. 본 실시예에서, 상기 비트 라인들은 상기 상이한 서브 배열들을 통해 공유되지 않는다.
상기 메모리 배열은 적어도 제1 및 제2 서브 배열들을 포함할 수 있으며, 각각의 서브 배열은 멀티플렉서를 통해 감지 증폭기에서 접속되며 다른 서브 배열과 워드 라인들을 공유하며,
상기 기준 소자들은 두 개의 비트 라인들에 위치되며, 각각의 비트 라인은 상이한 서브 배열에 속하며, 상기 기준 신호는 상기 상이한 서브 배열들에 위치한 상기 두 개의 비트 라인들에서 이퀄라이즈된 전하에 기초하여 생성되며, 상기 선택된 메모리 소자는 각각의 서브어레이(sub-array)에 위치하고 상기 기준 소자들과는 상이한 비트 라인에 접속된다.
그러므로 상기 전압은 일반적으로 이퀄라이징 스위치들에 의한 전하 재분배(redistribution) 후의 전압이다.
상기 멀티플렉서는 스위치들의 배열일 수 있다. 상기 멀티플렉서는 아날로그 멀티플렉서 일 수 있다. 본 발명의 실시예들의 장점은 공유되는 기준 비트 라인들을 사용하는 상기 메모리 배열은 상기 워드 라인이 활성화(fire)되는 동안에 수행될 수 있기 때문에, 상기 감지 증폭기 사이의 상기 전하들을 공유하는 분리된 멀티플렉싱 사이클을 요구하지 않는다는 것이다. 결과적으로, 그러한 구현(implementation)은 빠른 감지 프로세스(process)를 가져온다.
본 발명의 실시예들의 장점은 작은 BUS폭으로 큰 MUX 사이즈가 획득될 수 있어서 면적 패널티(area penalty)가 최소화된다는 것이다.
본 발명의 실시예들의 장점은 상기 기준 전하를 생성하는데 부가적인 워드 라인이 요구되지 않기 때문에 상기 구현이 전력의 감소를 가져온다는 것이다.
또한, 상기 메모리 배열은 메모리 셀에서 0/1 오류(error)에서의 고착을 검출하기 위한 메모리 컨트롤러를 포함할 수 있으며, 상기 컨트롤러는 기준 셀 목적(purpose)(만)을 위해서, 그리고 0/1 기준 셀들에서의 상기 비고착(non stuck)의 상기 상태를 변경하여 0/1 오류에서의 상기 고착을 포함하는 상기 메모리 셀의 상기 상태를 포함하도록 하기 위해서 0/1 메모리 셀에서의 상기 고착을 저장(reserve)한다. 이런 방법으로, 셀 저장 데이터와 상기 기준 셀 사이의 기능성(functionality)은 교체(interchange)되고, 상기 0/1 메모리 셀에서의 고착은 메모리 셀이 아닌 기준 셀로서 여전히 사용될 수 있다.
멀티플렉서는 상기 메모리 배열의 비트 라인들을 따라 메모리 소자들을 멀티플렉싱하기 위해서 사용되며, 상기 멀티플렉서는 상기 선택된 메모리 소자의 비트 라인 전위(potential)를 선택하고, 상응하는(corresponding) 전하를 상기 감지 증폭기에 전송하기 위해 배열된다. 또한 상기 컨트롤러는 일반적으로 상기 멀티플렉서를 제어한다.
상기 멀티플렉싱 원리는 멀티플렉싱 수가 2 또는 그 이상일 때에도 적용될 수 있다. 상기 멀티플렉싱 수는 본 발명의 실시예들의 제한 요소가 아니다.
멀티플렉서는 상기 메모리 배열의 비트 라인들을 따라 메모리 소자들을 멀티플렉싱하기 위해서 사용되며, 상기 멀티플렉서는 상기 기준 신호의 비트 라인 전위를 선택하고 상응하는 전하를 감지 증폭기에 전송하기 위해서 배열된다.
상기 메모리 배열은 워드 라인을 따라 메모리 셀들에서 n비트(n-bit) 워드(word)를 기준으로 사용하기에 적합할 수 있으며, 상기 시스템은 기준으로 사용된 상기 n비트 워드를 동적으로 변경하기 위한 메모리 컨트롤러를 포함한다.
상기 비트 라인 전위(potential)는 전송 스위치(transfer switch)에 의해 상기 감지 증폭기에 전송될 수 있다. 상기 전송 스위치들, 상기 선택 스위치들, 상기 멀티플렉서에서의 상기 스위치들, 및/또는 상기 이퀄라이징 스위치는 어느 하나의 전송 게이트(transmission gate), -PFET 또는 NFET인-, 일 수 있다.
또한 본 발명은 메모리 배열 내의 2 상태 저항 변화 메모리 소자의 상태를 감지하는 방법에 관한 것으로, 상기 방법은
제1 기준 셀은 고저항 상태이고 제2 기준 셀은 저저항 변화 상태인, 상이한 비트 라인들에 위치된 두 개의 기준 셀들의 적어도 한 세트를 선택하는 단계, 및
기준으로 사용될 수 있는 이퀄라이즈 된 전하를 획득하기 위해, 상기 기준 셀들을 포함하는 상기 비트 라인들을 이퀄라징하는 단계, 및
상태가 감지될 상기 메모리 배열에서 메모리 소자를 선택하여 상기 비트 라인에서 감지 전하(sensing charge)를 생성하는 단계,
상기 2 상태 저항 변화 메모리 소자의 상태를 유도(derive)하도록 상기 기준 이퀄라이즈된 전하의 함수(function)로 상기 감지 전하를 평가(evaluating)하는 단계
를 포함한다.
적어도 두 개의 기준 셀들을 선택하는 것은 상기 선택 스위치를 활성화 하고 상기 비트 라인을 충전(charging)하는 것을 의미할 수 있다. 상술 및 후술 하는 바와 같이, 상기 기준 셀은 읽기 단계에 앞서, 설정(set) 단계 또는 쓰기(write) 단계 동안 고저항 상태로 설정될 수 있고, 두 번째 기준 셀은 읽기 단계에 앞서 설정 단계 또는 쓰기 단계 동안에 저저항 상태로 설정될 수 있다.
전하를 이퀄라이징하는 것을 언급할 때, 이는 상기 선택 스위치를 닫음으로써 상기 프리 차지 동작(pre-charge action) 동안 생성된 상기 기준 셀들의 상기 전하의 이퀄리제이션(equalization)을 말한다.
감지될 상기 메모리 소자를 선택하는 것은 상기 첫 번째 선택과 동시에, 즉, 상기 적어도 두 개의 기준 셀들의 상기 선택하는 것과 동시에 수행될 수 있음을 알아야 한다.
상기 기준 이퀄라이즈된 전하의 함수로 상기 감지 증폭기에서 상기 감지 전하를 평가하는 것은 상기 감지 증폭기에 의해 상기 기준 전하 및 상기 감지된 전하를 비교하는 것일 수 있다.
일 실시예에서, 상기 방법은 하나의 워드 라인에서 복수의 기준 셀들을 이퀄라이징하는 것 및 멀티플렉서를 통해 상기 감지 증폭기에 상기 이퀄라이즈된 전하를 제공하는 것 및 다른 워드 라인에서 메모리 소자를 선택하는 것 및 전하를 감지하는 것 및 상기 감지 전하를 평가하기 위해 상기 이퀄라이즈된 전하와 상기 감지 전하가 비교될 수 있도록, 상기 감지 증폭기에 별도의(separate) 멀티플렉서를 통해 상기 상응하는 감지 전하를 제공하는 것을 포함한다.
일 실시예에서, 상기 방법은 이퀄라이즈된 전하(charge)를 생성하기 위해 상이한 서브 배열들에 위치된 복수의 기준 셀들의 전하를 이퀄라이징 하는 것, 및 상기 서브 배열들 중 하나에 메모리 소자들을 위해 전하를 감지하는 것, 및 상기 구체적인 서브 배열의 감지 증폭기에서 상기 이퀄라이즈된 전하(charge)와 상기 감지 전하를 비교하는 것을 포함한다.
또한 본 발명은 상기 메모리 배열에 저장된 데이터를 저장 및/또는 판독하기 위하여 상술된 바와 같은 메모리 배열의 상기 사용에 관한 것이다. 이와 같은, 저장 및/또는 데이터의 판독은 통상의 기술자에게 공지되어있다.
본 발명의 특정한 그리고 바람직한 양태들은 첨부한 독립항 및 종속항에 기재되어있다. 상기 종속항의 특징들은 상기 독립항들의 특징들 및 다른 종속항들의 특징들과 적절하게 결합될 수 있고, 단순히 상기 청구항들에 명시적으로 기재된 것만은 아니다.
본 발명의 이러한 그리고 다른 양태들은 이하에서 설명되는 실시예(들)을 참조하여 설명될 것이고, 명백해 질 것이다.
도 1은 본 발명에 따른 실시예들에서 제공되는 전하 공유의 원리를 도시한다.
도 2는 본 발명의 실시예에 따른 메모리 배열의 구현의 제1 예를 도시한다.
도 3은 본 발명의 실시예들에 사용될 수 있는 예시적인 감지 증폭기를 나타낸다.
도 4는 본 발명의 실시예에 따른 메모리 배열의 구현의 제2 예를 도시한다.
도 5는 본 발명의 실시예에 따른 메모리 배열의 구현의 제3 예를 도시한다.
도 6 및 도 7은 본 발명의 실시예에 사용될 수 있는 전하 공유의 다른 예들을 도시한다.
도 8은 임의의 워드가 기준을 생성하기 위해 사용될 수 있는 행(row)에서 가변 기준 워드(variable reference word)를 사용하는 원리를 도시한다.
도 9는 일반적인(typical) 메모리 핸드쉐이크(handshake)와 메모리 컨트롤러(controller)를 도시한다.
도 10은 기준 워드의 일부로 소자에서의 고착(stuck)을 재이용(reuse)함으로써 수정(rectification) 및 데이터에서 결함(fault) 검출(detection)에서의 고착을 도시한다.
도 11은 읽기 동작(read operation) 동안의 프리 차지 이퀄라이저(pre-charge equalizer)의 재사용을 도시한다.
상기 도면들은 단지 개략도일 뿐이고 비제한적이다(non-limitting). 도면들에서, 상기 소자들의 일부의 크기는 설명의 목적을 위해 과장될 수 있고 정확한 규모(on scale)로 도시되지 않을 수 있다.
청구항들에서 임의의 참조 부호(reference sign)들은 범위를 제한하는 것으로 해석되어서는 안된다.
상이한 도면들에서, 동일한 참조 부호들은 동일한 또는 유사한 요소들을 나타낸다.
본 발명은 특정한 실시예들에 관하여, 그리고 일정한 도면들을 참조하여 설명될 것이지만, 본 발명은 이에 한정되지 않고 청구항에 의해서만 한정된다. 도면들은 단지 개략도일 뿐이고 비제한적이다(non-limitting). 도면들에서, 상기 소자들의 일부의 크기는 설명의 목적을 위해 과장될 수 있고 정확한 규모(on scale)로 도시되지 않을 수 있다. 치수(dimension)들 및 상대 치수들은 본 발명의 실시(practice)에 대한 실제 감축(actual reduction)에 대응하지 않는다.
또한, 상세한 설명 및 청구항에서 제1, 제2 등의 용어들은 유사한 요소들 간의 구별을 위해서 사용되는 것이고 시간적으로, 공간적으로, 서열적으로 또는 임의의 다른 방식으로 순서(sequence)를 설명하기 위한 것은 아니다. 이렇게 사용된 용어들은 적절한 상황하에서 교환가능하고 여기서 기재된 본 발명의 실시예들은 여기에 기재되거나 도시된 것과는 다른 순서들로 동작할 수 있는 것으로 이해되어야 한다.
또한, 상세한 설명 및 청구항들에서 상부(top), 하부(under) 등의 용어들은 설명의 목적을 위해 사용되고 반드시 상대적인 위치들을 설명하기 위해 사용되는 것은 아니다. 이렇게 사용된 용어들은 적절한 상황하에서 교환가능하고 여기서 기재된 본 발명의 실시예들은 여기에 기재되거나 도시된 것과는 다른 방향들로 동작할 수 있는 것으로 이해되어야 한다.
청구항들에서 사용되는 용어 "포함하는"은 그 뒤에 열거된 수단들에 제한되는 것으로 해석되어서는 안되는 점에 유의해야 하며, 다른 요소들이나 단계들을 배제하지는 않는다. 따라서 언급된 특징들, 정수(integer)들, 단계들 또는 구성요소들의 존재를 명시하는 것으로 해석되지만, 하나 이상의 다른 특징들, 정수(integer)들, 단계들 또는 구성요소들 또는 이들의 그룹의 부가나 존재를 배제하지는 않는다. 그러므로 "수단들 A 및 B를 포함하는 장치"라는 표현의 범위는 단지 구성요소 A 및 B만으로 이루어진 장치로 제한되어서는 안된다. 본 발명과 관련하여 장치의 단지 유의미한(relevant) 구성요소들이 A 및 B라는 것을 의미한다.
본 명세서를 전체에 걸쳐 "일 실시예" 또는 "실시예"에 대한 언급은 실시예와 관련되어 설명되는 특정한 특징(feature), 구조(structure) 또는 특성(characteristic)이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸친 다양한 곳에서 "일 실시예에서" 또는 "실시예에서"라는 어구의 출현은 반드시 동일한 실시예를 언급하는 것은 아니지만 그럴 수도 있다. 또한, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 본 개시(disclosure)로부터 통상의 기술자에게 명백한 것과 같이 임의의 적절한 방식으로 결합될 수 있다.
유사하게, 본 발명의 예시적인 실시예들의 설명에서, 본 발명의 다양한 특징들은, 개시(disclosure) 간소화(streamlining)의 목적을 위해서 그리고 하나 이상의 다양한 발명적 양태(aspect)들의 이해를 돕기 위해서, 때때로 단일한 실시예, 도면, 또는 설명으로 같이 그룹화되는 것으로 인식되어야 한다. 그러나 이러한 개시의 방법은 청구된 발명이 각각의 청구항에 명확하게 언급된 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로 해석되어서는 안된다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 발명적 양태들은 하나의 앞서 개시된 실시예의 모든 특징들보다 적다. 따라서 상세한 설명에 이어지는 청구항들은 이로써 명확하게 이 상세한 설명에 포함되며, 각각의 청구항은 본 발명의 별개의 실시예로서 독자적이다.
또한, 여기에 설명된 일부 실시예들이 일부 특징들은 포함하고 다른 실시예들에 포함된 다른 특징들은 포함하지 않지만, 상이한 실시예들의 특징의 조합들은 본 발명의 범위 내에 있음을 의미하고, 통상의 기술자들에 의해 이해되는 바와 같이 상이한 실시예들을 형성하는 것을 의미한다. 예를 들어, 이하의 청구항에서, 청구된 실시예들은 어느 것이든 임의의 조합으로 사용될 수 있다.
본 명세서에 제공된 설명에서, 다수의 특정 세부사항들이 설명된다. 그러나, 본 발명의 실시예들은 이러한 특정 세부사항들 없이 실시될 수 있는 것으로 이해된다. 다른 예들에서, 널리 알려진 방법들, 구조들 및 기술들은 본 설명의 이해를 모호하지 않게 하기 위해 상세하게 보여지지 않았다.
설명의 용이함을 위해, 메모리 배열은 행(row)들과 열(columns)들로 논리적으로 구성된 메모리 소자들의 세트(set)로서 도시될 것이다. 본 설명 전체에 걸쳐, "수평(horizontal)" 및 "수직(vertical)"(각각 용어 "행" 및 "열"에 관련된)이라는 용어들은 좌표 시스템을 제공하고 단지 설명의 용이성을 위해서 사용된다. 이 용어들은 장치의 실제 물리적인 방향을 언급할 필요는 없지만 그럴 수도 있다. 또한, "열" 및 "행"이라는 용어들은 함께 링크(link)된 어레이 소자들의 세트들을 설명하는데 사용된다. 링킹(linking)은 행 및 열의 카테시안(Cartesian) 배열의 형태일 수 있지만, 본 발명은 이에 한정되지 않는다. 통상의 기술자들에게 이해될 것과 같이, 열들 및 행들은 쉽게 교체(interchange)될 수 있고, 본 개시에서 이들 용어들은 교체가능할 것이 의도된다. 또한, 비카테시안(non-Cartesian) 배열들이 구성될 수 있고, 본 발명의 범위 내에 포함된다. 따라서 "행" 및 "열"이라는 용어들은 넓게 해석되어야 한다. 이 넓은 해석을 용이하게 하기 위해 청구항들은 논리적으로 열들과 행들로 구성된다. 이것은 ...의 집합들이 위상학적으로(topologically) 선형 교차 방식으로 함께 링크되는 것을 의미하지만, 물리적 또는 지형적 배열이 그러할 필요는 없다. 예를 들어, 행들은 원(circle)들일 수 있고, 열들은 원들의 반경(radius)일 수 있으며, 원들과 반경들은 본 발명에서 "논리적으로 구성된" 행들과 열들로 기술된다. 또한, 예를 들어 워드 라인 및 비트 라인과 같은 다양한 라인들의 특정 명칭들은 특정한 기능을 나타내고 설명을 용이하게 하기 위해 사용되는 일반적인 명칭들이며, 이러한 특정 단어들의 선택은 본 발명을 어떤 방법으로도 제한하려는 것은 아니다. 모든 이들 용어들은 설명되는 특정 구조의 이해를 돕기 위해서만 사용되며, 본 발명을 제한하려는 것은 아니다.
제1 양태에서, 본 발명은 2 상태 저항 변화 메모리 소자(two state resistance change memory element)들에 기초한 메모리 셀(memory cell)들을 위한 메모리 배열(memory arrangement)과 관련된 것이다. 그러한 메모리 셀들은 일반적으로 어레이 구조(array structure)로 배열되고 교차하는(crossing) 워드 라인(word line)들과 비트 라인(bit line)들을 포함한다. 설명의 용이성을 위해, 워드 라인들은 수평방향 라인들로, 비트 라인들은 수직 방향 라인들로 도시될 것이지만, 상술한 바와 같이 다른 방향들 또한 가능하다. 각각의 메모리 셀은 교차하는 워드 및 비트라 라인 사이에 접속(connect)된다. 메모리 셀들은 또한 소스 라인(source line)에 접속된다. 일반적으로, 워드 라인은 읽기 동작(read-operation) 동안에 전원 전류(supply current)에 접속된다. 일부 실시예들에서, 비트 라인은 워드 라인이 어써트(assert)되기 전에 VDD의 알려진 전원 전압으로 프리 차지(per-charge)된다. 일부 실시예들에서, 비트 라인 캐패시터(bit-line capacitor)를 통해 저장된 전하는 방전(discharge)되고 전류는 메모리 소자(RH 또는 RL)의 상태에 의존할 것이고, 이 전류(IH 또는 IL)는 비트 라인으로부터 소스 라인으로 흐를 것이다. 일부의 실시예에서, 다른 알려진 전원 전압이 사용되고, 비트 라인 캐패시터는 더 충전될 수 있다.
각각의 비트 라인은 선택된 메모리 소자의 상태를 나타내는 전하(charge representative of the state)를 저장하기 위한 비트 라인 캐피시턴스 Cb를 포함한다. 일부 실시예들에서, 비트 라인 캐패시턴스 상의 전하는 비트 라인으로부터 소스 라인으로 또는 그라운드(ground)로 전류가 흐를 때 방전되고 상태 즉, 메모리 소자의 저항에 의해 영향을 받는다. 일부의 실시예들에서 비트 라인 캐패시턴스 상의 전하는 비트 라인으로부터 소스 라인으로 전류가 흐를 때 충전된다. 따라서 소스 라인은 미리 결정된(predetermined) 전압에 접속될 수 있다. 비트 라인 캐패시턴스는 열(column)당 동일한 수의 셀들의 어레이에 걸쳐 동일하게 유지된다는 것을 알아야 한다. 방전이 언급될 때, 이것은 캐패시턴스 상의 전하가 완전히 사라지는 것이 아니라 전하의 재분배(redistribution)가 발생할 것이며 메모리 소자의 상태를 나타내는 캐패시터 상에 잔류 전하(residual charge)가 남아 있을 것이라는 것을 알아야 한다.
메모리 셀들은 2 상태 저항 변화 메모리 소자인 메모리 소자들을 포함한다. 이러한 소자들은, 저항 변화가 상태로 저장된다. 일반적으로 이러한 셀들은 종종 고상태(high state) 및 저상태(low state)로 언급되는 2개의 가능한 상태를 가진다. 이하에서 이러한 상태들은, 적절한 곳에서, RH 및 RL로 표시될 것이다. 본 발명의 실시예들의 장점은 메모리 소자들이 고상태 또는 저상태에 있는지를 평가하기 위한 정확한 기준 신호(reference signal)를 제공할 수 있는 시스템들 및 장치들이 제공된다는 것이다. 기준 신호가 더 정확할수록 메모리가 더 정확하게 읽힐 수 있다.
상이한 비트 라인들에 위치된, 예를 들어 기준 셀(reference cell)들로 선택된, 적어도 두 개의 메모리 셀들이 정의된다. 이에 따라 제1 기준 셀은 고저항 변화 모드(high resistance change mode)로 설정(set)되는 반면, 제2 기준 셀은 저저항 변화 모드(low resistance change mode )로 설정된다.
기준 셀들은 원칙적으로 임의의 상태(state)로 설정가능한(settable) 메모리 셀에 대응하지만, 기준 셀들로 사용될 목적으로, 이러한 셀들은 프리 차지 단계(pre-charge phase) 동안에 "감지된" 것이 될 평균 전하(average charge)가 고상태 및 저상태의 평균이 되도록 미리 설정된다. 만약 예를 들어 두 개의 셀들이 이용된다면, 일반적으로 하나의 셀은 고상태로 하나는 저상태로 설정되어, 이퀄리제이션(equalization)은 고상태 및 저상태의 평균이 도출되도록 한다. 따라서, 메모리 배열은 프리 차지에 전에 특정한 상태에 놓인다.
본 발명의 실시예들에 따르면, 적어도 두 개의 기준 셀들이 위치된 적어도 상기 비트 라인들은, 기준 셀들이 판독(read out) 될 때, 상기 적어도 두 개의 비트 라인들의 비트 라인 캐패시터들 상의 전하를 이퀄라이징하기 위한 이퀄라이징 스위치를 사용하여 접속된다.
만약 QH 및 QL이 캐패시턴스 Cb에서 IH 및 IL에 의해 각각 정의된 전하라면, 이퀄라이징 스위치를 통한 전하 공유(sharing) 후에, 각각의 캐패시턴스 상의 유효 전하(effective charge)는 "Cbl x Vdd - 0,5 x (QH + QL)"가 되는데, 여기서 Vdd는 프리 차지 전압이다.
"Cbl x Vdd - 0,5 x (QH + QL)"의 결과 전하가 어레이에서 메모리 배열의 저항 상태를 감지하는 기준으로 사용된다. 본 발명의 실시예들에 따르면, 기준 신호는 그러므로 적어도 두 개의, 바람직하게는 이웃하는, 기준 소자들을 통해 생성되며, 그 중의 하나는 고저항(high resistance) RH를 가지도록 설정되고, 그 중 다른 하나는 저저항(low resistance) 상태 RL을 가지도록 설정된다. 캐패시터의 방전이 사용되는 구성을 위해 예시들이 주어졌지만, 캐패시터의 충천이 사용될 때에도 동일한 추론(reasoning)이 적용 가능한 준용(mutates mutandis)이 될 수 있음이 이해될 것이다.
상이한 다른 메모리 소자들의 상태를 감지하기 위해서, 유효 이퀄라이즈된 전하(effective equalized charge)와 동일하거나 이에 기초한 기준 신호를 사용하는 감지 증폭기(sensing amplifier)가 사용될 수 있다.
감지 증폭기는 그러므로 선택된 메모리 소자를 읽도록(read) 구성된다. 메모리 소자가 위치하는 비트 라인들은 감지 증폭기의 입력(input)들에 접속가능하며, 따라서, 선택된 메모리 소자를 위한 전하를 감지하기 위해 접속될 수 있다. 기준 셀들로부터 이퀄라이즈된 전하를 결합되어, 감지 증폭기는 메모리 소자의 상태를 나타내는 출력을 제공한다.
이퀄라이징 스위치는 예를 들어, PFET 또는 NFET인 전송 게이트(transmission gate)로 설계(design)될 수 있다. 바람직한 실시예들에서, 이퀄라이징 스위치는 NFET 일 수 있다.
예시로서, 본 발명의 실시예가 이에 한정되는 것은 아니며, 본 발명의 실시예들의 추가적인 표준(standard) 및 선택적인 특징들 및 장점들은 이제 더 논의될 것이다.
예를 들어, 기준화(referencing)를 구현하기 위한 전하 공유의 원리가 도 1에 도시되어 있다. 도 1은 메모리 배열의 일부를 도시한다. 시스템은 단일 워드 라인(WL(1)) 상에 위치된 두 개의 메모리 셀들 모두가 전원 전압 V에서 비트 라인(BL)에 접속되어 있는 것을 도시한다. 두 개의 메모리 셀들은 기준 셀들로 선택된다. 셀들은 고저항 변화 상태(high resistance change state) 및 저저항 변화 상태(low resistance change state)로 설정된다. 비트 라인들에서 비트 라인 캐패시터(Cb)가 존재하고, 프리 차지된 단계 동안에 생성되는 전하가 저장된다. 도 1의 좌측에서, 이퀄라이징 스위가 존재하지 않는 상황이 도시되어 있다. 고저항 변화 상태인 셀에 대해, 비트 라인으로부터 소스 라인으로 흐르는 결과 전류는 IH이고 비트 라인 캐패시터로부터 방전되는 상응하는 전하는 QH인 반면, 저저항 변화 상태의 셀에 대해서는, 비트 라인으로부터 소스 라인으로 흐르는 결과 전류는 IL이고, 비트 라인 캐패시터로부터 방전되는 상응하는 전하는 QL이다. 도 1의 우측에서, 본 발명의 실시예들에 따르면 기준 셀이 위치되는 두 개의 비트 라인들 사이에 이퀄라이징 스위치가 위치되는 상황이 도시된다. 이는 비트 라인 캐패시터들에 "Cbl x Vdd - 0,5 x (QH + QL)"의 전하를 발생시키며, 이는 예를 들어, 감지 증폭기와 같은 감지 수단에 의해 기준 신호로 사용된다.
도 2는 본 발명의 실시예에 따른 오픈(open) 비트 라인 구조(architecture)의 구현이다. 메모리 배열은 짝수의 비트 라인들(열들)을 포함한다. 워드 라인 WL[0]은 워드 라인을 읽기 위해 활성화(fire) 된다. 각각의 개별적인 메모리 소자들의 상태는 비트 라인 캐패시턴스로부터 전하의 방전을 야기한다. 따라서 슬라이스(slice) 0에 의해 표시된 부분으로부터의 워드는 WL[0]을 어써팅(asserting)함으로써 읽히지만, 적절하게 엑세스(access)하기 위해, 이퀄라이징 신호 및 미리 결정된(predetermined) 메모리 상태를 가지고 기준 셀들이 위치된 워드 라인에 대응하는 기준 워드 라인(RWL[1])을 어써팅함으로써 슬라이스 1에서 생성된 기준이 사용된다. 이퀄라이징 신호는 도 1에 도시된 바와 같이 전하 공유를 야기함으로써, 각각의 비트 라인들을 위한 결과적인 기준 신호(resulting reference signal)는 "Cbl x Vdd - 0,5 x (QH + QL)"가 된다. 도시된 예에서, 모든 메모리 소자들은 기준 소자들로 사용하도록 선택되며, 따라서 기준 워드 라인(reference word line)의 데이터는 사용되는 RH 및 RL 상태 소자들의 수(슬라이스 0의 워드 라인에서 평가될 소자들의 수와 동일한)와 동일하다. 이퀄라이징 스위치는 제1 및 제2 비트 라인에서만 보여지지만, 일반적으로 모든 비트 라인들에 적용될 수 있다. 도시된 예에서, 트랜지스터들(T1 및 T2)은 NFET를 사용하여 구현된 이퀄라이징 스위치들이다. 만약 이것들이 PFET로 구현된다면, 이퀄라이징 신호의 극성은 액티브 로우(active-low)가 될 것이다. 그러므로 이퀄라이징 신호(EQ(1))는 비트 라인마다 축적된(deposited) 유효 전하를 평균 내기(average out) 위해서, 슬라이스 1을 가로질러 전하를 공유하는데 사용된다. 도 2의 예에 도시된 시스템은 대칭적(symmetrical)이고, 만약 슬라이스 1에서 임의의 열이 읽힌다면, 기준 신호는 슬라이스 0에서 생성될 수 있다. 본 발명은 이에 한정되지 않고 또한 비대칭적인(asymmetric) 배열도 사용될 수 있으며, 오로지 슬라이스들 중 하나에서 기준 소자들이 아닌 메모리 소자들만이 있으며, 다른 슬라이스는 순수하게 기준 신호 생성 소자로 사용된다는 것을 알아야 한다. 본 발명의 실시예들에 따르면, 어레이에서 임의의 행은 기준 워드 라인(RWL)로 사용될 수 있음을 알아야 한다. 메모리 배열은 예를 들어, 메모리의 수명(life) 동안에 기준 행(reference row)을 동적으로 할당(assigning)하기 위한 메모리 컨트롤러(controller)를 포함할 수 있다.
본 발명의 실시예에서, 메모리 셀의 내용의 분석은, 예를 들어, 감지 증폭기와 같은 감지 수단들에서 수행된다. 완전을 기하기 위해서, 감지 증폭기의 일 예시가 도 3에 도시되어 있지만, 기준 신호의 함수로서 신호를 평가하도록 하는 임의의 감지수단이 사용될 수 있다.
여전히 도 2를 참조하면, 32비트 배열에 적용되는 전하 평균화(averaging) 원리가 아래에 논의될 것이다. 만약 예를 들어, 도 2에서 오픈 비트 라인 구조를 위한 워드에 32비트들이 있다면, 상황은 다음과 같을 수 있다. : 만약 모든 기준 셀 상태들이 정확히 매치(match)되고 32 비트 라인 상에 유효 전하가 "32 x [Cbl x Vdd - 0,5 x (QH + QL)]"로 계산(calculate)될 수 있고, 이는 비트 라인당 전하가 "32 x [Cbl x Vdd - 0,5 x (QH + QL)]/32"가 되는 결과를 가져온다. 이 경우에 모든 비트 라인들을 통틀어 평균화가 행해짐을 알 수 있고, 따라서 실시예에 따라, 적어도 두 셀들에서 전하가 이퀄라이즈 되지만, 두 셀들 이상에서 이퀄라이즈 될 수도 있다. 바람직하게는 이것은 고저항 상태 및 저저항 상태에 있는 셀들의 쌍(couple)들에서 수행될 수 있지만, 대안으로서, 저저항 상태에 비해 고저항 상태를 가지는 상이한 수의 기준 셀들이 사용되는 기준 셀들을 위해서 행해질 수도 있는데, 이를 위해 그러한 상이한 수들에 대하여 이퀄라이징이 보상(compensate)을 제공해야 한다. 또한 32 비트 라인 예시에서, 만약 기준 셀들 중 하나에 미스매치(mismatch)가 생긴다면, 예를 들어 기준 셀 저항들 중 하나가 RH에서 (RH+ΔRH)로 변하면, 이 결과들은 (QH-ΔQH)로 쓰여지는 전하 변화를 야기한다. 이퀄리제이션을 하면 32비트 라인들 상의 전체 전하는 아래와 같다.
Qtotal = 32xCblVdd- (15×QH + QH-ΔQH +16×QL)
Qtotal = 32xCblVdd- (16×QH -ΔQH +16×QL)
이것은 CblVdd -[0.5×(QH+QL) -ΔQH/32]로 셀당 평균 전하 변화를 야기한다. 비트 라인 당 전하에서 유효 오차(effective error)는 ±ΔQHL/N이고, 여기서 N은 행(ROW)에서의 기준 셀들의 수이며, ±ΔQHL은 개별 기준 셀의 상태 저항의 변화로 인해 축적된(deposited) 전하의 변화를 나타낸다. 그러므로 오차는 사용된 기준 셀들의 수와 동등한 인자(factor)에 의해 감소된다.
본 발명의 실시예들의 장점은 메모리 배열이 단순한 설계(design)를 따르고 아날로그 기준화(referencing)를 요구하지 않는다는 것이다. 이것은 입력 출력 트랜지스터들과 더 높은 전원(supply)들의 필요를 방지한다. 게다가 기준화 시스템/방법이 단순화된다. 기준들이 평균화되기 때문에, 정확도가 증가한다. DRAM에 비교할만한, 멀티플렉싱(multiplexing) 없는 엣 피치(at-pitch) 감지 증폭기들이 가능하다는 것을 알아야 한다. 특정 배열은 두 배의 엑세스 전력(access power)을 요구하는데, 이하에 설명되는 일부의 실시예들은 그렇지 않다.
도 4에서 멀티플렉싱이 사용되는 구현의 일 실시예가 도시되어 있다. 후자는 판독(read out)될 상이한 비트 라인들을 위한 단일 감지 수단을 사용할 수 있기 때문에 유리하다. 상이한 감지 증폭기들이 멀티플렉서(multiplexer)에 의해 기준 메모리 셀들 및 판독될 메모리 셀들의 상이한 비트 라인들에 접속되는 단일 감지 증폭기에 의해 대체(replace)된다는 점을 제외하고는, 도 2에서 도시된 배열과 유사한 메모리 배열이 도시된다. 도시된 구현은 두 개의 멀티플렉서들을 요구한다.
도 4에 도시된 배열에서, Δt 시간 동안 슬라이스-1의 모든 비트 라인들은 방전되고 이퀄라이즈 되어서, 기준 신호를 생성한다. 멀티플렉서를 활성화(enabling)하기 전에, 모든 이퀄라이저(equalizer)들은 워드 라인을 따라 스위치가 오프(off)되어, 기준 비트 라인당 각각의 전하를 고립(isolate)시킨다. 기준 전하는 단일한 비트 라인의 진정한(ture) 감지를 보장하는 EMUX[1]를 활성화함으로써, 예를 들어, 도 3에서 도시된 감지 증폭기 내부 노드(node)들(IO/IOB)과 같은, 감지 수단들과 공유된다. 상이한 라인들을 위한 대응되는 신호들은 또한 도 4에 도시되어 있다. 상부 슬라이드(slide)에서, 소스 라인 및 워드 라인(WL[0])은 Δt 시간 동안 감지될 셀을 선택하기 위해 구동(drive)된다. 슬라이드 0에서 어떤 기준 신호들도 측정되지 않기 때문에, 이퀄라이징 신호(EQ[0])는 적용되지 않는다(기준 측정들은 슬라이스 1에서 수행된다). 슬라이스 1에서, 기준 워드 라인(WL[1], 또는 WLR[1]로도 언급됨)과 이퀄라이징 신호는 Δt 시간동안 구동되어, 기준 소자들을 통해 전하를 공유할 수 있도록 한다. 그 후 시간 Δt1 동안에, 전하는 감지 수단들과 기준 비트 라인 노드들 사이에 공유되어, 적절한 기준 신호를 감지 수단들에 제공하도록 한다. 그 다음에, 감지 수단들은 슬라이스 0에서 관심 있는 메모리 소자의 상태를 감지한다.
대체 실시예에서, 닫힌(closed) 비트 라인 멀티플렉싱 구현이 설명된다. 이것의 예시는 도 5에 도시되어있다. 메모리 배열은 감지에 적합한데, 메모리 소자의 두 개의 서브 배열(sub-arrangement)들이 각각의 서브 배열들이 상이한 비트 라인들을 가지도록 배열되어 제공되지만, 이들은 워드 라인들을 공유한다. 각각의 서브 배열은 별개의 멀티플렉서를 가지고, 이들 각각의 서브 배열들에서 감지될 메모리 소자들 및 기준 메모리 소자들이 존재한다. 도시된 실시예에서, 기준이 두 개의 비트들을 감지하기 위해 두 개의 기준 열(reference column) 셀들로부터 생성된다. 각각의 기준 열(기준 소자가 위치된 비트 라인)은 상이한 서브 배열에 속하지만, 기준 열들은 이퀄라이징 스위치를 사용하여 전하를 공유한다. 본 실시예에서, 기준 워드 라인(RWL)이 기준 전하를 생성하도록 요구하지 않기 때문에 유효 전력(effective power)은 감소(reduce)된다(기준 소자들은 측정될 메모리 셀들이 위치된 워드 라인 상에 위치된다). 두 개의 기준 비트 라인들(RBL[0] 및 RBL[1])은 멀티플렉서 당 기준을 생성하기 위해서 사용되는 기준 비트 라인들인데, 전하의 평균화는 두 개의 기준 비트 라인들(RBL) 사이에(또는 더 많은 기준 비트 라인들이 모든 기준 비트 라인들(RBL)사이에서 사용되는 경우) 이퀄라이저(equalize) 트랜지스터들을 부가함으로써 달성될 수 있다. 동작 중에, 기준 셀로 읽혀질 메모리 셀들에 대해, 워드 라인은 전하 생성을 야기하는 시간 동안에 활성화(fire)된다. 동시에 이퀄라이징 스위치는 기준 셀들의 비트 라인들을 위해 전하 공유가 발생하도록 동작된다. 그 후에, 감지 수단들이 시작(initiate)되어, 메모리 셀들의 감지가 기준 신호의 함수로서 평가되도록 한다. 워드 라인이 활성화되는 동안에 수행될 수 있기 때문에, 기준 셀들에서 전하를 공유하기 위해 별개의 사이클(cycle)이 요구되지 않는데, 이것이 도 4에 도시된 시스템에 비해 빠른 시스템을 야기한다.
또한 예시로서, 대안(도 1과 비교된) 메모리 배열이 도 6에 도시되는데, 여기서는 소스 라인을 통한 프리 차징(precharging)이 수행된다. 후자는 감지 전류를 인가(apply)하는 대신에 비트 라인 당 전압을 구현함으로써 획득된다. 프리 차징은 전압 Vdd를 사용하여 수행될 수 있는데, 그 결과 추가적인 전하 Cs*Vdd가 캐패시터 상에 나타난다. 초기 전하는 Vdd 또는 Vss로 범위를 최대화하도록 초기 전하 Cs*Vdd를 일치할 수 있지만, 이와 상이할 수 있다는 것을 알아야 한다. 그 결과 전하는 VDD로부터의 소스 라인 방전 및 저항 소자들의 저항에 의해 유도되는 전하의 조합이 되고, 그 결과는 아래와 같다.
Figure 112017025507708-pat00001
도 7에 도시된 바와 같은 다른 배열에서, 소스 라인으로부터 비트 라인의 충전이 수행된다. 그 결과 전하는 기준 소자들의 저항에 의해 축적된 전하로, 다음과 같다.
Figure 112017025507708-pat00002
.
예시 로서, 본 발명의 실시예가 이에 제한되는 것은 아니며, 이퀄라이저의 평균화 효과는 더 상세하게 연구되었다.
이 연구에서, 동일한 수의 RH 및 RL 상태 STT-MRAM 셀들이 기준 메모리 소자들에서 사용되었다. 1 쌍과 비교하여 4 쌍(pair)들이 평균화될 때, RH 감지 분포(sensing spread)에서 14% 감소(reduction)가 획득되었고, RL 감지 분포에서 17% 감소되었음이 나타났다. 모든 기준 셀들을 평균화하는 것은 기준의 분포를 향상시키고 실제로 수율(yield)을 향상시킨다. 본 발명의 실시예들에 따른 기준 생성은 국소적 변동(local variation)들을 평균화하는 것으로 나타났다.
제2 양태에서, 본 발명은 2 상태 저항 변화 메모리 소자의 상태를 감지하기 위한 방법에 관한 것이다. 이 방법은 상술된 메모리 배열을 위해 바람직하게 구현될 수 있다. 이 방법은 제1 기준 셀은 고저항 변화 상태를 가지고 제2 기준 셀은 저저항 변화 상태를 가지는 상이한 비트 라인들에 위치된 적어도 두 개의 기준 셀들을 선택하는 것, 및 기준으로 사용될 수 있는 이퀄라이즈된 전하를 획득하기 위해 비트 라인들에 걸쳐 상기 두 개의 기준 셀들의 선택에 의해 야기되는 전하를 이퀄라이징하는 것을 포함한다. 이 방법은 또한 상태가 감지될 메모리 소자를 선택하는 것, 및 그럼으로써 비트 라인에 감지 전하를 생성하는 것, 및 2 상태 저항 변화 메모리 소자의 상태를 유도하기 위해 기준 이퀄라이즈된 전하의 함수로 감지 전하를 평가하는 것을 포함한다. 적어도 두 개의 기준 셀들을 선택하는 것은 앞서 결정된 기준 셀들의 선택일 수 있지만 또한 기준 셀들(또는 심지어 기준 워드)의 동적인(dynamic) 선택을 포함할 수 있다. 이러한 동적 선택은 0/1 오류(error)에서의 고착(stuck)을 가지는 메모리 소자의 위치에 기준 셀을 위치시키는 것에 대응될 수 있다. 이에 더한 특징들 및 장점들은 제1 양태에서 설명된 바와 같은 구성요소들의 기능성(functionality)에 대응될 수 있다.
본 발명의 일부 실시예들에 따르면, 상술된 시스템 및 방법은 또한 메모리 배열의 수율(yield)을 최적화하기 위해 이용될 수 있다. 현재, 충분한 수율을 보장(guarantee)하기 위해 종종 리던던시(redundancy)가 사용된다. 그럼에도 불구하고 상술된 아이디어들은 메모리 소자들에서 0/1 결함(fault)들에서의 고착에 대처(cope with)하기 위해서 사용될 수 있다. 특히, 0/1 결함에의 고착이 발생한 메모리 셀들 쪽으로 메모리 소자에서 사용되는 기준 셀들을 동적으로 변경함으로써, 앞서 사용된 기준 셀들은 저장을 위해 사용될 수 있고 결함을 포함하는 메모리 셀들은 기준 셀들을 위해 고정된 저항값이 요구되기 때문에 기준 셀로 사용될 수 있다.
즉, 0/1 결함에서의 고착을 가진 메모리 셀들은 재사용 될 수 있고 고장(failure)이 수정(rectify)될 수 있다. 메모리 배열은 하나 이상의 기준 메모리 소자들을 변경하도록 프로그램된 메모리 컨트롤러를 포함할 수 있다.
이 원리는 도 8을 참조하여 설명되는데, 도 8은 Mux-4 멀티플렉서가 비트 라인들(B[0,11])을 멀티플렉싱하기 위해 사용되는 메모리 배열을 도시한다. 멀티플렉서는 하나의 비트 라인 전위(potential)을 선택하게 하고 그것을 데이터 라인 상에 또는 멀티플렉싱에 기초한 기준 데이터 라인에 전송한다. 예를 들어, 워드 라인(행)에서 4번째 워드는 상술된 전하 공유 개념을 이용하여 다른 워드 라인들을 위한 기준을 생성하는데 사용되는 것으로 가정한다. 그러면 이퀄라이저 트랜지스터는 메모리 어레이 내의 4 비트 워드를 위해 BL[3], BL[7],BL[11] 및 BL[15] 상에 전하를 이퀄라이즈 하도록 설정된다. 선택된 워드 라인(ROW)에 대해, 이퀄라이저 트랜지스터(EQ[3]) 신호는 기준을 이퀄라이즈하고 생성한 다음, TGR4(전송 게이트(transmission gate)/nmos/pmos) 선택기(selector)를 통해 기준 데이터 라인 상에 이퀄라이된 전하를 전송한다. 기준 데이터 라인(DL1)은 증폭기의 감지 노드(sense node)이다. Xdec[0:3] 신호들은 전하를 BL로부터 증폭기의 DLB1 노드에 전송하기 위해 TG* 전송 게이트를 선택하는데 사용된다. 4 번째 워드가 기준화를 위해 이용되므로, xdec[3]은 메모리에 대한 유효하지 않은(invalid) 읽기 결과가 될 기준 신호를 선택한다. 유사하게, 행(ROW)에서 임의의 기준으로 워드는 기준으로 사용될 수 있으며, 기준으로 사용되는 워드는 EQ[*] 신호를 어써팅함으로써 변화될 수 있다. 메모리의 수명 기간(life span) 동안, 만약 메모리가 행(ROW)에서 고저항 또는 저저항 상태에 고착되었다고 가정하면, 메모리 컨트롤러는, 다른 워드들로부터 기준을 재생성(regenerating)하고 데이터를 기준으로 업데이트(update)하여 메모리 소자에서의 고착으로 구성된 워드로부터 기준을 생성함으로써, 메모리 소자의 실패한 위치(failed location)를 검출(detect)하기 위해 디버그 모드(debug mode)로 들어간다.
메모리 컨트롤러의 개략도가 도 9에 도시되어 있다. 이것은 메모리 컨트롤러뿐만 아니라 메모리로 표시된 메모리 소자들을 나타낸다. 또한, 이것은 컨트롤러에 의해 수행되는 일반적인 신호 교환을 나타낸다. 컨트롤러는 주소 데이터(address data), CLK 및 제어 데이터(control data)를 메모리에 전송할 수 있고, 뿐만 아니라, 다른 데이터의 메모리로의 입/출력을 교환할 수 있다. 컨트롤러는 신경망(neural network) 등과 같이 미리 결정된 알고리즘에 기초하여 동작할 수 있다. 컨트롤러는 만약 워드에 대한 읽기 실패가 발생하면, 실패를 검출하기 위해서 디버그 모드로 들어가도록 프로그램될 수 있다. 실패의 검출하면, 일부 실시예들에서 컨트롤러는 메모리 소자들을 설정하거나 재설정(reset)하도록 결정할 수 있는데, 예를 들어, 열(워드 라인 상의)에서 사용된 기준 워드와 같은 것이다. 메모리와 메모리 컨트롤러 간의 통신은 핸드쉐이크(handshake)를 이용하여 수행될 수 있다. 메모리와 메모리 컨트롤러 간의 이러한 핸드쉐이크는 도 9에 도시된 바와 같을 수 있고, 도9는 전송되거나 교환될 데이터의 유형을 도시하고 있다. 메모리 컨트롤러는 행을 대한 기준 워드들과 같은 기준 메모리 소자들을 설정하거나 결정하는 마스터(master)로 동작할 수 있다.
예시로서, 본 발명의 실시예들은 이에 제한되는 것은 아니며, 행 또는 기준 행(reference row)의 데이터에서의 실패를 검출하는데 사용되는 알고리즘의 예는 도 10에 도시되어있다.
첫 번째 단계로, 읽기 실패(read failure)가 마이크로 컨트롤러(microcontroller)에 의해 검출된다. 이것은 마이크로 컨트롤러가 디버그 모드로 들어가게 한다. 만약 메모리 컨트롤러가 행에서 다른 워드들을 읽을 수 있다면, 기준 워드가 온전(intact)하다고 결정된다. 그러면 (1111) 및 (0000) 데이터가 데이터 워드에 쓰여지고 읽힌다. 데이터는 비교되고 그 결과는 저장된다. 획득된 정보에 기초하여 오류 비트가 보고(report)된다. 만약 오류가 0/1 오류에서의 고착이라면, 알고리즘은 데이터 워드에 (0101/1010/0110/1001)을 써서 0/1 오류에서의 고착을 포함하도록 진행한다. 그러면 데이터 워드는 행에서 기준 워드로 변경된다. 그 후에, 메모리 컨트롤러는 디버그 모드를 빠져나간다(exit).
디버그 모드에 들어가서 워드 행의 다른 단어들은 읽힐 수 없다면, 0 번째 기준은 부정확(incorrect)하므로 행의 기준 워드가 변경된다. 데이터(0101/1010/0110/1001)가 새로운 0 번째 기준 워드에 쓰여진다. 그리고 (1111) 및 (0000) 데이터가 기준 워드에 쓰여지고 읽힌다. 데이터는 비교되고 결과가 저장된다. 획득된 정보에 기초하여 오류 비트가 보고된다. 만약 오류가 0/1 오류에서의 고착이라면, 알고리즘은 (0101/1010/0110/1001)을 기준 워드에 써서 0/1 오류에서의 고착을 포함하도록 진행한다. 그 후, 시스템은 디버그 모드를 빠져나간다.
단락(short) 및 개방(open) 회로를 검출하는데 동일한 개념이 사용될 수 있음을 알아야 한다. 예를 들어, 만약 하나의 메모리 소자가 단락되었다면, 이것은 감지 노드의 전하를 고저항 변화 상태 또는 저저항 변화 상태에 의해 축적된 전하보다 더 증가시킬 것이다. 이는 판독으로 모두 0 또는 1 상태를 야기한다. 즉, 단락된 메모리 소자들이 검출될 수 있다. 유사하게, 개방 회로는 감지 노드에 아무런 전하도 축적되지 않는 결과를 가져올 것인데, 이는 RH 또는 RL 상태 소자보다 더 낮은 저항을 야기하며, 따라서 설계에 기초한 판독으로 모두 0또는 1을 야기한다.
또 다른 양태에서, 본 발명은 제2 양태에서 설명된 방법에 따른 메모리를 제어하기 위한 메모리 컨트롤러와 관련된 것이다. 메모리 컨트롤러는 하드웨어뿐만 아니라 소프웨어로도 구현될 수 있다. 아니라 메모리 컨트롤러뿐만 아니라 상술한 방법 실시예는 프로세서(processor) 내의 소프트웨어로 구현될 수 있다. 예를 들어 이러한 프로세서의 일 구성은 예를 들어, RAM, ROM 등과 같은, 적어도 하나의 형태의 메모리를 포함하는 메모리 서브 시스템에 결합된(coupled) 적어도 하나의 프로그래머블 컴퓨팅 구성요소(programmable computing component)를 포함할 수 있다. 컴퓨팅 구성요소 또는 컴퓨팅 구성요소들은 일반적인 목적(general purpose)의, 또는 특별한 목적(special purpose)의 컴퓨팅 구성요소일 수 있고, 다른 기능들을 수행하는 다른 구성요소들을 가지고 있는, 예를 들어, 칩과 같은 장치에 포함될 수 있다는 것을 알아야 한다. 따라서, 본 발명의 하나 이상의 양태들은 디지털 전자 회로(digital electronic circuitry), 또는 컴퓨터 하드웨어, 펌웨어(firmware), 소프트웨어, 또는 그것들의 조합(combination)들로 구현될 수 있다. 예를 들어, 메모리를 제어하기 위한 방법의 각각의 방법 단계들은 하나 또는 명령어들 세트로 구현되는 컴퓨터 구현 단계일 수 있다. 따라서 그러한 프로세서는 선행 기술인 반면, 메모리를 제어하는 명령어들을 포함하는 시스템은 선행 기술이 아니다.
따라서, 본 발명은 또한 컴퓨팅 장치(computing device)에서 실행(execute)될 때, 본 발명에 따른 임의의 방법들의 기능성(functionality)을 제공하는 컴퓨터 프로그램 제품(product)들을 포함한다. 반대로, 상술된 컴퓨터 프로그램 제품은 컴퓨팅 장치들에서 하드웨어로 구현될 수 있다. 대안으로서, 컴퓨터 프로그램 제품들은 컴퓨터 구현(computer-implemented) 방법들로 구현될 수 있고 따라서, 본 발명은 대응하는 컴퓨터 구현된 방법들에도 관련된다.
다른 양태에서, 본 발명은 상술된 컴퓨터 프로그램 제품을 운반(carry)하기 위한 데이터 캐리어(data carrier)에 관한 것이다. 이러한 데이터 캐리어는 그 위에 실체적으로 구체화된(tangibly embodied) 컴퓨터 프로그램 제품을 포함할 수 있고, 프로그래머블 프로세서에 의해 실행을 위한 기계 판독 가능(machine-readable) 코드(code)를 운반할 수 있다. 따라서 본 발명은 컴퓨팅 수단 상에서 실행될 때, 상술된 임의의 방법들을 실행하기 위한 명령어들을 제공하는 컴퓨터 프로그램 제품을 운반하는 캐리어 매체(medium)에 관한 것이다. "캐리어 매체"라는 용어는 실행을 위한 프로세서에 명령어를 제공하는데 참여(participate)하는 모든 매체를 의미한다. 이러한 매체는, 비휘발성 매체(non-volatile media) 및 전송 매체(transmission media)를 포함하지만 이에 한정되지 않는 많은 형태들을 취할 수 있다. 예를 들어, 비휘발성 매체는 대용량 저장 장치(mass storage)의 일부인 저장 장치와 같은 광(optical) 또는 자기(magnetic) 디스크(disk)들을 포함한다. 컴퓨터 판독가능한(computer readable) 매체의 일반적인 형태들은 CD-ROM, DVD, 플렉서블 디스크(flexible disk) 또는 플로피 디스크(floppy disk), 테이프(tape), 메모리 칩(memory chip) 또는 카트리지(cartridge) 또는 컴퓨터가 읽을 수 있는 임의의 다른 매체를 포함한다. 컴퓨터 판독 가능한 매체의 다양한 형태는 실행을 위해 하나 이상의 명령어들의 하나 이상의 시퀀스(sequence)들을 프로세서에 운반하는 것과 관련될 수 있다. 컴퓨터 프로그램 제품은 또한 LAN, WAN 또는 인터넷(Internet)과 같은 네트워크(network)에서 반송파(carrier wave)를 통해 전송될 수 있다. 전송 매체는 전파 및 적외선 데이터 통신들 동안에 생성되는 것과 같은, 음향(acoustic)파 또는 광파(light wave)들의 형태를 취할 수 있다. 전송 매체는 컴퓨터 내의 버스(bus)를 구성하는 전선(wire)들을 포함하여 동축 케이블(coaxial cable)들, 구리 전선(copper wire) 및 광섬유(fibre optics)를 포함한다.

Claims (15)

  1. 어레이 구조(array structure)로 배열된 복수의 메모리 셀들(memory cells)을 포함하는 메모리 장치(memory device)에 있어서,
    각각의 메모리 셀은 2 상태 저항 변화 메모리(two state resistance change memory) 소자인 메모리 소자(memory element)를 포함하며,
    상기 메모리 장치는 교차하는(crossing) 워드(word) 및 비트(bit) 라인들을 포함하고 각각의 메모리 셀은 워드 라인과 비트 라인의 상이한 교차점(crossing) 사이에 연결되고, 상기 메모리 셀들은 소스 라인(source line)에 접속가능(connectable)하며,
    각각의 비트 라인은 선택된 메모리 소자의 상태를 나타내는 전하(charge representative of the state)를 저장하기 위한 비트 라인 캐패시턴스(capacitance)를 포함하며,
    상이한 비트 라인들이지만 동일한 워드 라인 상에 위치한 적어도 2 개의 메모리 셀들이 기준 셀들(reference cells)로 정의되고, 상기 기준 셀들 중 제1 기준 셀은 고저항(high resistance) 상태로 설정(set)되고 상기 기준 셀들 중 제2 기준 셀은 저저항(low resistance) 상태가 되며,
    하나 이상의 이퀄라이징 스위치가 상기 기준 셀들을 포함하는 적어도 두 개의 비트 라인들 사이에 위치되고, 상기 적어도 두 개의 비트 라인들의 비트 라인 캐패시터 상의 전하를 이퀄라이징하기 위한 상기 이퀄라이징 스위치를 통해 상호 접속된 상기 적어도 두 개의 비트 라인들에 있는 셀들이 상기 기준 셀들로 선택되고,
    상기 메모리 장치는,
    워드 라인에 대한 기준으로 사용되는 n비트 기준 워드를 동적으로 변경하는 메모리 컨트롤러
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    선택된 메모리 소자의 상기 상태를 나타내는 상기 전하는 상기 선택된 메모리 소자를 통해 전류가 흐를(run) 때 정의되는
    메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 장치는,
    상기 기준 셀들로 정의되는 셀들과는 상이한 상기 선택된 메모리 소자의 상기 상태를 읽기 위한 감지 증폭기(sense amplifier)를 더 포함하며,
    상기 감지 증폭기는 상기 비트 라인 캐패시터들 상에 이퀄라이즈된 전하를 기준 신호로 사용하도록 구성되고, 또한, 상기 상태를 읽기 위한 상기 선택된 메모리 소자의 상기 전하를 사용하도록 구성되는
    메모리 장치.
  4. 제1항에 있어서,
    상기 이퀄라이징 스위치는 전계 효과 트랜지스터(Field Effect Transistor (FET))를 포함하는
    메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 소자들은 STT-MRAM 메모리 소자들 또는 RRAM 메모리 소자들인
    메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 소자들은 프리 차지 단계(pre-charge phase) 동안에 전원 라인(supply line)을 가지고 상기 메모리 소자들에 선택적(selectively)으로 접촉(contact)하기 위한 선택 스위치(selection switch)를 사용하여 상기 소스 라인에 접속(connect)되는
    메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    사용된 상기 기준 셀들을 선택하는
    메모리 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 비트 라인들 중 기준 셀들을 포함하는 비트 라인은 상기 이퀄라이징 스위치에 의해 다른 비트 라인에 상호 접속되는
    메모리 장치.
  10. 제3항에 있어서,
    상기 메모리 장치는,
    제1 서브 배열(sub-arrangement) 및 제2 서브 배열을 포함하고,
    각각의 상기 서브 배열들은
    멀티플렉서(multiplexer)를 통해 상기 감지 증폭기에 접속(connect)되며,
    별개의 워드 라인들을 포함하며,
    동일한 수의 비트 라인들을 포함하며,
    상기 기준 셀들은 주어진 워드 라인에 의해 선택된 하나의 서브 배열 내에 모두 정의/위치되고, 상기 선택된 메모리 소자는 다른 서브 배열 내에 있는
    메모리 장치.
  11. 제3항에 있어,
    상기 메모리 장치는,
    적어도 제1 및 제2 서브 배열을 포함하고,
    각각의 서브 배열은,
    멀티플렉서를 통해 상기 감지 증폭기에 접속되며,
    다른 서브 배열과 워드 라인들을 공유(sharing)하며,
    기준 소자들은 두 개의 비트 라인들에 위치되고, 각각의 비트 라인은 상이한 서브 배열에 속하며, 상기 기준 신호는 상기 상이한 서브 배열들에 위치된 상기 두 개의 비트 라인들에서 이퀄라이즈된 전하에 기초하여 생성되며, 상기 선택된 메모리 소자는 각각의 서브어레이(subarray)에 위치하고 상기 기준 소자들과는 상이한 비트 라인에 접속되는
    메모리 장치.
  12. 제1항에 있어,
    상기 메모리 컨트롤러는,
    메모리 셀에서 0/1 오류(error)에서의 고착(stuck)을 검출(detect)하고,
    상기 0/1 오류에서의 고착을 포함하는 메모리 셀을 기준 셀로 사용하기 위해 0/1 메모리 셀에서의 상기 고착을 저장(reserving)하며,
    비고착(non stuck)된 기준 셀의 상태를 변경(altering)함으로써 상기 0/1 오류에서의 고착을 포함하도록 상기 기준 워드를 변경하는,
    메모리 장치.
  13. 제3항에 있어,
    멀티플렉서는 상기 메모리 장치의 비트 라인들을 따라 메모리 소자들을 멀티플렉싱(multiplexing)하기 위해서 사용되며,
    상기 멀티플렉서는,
    상기 선택된 메모리 소자의 비트 라인 전위(potential)를 선택하고 상응하는(corresponding) 전하를 상기 감지 증폭기에 전송하기 위해 배열되고
    또는
    멀티플렉서는 상기 메모리 장치의 비트 라인들을 따라 메모리 소자들을 멀티플렉싱하기 위해서 사용되며,
    상기 멀티플렉서는,
    상기 기준 신호의 비트 라인 전위를 선택하고 상응하는 전하를 상기 감지 증폭기에 전송하기 위해서 배열되는
    메모리 장치.
  14. 제3항에 있어,
    상기 비트 라인 전위는 전송 스위치(transfer switch)에 의해 상기 감지 증폭기로 전송되고,
    상기 전송 스위치, 선택 스위치(selection switch)들, 멀티플렉서 내의 스위치들, 또는 상기 이퀄라이징 스위치는 PFET 또는 NFET 중 어느 하나의 전송 게이트인,
    메모리 장치.
  15. 제1항 내지 제7항 및 제9항 내지 제14항 중 어느 한 항에 따른 메모리 장치 내의 2 상태 저항 변화 메모리 소자의 상태를 감지하는 방법에 있어서,
    상이한 비트 라인들이지만 동일한 워드 라인 상에 위치하고, 제1 기준 셀은 고저항 상태이고 제2 기준 셀은 저저항 변화 상태인, 적어도 두 개의 기준 셀들을 선택하는 단계;
    기준으로 사용될 수 있는 이퀄라이즈된 전하를 획득하도록, 상기 적어도 두 개의 기준 셀들의 전하를 이퀄라이징하는 단계;
    상태가 감지될 상기 메모리 장치에서 상기 2 상태 저항 변화 메모리 소자를 선택하여 감지 전하(sensing charge)를 생성하는 단계; 및
    상기 2 상태 저항 변화 메모리 소자의 상태를 나타내는 신호를 유도(derive)하도록 상기 이퀄라이즈된 전하의 함수(function)로 감지 증폭기에서 상기 감지 전하를 평가(evaluating)하는 단계
    를 포함하는 방법.
KR1020170032292A 2016-03-16 2017-03-15 고밀도 2 상태 저항 변화 메모리들을 위한 기준 생성 KR101920993B1 (ko)

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