KR101909793B1 - 확산을 통한 도핑 방법 - Google Patents

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Abstract

방법은 제 1 트렌치 및 제 2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계를 포함한다. 반도체 기판의 남아 있는 부분은 제 1 트렌치와 제 2 트렌치 사이에 반도체 영역으로서 남겨진다. 도핑된 유전체 층이 반도체 영역의 측벽들 상에 그리고 반도체 영역의 상단 표면 위에 형성된다. 도핑된 유전체 층은 도펀트를 포함한다. 제 1 트렌치 및 제 2 트렌치는 유전체 물질로 충전된다. 어닐링이 수행되고, 도핑된 유전체 층의 p형 도펀트 또는 n형 도펀트는 확산된 반도체 영역을 형성하기 위해 반도체 영역으로 확산된다.

Description

확산을 통한 도핑 방법{A METHOD FOR DOPING THROUGH DIFFUSION}
우선권 주장 및 상호 참조
본 출원은 2016년 7월 29일자 출원된 발명의 명칭이 "Doping Through Diffusion and Epitaxy Shaping"인 미국 가출원 제62/368,545호의 이익을 주장하며, 이 출원은 참조에 의해 본 명세서에 통합된다.
집적 회로(IC) 물질 및 설계에서의 기술적 진보는 IC 세대를 만들었고, 각각의 세대는 이전 세대보다 더욱 작고 더욱 복잡한 회로를 갖는다. IC의 진화 과정에서, 기하학적 크기가 감소하는 동안 기능 밀도(예를 들어, 칩 면적 당 상호 접속된 디바이스들의 수)는 일반적으로 증가했다. 이러한 축소 공정은 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
또한, 이와 같은 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조 및 처리에서 유사한 개발이 필요하다. 예를 들어, 평면 트랜지스터를 대체하기 위해 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 도입되었다. FinFET의 구조물 및 FinFET 제조 방법이 개발되고 있다.
FinFET의 형성은 통상적으로 반도체 핀을 형성하는 단계, 웰 영역을 형성하기 위해 반도체 핀을 이온 주입하는 단계, 반도체 핀 상에 더미 게이트 전극을 형성하는 단계, 반도체 핀의 단부를 에칭하는 단계, 및 소스/드레인 영역을 재성장시키기 위해 에피택시를 수행하는 단계를 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은 제 1 트렌치 및 제 2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계를 포함한다. 반도체 기판의 남아 있는 부분은 제 1 트렌치와 제 2 트렌치 사이에 반도체 영역으로서 남겨진다. 도핑된 유전체 층이 반도체 영역의 측벽들 상에 그리고 반도체 영역의 상단 표면 위에 형성된다. 도핑된 유전체 층은 도펀트를 포함한다. 제 1 트렌치 및 제 2 트렌치는 유전체 물질로 충전된다. 어닐링이 수행되고, 도핑된 유전체 층의 p형 도펀트 또는 n형 도펀트는 확산된 반도체 영역을 형성하기 위해 반도체 영역으로 확산된다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 14a는 일부 실시예들에 따라 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서 중간 단계들의 횡단면도 및 배경도이다.
도 14b는 일부 실시예들에 따라 FinFET의 소스/드레인 영역의 횡단면도를 도시한다.
도 15 및 도 16은 일부 실시예들에 따라 FinFET의 소스/드레인 영역의 형성에 있어서 중간 단계들의 횡단면도를 도시한다.
도 17은 일부 실시예들에 따라 FinFET의 횡단면도를 도시한다.
도 18은 일부 실시예들에 따라 FinFET를 형성하기 위한 공정 흐름을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 간략화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
핀 전계 효과 트랜지스터(FinFET) 및 FinFET를 형성하는 방법이 다양한 예시적인 실시예들에 따라 제공된다. FinFET를 형성하는 중간 단계들이 도시된다. 일부 실시예들의 변형들이 논의된다. 다양한 도면들 및 예시적인 실시예들에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1 내지 도 14a는 일부 실시예들에 따라 FinFET의 형성에 있어서 중간 단계들의 횡단면도 및 평면도를 도시한다. 도 1 내지 도 14a에 도시된 단계들은 또한 도 18에 도시된 공정 흐름(200)에 개략적으로 도시되어 있다.
도 1은 웨이퍼(100)의 일부인 기판(20)의 횡단면도를 도시한다. 기판(20)은 벌크 기판 또는 실리콘 온 인슐레이터 기판일 수 있다. 본 개시의 일부 실시예들에 따르면, 기판(20)은, 비제한적으로, 실리콘 게르마늄, 실리콘 탄화물, 게르마늄, 및 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP와 같은 III-V 화합물 반도체 물질 등으로부터 선택된 반도체 물질로 형성된다. 기판(20)은 p형 불순물 또는 n형 불순물로 저농도 도핑될 수 있다. 웨이퍼(100)는 N형 금속 산화물 반도체(N-type Metal Oxide Semiconductor; NMOS) 영역(10A) 및 P형 금속 산화물 반도체(P-type Metal Oxide Semiconductor; PMOS) 영역(10B)을 포함하는데, NMOS 트랜지스터와 PMOS 트랜지스터가 각각 이들 영역에 형성될 것이다.
패드 산화물(22) 및 하드 마스크(24)가 반도체 기판(20) 위에 형성된다. 본 개시의 일부 실시예들에 따르면, 패드 산화물(22)은 반도체 기판(20)의 표면 층을 산화시킴으로써 형성될 수 있는 실리콘 산화물로 형성된다. 하드 마스크(24)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄화 질화물 등으로 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, 마스크 층(24)은, 예를 들어, 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예들에 따르면, 마스크 층(24)은 실리콘의 열적 질화, 플라즈마 강화된 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 또는 플라즈마 양극 질화에 의해 형성된다.
다음으로, 도 2에 도시된 바와 같이, 하드 마스크(24), 패드 산화물(22) 및 기판(20)은 트렌치(26)를 형성하기 위해 패턴화되고, 트렌치(26)를 형성하는 동안, 하드 마스크(24)는 먼저 패턴화되고, 그런 다음, 밑에 놓인 패드 산화물(22) 및 기판(20)을 패턴화하기 위해 에칭 마스크로서 사용된다. 따라서, NMOS 영역(10A) 및 PMOS 영역(10B)에 각각 반도체 스트립들(128A, 128B)이 형성된다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(202)로서 도시되어 있다. 트렌치(26)는 반도체 기판(20) 내로 연장되고, 반도체 스트립들(128A 및 128B)을 서로 분리시킨다. 웨이퍼(100)의 평면도에서, 반도체 스트립들(128A 및 128B) 각각 또는 일부는 개개의 트렌치(26)에 의해 둘러싸일 수 있다. 본 개시의 일부 실시예들에 따르면, 트렌치(26)의 깊이(D1)는 대략 10 nm 내지 대략 150 nm 사이의 범위 내에 있다. 설명 전체에 걸쳐 나열된 값들은 예시일 뿐이며, 본 개시의 원리를 변경하지 않으면서 상이한 값들이 또한 채택될 수 있음을 이해한다.
본 개시의 일부 실시예들에 따르면, 반도체 스트립들(128A 및 128B)은 크라운 형상의 반도체 스트립으로서 언급된다. 반도체 스트립(128A)은 반도체 베이스(130A), 및 베이스(130A) 위의 반도체 스트립들(132A)을 포함한다. 반도체 스트립(128B)은 반도체 베이스(130B), 및 베이스(130B) 위의 반도체 스트립들(132B)을 포함한다. 도 2는 베이스(130A)(또는 130B) 위에 세 개의 반도체 스트립들(132A)(또는 132B)이 있음을 도시하고 있지만, 개개의 베이스(130A 및 130B) 각각 상의 반도체 스트립들(132A 및 132B)의 수는 결과적인 FinFET의 바람직한 구동 전류에 따라, 1, 2, 3, 4, 5 또는 그 이상과 같은 임의의 정수일 수 있다. 베이스(130A)의 상단 표면(130A') 및 베이스(130B)의 상단 표면(130B')은 실질적으로 평탄할 수 있거나, 또는 디싱(dishing)으로 만곡될 수 있다. 반도체 스트립들(132A 및/또는 132B)의 핀 폭(W1)은, 예를 들어, 대략 10 nm 내지 대략 20 nm 사이의 범위 내에 있을 수 있다.
본 개시의 일부 실시예들에 따르면, 반도체 스트립들(128A 및 128B)의 형성은 스트립들(132A 및 132B)을 형성하기 위해 반도체 기판(20)을 에칭하는 단계, 반도체 스트립들(132A 및 132B)의 측벽을 커버하기 위해 희생 스페이서 층(도시되지 않음)을 형성하는 단계, 및 반도체 기판(20)을 추가로 에칭하기 위해 에칭 마스크로서 하드 마스크(24) 및 희생 스페이서 층을 조합하여 사용하는 단계를 포함한다. 인접한 반도체 스트립들(132A)은 서로 가깝기 때문에, 인접한 반도체 스트립들(132A/132B) 사이의 반도체 기판(20)의 부분은 아래로 에칭되지 않는다. 그 결과, 베이스들(130A 및 130B)이 형성된다. 그런 다음, 희생 스페이서 층이 제거된다.
도 3 및 도 4는 크라운 형상의 반도체 스트립들(128A 및 128B)의 노출된 표면 상에 형성되는 희생 라이너 산화물 층(34)의 형성 및 제거를 도시한다. 도 3을 참조하면, 희생 라이너 산화물 층(34)은 컨포멀 층으로서 형성되고, 이것의 수평 부분 및 수직 부분은 서로 비슷한 두께를 갖는다. 본 개시의 일부 실시예들에 따르면, 희생 라이너 산화물 층(34)은, 예를 들어, 실리콘의 부분 산화(Local Oxidation of Silicon; LOCOS)를 통해 산소 함유 환경에서 웨이퍼(100)를 산화시킴으로써 형성되고, 산소(O2)는 각각의 공정 가스에 포함될 수 있다. 본 개시의 다른 실시예들에 따르면, 희생 라이너 산화물 층(34)은, 예를 들어, 노출된 반도체 기판(20) 및 크라운 형상의 반도체 스트립들(128A 및 128B)을 산화시키기 위해 사용되는 수증기 또는 수소(H2)와 산소(O2)의 혼합 가스로 ISSG(In-Situ Steam Generation)를 사용하여 형성된다. ISSG 산화는 실온보다 높은 상승된 온도에서 수행될 수 있다.
그런 다음, 희생 라이너 산화물 층(34)은, 예를 들어, HF 용액, 또는 NH3(암모니아)와 HF3의 혼합 가스가 사용될 수 있는 습식 에칭 또는 건식 에칭 공정에서 제거된다. 결과 구조물이 도 4에 도시된다. 그 결과, 크라운 형상의 반도체 스트립들(128A 및 128B)의 표면은 또 다시 드러난다. 희생 라이너 산화물 층(34)의 형성 및 제거는 크라운 형상의 반도체 스트립들(128A 및 128B)의 표면의 유리한 리프로파일(re-profile)을 야기할 수 있다. 예를 들어, 매끄러운 부분보다 돌출부의 더 높은 산화 속도로 인해 일부 원하지 않는 돌출부가 제거될 수 있다. 따라서, 결과적인 FinFET의 성능은 희생 라이너 산화물 층(34)의 형성 및 제거로부터 이익을 얻을 수 있다.
도 5는 블랭킷 층으로서 성막되는 n형 도핑된 유전체 층(36A)의 성막을 도시한다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(204)로서 도시되어 있다. 일부 실시예들에 따르면, n형 도핑된 유전체 층(36A)은 인을 포함하고, 포스포 실리케이트 유리(Phospho-Silicate-Glass; PSG) 층일 수 있다. n형 도핑된 유전체 층(36A)은 또한 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 다른 유전체 물질로 형성될 수 있다. n형 도핑된 유전체 층(36A)은 인, 비소 및/또는 안티몬으로 도핑될 수 있다. n형 도핑된 유전체 층(36A)은 원자 층 증착(Atomic Layer Deposition; ALD), 화학적 기상 증착(Chemical Vapor Deposition; CVD) 등과 같은 컨포멀 증착 방법을 사용하여 성막될 수 있다. 결과적으로, n형 도핑된 유전체 층(36A)의 수평 부분의 두께(T1) 및 수직 부분의 두께(T2)는 서로 비슷하고, 예를 들어, 두께(T1)의 대략 20 퍼센트(또는 10 퍼센트)보다 작은 차이를 갖는다. 본 개시의 일부 실시예들에 따르면, n형 도핑된 유전체 층(36A)은 인이 풍부한 층이며, n형 도핑된 유전체 층(36A)의 인의 원자 퍼센트는 대략 20 % 이상이다. n형 도핑된 유전체 층(36A)의 두께(T1 및 T2)는 대략 8 Å 내지 대략 12 Å 사이의 범위 내에 있을 수 있다. 또한, 비율(T2/W1)은 대략 10 % 내지 대략 18 % 사이의 범위 내에 있을 수 있다.
도 5를 더욱 참조하면, 패턴화된 리소그래피 마스크가 NMOS 영역(10A)을 개방된 상태로 남기고 PMOS 영역(10B)을 커버하도록 형성된다. 본 개시의 일부 실시예들에 따르면, 패턴화된 리소그래피 마스크는 삼중층을 포함하고, 이 삼중층은 하부 층(언더 층으로도 알려짐)(38), 하부 층(38) 위의 중간 층(40), 및 중간 층(40) 위의 상부 층(42)을 포함한다. 본 개시의 일부 실시예들에 따르면, 하부 층(38) 및 상부 층(42)은 포토 레지스트로 형성된다. 중간층(40)은 탄화물(예컨대, 실리콘 옥시탄화물), 질화물(예컨대, 실리콘 질화물), 산질화물(예컨대, 실리콘 산질화물), 산화물(예컨대, 실리콘 산화물) 등일 수 있는 무기 물질로 형성될 수 있다. 상부 층(42)은 개구부(44)를 형성하도록 패턴화되고, 개구부(44)를 통해 n형 도핑된 유전체 층(36A)이 제거된다.
다음으로, 이러한 삼중층을 에칭 마스크로 사용하여 이방성 에칭이 수행된다. 에칭 공정에서, 패턴화된 상부 층(42)을 에칭 마스크로 사용하여 개구부(44) 바로 아래에 있는 중간 층(40) 및 하부 층(38)의 일부분이 에칭되어, n형 도핑된 유전체 층(36A)이 노출된다. 하부 층(38)이 NMOS 영역(10A)으로부터 제거된 이후에, NMOS 영역(10A)으로부터 n형 도핑된 유전체 층(36A)의 노출된 부분을 제거하기 위해 등방성 에칭이 수행된다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(206)로서 도시되어 있다. 층(36A)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함할 수 있다. 건식 에칭에서, HF 및 Ar과 같은 공정 가스가 사용될 수 있다. 습식 에칭에서, H2SO4와 같은 에천트가 사용될 수 있다. PMOS 영역(10B)에서 n형 도핑된 유전체 층(36A)의 일부분은 보호되고 제거되지 않는다. 그리고 나서, 하부 층(38)의 나머지 부분은 제거되어, 도 6에 도시된 바와 같은 구조물을 야기한다.
도 7은 블랭킷 층으로서 성막되는 p형 도핑된 유전체 층(36B)의 성막을 도시한다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(208)로서 도시되어 있다. p형 도핑된 유전체 층(36B)은 붕소 및/또는 인듐과 같은 p형 도펀트를 포함한다. p형 도핑된 유전체 층(36B)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 또는 다른 유전체 물질로 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, p형 도핑된 유전체 층(36B)은 보로 실리케이트 유리(Boro-Silicate-Glass; BSG) 층이다. p형 도핑된 유전체 층(36B)은 ALD, CVD 등과 같은 컨포멀 증착 방법을 사용하여 성막될 수 있다. 결과적으로, p형 도핑된 유전체 층(36B)의 수평 부분의 두께(T3) 및 수직 부분의 두께(T4)는 서로 비슷하고, 예를 들어, T3의 대략 20 퍼센트(또는 10 퍼센트)보다 작은 차이를 갖는다. 본 개시의 일부 실시예들에 따르면, p형 도핑된 유전체 층(36B)은 붕소가 풍부한 층이며, p형 도핑된 유전체 층(36B)에서 붕소의 원자 퍼센트는 대략 35 % 이상이다. p형 도핑된 유전체 층(36B)의 두께(T3 및 T4)는 n형 도핑된 유전체 층(36A)의 두께(T1 및 T2)와 동일한 범위 내에 있을 수 있다. NMOS 영역(10A)에서, p형 도핑된 유전체 층(36B)은 크라운 형상의 반도체 스트립(128A)의 노출된 표면과 물리적으로 접촉할 수 있다. PMOS 영역(10B)에서, p형 도핑된 유전체 층(36B)은 n형 도핑된 유전체 층(36A)에 의해 밑에 있는 크라운 형상의 반도체 스트립(128B)으로부터 분리된다.
도 7은 반도체 스트립들을 분리시키는 트렌치를 충전하는 유전체 물질(50)의 형성을 또한 도시한다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(210)로서 도시되어 있다. 유전체 물질(50)은 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 또는 이들의 다중 층으로 형성될 수 있다. 유전체 물질(50)의 형성 방법은 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅, 화학적 기상 증착(CVD), 원자 층 증착(ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), LPCVD 등으로부터 선택될 수 있다. 유전체 물질(50)은 n형 도펀트 및 p형 도펀트가 없을 수 있다.
FCVD가 사용되는 일부 실시예들에 따르면, 실리콘 함유 전구체(예를 들어, 트리실릴아민(TSA) 또는 디실릴아민(DSA))가 사용되며, 결과적인 유전체 물질(50)은 유동성(젤리 형)이다. 본 개시의 대안적인 실시예들에 따르면, 유동성 유전체 물질(50)은 알킬아미노 실란계 전구체를 사용하여 형성된다. 성막 동안, 플라즈마는 유동성 산화물을 형성하기 위해 가스 전구체를 활성화시키도록 턴온된다.
유전체 물질(50)이 형성된 이후에, 웨이퍼(100) 상에 어닐링 단계가 수행된다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(212)로서 도시되어 있다. 유전체 물질(50)이 이때 유동성이면, 고체 유전체 물질로 변환될 것이다. 어닐링은 또한 유전체 물질(50)의 품질을 개선시키고, 예를 들어, 유전체 물질(50)의 밀도 증가를 야기한다. 본 개시의 일부 실시예들에 따르면, 어닐링은 퍼니스 어닐링(furnace anneal), 챔버 어닐링(chamber anneal), 튜브 어닐링(tube anneal) 등으로부터 선택된 방법을 사용하여 수행된다. 예를 들어, 퍼니스 어닐링이 수행되는 경우, 어닐링 온도는 대략 750 ℃ 내지 대략 1,050 ℃ 사이일 수 있고, 어닐링 지속 시간은 대략 10 분 내지 대략 30 분 사이의 범위 내에 있을 수 있다. 어닐링은 산소 함유 환경에서 또는 산소(O2, O3 등)를 함유하지 않는 환경에서 수행될 수 있다.
NMOS 영역(10A)에서, 어닐링은 크라운 형상의 반도체 스트립(128A)의 표면 층으로 붕소와 같은 p형 도펀트의 확산을 야기한다. 따라서, 도 8에 도시된 바와 같이, p형 영역(52A)이 형성된다. 어닐링은 p형 도펀트가 반도체 스트립들(132A)의 폭(W1)의 절반보다 더 깊게 확산되도록 한다. 따라서, 반도체 스트립들(132A) 전체 및 반도체 베이스(130A)의 표면 층은 p형 확산된 영역(52A)을 형성하기 위해 확산된다. PMOS 영역(10B)에서, 어닐링은 도 8에 또한 도시된 바와 같이 확산 영역(52B)을 형성하기 위해 층(36A)에 있는 n형 도펀트 및 층(36B)에 있는 p형 도펀트 모두가 확산되도록 한다. 그러나, 층(36B)은 층(36A) 위에 있고 크라운 형상의 반도체 스트립(128B)으로부터 더 멀리 있기 때문에, n형 도펀트 농도는 p형 도펀트 농도보다 높고, 확산된 영역(52B)은 n형 영역이다. 또한, 확산된 영역(52B)이 n형인 것을 보장하기 위해, 층(36A)의 n형 도펀트 농도는 층(36B)의 p형 도펀트 농도보다 높도록 조정될 수 있다. 유사하게, 어닐링은 n형 도펀트가 W1/2보다 더 깊게 확산되도록 한다. 따라서, 반도체 스트립들(132B) 전체 및 반도체 베이스(130B)의 표면 층은 n형 영역이다. 본 개시의 일부 실시예들에 따르면, 확산 깊이(D2)는 대략 5 nm 내지 대략 20 nm 사이의 범위 내에 있다.
본 개시의 대안적인 실시예들에 따르면, n형 도핑된 유전체 층(36A)을 형성하고 이를 영역(10A)으로부터 제거하고, 이어서 p형 도핑된 유전체 층(36B)을 블랭킷 형성하는 대신에, p형 도핑된 유전체 층(36B)을 블랭킷 형성하고 영역(10A)으로부터 제거하며, 이어서 n형 도핑된 유전체 층(36A)을 블랭킷 층으로서 형성한다. 결과적으로 확산된 영역들(52A, 52B)은 또한 각각 p형 및 n형이다.
그런 다음, 도 9에 또한 도시된 바와 같이, 화학적 기계적 연마(Chemical Mechanical Polish; CMP)와 같은 평탄화가 수행된다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(214)로서 도시되어 있다. 층들(36A, 36B) 및 유전체 물질의 남아 있는 부분들은 쉘로우 트렌치 격리(STI) 영역들로도 지칭되는 격리 영역들(54)을 형성한다. 마스크 층(24)은 CMP 정지 층으로서 사용될 수 있고, 따라서 마스크 층(24)의 상단 표면은 STI 영역들(54)의 상단 표면들과 실질적으로 동일 평면 상에 있다. 그런 다음, 마스크 층(24)은, 예를 들어, 에천트로서 H3PO4를 사용하여 제거된다.
후속 공정 단계들에서, n형 FinFET 및 p형 FinFET가, 예를 들어, NMOS 영역(10A) 및 PMOS 영역(10B)에 각각 형성된다. 후속하는 도면들은 n형 FinFET 및 p형 FinFET 모두를 나타내는 하나의 FinFET의 형성을 도시한다. 예를 들어, 도 10을 참조하면, 형성될 각각의 FinFET가 n형 FinFET일 때, 도 10에 도시된 구조물은 NMOS 영역(10A)(도 9)에 도시된 구조물을 나타낸다. 따라서, 확산된 영역(52)은 확산된 p형 영역(52A)을 나타내며, 스트립들(132)은 반도체 스트립(132A)을 나타내고, 도핑된 층(36)은 p형 도핑된 유전체 층(36B)을 나타낸다. 또한, 크라운 형상의 반도체 스트립(128)은 반도체 스트립(128A)을 나타낸다. 형성될 각각의 FinFET가 p형 FinFET일 때, 도 10에 도시된 구조물은 PMOS 영역(10B)(도 9)에 도시된 구조물을 나타낸다. 따라서, 영역(52)은 확산된 n형 영역(52B)을 나타내며, 스트립들(132)은 반도체 스트립(132B)을 나타내며, 도핑된 층(36)은 n형 도핑된 유전체 층(36A), 및 층(36A) 위의 p형 도핑된 유전체 층(36B)을 나타낸다. 또한, 크라운 형상의 반도체 스트립(128)은 반도체 스트립(128B)을 나타낸다. n형 FinFET 및 p형 FinFET 모두는 동일한 웨이퍼(100) 상에 그리고 동일한 칩 내에 형성된다는 것을 이해한다.
도 10을 참조하면, STI 영역들(54)은 리세스되고, 패드 층(22)(도 9)이 또한 동일한 공정에서 제거될 수 있다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(216)로서 도시되어 있다. STI 영역들(54)의 리세스는 건식 에칭 공정 또는 습식 에칭 공정일 수 있는 등방성 에칭 공정을 사용하여 수행될 수 있다. STI 영역들(54)의 리세스는 반도체 스트립들(132)의 상단 부분들이 STI 영역들(54)의 상단 표면들 위로 돌출되도록 한다. 이 돌출 부분들은 이하에서 반도체 핀(또는 둘출 핀)(56)으로서 언급된다.
도 11은 본 개시의 일부 실시예들에 따라, 더미 게이트 스택(58)의 형성의 배경도를 도시한다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(218)로서 도시되어 있다. 더미 게이트 스택(58)은 더미 게이트 유전체(60), 및 더미 게이트 유전체(60) 위의 더미 게이트 전극(62)을 포함할 수 있다. 더미 게이트 유전체(60)는 실리콘 산화물로 형성될 수 있다. 일부 실시예들에 따르면, 더미 게이트 전극(62)은 폴리실리콘으로 형성될 수 있다. 예를 들어, 실리콘 질화물로 형성될 수 있는 하드 마스크(63)가 더미 게이트 전극(62) 위에 형성될 수 있다.
스페이서 층(64)이 블랭킷 층으로서 형성된다. 본 개시의 일부 실시예들에 따르면, 스페이서 층(64)은 ALD, CVD 등과 같은 컨포멀 증착 방법을 사용하여 형성되어 스페이서 층(64)의 측벽 부분들이 적절한 두께를 갖도록 한다. 스페이서 층(64)의 수평 부분들 및 수직 부분들은 실질적으로 동일한 두께를 가질 수 있고, 예를 들어, 수직 부분의 수직 두께 및 수평 부분의 수평 두께가 수평 두께의 20 % 미만의 차이를 갖는다.
스페이서 층(64)의 물질은 실리콘 질화물, 실리콘 옥시 탄화 질화물(SiOCN), 실리콘 탄화 질화물(SiOC), 또는 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 본 개시의 일부 실시예들에 따르면, 스페이서 층(64)은 SiOCN으로 형성되고, 단일 층 구조물을 가질 수 있다. 대안적인 실시예들에 따르면, 스페이서 층(64)은 복수의 층들을 포함하는 복합 구조물을 갖는다. 예를 들어, 스페이서 층(64)은 실리콘 산화물 층, 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함할 수 있다.
도 12a를 참조하면, 이방성 에칭이 수행되어 스페이서 층(64)의 수평 부분을 제거한다. 스페이서 층(64)의 남아 있는 수직 부분은 더미 게이트 스택(58)의 측벽들 상에 게이트 스페이서(66)를 형성하고, 반도체 핀(56)의 측벽 상에 핀 스페이서(68)를 형성한다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(220)로서 도시되어 있다. 도 12b는 도 12a에 도시된 구조물의 일부분의 횡단면도를 도시하고, 이 횡단면도는 도 12a의 수직 평면 교차선(12B-12B)으로부터 획득된다. 후속하는 도 13 내지 도 16에 도시된 횡단면도가 또한 도 12a에 도시된 바와 같은 동일한 수직 평면 교차선(12B-12B)(반도체 핀(들)(56)의 커버되지 않은 부분을 통과함)으로부터 획득된다.
다음으로, 도 13에 도시된 바와 같이, 반도체 핀(56)의 노출된 부분들이 에칭 공정에서 리세스된다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(222)로서 도시되어 있다. 동일한 공정에서, 핀 스페이서(68)가 또한 에칭백되어, 핀 스페이서(68)의 높이는 감소된다. 공정 조건들(예컨대, 반도체 핀(56)의 에칭 속도와 핀 스페이서(68)의 에칭 속도 사이의 에칭 선택도)은 핀 스페이서(68)가 낮아지고 일부 나머지 핀 스페이서(68)가 남겨지도록 조정될 수 있다. 반도체 핀(56)의 리세스가 종료된 이후에, 반도체 핀(56)(또는 반도체 스트립(132))의 일부 잔류 부분들이 또한 남겨지고, 일부 STI 부분들(54)이 반도체 베이스(130) 바로 위에 남아 있다. 에칭 이후에, 더미 게이트 스택(62)(도 12a) 바로 아래에 있는 반도체 핀(56)의 부분들이 남아 있다. 에천트, 온도, 에칭 지속 시간, 및 핀 스페이서(56)의 물질과 같은 에칭 조건을 조정함으로써, 남아 있는 핀(56)의 상단 표면은 점선(70)으로 나타난 바와 같이 다양한 위치에 있을 수 있다.
도 14a 및 도 14b를 참조하면, 에피택시가 에피택시 영역(72)을 재성장시키기 위해 수행되고, 이 에피택시 영역(72)은 남아 있는 핀(56) 또는 스트립(132)으로부터 성장되지만, 핀 스페이서(68) 및 STI 영역(54)으로부터는 성장되지 않는다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(224)로서 도시되어 있다. 에피택시 영역(72)은 결과적인 FinFET의 소스/드레인 영역을 형성한다. 에피택시 영역(72)은 각각의 FinFET가 p형 FinFET일 때 붕소로 도핑된 실리콘 게르마늄을 포함할 수 있고, 또는 각각의 FinFET가 n형 FinFET일 때 실리콘 인화물 또는 실리콘 탄소 인화물을 포함할 수 있다.
도 14a는 에피택시 영역(72)이 p형일 때 에피택시 영역(72)의 프로파일을 도시하고, 결과적인 FinFET는 p형 FinFET이다. 따라서, 대응하는 에피택시 영역(72)은 p형 영역이고, 확산된 영역(52) 및 핀(56)은 n형 영역이다. 영역들(52/56)의 도핑은 유리하게 이들의 도펀트 농도의 증가 및 이들의 저항 값의 감소를 야기한다. 이는 에피택시 영역(72)의 프로파일에 유리하게 영향을 미친다. 예를 들어, 홀(74)이 핀(56) 사이에 형성되고, 횡단면도는 둥근 모양 및/또는 타원 모양을 갖는다. 각도(A1)는 대략 60도 내지 대략 100도 사이의 범위 내에 있을 수 있다. 홀(74)의 높이(H2)는 각각의 폭(W2)보다 클 수 있다.
도 14b는 에피택시 영역(72)이 n형일 때 에피택시 영역(72)의 프로파일을 도시하고, 결과적인 FinFET는 n형 FinFET이다. 따라서, 대응하는 에피택시 영역(72)은 n형 영역이고, 확산된 영역(52) 및 핀(56)은 p형 영역이다. 영역들(52/56)의 도핑은 유리하게 이들의 도펀트 농도의 증가 및 이들의 저항 값의 감소를 야기한다. 이는 에피택시 영역(72)의 프로파일에 유리하게 영향을 미친다. 예를 들어, 홀(74)이 핀(56) 사이에 형성되고, 홀(74)의 횡단면도는 둥근 하부 부분 및 삼각형 상단 부분을 포함한다. 삼각형 상단 부분은 도시된 바와 같이 실질적으로 직선형 에지를 갖는다. 각도(A2)는 대략 60도 내지 대략 100도 사이의 범위 내에 있을 수 있다. 각도(A3)는 대략 130도 내지 대략 160도 사이의 범위 내에 있을 수 있다. 도 14a 및 도 14b에서, 여전히 더미 게이트 스택(58)(도 12a) 바로 아래에 남아 있는 반도체 핀(56)이 점선을 사용하여 도시되어 있는데, 이들이 도시된 평면에는 없기 때문이다.
도 14a 및 도 14b에 도시된 구조물은 p형 FinFET 및 n형 FinFET 모두의 성능을 향상시키기 위해 동일한 반도체 기판(20) 상에 그리고 동일한 반도체 칩 내에 형성될 수 있다. 도 14a 및 도 14b에 도시된 바와 같은 프로파일이 각각 p형 FinFET 및 n형 FinFET에 대해 생성될 때, FinFET는 양호한 성능을 갖는 것으로 밝혀졌다.
도 15는 도 12a 및 12b에 도시된 바와 같은 반도체 핀(56)이 대안적인 실시 예들에 따라 리세스/에칭된 이후의 구조물의 횡단면도를 도시한다. 이러한 실시예들에 따른 초기 단계는 도 1 내지 도 12a 및 도 12b에 도시된 단계들과 유사하므로 반복되지 않는다. 반도체 핀(56)(도 12a 및 도 12b)을 에칭하기 위한 공정 조건이 조정되어, 반도체 베이스(130)보다 높은 STI 영역(54)의 부분들, 핀 스페이서(68)(도 12b), 및 반도체 핀(56)과 밑에 놓인 반도체 스트립(132)이 제거된다. 따라서, 베이스(130) 위에 그리고 도시된 단면도 내의 모든 유전체 물질이 제거된다. 반도체 베이스(130)는 에칭되지 않거나 약간 에칭될 수 있다. 베이스(130)의 상단 부분의 확산된 영역(52)은 여전히 남아 있다.
다음으로, 도 16에 도시된 바와 같이, 에피택시 영역(72)은 벌크 영역으로서 형성되며, 에피택시 영역(72)에는 어떠한 홀도 형성되지 않는다. 에피택시 영역(72)은 결과적인 FinFET의 소스/드레인 영역을 형성한다. 도 16에서, 여전히 더미 게이트 스택(58)(도 12a) 바로 아래에 남아 있는 반도체 핀(56)이 점선을 사용하여 도시되어 있는데, 이들이 도시된 평면에는 없기 때문이다.
후속적으로, FinFET의 형성을 종료하기 위해 복수의 공정 단계들이 수행된다. 예시적인 FinFET(80)가 도 17에 도시된다. 도 12a에 도시된 바와 같은 더미 게이트 스택(58)은 교체 게이트(78)로 교체된다. 각각의 단계는 도 18에 도시된 공정 흐름에서 단계(226)로서 도시되어 있다. 교체 게이트(78)는 각각의 핀(56)의 상단 표면 및 측벽 상의 게이트 유전체(76), 및 게이트 유전체(76) 위의 게이트 전극(77)을 포함한다. 게이트 유전체(76)는 열 산화를 통해 형성될 수 있고, 따라서 열적 실리콘 산화물을 포함할 수 있다. 게이트 유전체(76)의 형성은 또한 하나 또는 복수의 성막 단계들을 포함할 수 있고, 결과적인 게이트 유전체(76)는 고유전율(high-k) 유전체 물질 또는 비고유전율(non-high-k) 유전체 물질을 포함할 수 있다. 그런 다음, 게이트 전극(77)이 게이트 유전체(76) 상에 형성되고, 금속층으로 형성될 수 있다. 이러한 컴포넌트들의 형성 공정들은 상세하게 논의되지 않는다. 소스/드레인 실리사이드 영역(86)이 소스/드레인 영역(72)의 표면 상에 형성될 수 있다. 소스/드레인 콘택 플러그(88)가 층간 유전체(Inter-Layer Dielectric; ILD)(82) 내에 형성되고, 각각의 소스/드레인 실리사이드 영역(86)에 전기적으로 연결된다. 확산된 영역(52)은 FinFET(80)에 대한 웰 영역의 일부분을 형성한다.
본 개시의 실시예들은 일부 유리한 특징을 갖는다. 초기 단계에서 반도체 스트립을 도핑함으로써, 그리고 소스/드레인 영역의 형성 중에 반도체 핀의 리세스를 조정함으로써, 에피택시 소스/드레인 영역에 대한 바람직한 프로파일이 형성될 수 있으며, 이는 개선된 성능으로 이어진다. 또한, 복수의 반도체 핀을 에칭하고 벌크 소스/드레인 영역을 성장시킴으로써, 소스/드레인 저항은 감소되고 FinFET의 성능은 개선된다.
본 개시의 일부 실시예들에 따르면, 방법은 제 1 트렌치 및 제 2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계를 포함한다. 반도체 기판의 남아 있는 부분은 제 1 트렌치와 제 2 트렌치 사이에 반도체 영역으로서 남겨진다. 도핑된 유전체 층이 반도체 영역의 측벽들 상에 그리고 반도체 영역의 상단 표면 위에 형성된다. 도핑된 유전체 층은 도펀트를 포함한다. 제 1 트렌치 및 제 2 트렌치는 유전체 물질로 충전된다. 그런 다음, 어닐링이 수행되고, 도핑된 유전체 층의 p형 도펀트 또는 n형 도펀트는 확산된 반도체 영역을 형성하기 위해 반도체 영역으로 확산된다.
본 개시의 일부 실시예들에 따르면, 방법은 반도체 베이스 및 반도체 베이스 위에 있고 반도체 베이스에 연결되는 복수의 반도체 스트립들을 포함하는 반도체 영역을 형성하기 위해 반도체 기판을 에칭하는 단계를 포함한다. 제 1 트렌치 및 제 2 트렌치가 반도체 기판으로 연장되고 반도체 영역의 대향 측부 상에 있다. 제 1 트렌치 및 제 2 트렌치는 격리 영역들을 형성하기 위해 유전체 물질로 충전된다. 방법은 복수의 반도체 스트립들의 상단 부분들이 복수의 반도체 핀들을 형성하도록 격리 영역들을 리세스하는 단계, 복수의 반도체 핀들의 제 1 부분들에 게이트 스택을 형성하는 단계, 게이트 스택에 의해 커버되지 않는 복수의 반도체 핀들의 제 2 부분들을 에칭하는 단계, 및 에피택시 소스/드레인 영역을 형성하기 위해 반도체 영역의 남아 있는 부분으로부터 에피택시를 수행하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은 트렌치들에 의해 서로 분리되는 제 1 반도체 영역 및 제 2 반도체 영역을 형성하기 위해 반도체 기판을 에칭하는 단계, 및 제 1 전도성 타입을 갖는 제 1 도펀트로 도핑된 제 1 도핑된 유전체 층을 형성하는 단계를 포함한다. 제 1 도핑된 유전체 층은 제 1 반도체 영역 및 제 2 반도체 영역의 측벽들 및 상단 표면들 상에 형성된다. 방법은 제 1 반도체 영역 상의 제 1 도핑된 유전체 층의 부분들을 제거하는 단계, 및 제 1 전도성 타입에 반대인 제 2 전도성 타입을 갖는 제 2 도펀트로 도핑된 제 2 도핑된 유전체 층을 형성하는 단계를 더 포함한다. 제 2 도핑된 유전체 층은 제 1 반도체 영역의 측벽들 및 상단 표면들 상에 형성되고, 제 2 반도체 영역 상의 제 1 도핑된 유전체 층의 남아 있는 부분들을 커버한다. 방법은 트렌치들 내에 그리고 제 1 도핑된 유전체 층과 제 2 도핑된 유전체 층 위에 유전체 물질을 충전하는 단계, 및 어닐링을 수행하는 단계를 더 포함한다. 어닐링은 제 2 도펀트가 제 1 반도체 영역의 제 1 표면 층으로 확산되게 하고, 제 1 도펀트가 제 2 반도체 영역의 제 2 표면 층으로 확산되게 한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
실시예들
실시예 1. 방법에 있어서,
제 1 트렌치 및 제 2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계로서, 반도체 기판의 남아 있는 부분은 제 1 트렌치와 제 2 트렌치 사이에 반도체 영역으로서 남겨지는 것인, 에칭하는 단계;
반도체 영역의 측벽들 상에 그리고 반도체 영역의 상단 표면 위에 도펀트를 포함하는 도핑된 유전체 층을 형성하는 단계;
제 1 트렌치 및 제 2 트렌치를 유전체 물질로 충전하는 단계; 및
어닐링을 수행하는 단계로서, 도핑된 유전체 층의 도펀트는 확산된 반도체 영역을 형성하기 위해 반도체 영역으로 확산되는 것인, 어닐링을 수행하는 단계를 포함하는 방법.
실시예 2. 실시예 1의 방법에 있어서, 반도체 영역은 반도체 베이스, 및 반도체 베이스 위에 있고 반도체 베이스에 연결되는 반도체 스트립들을 포함하고,
상기 방법은,
반도체 스트립들을 에칭하는 단계; 및
에피택시 반도체 영역을 형성하기 위해 반도체 영역의 남아 있는 부분으로부터 에피택시를 수행하는 단계를 더 포함하는 방법.
실시예 3. 실시예 2의 방법에 있어서,
반도체 스트립들의 상단 부분들의 측벽들 상에 스페이서들을 형성하는 단계; 및
반도체 스트립들의 상단 부분들을 리세스하는 단계를 더 포함하고,
반도체 스트립들의 남아 있는 부분들로부터 성장된 에피택시 반도체 영역의 부분들은 서로 병합되는 것인, 방법.
실시예 4. 실시예 2의 방법에 있어서, 에피택시는 확산된 반도체 영역으로부터 성장되는 것인, 방법.
실시예 5. 실시예 1의 방법에 있어서, 도핑된 유전체 층의 도펀트는 n형을 갖고,
상기 방법은,
어닐링 전에 도핑된 유전체 층 위에 추가의 p형 도핑된 층을 형성하는 단계를 더 포함하는 방법.
실시예 6. 실시예 1의 방법에 있어서, 도핑된 유전체 층을 형성하는 단계는 포스포 실리케이트 유리(Phospho-Silicate-Glass; PSG) 층을 성막하는 단계를 포함하는 것인, 방법.
실시예 7. 실시예 1의 방법에 있어서, 도핑된 유전체 층을 형성하는 단계는 보로 실리케이트 유리(Boro-Silicate-Glass; BSG) 층을 성막하는 단계를 포함하는 것인, 방법.
실시예 8. 방법에 있어서,
반도체 베이스 및 반도체 베이스 위에 있고 반도체 베이스에 연결되는 복수의 반도체 스트립들을 포함하는 반도체 영역을 형성하기 위해 반도체 기판을 에칭하는 단계로서, 반도체 기판으로 연장된 제 1 트렌치 및 제 2 트렌치가 반도체 영역의 대향 측부 상에 있는 것인, 에칭하는 단계;
격리 영역들을 형성하기 위해 제 1 트렌치 및 제 2 트렌치를 유전체 물질로 충전하는 단계;
격리 영역들을 리세스하는 단계로서, 복수의 반도체 스트립들의 상단 부분들은 복수의 반도체 핀들을 형성하는 것인, 리세스하는 단계;
복수의 반도체 핀들의 제 1 부분들 상에 게이트 스택을 형성하는 단계;
게이트 스택에 의해 커버되지 않는 복수의 반도체 핀들의 제 2 부분들을 에칭하는 단계; 및
에피택시 소스/드레인 영역을 형성하기 위해 반도체 영역의 남아 있는 부분으로부터 에피택시를 수행하는 단계를 포함하는 방법.
실시예 9. 실시예 8의 방법에 있어서,
복수의 반도체 핀들의 제 2 부분들의 측벽들 상에 핀 스페이서들을 형성하는 단계; 및
복수의 반도체 핀들이 에칭될 때 핀 스페이서들을 리세스하는 단계를 더 포함하는 방법.
실시예 10. 실시예 9의 방법에 있어서, 에피택시가 시작될 때, 핀 스페이서들은 남아 있는 부분들을 갖는 것인, 방법.
실시예 11. 실시예 8의 방법에 있어서, 복수의 반도체 핀들의 제 2 부분들을 에칭하는 단계 이후에, 반도체 베이스는 노출되고, 반도체 베이스로부터 시작하는 에피택시가 수행되는 것인, 방법.
실시예 12. 실시예 8의 방법에 있어서, 에피택시 동안, 홀이 에피택시 소스/드레인 영역 내에 성장되는 것인, 방법.
실시예 13. 실시예 12의 방법에 있어서, 홀은 타원형을 갖도록 성장되는 것인, 방법.
실시예 14. 실시예 12의 방법에 있어서, 홀은 둥근 하부 부분들 및 각각의 둥근 하부 부분들에 연결된 삼각형 상부 부분들을 갖도록 성장되는 것인, 방법.
실시예 15. 방법에 있어서,
트렌치들에 의해 서로 분리되는 제 1 반도체 영역 및 제 2 반도체 영역을 형성하기 위해 반도체 기판을 에칭하는 단계;
제 1 전도성 타입을 갖는 제 1 도펀트로 도핑된 제 1 도핑된 유전체 층을 형성하는 단계로서, 제 1 도핑된 유전체 층은 제 1 반도체 영역 및 제 2 반도체 영역의 측벽들 및 상단 표면들 상에 형성되는 것인, 제 1 도핑된 유전체 층을 형성하는 단계;
제 1 반도체 영역 상의 제 1 도핑된 유전체 층의 부분들을 제거하는 단계;
제 1 전도성 타입에 반대인 제 2 전도성 타입을 갖는 제 2 도펀트로 도핑된 제 2 도핑된 유전체 층을 형성하는 단계로서, 제 2 도핑된 유전체 층은 제 1 반도체 영역의 측벽들 및 상단 표면들 상에 형성되고, 제 2 반도체 영역 상의 제 1 도핑된 유전체 층의 남아 있는 부분들을 커버하는 것인, 제 2 도핑된 유전체 층을 형성하는 단계;
트렌치들 내에 그리고 제 1 도핑된 유전체 층과 제 2 도핑된 유전체 층 위에 유전체 물질을 충전하는 단계; 및
어닐링을 수행하는 단계로서, 제 2 도펀트는 제 1 반도체 영역의 제 1 표면 층으로 확산되고, 제 1 도펀트는 제 2 반도체 영역의 제 2 표면 층으로 확산되는 것인, 어닐링을 수행하는 단계를 포함하는 방법.
실시예 16. 실시예 15의 방법에 있어서, 제 1 반도체 영역의 제 1 표면 층은 제 2 전도성 타입을 갖고, 제 2 반도체 영역의 제 2 표면 층은 제 1 전도성 타입을 갖는 것인, 방법.
실시예 17. 실시예 16의 방법에 있어서, 제 2 도펀트는 또한 어닐링 동안 제 2 반도체 영역의 제 2 표면 층으로 확산되는 것인, 방법.
실시예 18. 실시예 15의 방법에 있어서, 제 1 도핑된 유전체 층을 형성하는 단계는 포르포 실리케이트 유리(PSG) 층을 성막하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 15의 방법에 있어서, 제 2 도핑된 유전체 층을 형성하는 단계는 보로 실리케이트 유리(BSG) 층을 성막하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 15의 방법에 있어서,
제 1 반도체 영역의 부분들을 제거하는 단계; 및
제 1 표면 층으로부터 에피택시 영역을 성장시키기 위해 에피택시를 수행하는 단계를 더 포함하는 방법.

Claims (10)

  1. 확산을 통한 도핑 방법에 있어서,
    제 1 트렌치 및 제 2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계로서, 상기 반도체 기판의 남아 있는 부분은 상기 제 1 트렌치와 상기 제 2 트렌치 사이에 반도체 영역으로서 남겨지는 것인, 상기 에칭하는 단계;
    상기 반도체 영역의 측벽들 상에 그리고 상기 반도체 영역의 상단 표면 위에 도펀트를 포함하는 도핑된 유전체 층을 형성하는 단계;
    상기 제 1 트렌치 및 상기 제 2 트렌치 내에 그리고 상기 도핑된 유전체 층 위에 유전체 물질을 충전하는 단계; 및
    상기 유전체 물질이 상기 제 1 트렌치, 상기 제 2 트렌치 및 상기 도핑된 유전체 층을 커버하는 동안 어닐링을 수행하는 단계로서, 상기 도핑된 유전체 층의 도펀트는 확산된 반도체 영역을 형성하기 위해 상기 반도체 영역으로 확산되는 것인, 상기 어닐링을 수행하는 단계
    를 포함하는, 확산을 통한 도핑 방법.
  2. 제 1 항에 있어서, 상기 반도체 영역은 반도체 베이스, 및 상기 반도체 베이스 위에 있고 상기 반도체 베이스에 연결되는 반도체 스트립들을 포함하고,
    상기 확산을 통한 도핑 방법은,
    상기 반도체 스트립들을 에칭하는 단계; 및
    에피택시 반도체 영역을 형성하기 위해 상기 반도체 영역의 남아 있는 부분으로부터 에피택시를 수행하는 단계
    를 더 포함하는, 확산을 통한 도핑 방법.
  3. 제 2 항에 있어서,
    상기 반도체 스트립들의 상단 부분들의 측벽들 상에 스페이서들을 형성하는 단계; 및
    상기 반도체 스트립들의 상단 부분들을 리세스하는 단계를 더 포함하고,
    상기 반도체 스트립들의 남아 있는 부분들로부터 성장된 상기 에피택시 반도체 영역의 부분들은 서로 병합되는 것인, 확산을 통한 도핑 방법.
  4. 제 2 항에 있어서, 상기 에피택시는 상기 확산된 반도체 영역으로부터 성장되는 것인, 확산을 통한 도핑 방법.
  5. 제 1 항에 있어서, 상기 도핑된 유전체 층의 도펀트는 n형을 갖고,
    상기 확산을 통한 도핑 방법은,
    상기 어닐링 전에 상기 도핑된 유전체 층 위에 추가의 p형 도핑된 층을 형성하는 단계
    를 더 포함하는, 확산을 통한 도핑 방법.
  6. 제 1 항에 있어서, 상기 도핑된 유전체 층을 형성하는 단계는, 포스포 실리케이트 유리(Phospho-Silicate-Glass; PSG) 층을 성막하는 단계를 포함하는 것인, 확산을 통한 도핑 방법.
  7. 제 1 항에 있어서, 상기 도핑된 유전체 층을 형성하는 단계는, 보로 실리케이트 유리(Boro-Silicate-Glass; BSG) 층을 성막하는 단계를 포함하는 것인, 확산을 통한 도핑 방법.
  8. 확산을 통한 도핑 방법에 있어서,
    반도체 베이스, 및 상기 반도체 베이스 위에 있고 상기 반도체 베이스에 연결되는 복수의 반도체 스트립들을 포함하는 반도체 영역을 형성하기 위해 반도체 기판을 에칭하는 단계로서, 상기 반도체 기판으로 연장된 제 1 트렌치 및 제 2 트렌치가 상기 반도체 영역의 대향 측부 상에 있는 것인, 상기 에칭하는 단계;
    상기 반도체 영역의 측벽들 상에 그리고 상기 반도체 영역의 상단 표면 위에 도펀트를 포함하는 도핑된 유전체 층을 형성하는 단계;
    상기 제 1 트렌치 및 상기 제 2 트렌치 내에 그리고 상기 도핑된 유전체 층 위에 유전체 물질을 충전하는 단계;
    상기 유전체 물질이 상기 제 1 트렌치, 상기 제 2 트렌치 및 상기 도핑된 유전체 층을 커버하는 동안 어닐링을 수행하는 단계로서, 상기 도핑된 유전체 층의 도펀트는 확산된 반도체 영역을 형성하기 위해 상기 반도체 영역으로 확산되는 것인, 상기 어닐링을 수행하는 단계;
    격리 영역들을 형성하기 위해 상기 유전체 물질 및 상기 도핑된 유전체 층에 평탄화를 수행하는 단계;
    상기 격리 영역들을 리세스하는 단계로서, 상기 복수의 반도체 스트립들의 상단 부분들은 복수의 반도체 핀들을 형성하는 것인, 상기 리세스하는 단계;
    상기 복수의 반도체 핀들의 제 1 부분들 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택에 의해 커버되지 않는 상기 복수의 반도체 핀들의 제 2 부분들을 에칭하는 단계; 및
    에피택시 소스/드레인 영역을 형성하기 위해 상기 반도체 영역의 남아 있는 부분으로부터 에피택시를 수행하는 단계
    를 포함하는, 확산을 통한 도핑 방법.
  9. 제 8 항에 있어서,
    상기 복수의 반도체 핀들의 제 2 부분들의 측벽들 상에 핀 스페이서들을 형성하는 단계; 및
    상기 복수의 반도체 핀들이 에칭될 때 상기 핀 스페이서들을 리세스하는 단계
    를 더 포함하는, 확산을 통한 도핑 방법.
  10. 확산을 통한 도핑 방법에 있어서,
    트렌치들에 의해 서로 분리되는 제 1 반도체 영역 및 제 2 반도체 영역을 형성하기 위해 반도체 기판을 에칭하는 단계;
    제 1 전도성 타입을 갖는 제 1 도펀트로 도핑된 제 1 도핑된 유전체 층을 형성하는 단계로서, 상기 제 1 도핑된 유전체 층은 상기 제 1 반도체 영역 및 상기 제 2 반도체 영역의 측벽들 및 상단 표면들 상에 형성되는 것인, 상기 제 1 도핑된 유전체 층을 형성하는 단계;
    상기 제 1 반도체 영역 상의 상기 제 1 도핑된 유전체 층의 부분들을 제거하는 단계;
    상기 제 1 전도성 타입에 반대인 제 2 전도성 타입을 갖는 제 2 도펀트로 도핑된 제 2 도핑된 유전체 층을 형성하는 단계로서, 상기 제 2 도핑된 유전체 층은 상기 제 1 반도체 영역의 측벽들 및 상단 표면들 상에 형성되고, 상기 제 2 반도체 영역 상의 상기 제 1 도핑된 유전체 층의 남아 있는 부분들을 커버하는 것인, 상기 제 2 도핑된 유전체 층을 형성하는 단계;
    상기 트렌치들 내에 그리고 상기 제 1 도핑된 유전체 층과 상기 제 2 도핑된 유전체 층 위에 유전체 물질을 충전하는 단계; 및
    상기 유전체 물질이 상기 트렌치들, 상기 제 1 도핑된 유전체 층 및 상기 제 2 도핑된 유전체 층을 커버하는 동안 어닐링을 수행하는 단계로서, 상기 제 2 도펀트는 상기 제 1 반도체 영역의 제 1 표면 층으로 확산되고, 상기 제 1 도펀트는 상기 제 2 반도체 영역의 제 2 표면 층으로 확산되는 것인, 상기 어닐링을 수행하는 단계
    를 포함하는, 확산을 통한 도핑 방법.
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