KR101855713B1 - Ｄｃ－ｄｃ 컨버터 및 그 제작 방법 - Google Patents

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요시아키 이토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 단일한 고전압의 입력 전압으로 구동하고 전압 변환 회로 및 제어 회로를 갖는 DC-DC 컨버터를 얻음과 동시에, DC-DC 컨버터의 점유 면적의 증대를 억제한다.
입력 전압이 인가되는 입력 단자와, 입력 단자와 접속되고 제 1 트랜지스터를 갖는 전압 변환 회로와, 전압 변환 회로를 제어하고 실리콘 재료를 채널 형성 영역에 갖는 제 2 트랜지스터를 갖는 제어 회로와, 입력 단자와 제어 회로 사이에 제공되고 입력 전압을 입력 전압보다 낮은 전압인 전원 전압으로 변환시키는 제 3 트랜지스터를 갖고, 제 1 트랜지스터 및 제 3 트랜지스터는 산화물 반도체 재료를 채널 형성 영역에 갖는 트랜지스터이고, 제 2 트랜지스터 위에 제 1 트랜지스터 및 제 3 트랜지스터가 절연막을 개재하여 적층되는 DC-DC 컨버터 및 그 제작 방법에 관한 것이다.

Description

ＤＣ－ＤＣ 컨버터 및 그 제작 방법{DC-DC CONVERTER AND MANUFACTURING METHOD THEREOF}
본 발명의 일 형태는, DC-DC 컨버터 및 그 제작 방법에 관한 것이다.
근년에 들어, 직류 전원을 필요로 하는 기기가 다양화되어, 입력 전압과 다른 직류 전압으로 구동하는 회로를 구동시키기 위하여 DC-DC 컨버터가 많이 이용되고 있다(특허문헌 1, 특허문헌 2 및 특허문헌 3 참조).
일본국 특개2009-148129호 공보 일본국 특개2003-235251호 공보 일본국 특개2009-254110호 공보
DC-DC 컨버터에는, 전압 변환 회로와 상기 전압 변환 회로를 제어하는 제어 회로가 포함된다. 전압 변환 회로의 소자에는, 높은 전압이 인가되기 때문에 고내압의 파워 디바이스를 사용한다. 이러한 파워 디바이스를 사용한 전압 변환 회로는, 높은 입력 전압만으로 구동시킬 수 있다. 이러한 파워 디바이스로서 예를 들어, 산화물 반도체 재료를 사용한 소자(또한, 예를 들어, 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터)를 들 수 있다.
한편, 전압 변환 회로를 제어하는 제어 회로의 소자에는, 높은 구동 속도가 요구된다. 이러한 높은 구동 속도를 얻을 수 있는 소자로서는 예를 들어, 실리콘 재료를 사용한 소자(예를 들어, 실리콘막을 채널 형성 영역에 사용한 트랜지스터나, 단결정 실리콘 기판을 사용하여 형성된 트랜지스터)를 들 수 있다. 다만, 실리콘 재료를 사용한 소자는, 내압이 높지 않기 때문에 고전압을 인가할 수 없다.
실리콘은 밴드 갭이 좁기 때문에, 고전압을 인가하면 전자가 눈사태처럼 발생하는 애벌란시 항복(avalanche breakdown)이 일어날 우려가 있다. 애벌란시 항복이 일어나면, 그 소자는 파괴된다. 한편, 산화물 반도체는 밴드 갭이 넓기 때문에, 애벌란시 항복이 일어나기 어려워 소자가 파괴될 우려가 작다.
여기서, 전압 변환 회로 및 제어 회로를 갖는 DC-DC 컨버터를 단일한 높은 입력 전압만으로 동작시키는 경우를 생각한다. 입력 전압이 단일한 것은 DC-DC 컨버터의 점유 면적을 축소시키는 데에 바람직하다. 다만, 상기 높은 입력 전압은 전압 변환 회로를 구동할 수 있으나 제어 회로의 전압으로서는 지나치게 높기 때문에, 제어 회로를 파괴할 우려가 있다. 따라서, 상기 단일한 높은 입력 전압만으로는 전압 변환 회로 및 제어 회로를 갖는 DC-DC 컨버터를 동작시키기 어렵다.
그래서, 높은 입력 전압이 인가되는 입력 단자와 제어 회로 사이에 상기 높은 입력 전압의 전압값을 저하시키는 소자를 제공한다. 저하된 전압을 제어 회로에 공급하면 제어 회로가 파괴될 우려가 없다.
이러한 높은 입력 전압의 전압값을 저하시키는 소자로서 상술한 파워 디바이스를 사용하면 좋다. 다만, 제어 회로와 상기 높은 입력 전압의 전압값을 저하시키는 파워 디바이스를 제공하면 DC-DC 컨버터의 점유 면적이 증대될 우려가 있다.
이상을 감안하여 본 발명의 일 형태는, 단일한 고전압의 입력 전압으로 구동하고, 전압 변환 회로 및 제어 회로를 갖는 DC-DC 컨버터를 얻는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는, DC-DC 컨버터의 점유 면적의 증대를 억제하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는, 전압 변환 회로의 파워 디바이스와, 입력 전압의 전압값을 저하시키는 파워 디바이스를 동일 공정으로 제작함으로써, 제작 공정 및 제작 비용을 저감시키는 것을 과제 중 하나로 한다.
상기 단일한 높은 입력 전압의 전압값을 저하시키는 파워 디바이스 및 전압 변환 회로의 파워 디바이스로서, 고내압의 반도체 소자인 산화물 반도체 재료를 사용한 소자를 사용하고, 제어 회로의 소자로서 저내압의 반도체 소자, 예를 들어 실리콘 재료를 사용한 소자를 사용한다. 또한, 상기 파워 디바이스 및 제어 회로의 소자를 중첩시킨다.
제어 회로의 소자로서 저내압의 반도체 소자, 예를 들어 실리콘 재료를 사용한 소자를 사용하여도 상기 파워 디바이스가 고전압의 입력 전압의 전압값을 저하시키므로 제어 회로가 파괴될 우려는 없다.
상기 파워 디바이스 및 제어 회로의 소자를 중첩시킴으로써, DC-DC 컨버터의 점유 면적의 증대를 억제할 수 있다.
또한, 본 발명의 일 형태에 있어서는, 전압 변환 회로의 파워 디바이스인 산화물 반도체 재료를 사용한 소자와, 입력 전압의 전압값을 저하시키는 파워 디바이스인 산화물 반도체 재료를 사용한 소자를 동일 공정으로 제작한다. 이로써, 제작 공정 및 제작 비용을 저감시킬 수 있다.
본 발명의 일 형태는, 입력 전압이 인가되는 입력 단자와, 상기 입력 단자와 접속되고 제 1 트랜지스터를 갖는 전압 변환 회로와, 상기 전압 변환 회로를 제어하고 실리콘 재료를 채널 형성 영역에 갖는 제 2 트랜지스터를 갖는 제어 회로와, 상기 입력 단자와 상기 제어 회로 사이에 제공되고 상기 입력 전압을 상기 입력 전압보다 낮은 전압인 전원 전압으로 변환시키는 제 3 트랜지스터를 갖고, 상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 산화물 반도체 재료를 채널 형성 영역에 갖는 트랜지스터이고, 상기 제 2 트랜지스터 위에 상기 제 1 트랜지스터 및 상기 제 3 트랜지스터가 절연막을 개재(介在)하여 적층되는 것을 특징으로 하는 DC-DC 컨버터에 관한 것이다.
본 발명의 일 형태는, 절연 표면 위에 실리콘 재료를 제 1 채널 형성 영역에 사용한 제 1 트랜지스터를 형성하고, 상기 제 1 트랜지스터를 덮도록 절연막을 형성하고, 상기 절연막 위에 산화물 반도체 재료를 제 2 채널 형성 영역으로서 사용한 제 2 트랜지스터 및 상기 산화물 반도체 재료를 제 3 채널 형성 영역으로서 사용한 제 3 트랜지스터를 형성하고, 상기 제 2 트랜지스터는 전압 변환 회로를 구성하고, 상기 제 1 트랜지스터는 상기 전압 변환 회로를 제어하는 제어 회로를 구성하고, 상기 제 3 트랜지스터는 입력 단자와 상기 제어 회로 사이에 제공되고 상기 입력 단자에 인가되는 입력 전압을 상기 입력 전압보다 낮은 전압인 전원 전압으로 변환시키는 것을 특징으로 하는 DC-DC 컨버터의 제작 방법에 관한 것이다.
본 발명의 일 형태에 있어서 상기 산화물 반도체 재료는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, 1원계 금속 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 중 어느 것인 것을 특징으로 한다.
본 발명의 일 형태에 있어서 상기 전압 변환 회로는, 강압형 전압 변환 회로인 것을 특징으로 한다.
본 발명의 일 형태에 있어서 상기 전압 변환 회로는, 플라이백형의 전압 변환 회로인 것을 특징으로 한다.
본 발명의 일 형태에 있어서 상기 전압 변환 회로는, 포워드형의 전압 변환 회로인 것을 특징으로 한다.
또한, 제 1, 제 2라고 붙이는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
본 발명에 의하여, 단일한 고전압의 입력 전압으로 구동하고, 전압 변환 회로 및 제어 회로를 갖는 DC-DC 컨버터를 얻을 수 있다.
본 발명의 일 형태에 의하여, DC-DC 컨버터의 점유 면적의 증대를 억제할 수 있다.
본 발명의 일 형태에 있어서는, 전압 변환 회로의 파워 디바이스와 입력 전압의 전압값을 저하시키는 파워 디바이스를 동일 공정으로 제작하기 때문에, 제작 공정 및 제작 비용을 저감시킬 수 있다.
도 1은 DC-DC 컨버터의 회로도.
도 2는 DC-DC 컨버터의 회로도.
도 3은 DC-DC 컨버터의 회로도.
도 4는 DC-DC 컨버터의 회로도.
도 5a 내지 도 5c는 트랜지스터의 적층 구조를 도시한 단면도.
도 6a 내지 도 6c는 트랜지스터의 적층 구조를 도시한 단면도.
이하에, 본 명세서에 개시된 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 다만, 본 명세서에 개시된 발명은 많은 다른 형태로 실시할 수 있으며, 본 명세서에 개시된 발명의 취지 및 그 범위에서 벗어남 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 나타내는 도면에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 같은 부호를 붙여 그 반복 설명은 생략한다.
또한, 본 명세서에 개시된 발명에 있어서, 반도체 장치란, 반도체를 이용함으로써 기능하는 소자 및 장치 전반을 가리키며, 전자 회로, 표시 장치, 발광 장치 등을 포함하는 전기 장치 및 그 전기 장치를 탑재한 전자 기기를 그 범주로 한다.
<회로 구성>
도 1에 도시된 DC-DC 컨버터는, 제어 회로(111), 전압 변환 회로(121), 입력 전압 Vin이 인가되는 입력 단자(102), 산화물 반도체 재료를 채널 형성 영역에 사용한 트랜지스터 예를 들어, 산화물 반도체막을 채널 형성 영역에 갖는 트랜지스터(이하, 산화물 반도체 트랜지스터라고 부름)인 트랜지스터(101), 전압 변환 회로(121)로부터 출력되는 출력 전압 Vout을 출력하는 출력 단자(131)를 갖는다.
트랜지스터(101)의 소스 및 드레인의 한쪽은 입력 전압 Vin이 인가되는 입력 단자(102) 및 전압 변환 회로(121)의 트랜지스터(124)의 소스 및 드레인의 한쪽에 접속된다. 트랜지스터(101)의 소스 및 드레인의 다른 쪽 및 게이트는 제어 회로(111)에 접속된다.
산화물 반도체 트랜지스터인 트랜지스터(101)는, 고전압을 취급할 수 있는 파워 디바이스이다. 트랜지스터(101)의 소스 및 드레인의 한쪽에 인가되는 입력 전압 Vin은, 게이트에 인가되는 게이트 전압에 의거하여 입력 전압 Vin보다 작은 값을 갖는 전원 전압 VDD로 변환된다.
입력 전압 Vin으로서 예를 들어, 가정용 전원으로부터의 전압을 교류-직류 변환(AC-DC 변환)시킨 전압을 사용한다. 입력 전압 Vin으로서, 가정용 전원으로부터의 전압을 교류-직류 변환시킨 전압을 사용하면, 입력 전압 Vin의 실효값은 141V이다. 그러므로, 이러한 고전압의 입력 전압 Vin은 제어 회로(111)를 파괴할 우려가 있다. 따라서, 입력 전압 Vin이 인가되는 입력 단자(102)와 제어 회로(111) 사이에 고내압의 파워 디바이스인 산화물 반도체 트랜지스터를 배치하면 제어 회로(111)가 파괴되는 것을 억제할 수 있다.
상술한 바와 같이 트랜지스터(101)는, 산화물 반도체막을 채널 형성 영역에 갖는 트랜지스터이다.
이러한 산화물 반도체막의 재료로서, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, 1원계 금속 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 산화물 반도체막을 채널 형성 영역에 갖는 트랜지스터(산화물 반도체 트랜지스터)의 구조 및 제작 공정에 대하여는 후술한다.
제어 회로(111)는, 트랜지스터(101)의 소스 및 드레인의 다른 쪽, 트랜지스터(101)의 게이트 및 전압 변환 회로(121)에 전기적으로 접속된다. 또한, 제어 회로(111)에는 전원 전압 VDD보다 작은 값을 갖는 전원 전압 VSS이 인가된다. 전원 전압VSS으로서 예를 들어, 접지 전압 GND을 사용하면 좋다.
도 1에 도시된 제어 회로(111)의 상세한 회로 구성의 예를 도 2에 도시한다.
도 2의 제어 회로(111)는, 내부 전압 생성 회로(레귤레이터(regulator)라고도 함)(110) 및 내부 제어 회로(130)를 갖는다. 내부 전압 생성 회로(110)는, 전원 전압 VDD을 생성하는 회로이며, 연산 증폭기(112), 저항(113) 및 저항(114)을 갖는다.
연산 증폭기(112)의 반전 입력 단자는, 저항(113)의 한쪽의 단자 및 저항(114)의 한쪽의 단자에 전기적으로 접속된다. 연산 증폭기(112)의 비반전 입력 단자는, 참조 전압 Vref이 인가되는 단자(115)에 전기적으로 접속된다. 연산 증폭기(112)의 출력 단자는, 트랜지스터(101)의 게이트에 접속된다.
연산 증폭기(112)를 구성하는 트랜지스터는, 고속으로 구동할 수 있는 트랜지스터 예를 들어, 실리콘 재료를 채널 형성 영역에 사용한 트랜지스터를 사용하면 좋다. 또한, 실리콘 재료를 채널 형성 영역에 사용한 트랜지스터의 구조 및 제작 공정에 대하여는 후술한다.
실리콘 재료를 채널 형성 영역에 사용한 경우, n채널형 트랜지스터 및 p채널형 트랜지스터를 얻을 수 있다. 연산 증폭기(112)를 구성하는 트랜지스터로서, 실리콘을 채널 형성 영역에 갖는 트랜지스터를 사용하면, 고속으로 구동할 수 있을 뿐만 아니라, n 채널형 트랜지스터 및 p 채널형 트랜지스터 양쪽 모두를 얻을 수 있다.
저항(113)의 한쪽의 단자는, 연산 증폭기(112)의 반전 입력 단자 및 저항(114)의 한쪽의 단자에 전기적으로 접속된다. 저항(113)의 다른 쪽의 단자는, 트랜지스터(101)의 소스 및 드레인의 다른 쪽 및 내부 제어 회로(130)의 제 1 단자에 전기적으로 접속된다.
저항(114)의 한쪽의 단자는, 저항(113)의 한쪽의 단자 및 연산 증폭기(112)의 반전 입력 단자에 전기적으로 접속된다. 저항(114)의 다른 쪽의 단자에는, 전원 전압 VSS이 인가된다.
내부 제어 회로(130)는, 전압 제어 또는 전류 제어를 행하는 회로이다. 전압 제어 또는 전류 제어의 예로서는, 펄스 폭 변조(Pulse Width Modulation(PWM)) 제어나 히스테리시스 제어를 들 수 있다. 본 실시형태에 있어서는, 내부 제어 회로(130)에 의하여 전원 전압 VDD이 트랜지스터(124)의 게이트에 인가되는 게이트 전압으로 변환된다. 상기 게이트 전압에 의거하여 입력 전압 Vin이 출력 전압 Vout으로 변환된다.
내부 제어 회로(130)의 제 1 단자는, 트랜지스터(101)의 소스 및 드레인의 다른 쪽 및 저항(113)의 다른 단자에 전기적으로 접속된다. 내부 제어 회로(130)의 제 2 단자에는, 전원 전압 VSS이 인가된다. 또한, 내부 제어 회로(130)의 제 3 단자는, 트랜지스터(124)의 게이트에 전기적으로 접속된다. 또한, 도시하지 않지만, 내부 제어 회로(130)에는 출력 전압 Vout의 일부가 귀환(歸還)된다. 이러한 출력 전압 Vout의 일부는, 출력 전압 Vout을 출력하는 출력 단자(131)에 전기적으로 접속되도록 분압 회로를 제공하고, 상기 분압 회로에 의하여 출력 전압 Vout을 분압함으로써 생성하면 좋다.
도 2의 전압 변환 회로(121)는, 강압형의 전압 변환 회로이다. 도 2의 전압 변환 회로(121)는, 트랜지스터(124), 다이오드(123), 코일(122), 콘덴서(125)를 갖는다.
트랜지스터(124)의 소스 및 드레인의 한쪽은, 트랜지스터(101)의 소스 및 드레인의 한쪽 및 입력 전압 Vin이 인가되는 입력 단자(102)에 접속된다. 트랜지스터(124)의 소스 및 드레인의 다른 쪽은, 다이오드(123)의 출력 단자 및 코일(122)의 한쪽의 단자에 전기적으로 접속된다. 트랜지스터(124)의 게이트는, 내부 제어 회로(130)의 제 3 단자에 전기적으로 접속된다.
트랜지스터(124)로서, 트랜지스터(101)와 마찬가지로 파워 디바이스인 산화물 반도체 트랜지스터를 사용한다. 트랜지스터(124)로서 산화물 반도체 트랜지스터를 사용함으로써, 고전압의 입력 전압 Vin의 인가로 인하여 트랜지스터(124)가 파괴되는 것을 억제할 수 있다.
다이오드(123)의 출력 단자는, 트랜지스터(124)의 소스 및 드레인의 다른 쪽 및 코일(122)의 한쪽의 단자에 전기적으로 접속된다. 다이오드(123)의 입력 단자에는 전원 전압VSS이 인가된다.
코일(122)의 한쪽의 단자는, 다이오드(123)의 출력 단자 및 트랜지스터(124)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 코일(122)의 다른 쪽의 단자는, 콘덴서(125)의 한쪽의 단자 및 출력 전압 Vout을 출력하는 출력 단자(131)에 전기적으로 접속된다.
콘덴서(125)의 한쪽의 단자는, 코일(122)의 다른 쪽의 단자 및 출력 전압Vout을 출력하는 출력 단자(131)에 전기적으로 접속된다. 콘덴서(125)의 다른 쪽의 단자에는 전원 전압VSS이 인가된다.
도 2에서는 강압형의 전압 변환 회로(121)에 대하여 설명하였지만, 전압 변환 회로(121)는 강압형에 한정되지 않고, 필요에 따라 강압형의 전압 변환 회로 대신에 승압형의 전압 변환 회로 또는 승강압형의 전압 변환 회로를 형성하여도 좋다.
도 3에서는, 플라이백형의 전압 변환 회로를 사용한 DC-DC 컨버터에 대하여 설명한다.
도 3의 DC-DC 컨버터는, 제어 회로(111), 전압 변환 회로(141), 입력 전압 Vin이 인가되는 입력 단자(102), 트랜지스터(101), 전압 변환 회로(141)로부터 출력되는 출력 전압 Vout을 출력하는 출력 단자(131)를 갖는다.
도 3의 전압 변환 회로(141)는, 코일(142) 및 코일(146)을 갖는 변압기(149), 트랜지스터(144), 다이오드(143), 콘덴서(145)를 갖는다.
코일(142)의 한쪽의 단자는, 트랜지스터(101)의 소스 및 드레인의 한쪽 및 입력 전압 Vin이 인가되는 입력 단자(102)에 전기적으로 접속된다. 코일(142)의 다른 쪽의 단자는, 트랜지스터(144)의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
트랜지스터(144)의 소스 및 드레인의 한쪽은, 코일(142)의 다른 쪽의 단자에 전기적으로 접속된다. 트랜지스터(144)의 소스 및 드레인의 다른 쪽에는, 전원 전압 VSS이 인가된다. 트랜지스터(144)의 게이트는, 내부 제어 회로(130)의 제 3 단자에 전기적으로 접속된다.
코일(146)의 한쪽의 단자는, 다이오드(143)의 입력 단자에 전기적으로 접속된다. 코일(146)의 다른 쪽의 단자에는, 전원 전압 VSS이 인가된다.
다이오드(143)의 입력 단자는, 코일(146)의 한쪽의 단자에 전기적으로 접속된다. 다이오드(143)의 출력 단자는, 콘덴서(145)의 한쪽의 단자 및 출력 단자(131)와 전기적으로 접속된다.
콘덴서(145)의 한쪽의 단자는, 다이오드(143)의 출력 단자 및 출력 단자(131)와 전기적으로 접속된다. 콘덴서(145)의 다른 쪽의 단자에는, 전원 전압VSS이 인가된다.
이상에 의하여, 단일한 고전압의 입력 전압 Vin으로 구동하고 전압 변환 회로(141) 및 제어 회로(111)를 갖는 DC-DC 컨버터를 얻을 수 있다.
도 4에서는, 포워드형의 전압 변환 회로를 사용한 DC-DC 컨버터에 대하여 설명한다.
도 4의 DC-DC 컨버터는, 제어 회로(111), 전압 변환 회로(151), 입력 전압 Vin이 인가되는 입력 단자(102), 트랜지스터(101), 전압 변환 회로(151)로부터 출력되는 출력 전압 Vout을 출력하는 출력 단자(131)를 갖는다.
도 4의 전압 변환 회로(151)는, 코일(152) 및 코일(156)을 갖는 변압기(159), 트랜지스터(154), 다이오드(153), 다이오드(157), 코일(158), 콘덴서(155)를 갖는다.
코일(152)의 한쪽의 단자는, 트랜지스터(101)의 소스 및 드레인의 한쪽 및 입력 전압 Vin이 인가되는 입력 단자(102)에 전기적으로 접속된다. 코일(152)의 다른 쪽의 단자는, 트랜지스터(154)의 소스 및 드레인의 한쪽에 전기적으로 접속된다.
트랜지스터(154)의 소스 및 드레인의 한쪽은, 코일(152)의 다른 쪽의 단자에 전기적으로 접속된다. 트랜지스터(154)의 소스 및 드레인의 다른 쪽에는, 전원 전압 VSS이 인가된다. 트랜지스터(154)의 게이트는, 내부 제어 회로(130)의 제 3 단자에 전기적으로 접속된다.
코일(156)의 한쪽의 단자는, 다이오드(153)의 입력 단자에 전기적으로 접속된다. 코일(156)의 다른 쪽의 단자에는, 전원 전압 VSS이 인가된다.
다이오드(153)의 입력 단자는, 코일(156)의 한쪽의 단자에 전기적으로 접속된다. 다이오드(153)의 출력 단자는, 다이오드(157)의 출력 단자 및 코일(158)의 한쪽의 단자와 전기적으로 접속된다.
다이오드(157)의 출력 단자는, 다이오드(153)의 출력 단자 및 코일(158)의 한쪽의 단자와 전기적으로 접속된다. 다이오드(157)의 입력 단자에는, 전원 전압 VSS이 인가된다.
코일(158)의 한쪽의 단자는, 다이오드(153)의 출력 단자 및 다이오드(157)의 출력 단자와 전기적으로 접속된다. 코일(158)의 다른 쪽의 단자는, 콘덴서(155)의 한쪽의 단자 및 출력 단자(131)와 전기적으로 접속된다.
콘덴서(155)의 한쪽의 단자는, 코일(158)의 다른 쪽의 단자 및 출력 단자(131)와 전기적으로 접속된다. 콘덴서(155)의 다른 쪽의 단자에는, 전원 전압 VSS이 인가된다.
이상에 의하여, 단일한 고전압의 입력 전압 Vin으로 구동하고 전압 변환 회로(151) 및 제어 회로(111)를 갖는 DC-DC 컨버터를 얻을 수 있다.
<적층 구조 및 그 제작 공정>
여기서, 연산 증폭기(112)를 구성하는 트랜지스터 및 산화물 반도체 트랜지스터인 트랜지스터(101)를 적층한 적층 구조, 그리고 상기 적층 구조의 제작 공정을 이하에 설명한다. 또한, 본 실시형태에 있어서는, 연산 증폭기(112)를 구성하는 트랜지스터로서 실리콘 재료를 채널 영역에 사용한 트랜지스터를 사용한다.
우선, 도 5a에 도시된 바와 같이, 기판(700)의 절연 표면 위에 공지된 CMOS의 제작 방법을 사용하여 n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705)를 형성한다. 본 실시형태에 있어서는, 단결정의 반도체 기판으로부터 분리된 단결정 반도체막을 사용하여 n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705)를 형성하는 경우를 예로서 나타낸다.
구체적인 단결정 반도체막의 제작 방법의 일례에 대하여 간단하게 설명한다. 우선, 단결정의 반도체 기판에 가속된 이온으로 이루어지는 이온 빔을 주입한다. 이온 빔이 주입됨으로써, 반도체 기판의 표면에서 일정한 깊이의 영역의 결정 구조가 흐트러진다. 결정 구조가 흐트러짐으로써, 국소적으로 취약화된 취화층이 형성된다. 취화층이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의하여 조절할 수 있다. 그리고, 반도체 기판과 절연막(701)이 형성된 기판(700)을, 사이에 상기 절연막(701)이 끼워지도록 접합한다. 접합은, 반도체 기판과 기판(700)을 중첩시킨 후에 반도체 기판과 기판(700)의 일부에 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분에서 반도체 기판과 절연막(701)이 접합하기 시작하여 결과적으로는 밀착한 면 전체가 접합한다. 다음에, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드끼리가 결합하여 미소 보이드의 체적이 증대된다. 결과적으로, 취화층에 있어서 반도체 기판의 일부인 단결정 반도체막이 반도체 기판에서 분리된다. 상기 가열 처리의 온도는, 기판(700)의 변형점을 넘지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 섬 형상의 반도체막(702), 섬 형상의 반도체막(703)을 형성할 수 있다.
n 채널형 트랜지스터(704)는, 절연막(701) 위의 섬 형상의 반도체막(702)을 사용하여 형성되고, p 채널형 트랜지스터(705)는 절연막(701) 위의 섬 형상의 반도체막(703)을 사용하여 형성된다. 또한, n 채널형 트랜지스터(704)는 게이트 전극(706)을 갖고, p 채널형 트랜지스터(705)는 게이트 전극(707)을 갖는다. 그리고, n채널형 트랜지스터(704)는, 섬 형상의 반도체막(702)과 게이트 전극(706) 사이에 절연막(708)을 갖는다. p채널형 트랜지스터(705)는, 섬 형상의 반도체막(703)과 게이트 전극(707) 사이에 절연막(708)을 갖는다.
기판(700)으로서 사용할 수 있는 기판에 큰 한정은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 기판(700)에는, 퓨전법(fusion method)이나 플로트법(float method)으로 제작되는 유리 기판, 석영 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는, 나중의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 사용하면 좋다. 또한, 스테인리스 기판을 포함하는 금속 기판 또는 실리콘 기판의 표면에 절연막을 형성한 것을 사용하여도 좋다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은, 일반적으로 상기 기판과 비교하여 내열 온도가 낮은 경향이 있지만, 제작 공정에서의 처리 온도에 견딜 수 있으면 사용할 수 있다.
또한, 본 실시형태에 있어서는, 단결정의 반도체막을 사용하여 n채널형 트랜지스터(704)와 p 채널형 트랜지스터(705)를 형성하는 예에 대하여 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 절연막(701) 위에 기상 성장법을 사용하여 형성된 다결정의 반도체막을 사용하여도 좋고, 상기 반도체막을 공지된 기술에 의하여 결정화하여도 좋다. 공지된 결정화 방법으로서는, 레이저 광을 사용하는 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 사용하는 경우에는, 전열로(電熱爐)를 사용하는 열 결정화법, 적외광을 사용하는 램프 어닐 결정화법, 촉매 원소를 사용하는 결정화법, 950℃ 정도의 고온 어닐법을 조합한 결정화법을 사용하여도 좋다. 또한, n채널형 트랜지스터(704)와 p채널형 트랜지스터(705)로서, 단결정 실리콘 기판에 채널 형성 영역, 소스 영역, 및 드레인 영역을 형성한 트랜지스터를 사용하여도 좋다.
또한, 도 5a에서는, 절연막(708) 위에 도전막을 형성한 후, 상기 도전막을 에칭 등에 의하여 원하는 형상으로 가공함으로써, 게이트 전극(706) 및 게이트 전극(707)과 함께 배선(711)을 형성한다.
다음에, 도 5a에 도시된 바와 같이, n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705), 배선(711)을 덮도록 절연막(712)을 형성한다. 또한, 본 실시형태에 있어서는, 단층의 절연막(712)을 사용하는 경우를 예시하지만, 상기 절연막(712)은 반드시 단층일 필요는 없고, 2층 이상의 절연막을 적층하여 절연막(712)으로서 사용하여도 좋다.
절연막(712)에는 나중의 제작 공정에서의 가열 처리의 온도에 견딜 수 있는 재료를 사용한다. 구체적으로는, 절연막(712)으로서 산화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 질화 알루미늄, 산화 알루미늄 등을 사용하는 것이 바람직하다.
절연막(712)은, 그 표면이 CMP법 등에 의하여 평탄화되어도 좋다.
다음에, 도 5a에 도시된 바와 같이, 절연막(712) 위에 산화물 반도체 트랜지스터(724)의 게이트 전극(713), 그리고 산화물 반도체 트랜지스터(781)의 게이트 전극(773)을 형성한다. 산화물 반도체 트랜지스터(724)는, 도 1 내지 도 4의 트랜지스터(101)에 상당한다. 산화물 반도체 트랜지스터(781)는, 도 1 및 도 2의 트랜지스터(124), 도 3의 트랜지스터(144), 도 4의 트랜지스터(154)에 상당한다.
게이트 전극(713) 및 게이트 전극(773) 각각의 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 이들 금속 재료를 주성분으로 하는 합금 재료를 사용한 도전막, 또는 이들 금속의 질화물을, 단층으로 또는 적층으로 사용할 수 있다. 또한, 나중의 공정에서 행해지는 가열 처리의 온도에 견딜 수 있으면, 상기 금속 재료로서 알루미늄, 구리를 사용할 수도 있다. 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 피하기 위하여 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용할 수 있다.
예를 들어, 2층의 적층 구조를 갖는 게이트 전극(713) 및 게이트 전극(773)으로서, 알루미늄막 위에 몰리브덴막이 적층된 2층의 적층 구조, 구리막 위에 몰리브덴막이 적층된 2층의 적층 구조, 구리막 위에 질화 티타늄막 또는 질화 탄탈막이 적층된 2층의 적층 구조, 또는, 질화 티타늄막과 몰레브덴막이 적층된 2층의 적층 구조로 하는 것이 바람직하다. 3층의 적층 구조를 갖는 게이트 전극(713) 및 게이트 전극(773)으로서는, 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막 또는 알루미늄과 네오디뮴의 합금막을 중간층으로 하고, 텅스텐막, 질화 텅스텐막, 질화 티타늄막 또는 티타늄막을 상하층으로서 적층한 구조로 하는 것이 바람직하다.
또한, 게이트 전극(713) 및 게이트 전극(773)으로서 각각, 산화 인듐, 산화 인듐 산화 주석, 산화 인듐 산화 아연, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 아연 갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
게이트 전극(713) 및 게이트 전극(773) 각각의 막 두께는, 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm로 한다. 본 실시형태에 있어서는, 텅스텐 타깃을 사용하는 스퍼터링법에 의하여 150nm의 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의하여 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(713) 및 게이트 전극(773)을 형성한다. 또한, 형성된 게이트 전극의 단부가 테이퍼 형상이면, 위에 적층되는 게이트 절연막의 피복성이 향상되어 바람직하다. 또한, 레지스트 마스크를 잉크 젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크 젯법으로 형성하면, 포토 마스크를 사용하지 않기 때문에 제조 비용을 저감시킬 수 있다.
다음에, 도 5b에 도시된 바와 같이, 게이트 전극(713) 및 게이트 전극(773) 위에 게이트 절연막(714)을 형성한다. 게이트 절연막(714)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 질화 산화 알루미늄막, 산화 하프늄막 또는 산화 탄탈막을 단층 또는 적층으로 형성할 수 있다. 게이트 절연막(714)은, 수분이나 수소, 산소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하다. 스퍼터링법에 의하여 산화 실리콘막을 형성하는 경우에는, 실리콘 타깃 또는 석영 타깃을 타깃으로서 사용하고 산소 또는 산소 및 아르곤의 혼합 가스를 스퍼터링 가스로서 사용한다.
불순물을 제거함으로써, i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 고순도화된 산화물 반도체와 게이트 절연막(714)의 계면은 중요하다. 그러므로, 고순도화된 산화물 반도체와 접하는 게이트 절연막은, 고품질화된 것이 요구된다.
예를 들어, μ파(주파수 2.45GHz)를 사용하는 고밀도 플라즈마 CVD는, 치밀하고 절연 내압이 높은 고품질의 절연막을 형성할 수 있어 바람직하다. 고순도화된 산화물 반도체와 고품질의 게이트 절연막이 밀접함으로써, 계면 준위를 저감시켜 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연막(714)으로서 양질의 절연막을 형성할 수 있으면, 스퍼터링법이나 플라즈마 CVD법 등 다른 형성 방법을 적용할 수 있다. 또한, 형성 후의 열 처리에 의하여 막질이나 산화물 반도체와의 계면 특성이 개선되는 절연막이라도 좋다. 어떻든 간에 게이트 절연막으로서 막질이 양호한 것은 물론이고, 게이트 절연막과 산화물 반도체의 계면 준위 밀도를 저감시켜 양호한 계면을 형성할 수 있는 것이면 좋다.
배리어성이 높은 재료를 사용한 절연막과, 질소의 함유 비율이 낮은 산화 실리콘막, 산화 질화 실리콘막 등의 절연막을 적층한 구조를 갖는 게이트 절연막(714)을 형성하여도 좋다. 이 경우, 산화 실리콘막, 산화 질화 실리콘막 등의 절연막은, 배리어성이 높은 절연막과 산화물 반도체막 사이에 형성한다. 배리어성이 높은 절연막으로서 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막 또는 질화 산화 알루미늄막 등을 들 수 있다. 배리어성이 높은 절연막을 사용함으로써, 수분 또는 수소 등의 분위기 중의 불순물 또는 기판 내에 포함되는 알칼리 금속, 중금속 등의 불순물이 산화물 반도체막 내, 게이트 절연막(714) 내 또는 산화물 반도체막과 다른 절연막과의 계면과 그 근방에 들어가는 것을 방지할 수 있다. 또한, 질소의 함유 비율이 낮은 산화 실리콘막, 산화 질화 실리콘막 등의 절연막을 산화물 반도체막과 접하도록 형성함으로써, 배리어성이 높은 절연막이 직접 산화물 반도체막과 접하는 것을 방지할 수 있다.
예를 들어, 제 1 게이트 절연막으로서 스퍼터링법에 의하여 막 두께가 50nm 이상 200nm 이하의 질화 실리콘막(SiNy(y>0))을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막으로서 막 두께가 5nm 이상 300nm 이하의 산화 실리콘막(SiOx(x>0))을 적층하여 막 두께가 100nm의 게이트 절연막(714)으로 하여도 좋다. 게이트 절연막(714)의 막 두께는, 트랜지스터에 요구되는 특성에 따라 적절히 설정하면 좋고, 350nm 내지 400nm 정도라도 좋다.
본 실시형태에 있어서는, 스퍼터링법으로 형성된 막 두께가 50nm의 질화 실리콘막 위에 스퍼터링법으로 형성된 막 두께 100nm의 산화 실리콘막을 적층한 구조를 갖는 게이트 절연막(714)을 형성한다.
또한, 게이트 절연막(714)은 나중에 형성되는 산화물 반도체막과 접한다. 산화물 반도체막은, 수소가 함유되면 특성에 악영향을 미치기 때문에, 게이트 절연막(714)에는 수소, 수산기 및 수분이 포함되지 않는 것이 바람직하다. 게이트 절연막(714)에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서는, 형성 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 전극(713) 및 게이트 전극(773)이 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기시키는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 제공하는 배기 수단은 크라이오 펌프(cryopump)가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다.
다음에, 게이트 절연막(714) 위에 막 두께가 2nm 이상 200nm 이하, 바람직하게는 막 두께가 3nm 이상 50nm 이하, 더 바람직하게는 막 두께가 3nm 이상 20nm 이하의 산화물 반도체막을 형성한다. 상기 산화물 반도체막으로 산화물 반도체 트랜지스터(724) 및 산화물 반도체 트랜지스터(781) 각각의 채널 형성 영역이 형성된다. 산화물 반도체막은, 산화물 반도체를 타깃으로서 사용하여 스퍼터링법에 의하여 형성한다. 또한, 산화물 반도체막은, 희가스(예를 들어, 아르곤) 분위기 하, 산소 분위기 하 또는 희가스(예를 들어, 아르곤) 및 산소 혼합 분위기 하에서 스퍼터링법에 의하여 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 게이트 절연막(714)의 표면에 부착된 진애(塵埃)를 제거하는 것이 바람직하다. 역 스퍼터링이란, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 RF전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 아산화 질소 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 염소, 사불화 탄소 등을 첨가한 분위기에서 행하여도 좋다.
산화물 반도체막의 재료에는, 상술한 바와 같이, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, 1원계 금속 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다.
본 실시형태에 있어서는, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 타깃을 사용한 스퍼터링법에 의하여 얻어지는 막 두께가 30nm의 In-Ga-Zn-O계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. 상기 타깃으로서 예를 들어, In2O3:Ga2O3:ZnO=1:1:0.5(mol수비), In2O3:Ga2O3:ZnO=1:1:1(mol수비) 또는 In2O3:Ga2O3:ZnO=1:1:2(mol수비)인 타깃을 사용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써, 형성한 산화물 반도체막은 치밀한 막이 된다.
또한, 타깃의 순도를 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등을 저감시킬 수 있다. 또한, 상기 타깃을 사용함으로써, 산화물 반도체막에 있어서의 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감시킬 수 있다.
본 실시형태에 있어서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 기판(700) 위에 산화물 반도체막을 형성한다. 형성시의 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하여도 좋다. 기판을 가열하면서 형성함으로써, 형성된 산화물 반도체막에 포함되는 불순물 농도를 저감시킬 수 있다. 또한, 스퍼터링으로 인한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩(cold trap)을 더한 것이라도 좋다. 크라이오 펌프를 사용하여 성막실을 배기시키면, 예를 들어, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물(더 바람직하게는, 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 상기 성막실에서 형성된 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 스퍼터링 장치의 처리실의 누설량을 1×10-10Pa·m3/초 이하로 함으로써, 스퍼터링법에 의한 형성 도중에서 알칼리 금속, 수소화물 등의 불순물이 산화물 반도체막으로 혼입되는 것을 저감시킬 수 있다. 또한, 배기계로서 흡착형 진공 펌프를 사용함으로써, 배기계에서 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물이 역류하는 것을 저감시킬 수 있다.
또한, 스퍼터링 가스에는, 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 스퍼터링 가스에는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
형성 조건의 일례로서는, 기판과 타깃 사이의 거리가 100mm, 압력이 0.6Pa, 직류(DC) 전원이 0.5kW, 산소(산소 유량 비율 100%) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 형성시에 발생하는 진애가 경감되고 막 두께의 분포도 균일하게 되기 때문에 바람직하다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위하여, 형성 전처리로서 스퍼터링 장치의 예비 가열실에서 게이트 절연막(714)까지 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기시키는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 제공하는 배기 수단은 크라이오 펌프(cryopump)가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다. 또한, 이 예비 가열은 나중에 절연막(723)을 형성하기 전에 전극(716) 내지 전극(720), 전극(779) 및 전극(780)까지 형성된 기판(700)에도 마찬가지로 행하여도 좋다.
다음에, 도 5b에 도시된 바와 같이, 산화물 반도체막을 에칭 등에 의하여 원하는 형상으로 가공(패터닝)하여 게이트 절연막(714) 위의 게이트 전극(713)과 겹치는 위치에 섬 형상의 산화물 반도체막(715)을 형성하고, 게이트 절연막(714) 위의 게이트 전극(773)과 겹치는 위치에 섬 형상의 산화물 반도체막(775)을 형성한다.
섬 형상의 산화물 반도체막(715) 및 산화물 반도체막(775)을 형성하기 위한 레지스트 마스크를 잉크 젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크 젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 섬 형상의 산화물 반도체막(715) 및 산화물 반도체막(775)을 형성하기 위한 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어, 염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들어, 사불화탄소(CF4), 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭 액으로서 ITO-07N(KANTO CHEMICAL Co., Inc 제조)를 사용하여도 좋다. 또한, 웨트 에칭 후의 에칭 액은 에칭된 재료와 함께 세정에 의하여 제거된다. 그 제거된 재료를 포함하는 에칭 액의 폐액(廢液)을 정제하여 포함된 재료를 재활용하여도 좋다. 상기 에칭 후의 폐액으로부터 산화물 반도체막에 포함된 인듐 등의 재료를 회수하여 재활용함으로써, 자원을 효과적으로 활용하고 저비용화를 도모할 수 있다.
또한, 다음 공정으로 도전막을 형성하기 전에 역 스퍼터링을 행하여 산화물 반도체막(715), 산화물 반도체막(775) 및 게이트 절연막(714)의 표면에 부착된 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 스퍼터링 등으로 형성된 산화물 반도체막 중에 불순물로서의 수분 또는 수소가 많이 포함되는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에서는 불순물이 된다. 그래서 본 발명의 일 형태에 있어서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감시키기 위하여 질소, 산소, 초건조 공기 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 산화물 반도체막(715) 및 산화물 반도체막(775)에 가열 처리를 행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 것이 바람직하다.
산화물 반도체막(715) 및 산화물 반도체막(775)에 가열 처리를 행함으로써, 산화물 반도체막(715) 및 산화물 반도체막(775) 중의 수분 또는 수소를 탈리할 수 있다. 구체적으로는 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 가열 처리를 행하면 좋다. 예를 들어, 500℃로 3분간 이상 6분간 이하 정도 행하면 좋다. 가열 처리에 RTA법을 사용하면, 짧은 시간으로 탈수화 또는 탈수소화를 행할 수 있어 유리 기판의 변형점을 넘는 온도로도 처리를 행할 수 있다.
본 실시형태에 있어서는, 가열 처리 장치 중 하나인 전기로(電氣爐)를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열복사에 의하여 피처리물을 가열하는 장치가 구비되어도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발광되는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스 또는 질소와 같은 가열처리로 인하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
또한, 가열 처리에 있어서는, 질소 또는 헬륨, 네온, 아르곤 등의 희가스에 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
상술한 공정에 의하여 산화물 반도체막(715) 및 산화물 반도체막(775) 중의 수소 농도를 저감시켜 고순도화할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에 의하여 캐리어 밀도가 극도로 적고 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 그러므로 대면적 기판을 사용하여 트랜지스터를 제작할 수 있어 양산성을 높일 수 있다. 또한, 상기 수소 농도가 저감되어 고순도화된 산화물 반도체막을 사용함으로써, 내압성이 높고 온/오프 비가 높은 트랜지스터를 제작할 수 있다.
또한, 산화물 반도체막을 가열하는 경우, 산화물 반도체막의 재료나 가열 조건에도 따르지만, 층 내 전체가 비정질이 아닌 경우가 있고, 그 표면에 결정이 형성될 경우도 있다. 산화물 반도체막은, 산화물 반도체막의 표면에 대하여 대략 수직으로 c축 배향한 결정을 포함하는 비단결정인 것이 바람직하다.
다음에, 절연막(708), 절연막(712), 게이트 절연막(714)을 부분적으로 에칭함으로써, 섬 형상의 반도체막(702), 섬 형상의 반도체막(703), 배선(711)에 달하는 콘택트 홀을 형성한다.
그리고, 산화물 반도체막(715) 및 산화물 반도체막(775)을 덮도록 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 에칭 등에 의하여 상기 도전막을 가공함으로써, 도 5c에 도시된 바와 같이, 소스 전극, 드레인 전극 또는 배선으로서 기능하는 전극(716) 내지 전극(720), 전극(779) 및 전극(780)을 형성한다.
또한, 전극(716) 및 전극(717)은, 섬 형상의 반도체막(702)과 접한다. 전극(717) 및 전극(718)은, 섬 형상의 반도체막(703)과 접한다. 전극(719)은, 배선(711) 및 산화물 반도체막(715)과 접한다. 전극(720)은, 산화물 반도체막(715)과 접한다. 전극(779) 및 전극(780)은, 산화물 반도체막(775)과 접한다.
전극(716) 내지 전극(720), 전극(779) 및 전극(780)이 되는 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소 또는 상술한 원소를 성분으로 하는 합금 또는 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층한 구성으로 하여도 좋다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 피하기 위하여 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막은 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 티타늄막과 그 티타늄막 위에 중첩하여 알루미늄막을 적층하고 그 위에 티타늄막을 더 형성한 3층 구조 등을 들 수 있다.
또한, 전극(716) 내지 전극(720), 전극(779) 및 전극(780)이 되는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성의 금속 산화물로서는 산화 인듐, 산화 주석, 산화 아연, 산화 인듐 산화 주석, 산화 인듐 산화 아연 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 포함시킨 것을 사용할 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막이 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭을 행할 때, 산화물 반도체막(715) 및 산화물 반도체막(775)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라 섬 형상의 산화물 반도체막(715) 및 산화물 반도체막(775)이 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성될 경우도 있다.
본 실시형태에 있어서는, 도전막으로서 티타늄막을 사용한다. 그러므로, 암모니아와 과산화 수소수를 포함하는 용액(과산화수소 암모늄(ammonia hydrogen peroxide mixture))을 사용하여 선택적으로 도전막을 웨트 에칭할 수 있다. 또는, 염소(Cl2), 삼염화 붕소(BCl3) 등을 포함하는 가스를 사용하여 도전막을 드라이 에칭하여도 좋다.
또한, 포토리소그래피 공정에서 사용하는 포토 마스크의 개수 및 공정 수를 삭감하기 위하여 투과한 빛에 다단계의 강도를 갖게 하는 다계조 마스크로 형성된 레지스트 마스크를 사용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 형상을 더 변형시킬 수 있어 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의하여 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크의 개수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정을 간략화할 수 있다.
다음에, N2O, N2 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행한다. 이 플라즈마 처리에 의하여, 노출된 산화물 반도체막의 표면에 부착된 흡착수 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행하여도 좋다.
또한, 플라즈마 처리를 행한 후, 도 6a에 도시된 바와 같이, 전극(716) 내지 전극(720), 전극(779) 및 전극(780)과 산화물 반도체막(715) 및 산화물 반도체막(775)을 덮도록 절연막(723)을 형성한다. 절연막(723)은 수분이나 수소, 산소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하고, 단층의 절연막이라도 좋고, 적층된 복수의 절연막으로 구성되어도 좋다. 절연막(723)에 수소가 포함되면, 그 수소가 산화물 반도체막에 침입, 또는 수소가 산화물 반도체막 중의 산소를 추출하고, 산화물 반도체막의 백 채널부가 저저항화(n형화)되어 버리고, 기생 채널이 형성될 우려가 있다. 따라서, 절연막(723)은 가능한 한 수소를 포함하지 않는 막이 되도록, 형성 방법에 수소를 사용하지 않는 것이 중요하다. 상기 절연막(723)에는, 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 사용할 수 있다.
또한, 절연막(723)으로서 복수의 적층된 절연막을 사용하는 경우에는, 질소의 함유 비율이 낮은 산화 실리콘막, 산화 질화 실리콘막 등의 절연막을 상기 배리어성이 높은 절연막보다 산화물 반도체막(715) 및 산화물 반도체막(775)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 개재하여 전극(716) 내지 전극(720), 전극(779) 및 전극(780) 그리고 산화물 반도체막(715) 및 산화물 반도체막(775)과 겹치도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 사용함으로써, 산화물 반도체막(715) 내, 산화물 반도체막(775) 내, 게이트 절연막(714) 내, 산화물 반도체막(715)과 다른 절연막과의 계면과 그 근방 또는 산화물 반도체막(775)과 다른 절연막과의 계면과 그 근방에 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막(715) 및 산화물 반도체막(775)과 접하도록 질소의 비율이 낮은 산화 질화 실리콘막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 사용한 절연막이 직접 산화물 반도체막(715) 및 산화물 반도체막(775)과 접하는 것을 방지할 수 있다.
본 실시형태에 있어서는, 스퍼터링법으로 형성된 막 두께 200nm의 산화 실리콘막 위에 스퍼터링법으로 형성된 막 두께 100nm의 질화 실리콘막을 적층한 구조를 갖는 절연막(723)을 형성한다. 형성시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에 있어서는 100℃로 한다.
또한, 절연막(723)을 형성한 후에 가열 처리를 행하여도 좋다. 가열 처리는, 질소, 초건조 공기 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하로 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시형태에 있어서는 예를 들어, 질소 분위기 하에서 250℃, 1시간의 가열 처리를 행한다. 또는, 전극(716) 내지 전극(720), 전극(779) 및 전극(780)을 형성하기 전에 수분 또는 수소를 저감시키기 위하여 산화물 반도체막에 행한 이전의 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행하여도 좋다. 산소를 포함하는 절연막(723)이 제공된 후에 가열 처리가 행해짐으로써, 산화물 반도체막에 행한 이전의 가열 처리로 인하여 산화물 반도체막(715)및 산화물 반도체막(775)에 산소 결손이 발생하더라도 절연막(723)으로부터 산화물 반도체막(715) 및 산화물 반도체막(775)에 산소가 공급된다. 그리고, 산화물 반도체막(715) 및 산화물 반도체막(775)에 산소가 공급됨으로써, 산화물 반도체막(715) 및 산화물 반도체막(775)에 있어서 도너가 되는 산소 결손을 저감시켜 화학 양론비를 만족시키는 구성, 또는 그 이상으로 산소가 포함되는 구성으로 할 수 있다. 산화물 반도체막(715) 및 산화물 반도체막(775)에는 화학 양론비를 넘는 양의 산소가 포함되는 것이 바람직하다. 결과적으로, 산화물 반도체막(715) 및 산화물 반도체막(775)을 i형에 가깝게 할 수 있고, 산소 결손으로 인하여 트랜지스터의 전기 특성이 변동되는 것을 경감하고, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 절연막(723)의 형성 후이면 특별히 한정되지 않고, 다른 공정 예를 들어, 수지막 형성시의 가열 처리나 투명 도전막을 저저항화하기 위한 가열 처리를 겸함으로써, 공정수를 증가시킴 없이 산화물 반도체막(715) 및 산화물 반도체막(775)을 i형에 가깝게 할 수 있다.
또한, 산소 분위기 하에서 산화물 반도체막(715) 및 산화물 반도체막(775)에 가열 처리를 행함으로써, 산화물 반도체에 산소를 첨가하여 산화물 반도체막(715) 내 및 산화물 반도체막(775) 내 각각에 있어서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는 예를 들어, 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 행한다. 상기 산소 분위기 하에서의 가열 처리에 사용되는 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 산소 중의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는, 이온 주입법 또는 이온 도핑법 등을 사용하여 산화물 반도체막(715) 및 산화물 반도체막(775)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들어, 2.45GHz의 마이크로파로 플라즈마화된 산소를 산화물 반도체막(715) 및 산화물 반도체막(775)에 첨가하면 좋다.
이상의 공정에 의하여 산화물 반도체 트랜지스터(724) 및 산화물 반도체 트랜지스터(781)가 형성된다.
산화물 반도체 트랜지스터(724)는, 게이트 전극(713)과, 게이트 전극(713) 위의 게이트 절연막(714)과, 게이트 절연막(714) 위에서 게이트 전극(713)과 겹치는 산화물 반도체막(715)과, 산화물 반도체막(715) 위에 형성된 한 쌍의 전극(719) 및 전극(720)과, 산화물 반도체막(715) 위에 형성된 절연막(723)을 갖는다.
마찬가지로, 산화물 반도체 트랜지스터(781)는, 게이트 전극(773)과, 게이트 전극(773) 위의 게이트 절연막(714)과, 게이트 절연막(714) 위에서 게이트 전극(773)과 겹치는 산화물 반도체막(775)과, 산화물 반도체막(775) 위에 형성된 한 쌍의 전극(779) 및 전극(780)과, 산화물 반도체막(775) 위에 형성된 절연막(723)을 갖는다.
또한, 도 6a에 도시된 산화물 반도체 트랜지스터(724)는, 전극(719)과 전극(720) 사이에서 산화물 반도체막(715)의 일부가 에칭된 채널 에치 구조이다. 마찬가지로, 도 6a에 도시된 산화물 반도체 트랜지스터(781)는, 전극(779)과 전극(780) 사이에서 산화물 반도체막(775)의 일부가 에칭된 채널 에치 구조이다.
또한, 산화물 반도체 트랜지스터(724) 및 산화물 반도체 트랜지스터(781) 각각에는 싱글 게이트 구조의 트랜지스터를 사용하는 것으로 설명하였지만, 필요에 따라 전기적으로 접속된 복수의 게이트 전극을 갖고 복수의 채널 형성 영역을 갖는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
도 6a에 도시된 n 채널형 트랜지스터(704) 및 p채널형 트랜지스터(705)는, 도 2 내지 도 4에 도시된 연산 증폭기(112)를 구성하는 트랜지스터로서 사용할 수 있고, 도 6a에 도시된 산화물 반도체 트랜지스터(724)는, 도 1 내지 도 4에 도시된 트랜지스터(101)로서 사용할 수 있고, 도 6a에 도시된 산화물 반도체 트랜지스터(781)는, 도 1 및 도 2의 트랜지스터(124), 도 3의 트랜지스터(144), 도 4의 트랜지스터(154)로서 사용할 수 있다.
이로써, 연산 증폭기(112)를 구성하는 트랜지스터 그리고 산화물 반도체 트랜지스터인 트랜지스터(101) 및 전압 변환 회로의 트랜지스터(트랜지스터(124), 트랜지스터(144) 및 트랜지스터(154))를, 절연막(712)을 개재하여 동일한 기판(700) 위에 적층할 수 있다. 그러므로 DC-DC 컨버터의 점유 면적의 증대를 억제할 수 있다.
또한, 산화물 반도체 트랜지스터인 트랜지스터(101) 및 전압 변환 회로의 트랜지스터(트랜지스터(124), 트랜지스터(144) 및 트랜지스터(154))를 같은 제작 공정으로 제작할 수 있기 때문에 제작 공정 및 제작 비용을 저감시킬 수 있다.
도 6b에 도 6a과 다른 구성을 갖는 적층 구조를 도시한다.
도 6b에는, n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705)가 도시된다. 또한, 도 6b에는 n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705) 위에 산화물 반도체막을 사용한 채널 보호 구조의 하부 게이트(bottom gate)형의 산화물 반도체 트랜지스터(725) 및 산화물 반도체 트랜지스터(751)가 형성된다.
산화물 반도체 트랜지스터(725)는, 절연막(712) 위에 형성된 게이트 전극(730)과, 게이트 전극(730) 위의 게이트 절연막(731)과, 게이트 절연막(731) 위에서 게이트 전극(730)과 겹치는 섬 형상의 산화물 반도체막(732)과, 게이트 전극(730)과 겹치는 위치에서 섬 형상의 산화물 반도체막(732) 위에 형성된 채널 보호막(733)과, 산화물 반도체막(732) 위에 형성된 전극(734) 및 전극(735)과, 전극(734), 전극(735) 및 채널 보호막(733) 위에 형성된 절연막(736)을 갖는다.
산화물 반도체 트랜지스터(751)는, 절연막(712) 위에 형성된 게이트 전극(750)과, 게이트 전극(750) 위의 게이트 절연막(731)과, 게이트 절연막(731) 위에서 게이트 전극(750)과 겹치는 섬 형상의 산화물 반도체막(752)과, 게이트 전극(750)과 겹치는 위치에서 섬 형상의 산화물 반도체막(752) 위에 형성된 채널 보호막(753)과, 산화물 반도체막(752) 위에 형성된 전극(754) 및 전극(755)과, 전극(754), 전극(755) 및 채널 보호막(753) 위에 형성된 절연막(736)을 갖는다.
채널 보호막(733) 및 채널 보호막(753)을 제공함으로써, 산화물 반도체막(732) 및 산화물 반도체막(752) 각각의 채널 형성 영역이 되는 부분에 대한 나중의 공정에서의 에칭시의 플라즈마나 에칭제로 인하여 막이 감소되는 등의 데미지를 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.
채널 보호막(733) 및 채널 보호막(753)에는, 산소를 포함하는 무기 재료(산화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄 또는 산화 질화 알루미늄 등)을 사용할 수 있다. 채널 보호막(733) 및 채널 보호막(753)은, 플라즈마 CVD법이나 열 CVD법 등의 기상 성장법이나 스퍼터링법을 사용하여 형성할 수 있다. 채널 보호막(733) 및 채널 보호막(753)은 형성한 후에 에칭에 의하여 형상을 가공한다. 여기서는, 스퍼터링법에 의하여 산화 실리콘막을 형성하고, 포토리소그래피에 의한 마스크를 사용하여 에칭 가공을 행함으로써 채널 보호막(733) 및 채널 보호막(753)을 형성한다.
산소를 포함하는 무기 재료를 채널 보호막(733) 및 채널 보호막(753)에 사용함으로써, 수분 또는 수소를 저감시키기 위한 가열 처리에 의하여 산화물 반도체막(732) 및 산화물 반도체막(752) 중에 산소 결손이 발생하더라도 채널 보호막(733)으로부터 산화물 반도체막(732)에 산소가 공급되고, 채널 보호막(753)으로부터 산화물 반도체막(752)에 산소가 공급됨으로써, 도너가 되는 산소 결손을 저감하여 화학 양론비를 만족시키는 구성, 또는 그 이상으로 산소가 포함되는 구성으로 할 수 있다. 산화물 반도체막(732) 및 산화물 반도체막(752)에는, 화학 양론비를 넘는 양의 산소가 포함되는 것이 바람직하다. 따라서, 채널 형성 영역을 i형에 가깝게 할 수 있다. 채널 형성 영역을 i형에 가깝게 함으로써, 산소 결손으로 인하여 산화물 반도체 트랜지스터(725) 및 산화물 반도체 트랜지스터(751)의 전기 특성이 변동되는 것을 경감하고, 전기 특성의 향상을 도모할 수 있다.
도 6b에 도시된 n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705)는, 도 2 내지 도 4에 도시된 연산 증폭기(112)를 구성하는 트랜지스터로서 사용할 수 있고, 도 6b에 도시된 산화물 반도체 트랜지스터(725)는, 도 1 내지 도 4에 도시된 트랜지스터(101)로서 사용할 수 있고, 도 6b에 도시된 산화물 반도체 트랜지스터(751)는, 도 1 및 도 2의 트랜지스터(124), 도 3의 트랜지스터(144), 도 4의 트랜지스터(154)로서 사용할 수 있다.
이로써, 연산 증폭기(112)를 구성하는 트랜지스터 그리고 산화물 반도체 트랜지스터인 트랜지스터(101) 및 전압 변환 회로의 트랜지스터(트랜지스터(124), 트랜지스터(144) 및 트랜지스터(154))를, 절연막(712)을 개재하여 동일한 기판(700) 위에 적층할 수 있다. 그러므로 DC-DC 컨버터의 점유 면적의 증대를 억제할 수 있다.
또한, 산화물 반도체 트랜지스터인 트랜지스터(101) 및 전압 변환 회로의 트랜지스터(트랜지스터(124), 트랜지스터(144) 및 트랜지스터(154))를 같은 제작 공정으로 제작할 수 있기 때문에, 제작 공정 및 제작 비용을 저감시킬 수 있다.
도 6c에는, n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705)가 도시된다. 또한, 도 6c에는 n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705) 위에 산화물 반도체막을 사용한 하부 게이트(bottom gate)형의 산화물 반도체 트랜지스터(726) 및 산화물 반도체 트랜지스터(760)가 형성된다.
산화물 반도체 트랜지스터(726)는, 절연막(712) 위에 형성된 게이트 전극(741)과, 게이트 전극(741) 위의 게이트 절연막(742)과, 게이트 절연막(742) 위의 전극(743) 및 전극(744)과, 게이트 절연막(742)을 개재하여 게이트 전극(741)과 겹치는 산화물 반도체막(745)과, 산화물 반도체막(745) 위에 형성된 절연막(746)을 갖는다.
산화물 반도체 트랜지스터(760)는, 절연막(712) 위에 형성된 게이트 전극(761)과, 게이트 전극(761) 위의 게이트 절연막(742)과, 게이트 절연막(742) 위의 전극(763) 및 전극(764)과, 게이트 절연막(742)을 개재하여 게이트 전극(761)과 겹치는 산화물 반도체막(765)과, 산화물 반도체막(765) 위에 형성된 절연막(746)을 갖는다.
도 6c에 도시된 n채널형 트랜지스터(704) 및 p채널형 트랜지스터(705)는, 도 2 내지 도 4에 도시된 연산 증폭기(112)를 구성하는 트랜지스터로서 사용할 수 있고, 도 6c에 도시된 산화물 반도체 트랜지스터(726)는, 도 1 내지 도 4에 도시된 트랜지스터(101)로서 사용할 수 있고, 도 6c에 도시된 산화물 반도체 트랜지스터(760)는, 도 1 및 도 2의 트랜지스터(124), 도 3의 트랜지스터(144), 도 4의 트랜지스터(154)로서 사용할 수 있다.
이로써, 연산 증폭기(112)를 구성하는 트랜지스터 그리고 산화물 반도체 트랜지스터인 트랜지스터(101) 및 전압 변환 회로의 트랜지스터(트랜지스터(124), 트랜지스터(144) 및 트랜지스터(154))를, 절연막(712)을 개재하여 동일한 기판(700) 위에 적층할 수 있다. 그러므로 DC-DC 컨버터의 점유 면적의 증대를 억제할 수 있다.
또한, 산화물 반도체 트랜지스터인 트랜지스터(101) 및 전압 변환 회로의 트랜지스터(트랜지스터(124), 트랜지스터(144) 및 트랜지스터(154))를 같은 제작 공정으로 제작할 수 있기 때문에, 제작 공정 및 제작 비용을 저감시킬 수 있다.
101: 트랜지스터 102: 입력 단자
111: 제어 회로 121: 전압 변환 회로
122: 코일 123: 다이오드
124: 트랜지스터 125: 콘덴서
131: 출력 단자

Claims (12)

  1. 입력 전압이 인가되는 입력 단자와;
    상기 입력 단자와 전기적으로 접속되고 제 1 트랜지스터를 포함하는 전압 변환 회로와;
    상기 전압 변환 회로를 제어하고 실리콘 재료를 채널 형성 영역에 포함하는 제 2 트랜지스터를 포함하는 제어 회로와;
    제 3 트랜지스터로서, 상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 입력 단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제어 회로에 전기적으로 접속되는, 상기 제 3 트랜지스터를 포함하고,
    상기 제어 회로는:
    제 1 저항으로서, 상기 제 1 저항의 하나의 단자는 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나에 전기적으로 접속되는, 상기 제 1 저항과;
    제 2 저항으로서, 상기 제 2 저항의 하나의 단자는 상기 제 1 저항의 다른 하나의 단자에 전기적으로 접속되는, 상기 제 2 저항과;
    연산 증폭기로서, 상기 연산 증폭기의 반전 입력 단자는 상기 제 1 저항의 상기 다른 하나의 단자에 전기적으로 접속되고, 상기 연산 증폭기의 비반전 입력 단자는 참조 전압이 인가되는 단자에 전기적으로 접속되고, 상기 연산 증폭기의 출력 단자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되는, 상기 연산 증폭기를 포함하고,
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터는 각각이 채널 형성 영역에 산화물 반도체 재료를 포함하는 트랜지스터들이고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터의 상기 산화물 반도체 재료들은 상기 제 1 및 제 3 트랜지스터의 상기 산화물 반도체 재료들과 상기 제 2 트랜지스터의 상기 실리콘 재료 사이에 제공되는 절연막을 개재하여 상기 제 2 트랜지스터의 상기 실리콘 재료 위에 적층되는, DC-DC 컨버터.
  2. 제 1 항에 있어서,
    상기 산화물 반도체 재료는, In-Sn-Ga-Zn-O계 산화물 반도체, In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체 중 어느 하나인, DC-DC 컨버터.
  3. 제 1 항에 있어서,
    상기 전압 변환 회로는 강압형의 전압 변환 회로, 플라이백형의 전압 변환 회로, 및 포워드형의 전압 변환 회로 중 하나인, DC-DC 컨버터.
  4. 제 1 항에 있어서,
    상기 제 3 트랜지스터는 상기 입력 전압을 전원 전압으로 변환하고,
    상기 전원 전압은 상기 입력 전압보다 낮은, DC-DC 컨버터.
  5. 제 1 항에 있어서,
    상기 제 3 트랜지스터는 상기 입력 전압을 전원 전압으로 변환하고,
    상기 제 3 트랜지스터는 상기 전원 전압을 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 상기 하나로부터 상기 제어 회로에 공급하는, DC-DC 컨버터.
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